JPH09289449A - Ａ／ｄコンバータのテスト方法及びテスト装置 - Google Patents
Ａ／ｄコンバータのテスト方法及びテスト装置Info
- Publication number
- JPH09289449A JPH09289449A JP8101461A JP10146196A JPH09289449A JP H09289449 A JPH09289449 A JP H09289449A JP 8101461 A JP8101461 A JP 8101461A JP 10146196 A JP10146196 A JP 10146196A JP H09289449 A JPH09289449 A JP H09289449A
- Authority
- JP
- Japan
- Prior art keywords
- analog input
- converter
- value
- voltage
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1071—Measuring or testing
- H03M1/109—Measuring or testing for dc performance, i.e. static testing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/145—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages
- H03M1/146—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages all stages being simultaneous converters
- H03M1/147—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages all stages being simultaneous converters at least two of which share a common reference generator
- H03M1/148—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages all stages being simultaneous converters at least two of which share a common reference generator the reference generator being arranged in a two-dimensional array
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 外部テスト端子の数を著しく低減しつつ、Ａ
／Ｄコンバータセルのファンクションテストやスタティ
ックリニアリティを行う。 【解決手段】 サブレンジングＡ／Ｄコンバータにおい
て、上位基準電圧が誤って正常な値よりも低くなればラ
ダー抵抗の抵抗ブロックは適切なものよりも電圧の低い
ものが選択され、下位基準電圧はアナログ入力電圧より
も必ず小さくなって、下位ビットの出力が全て“Ｈ”に
なる。つまりアナログ入力電圧Ｖｉｎの値に依存せずに
コンパレータに流れる電流が一定となる領域Ｂ１が現れ
る。これを検出することによって異常が存在すると判定
することができる。
／Ｄコンバータセルのファンクションテストやスタティ
ックリニアリティを行う。 【解決手段】 サブレンジングＡ／Ｄコンバータにおい
て、上位基準電圧が誤って正常な値よりも低くなればラ
ダー抵抗の抵抗ブロックは適切なものよりも電圧の低い
ものが選択され、下位基準電圧はアナログ入力電圧より
も必ず小さくなって、下位ビットの出力が全て“Ｈ”に
なる。つまりアナログ入力電圧Ｖｉｎの値に依存せずに
コンパレータに流れる電流が一定となる領域Ｂ１が現れ
る。これを検出することによって異常が存在すると判定
することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、コンパレータを有
するＡ／Ｄコンバータのテスト方法に関するものであ
る。
するＡ／Ｄコンバータのテスト方法に関するものであ
る。
【０００２】
【従来の技術】図３７は、アナログ／ディジタル混在Ｌ
ＳＩの内蔵するＡ／Ｄコンバータセルのファンクション
テストを行う従来の技術を説明するブロック図であり、
図３８は上記ファンクションテストの方法を説明したフ
ローチャートである。
ＳＩの内蔵するＡ／Ｄコンバータセルのファンクション
テストを行う従来の技術を説明するブロック図であり、
図３８は上記ファンクションテストの方法を説明したフ
ローチャートである。
【０００３】図３７において、アナログ／ディジタル混
在ＬＳＩ１２はＡ／Ｄコンバータセル１０と、ロジック
回路１１とを内蔵している。Ａ／Ｄコンバータセル１０
のアナログ回路には、アナログ電源端子１を介して第１
の電源１３から電位ＡＶｄｄが供給される。また、Ａ／
Ｄコンバータセル１０のディジタル回路及びロジック回
路１１には、ディジタル電源端子を介して第２の電源１
４から電位ＤＶｄｄが供給される。
在ＬＳＩ１２はＡ／Ｄコンバータセル１０と、ロジック
回路１１とを内蔵している。Ａ／Ｄコンバータセル１０
のアナログ回路には、アナログ電源端子１を介して第１
の電源１３から電位ＡＶｄｄが供給される。また、Ａ／
Ｄコンバータセル１０のディジタル回路及びロジック回
路１１には、ディジタル電源端子を介して第２の電源１
４から電位ＤＶｄｄが供給される。
【０００４】Ａ／Ｄコンバータセル１０内のラダー抵抗
の内、最高の電位が与えられる点には、上部基準電源端
子３を介して第３の電源１５から電位ＶＲＴが、最低の
電位が与えられる点には、下部基準電源端子４を介して
第４の電源１６から電位ＶＲＢが、それぞれ与えられ
る。
の内、最高の電位が与えられる点には、上部基準電源端
子３を介して第３の電源１５から電位ＶＲＴが、最低の
電位が与えられる点には、下部基準電源端子４を介して
第４の電源１６から電位ＶＲＢが、それぞれ与えられ
る。
【０００５】Ａ／Ｄコンバータセル１０にはアナログ電
圧入力端子５を介してアナログソース源１７からアナロ
グ入力電圧Ｖｉｎが供給される。Ａ／Ｄコンバータセル
１０から得られるディジタル出力はロジック回路１１に
与えられるが、ファンクションテストを実施するための
外部テスト端子７を介してデータアナライザ１９にも与
えられる。コンピュータ２０は、データアナライザ１９
のメモリに取り込まれたディジタル出力信号を読み出
し、Ｎビットのバイナルコード信号線２１を介して演算
処理をする。ここでは、説明の便宜のためＡ／Ｄコンバ
ータセル１０は１０ビットの信号を出力するとし、Ｎ＝
１０となる。従って、外部テスト端子７は７ａ，７ｂ，
７ｃ，７ｄ，７ｅ，７ｆ，７ｇ，７ｈ，７ｉ，７ｊの１
０本である。
圧入力端子５を介してアナログソース源１７からアナロ
グ入力電圧Ｖｉｎが供給される。Ａ／Ｄコンバータセル
１０から得られるディジタル出力はロジック回路１１に
与えられるが、ファンクションテストを実施するための
外部テスト端子７を介してデータアナライザ１９にも与
えられる。コンピュータ２０は、データアナライザ１９
のメモリに取り込まれたディジタル出力信号を読み出
し、Ｎビットのバイナルコード信号線２１を介して演算
処理をする。ここでは、説明の便宜のためＡ／Ｄコンバ
ータセル１０は１０ビットの信号を出力するとし、Ｎ＝
１０となる。従って、外部テスト端子７は７ａ，７ｂ，
７ｃ，７ｄ，７ｅ，７ｆ，７ｇ，７ｈ，７ｉ，７ｊの１
０本である。
【０００６】ロジック回路１１はＡ／Ｄコンバータセル
１０から得られるディジタル出力に所定の処理をしてデ
ィジタル入出力端子９に与える。
１０から得られるディジタル出力に所定の処理をしてデ
ィジタル入出力端子９に与える。
【０００７】また、Ａ／Ｄコンバータセル１０は接地８
に接続され、更にクロック入力端子６を介してクロック
源１８から、Ａ／Ｄコンバータセル１０のサンプリング
クロックやロジック回路１１に供給されるべきクロック
が供給される。
に接続され、更にクロック入力端子６を介してクロック
源１８から、Ａ／Ｄコンバータセル１０のサンプリング
クロックやロジック回路１１に供給されるべきクロック
が供給される。
【０００８】図３８に示されるように、ステップＳＰ１
においては第１乃至第４の電源をＯＮし、アナログ電源
端子１、ディジタル電源端子２、上部基準電源端子３、
下部基準電源端子４に、それぞれ電位ＡＶｄｄ，ＤＶｄ
ｄ，ＶＲＴ，ＶＲＢを印加する。
においては第１乃至第４の電源をＯＮし、アナログ電源
端子１、ディジタル電源端子２、上部基準電源端子３、
下部基準電源端子４に、それぞれ電位ＡＶｄｄ，ＤＶｄ
ｄ，ＶＲＴ，ＶＲＢを印加する。
【０００９】ステップＳＰ２において、クロック源１８
からのサンプリングクロック等をクロック入力端子６に
印加する。また、別途ステップＳＰ３において、アナロ
グソース源１７から出力されるアナログ入力電圧Ｖｉｎ
の分解能を設定する。
からのサンプリングクロック等をクロック入力端子６に
印加する。また、別途ステップＳＰ３において、アナロ
グソース源１７から出力されるアナログ入力電圧Ｖｉｎ
の分解能を設定する。
【００１０】ステップＳＰ４では、ステップＳＰ３で設
定された分解能ずつ増加させて、アナログ入力電圧端子
５にアナログ入力電圧をステップ状に供給する。
定された分解能ずつ増加させて、アナログ入力電圧端子
５にアナログ入力電圧をステップ状に供給する。
【００１１】ステップＳＰ５では外部テスト端子７から
得られた、Ａ／Ｄコンバータセル１０のディジタル出力
（バイナルデータ）をデータアナライザ１９のメモリに
格納する。
得られた、Ａ／Ｄコンバータセル１０のディジタル出力
（バイナルデータ）をデータアナライザ１９のメモリに
格納する。
【００１２】ステップＳＰ６ではデータアナライザ１９
のメモリからバイナルデータをコンピュータ２０で１０
進数へ変換する。そしてその変換した結果からステップ
ＳＰ７で良否の判定が行われる。
のメモリからバイナルデータをコンピュータ２０で１０
進数へ変換する。そしてその変換した結果からステップ
ＳＰ７で良否の判定が行われる。
【００１３】
【発明が解決しようとする課題】図３９は、バイナルコ
ードから１０進化コードへの変換の対応を示す。ここで
は外部テスト端子７ａに与えられるビットがＬＳＢであ
り、外部テスト端子７ｊに与えられるビットがＭＳＢで
あるとしている。１０進化コードの値は、７ａ×２0 ＋
７ｂ×２1 ＋７ｃ×２2 ＋７ｄ×２3 ＋７ｅ×２4 ＋７
ｆ×２5 ＋７ｇ×２6 ＋７ｈ×２7 ＋７ｉ×２8 ＋７ｊ
×２9 で求められる。
ードから１０進化コードへの変換の対応を示す。ここで
は外部テスト端子７ａに与えられるビットがＬＳＢであ
り、外部テスト端子７ｊに与えられるビットがＭＳＢで
あるとしている。１０進化コードの値は、７ａ×２0 ＋
７ｂ×２1 ＋７ｃ×２2 ＋７ｄ×２3 ＋７ｅ×２4 ＋７
ｆ×２5 ＋７ｇ×２6 ＋７ｈ×２7 ＋７ｉ×２8 ＋７ｊ
×２9 で求められる。
【００１４】図４０は、Ａ／Ｄコンバータセル１０が正
常な場合の、アナログ入力電圧Ｖｉｎと１０進化コード
との関係を示すグラフである。１０進化コードに対応す
るアナログ入力電圧Ｖｉｎの幅は、１０進化コードの値
によらずに一定であり（１０進化コードが“０”，“１
０２３”の場合を除く）、アナログ入力電圧Ｖｉｎが増
大するにつれ、ステップ状に１０進化コードが増大す
る。このような場合にはステップＳＰ７において良品と
判断される。
常な場合の、アナログ入力電圧Ｖｉｎと１０進化コード
との関係を示すグラフである。１０進化コードに対応す
るアナログ入力電圧Ｖｉｎの幅は、１０進化コードの値
によらずに一定であり（１０進化コードが“０”，“１
０２３”の場合を除く）、アナログ入力電圧Ｖｉｎが増
大するにつれ、ステップ状に１０進化コードが増大す
る。このような場合にはステップＳＰ７において良品と
判断される。
【００１５】図４１乃至図４３はミッシングコードが存
在する場合のアナログ入力電圧Ｖｉｎと１０進化コード
との関係を示すグラフである。これらの図では何れも１
０進化コード“５”が欠落し、“０”〜“１０２３”の
コードが全て存在している状態にはない。このような場
合にはステップＳＰ７において不良品と判断される。
在する場合のアナログ入力電圧Ｖｉｎと１０進化コード
との関係を示すグラフである。これらの図では何れも１
０進化コード“５”が欠落し、“０”〜“１０２３”の
コードが全て存在している状態にはない。このような場
合にはステップＳＰ７において不良品と判断される。
【００１６】従来の技術は以上のように、１０進化コー
ドの所定値が全て存在するか否かを判断するので、外部
テスト端子７からバイナルコードを得る必要があった。
外部テスト端子７を設ける必要があるので半導体装置の
チップ面積が増加し、パッケージサイズが増加した。こ
れにより半導体装置のコストの増加を招来するという問
題点があった。
ドの所定値が全て存在するか否かを判断するので、外部
テスト端子７からバイナルコードを得る必要があった。
外部テスト端子７を設ける必要があるので半導体装置の
チップ面積が増加し、パッケージサイズが増加した。こ
れにより半導体装置のコストの増加を招来するという問
題点があった。
【００１７】本発明は以上のような不具合を解消するも
ので、外部テスト端子の数を著しく低減し、Ａ／Ｄコン
バータセルのアナログ部の電源電流を測定することによ
って、Ａ／Ｄコンバータセルのファンクションテストや
スタティックリニアリティを可能にする方法を提供す
る。
ので、外部テスト端子の数を著しく低減し、Ａ／Ｄコン
バータセルのアナログ部の電源電流を測定することによ
って、Ａ／Ｄコンバータセルのファンクションテストや
スタティックリニアリティを可能にする方法を提供す
る。
【００１８】
【課題を解決するための手段】この発明のうち請求項１
にかかるものは、複数の上位基準電圧と、複数の下位基
準電圧からなる複数の下位基準電圧群が設定され、複数
のコンパレータを含む第１のコンパレータアレイを有
し、前記複数の上位基準電圧とアナログ入力との前記複
数のコンパレータにおける比較に基づいて前記ディジタ
ル出力の上位ビットが決定され、前記上位ビットに基づ
いて一つの前記複数の下位基準電圧群が選択され、前記
一の前記複数の下位基準電圧群に属する前記複数の下位
基準電圧と前記アナログ入力との比較がなされて下位ビ
ットが決定され、前記アナログ入力をある分解能で前記
上位ビット及び前記下位ビットからなるディジタル出力
へとＡ／Ｄ変換を行う、サブレンジング型Ａ／Ｄコンバ
ータのテスト方法である。そして、（ａ）前記アナログ
入力として、前記分解能よりも小さな変化量で変化する
アナログ信号を与える工程と、（ｂ）前記アナログ信号
と、前記アナログ入力を前記複数の下位基準電圧と比較
する際に少なくとも前記第１のコンパレータアレイに流
れる電流との関係を測定し、電流波形を求める工程と、
（ｃ）前記電流波形において極値を採る点の個数を求め
る工程と、（ｄ）前記個数が所定数であるか否かに基づ
いて前記Ａ／Ｄコンバータの良否を判断する工程とを備
える。
にかかるものは、複数の上位基準電圧と、複数の下位基
準電圧からなる複数の下位基準電圧群が設定され、複数
のコンパレータを含む第１のコンパレータアレイを有
し、前記複数の上位基準電圧とアナログ入力との前記複
数のコンパレータにおける比較に基づいて前記ディジタ
ル出力の上位ビットが決定され、前記上位ビットに基づ
いて一つの前記複数の下位基準電圧群が選択され、前記
一の前記複数の下位基準電圧群に属する前記複数の下位
基準電圧と前記アナログ入力との比較がなされて下位ビ
ットが決定され、前記アナログ入力をある分解能で前記
上位ビット及び前記下位ビットからなるディジタル出力
へとＡ／Ｄ変換を行う、サブレンジング型Ａ／Ｄコンバ
ータのテスト方法である。そして、（ａ）前記アナログ
入力として、前記分解能よりも小さな変化量で変化する
アナログ信号を与える工程と、（ｂ）前記アナログ信号
と、前記アナログ入力を前記複数の下位基準電圧と比較
する際に少なくとも前記第１のコンパレータアレイに流
れる電流との関係を測定し、電流波形を求める工程と、
（ｃ）前記電流波形において極値を採る点の個数を求め
る工程と、（ｄ）前記個数が所定数であるか否かに基づ
いて前記Ａ／Ｄコンバータの良否を判断する工程とを備
える。
【００１９】この発明のうち請求項２にかかるものは、
請求項１記載のＡ／Ｄコンバータのテスト方法であっ
て、（ｅ）前記極値の内、最も小さい前記アナログ信号
に対応するものを除く極大値と、前記極大値と隣接して
対をなす極小値とを求める工程と、（ｆ）前記対毎に前
記極大値と前記極小値の差である第１の電流差を求め、
前記対の間で比較して前記第１の電流差の最大値を求め
る工程と、（ｇ）前記第１の電流差の前記最大値を２の
前記下位ビット乗よりも１だけ小さい値で除して第２の
電流差を求める工程と、（ｈ）全ての前記極大値同士の
差の絶対値及び全ての極小値同士の差の絶対値が前記第
２の電流差に収まるか否かに基づいて前記Ａ／Ｄコンバ
ータの良否を判断する工程とを更に備える。
請求項１記載のＡ／Ｄコンバータのテスト方法であっ
て、（ｅ）前記極値の内、最も小さい前記アナログ信号
に対応するものを除く極大値と、前記極大値と隣接して
対をなす極小値とを求める工程と、（ｆ）前記対毎に前
記極大値と前記極小値の差である第１の電流差を求め、
前記対の間で比較して前記第１の電流差の最大値を求め
る工程と、（ｇ）前記第１の電流差の前記最大値を２の
前記下位ビット乗よりも１だけ小さい値で除して第２の
電流差を求める工程と、（ｈ）全ての前記極大値同士の
差の絶対値及び全ての極小値同士の差の絶対値が前記第
２の電流差に収まるか否かに基づいて前記Ａ／Ｄコンバ
ータの良否を判断する工程とを更に備える。
【００２０】この発明のうち請求項３にかかるものは、
請求項１記載のＡ／Ｄコンバータのテスト方法であっ
て、前記サブレンジング型Ａ／Ｄコンバータは、複数の
コンパレータを含む第２のコンパレータアレイを更に有
し、前記工程（ｂ）では前記アナログ信号と、前記アナ
ログ入力を前記複数の下位基準電圧と比較する際に前記
第１のコンパレータアレイ及び前記第２のコンパレータ
アレイに流れる電流の和との関係を測定し、前記電流波
形を求める。
請求項１記載のＡ／Ｄコンバータのテスト方法であっ
て、前記サブレンジング型Ａ／Ｄコンバータは、複数の
コンパレータを含む第２のコンパレータアレイを更に有
し、前記工程（ｂ）では前記アナログ信号と、前記アナ
ログ入力を前記複数の下位基準電圧と比較する際に前記
第１のコンパレータアレイ及び前記第２のコンパレータ
アレイに流れる電流の和との関係を測定し、前記電流波
形を求める。
【００２１】この発明のうち請求項４にかかるものは、
請求項３記載のＡ／Ｄコンバータのテスト方法であっ
て、（ｅ）前記極値の内、最も小さい前記アナログ信号
に対応するものを除く極大値と、前記極大値と隣接して
対をなす極小値とを求める工程と、（ｆ）前記対毎に前
記極大値と前記極小値の差である第１の電流差を求め、
前記対の間で比較して前記第１の電流差の最大値を求め
る工程と、（ｇ）前記第１の電流差の前記最大値を２の
前記下位ビット乗よりも１だけ小さい値で除して第２の
電流差を求める工程と、（ｈ）第１及び第２の条件を満
足するか否かに基づいて前記Ａ／Ｄコンバータの良否を
判断する工程とを更に備える。そして、前記第１の条件
は、隣接する前記極大値の内、前記アナログ信号の大き
い方に対応するものから前記アナログ信号の小さい方に
対応するものを引いた値に前記第２の電流差を加えた値
の絶対値が、前記第２の電流差に収まることであり、前
記第２の条件は、隣接する前記極小値の内、前記アナロ
グ信号の大きい方に対応するものから前記アナログ信号
の小さい方に対応するものを引いた値に前記第２の電流
差を加えた値の絶対値が、前記第２の電流差に収まるこ
とである。
請求項３記載のＡ／Ｄコンバータのテスト方法であっ
て、（ｅ）前記極値の内、最も小さい前記アナログ信号
に対応するものを除く極大値と、前記極大値と隣接して
対をなす極小値とを求める工程と、（ｆ）前記対毎に前
記極大値と前記極小値の差である第１の電流差を求め、
前記対の間で比較して前記第１の電流差の最大値を求め
る工程と、（ｇ）前記第１の電流差の前記最大値を２の
前記下位ビット乗よりも１だけ小さい値で除して第２の
電流差を求める工程と、（ｈ）第１及び第２の条件を満
足するか否かに基づいて前記Ａ／Ｄコンバータの良否を
判断する工程とを更に備える。そして、前記第１の条件
は、隣接する前記極大値の内、前記アナログ信号の大き
い方に対応するものから前記アナログ信号の小さい方に
対応するものを引いた値に前記第２の電流差を加えた値
の絶対値が、前記第２の電流差に収まることであり、前
記第２の条件は、隣接する前記極小値の内、前記アナロ
グ信号の大きい方に対応するものから前記アナログ信号
の小さい方に対応するものを引いた値に前記第２の電流
差を加えた値の絶対値が、前記第２の電流差に収まるこ
とである。
【００２２】この発明のうち請求項５にかかるものは、
複数の上位基準電圧と、複数の下位基準電圧からなる複
数の下位基準電圧群が設定され、複数のコンパレータを
含む第１のコンパレータアレイを有し、前記複数の上位
基準電圧とアナログ入力との前記複数のコンパレータに
おける比較に基づいてＷビット（Ｗは自然数）からなる
上位ビットが決定され、前記上位ビットに基づいて一つ
の前記複数の下位基準電圧群が選択され、前記一の前記
複数の下位基準電圧群に属する前記複数の下位基準電圧
と前記アナログ入力との比較がなされてＷビットからな
る下位ビットが決定され、前記アナログ入力を前記上位
ビット及び前記下位ビットからなる２Ｗビットのディジ
タル出力へとＡ／Ｄ変換を行う、サブレンジング型Ａ／
Ｄコンバータのテスト方法である。そして、（ａ）前記
Ａ／Ｄコンバータが、量子化誤差を含まないと仮定した
場合に得られる線形の理想Ａ／Ｄ変換特性と、前記ディ
ジタル出力の変化の最小単位に対応する前記アナログ入
力の電圧である第１の分解能とを求める工程と、（ｂ）
前記理想Ａ／Ｄ変換特性を規定する前記アナログ入力の
電圧の、最小値に対応する第１の初期電圧と、最大値に
対応する第１の終期電圧との間を、前記第１の分解能の
（２W ＋１）倍である第２の分解能ごとに区分し、前記
第１の初期電圧と、前記第１の終期電圧とを含む２W 個
のアナログ信号を前記アナログ入力として与える工程
と、（ｃ）前記アナログ入力と、前記アナログ入力を前
記複数の下位基準電圧と比較する際に少なくとも前記第
１のコンパレータアレイに流れる２W 個の電源電流を測
定する工程と、（ｄ）前記第１の初期電圧及びこれに対
応する前記電源電流と、前記第１の終期電圧及びこれに
対応する前記電源電流とから前記理想Ａ／Ｄ変換特性に
対応した電流波形を求め、前記電源電流の全てが前記電
流波形に対して所定の範囲内に収まっているか否かに基
づいて前記Ａ／Ｄコンバータの良否を判断する工程とを
備える。
複数の上位基準電圧と、複数の下位基準電圧からなる複
数の下位基準電圧群が設定され、複数のコンパレータを
含む第１のコンパレータアレイを有し、前記複数の上位
基準電圧とアナログ入力との前記複数のコンパレータに
おける比較に基づいてＷビット（Ｗは自然数）からなる
上位ビットが決定され、前記上位ビットに基づいて一つ
の前記複数の下位基準電圧群が選択され、前記一の前記
複数の下位基準電圧群に属する前記複数の下位基準電圧
と前記アナログ入力との比較がなされてＷビットからな
る下位ビットが決定され、前記アナログ入力を前記上位
ビット及び前記下位ビットからなる２Ｗビットのディジ
タル出力へとＡ／Ｄ変換を行う、サブレンジング型Ａ／
Ｄコンバータのテスト方法である。そして、（ａ）前記
Ａ／Ｄコンバータが、量子化誤差を含まないと仮定した
場合に得られる線形の理想Ａ／Ｄ変換特性と、前記ディ
ジタル出力の変化の最小単位に対応する前記アナログ入
力の電圧である第１の分解能とを求める工程と、（ｂ）
前記理想Ａ／Ｄ変換特性を規定する前記アナログ入力の
電圧の、最小値に対応する第１の初期電圧と、最大値に
対応する第１の終期電圧との間を、前記第１の分解能の
（２W ＋１）倍である第２の分解能ごとに区分し、前記
第１の初期電圧と、前記第１の終期電圧とを含む２W 個
のアナログ信号を前記アナログ入力として与える工程
と、（ｃ）前記アナログ入力と、前記アナログ入力を前
記複数の下位基準電圧と比較する際に少なくとも前記第
１のコンパレータアレイに流れる２W 個の電源電流を測
定する工程と、（ｄ）前記第１の初期電圧及びこれに対
応する前記電源電流と、前記第１の終期電圧及びこれに
対応する前記電源電流とから前記理想Ａ／Ｄ変換特性に
対応した電流波形を求め、前記電源電流の全てが前記電
流波形に対して所定の範囲内に収まっているか否かに基
づいて前記Ａ／Ｄコンバータの良否を判断する工程とを
備える。
【００２３】この発明のうち請求項６にかかるものは、
請求項５記載のＡ／Ｄコンバータのテスト方法であっ
て、前記工程（ａ）は（ａ−１）前記ディジタル出力の
値が最小値となるかそれよりも１単位だけ大きな値とな
るかの境界に対応する前記アナログ入力の値である第２
の初期電圧を求める工程と、（ａ−２）前記ディジタル
出力がフルスケールとなるかオーバフローとなるかの境
界に対応する前記アナログ入力の値である第２の終期電
圧を求める工程と、（ａ−３）前記第２の終期電圧から
前記第２の初期電圧を引いた値を、（２2W−１）で除し
て前記第１の分解能を求める工程と、（ａ−４）前記第
２の初期電圧から前記第１の分解能を引いて前記第１の
初期電圧を求め、前記第２の終期電圧から前記第１の分
解能を引いて前記第１の終期電圧を求める工程とを有す
る。
請求項５記載のＡ／Ｄコンバータのテスト方法であっ
て、前記工程（ａ）は（ａ−１）前記ディジタル出力の
値が最小値となるかそれよりも１単位だけ大きな値とな
るかの境界に対応する前記アナログ入力の値である第２
の初期電圧を求める工程と、（ａ−２）前記ディジタル
出力がフルスケールとなるかオーバフローとなるかの境
界に対応する前記アナログ入力の値である第２の終期電
圧を求める工程と、（ａ−３）前記第２の終期電圧から
前記第２の初期電圧を引いた値を、（２2W−１）で除し
て前記第１の分解能を求める工程と、（ａ−４）前記第
２の初期電圧から前記第１の分解能を引いて前記第１の
初期電圧を求め、前記第２の終期電圧から前記第１の分
解能を引いて前記第１の終期電圧を求める工程とを有す
る。
【００２４】この発明のうち請求項７にかかるものは、
請求項６記載のＡ／Ｄコンバータのテスト方法であっ
て、前記サブレンジング型Ａ／Ｄコンバータは、複数の
コンパレータを含む第２のコンパレータアレイを更に有
し、前記工程（ｃ）では前記アナログ入力と、前記アナ
ログ入力を前記複数の下位基準電圧と比較する際に前記
第１のコンパレータアレイ及び前記第２のコンパレータ
アレイに流れる電流の和との関係を測定し、前記電源電
流を求める。
請求項６記載のＡ／Ｄコンバータのテスト方法であっ
て、前記サブレンジング型Ａ／Ｄコンバータは、複数の
コンパレータを含む第２のコンパレータアレイを更に有
し、前記工程（ｃ）では前記アナログ入力と、前記アナ
ログ入力を前記複数の下位基準電圧と比較する際に前記
第１のコンパレータアレイ及び前記第２のコンパレータ
アレイに流れる電流の和との関係を測定し、前記電源電
流を求める。
【００２５】この発明のうち請求項８にかかるものは、
複数の基準電圧とアナログ入力とを比較する複数のコン
パレータを含み、前記複数のコンパレータにおける比較
に基づいて２Ｗビット（Ｗは自然数）からなるディジタ
ル出力を出力するコンパレータアレイを備え、前記アナ
ログ入力を前記ディジタル出力へとＡ／Ｄ変換を行う、
Ａ／Ｄコンバータのテスト方法である。そして、（ａ）
前記アナログ入力と、前記アナログ入力を前記基準電圧
と比較する際に前記コンパレータアレイに実際に流れる
電源電流との関係を測定し、実測電流波形を求める工程
と、（ｂ）前記ディジタル出力の値が最小値となるかそ
れよりも１単位だけ大きな値となるかの境界に対応する
前記アナログ入力の値である初期電圧を求める工程と、
（ｃ）前記ディジタル出力がフルスケールとなるかオー
バフローとなるかの境界に対応する前記アナログ入力の
値である終期電圧を求める工程と、（ｄ）前記終期電圧
から前記初期電圧を引いた値を、（２2W−１）で除して
分解能を求める工程と、（ｅ）前記初期電圧から前記終
期電圧の範囲内であって、前記アナログ入力の値が増加
するに伴って前記電源電流が単調に増加する基本領域に
おいて、前記Ａ／Ｄコンバータが理想的に前記Ａ／Ｄ変
換を行う場合に、前記電源電流が変化し得る値を前記ア
ナログ入力の値が変化し得る値で除し、これに前記分解
能を乗じた値を電流増分として求める工程と、（ｆ）前
記基本領域において、前記Ａ／Ｄコンバータが理想的に
前記Ａ／Ｄ変換を行う場合に、前記アナログ入力の値が
前記分解能だけ増加する度に前記増分ずつ増加する前記
電源電流を示す理想電流波形を求める工程と、（ｇ）前
記実測電流波形と前記理想電流波形とを比較して、両者
間の差異が所定の範囲内に収まっているか否かに基づい
て前記Ａ／Ｄコンバータの良否を判断する工程とを備え
る。
複数の基準電圧とアナログ入力とを比較する複数のコン
パレータを含み、前記複数のコンパレータにおける比較
に基づいて２Ｗビット（Ｗは自然数）からなるディジタ
ル出力を出力するコンパレータアレイを備え、前記アナ
ログ入力を前記ディジタル出力へとＡ／Ｄ変換を行う、
Ａ／Ｄコンバータのテスト方法である。そして、（ａ）
前記アナログ入力と、前記アナログ入力を前記基準電圧
と比較する際に前記コンパレータアレイに実際に流れる
電源電流との関係を測定し、実測電流波形を求める工程
と、（ｂ）前記ディジタル出力の値が最小値となるかそ
れよりも１単位だけ大きな値となるかの境界に対応する
前記アナログ入力の値である初期電圧を求める工程と、
（ｃ）前記ディジタル出力がフルスケールとなるかオー
バフローとなるかの境界に対応する前記アナログ入力の
値である終期電圧を求める工程と、（ｄ）前記終期電圧
から前記初期電圧を引いた値を、（２2W−１）で除して
分解能を求める工程と、（ｅ）前記初期電圧から前記終
期電圧の範囲内であって、前記アナログ入力の値が増加
するに伴って前記電源電流が単調に増加する基本領域に
おいて、前記Ａ／Ｄコンバータが理想的に前記Ａ／Ｄ変
換を行う場合に、前記電源電流が変化し得る値を前記ア
ナログ入力の値が変化し得る値で除し、これに前記分解
能を乗じた値を電流増分として求める工程と、（ｆ）前
記基本領域において、前記Ａ／Ｄコンバータが理想的に
前記Ａ／Ｄ変換を行う場合に、前記アナログ入力の値が
前記分解能だけ増加する度に前記増分ずつ増加する前記
電源電流を示す理想電流波形を求める工程と、（ｇ）前
記実測電流波形と前記理想電流波形とを比較して、両者
間の差異が所定の範囲内に収まっているか否かに基づい
て前記Ａ／Ｄコンバータの良否を判断する工程とを備え
る。
【００２６】この発明のうち請求項９にかかるものは、
請求項８記載のＡ／Ｄコンバータのテスト方法であっ
て、前記複数の基準電圧は、複数の上位基準電圧と、複
数の下位基準電圧からなる複数の下位基準電圧群を有
し、前記複数の上位基準電圧と前記アナログ入力との前
記複数のコンパレータにおける比較に基づいてＷビット
からなる上位ビットが決定され、前記上位ビットに基づ
いて一つの前記複数の下位基準電圧群が選択され、前記
一の前記複数の下位基準電圧群に属する前記複数の下位
基準電圧と前記アナログ入力との比較がなされてＷビッ
トからなる下位ビットが決定され、前記Ａ／Ｄコンバー
タは、前記アナログ入力を前記上位ビット及び前記下位
ビットからなる２Ｗビットのディジタル出力へとＡ／Ｄ
変換を行う、サブレンジング型Ａ／Ｄコンバータであっ
て、前記電源電流は、前記アナログ入力と、前記アナロ
グ入力を前記複数の下位基準電圧とを比較する際に前記
コンパレータアレイに流れる電流である。
請求項８記載のＡ／Ｄコンバータのテスト方法であっ
て、前記複数の基準電圧は、複数の上位基準電圧と、複
数の下位基準電圧からなる複数の下位基準電圧群を有
し、前記複数の上位基準電圧と前記アナログ入力との前
記複数のコンパレータにおける比較に基づいてＷビット
からなる上位ビットが決定され、前記上位ビットに基づ
いて一つの前記複数の下位基準電圧群が選択され、前記
一の前記複数の下位基準電圧群に属する前記複数の下位
基準電圧と前記アナログ入力との比較がなされてＷビッ
トからなる下位ビットが決定され、前記Ａ／Ｄコンバー
タは、前記アナログ入力を前記上位ビット及び前記下位
ビットからなる２Ｗビットのディジタル出力へとＡ／Ｄ
変換を行う、サブレンジング型Ａ／Ｄコンバータであっ
て、前記電源電流は、前記アナログ入力と、前記アナロ
グ入力を前記複数の下位基準電圧とを比較する際に前記
コンパレータアレイに流れる電流である。
【００２７】この発明のうち請求項１０にかかるもの
は、請求項９記載のＡ／Ｄコンバータのテスト方法であ
って、前記サブレンジング型Ａ／Ｄコンバータは、複数
のコンパレータを含む第２のコンパレータアレイを更に
有し、前記電源電流は、前記アナログ入力と、前記アナ
ログ入力を前記複数の下位基準電圧と比較する際に前記
コンパレータアレイ及び前記第２のコンパレータアレイ
に流れる電流の和である。
は、請求項９記載のＡ／Ｄコンバータのテスト方法であ
って、前記サブレンジング型Ａ／Ｄコンバータは、複数
のコンパレータを含む第２のコンパレータアレイを更に
有し、前記電源電流は、前記アナログ入力と、前記アナ
ログ入力を前記複数の下位基準電圧と比較する際に前記
コンパレータアレイ及び前記第２のコンパレータアレイ
に流れる電流の和である。
【００２８】この発明のうち請求項１１にかかるもの
は、（ａ）アナログ入力を複数の上位基準電圧と比較
し、更に複数の下位基準電圧と比較する複数のコンパレ
ータからなるコンパレータアレイを有し、前記アナログ
入力をある分解能でディジタル出力へとＡ／Ｄ変換する
サブレンジング型Ａ／Ｄコンバータと、（ｂ）前記分解
能よりも小さな変化量ずつステップ状に変化するアナロ
グ信号を前記アナログ入力として与えるアナログ信号源
と、（ｃ）前記コンパレータアレイに電圧を供給する電
源と、（ｄ）前記アナログ入力を前記複数の下位基準電
圧と比較する際に、前記電源から流れる電流を測定する
電流測定器と、（ｅ）前記アナログ信号と前記電流との
関係を解析する解析手段とを備えるＡ／Ｄコンバータの
テスト装置である。
は、（ａ）アナログ入力を複数の上位基準電圧と比較
し、更に複数の下位基準電圧と比較する複数のコンパレ
ータからなるコンパレータアレイを有し、前記アナログ
入力をある分解能でディジタル出力へとＡ／Ｄ変換する
サブレンジング型Ａ／Ｄコンバータと、（ｂ）前記分解
能よりも小さな変化量ずつステップ状に変化するアナロ
グ信号を前記アナログ入力として与えるアナログ信号源
と、（ｃ）前記コンパレータアレイに電圧を供給する電
源と、（ｄ）前記アナログ入力を前記複数の下位基準電
圧と比較する際に、前記電源から流れる電流を測定する
電流測定器と、（ｅ）前記アナログ信号と前記電流との
関係を解析する解析手段とを備えるＡ／Ｄコンバータの
テスト装置である。
【００２９】この発明のうち請求項１２にかかるもの
は、（ａ）アナログ入力を複数の基準電圧と比較する複
数のコンパレータからなるコンパレータアレイを有し、
前記アナログ入力をディジタル出力へとＡ／Ｄ変換する
Ａ／Ｄコンバータと、（ｂ）前記コンパレータアレイに
電圧を供給する電源と、（ｃ）前記アナログ入力を前記
下位基準電圧と比較する際に、前記電源から流れる電源
電流を測定する電流測定器と、（ｄ）前記Ａ／Ｄコンバ
ータがオーバフローとなっているか否かと、前記ディジ
タル出力が最小値となっているか否かを検出する検出手
段と、（ｅ）前記工程（ｄ）の結果に基づいて前記電源
電流の理想的な波形を求め、これと前記電源電流との関
係を解析する解析手段とを備えるＡ／Ｄコンバータのテ
スト装置である。
は、（ａ）アナログ入力を複数の基準電圧と比較する複
数のコンパレータからなるコンパレータアレイを有し、
前記アナログ入力をディジタル出力へとＡ／Ｄ変換する
Ａ／Ｄコンバータと、（ｂ）前記コンパレータアレイに
電圧を供給する電源と、（ｃ）前記アナログ入力を前記
下位基準電圧と比較する際に、前記電源から流れる電源
電流を測定する電流測定器と、（ｄ）前記Ａ／Ｄコンバ
ータがオーバフローとなっているか否かと、前記ディジ
タル出力が最小値となっているか否かを検出する検出手
段と、（ｅ）前記工程（ｄ）の結果に基づいて前記電源
電流の理想的な波形を求め、これと前記電源電流との関
係を解析する解析手段とを備えるＡ／Ｄコンバータのテ
スト装置である。
【００３０】
実施の形態１．図１はアナログ／ディジタル混在ＬＳＩ
１２の内蔵するＡ／Ｄコンバータセル１０１のファンク
ションテストを行う、本実施の形態の技術を説明するブ
ロック図である。Ａ／Ｄコンバータセル１０１は直並列
（サブレンジング）型であり、本実施の形態では１０ビ
ットのコンバータである場合を説明するが、他のビット
数に対しても適用できるのは当然である。
１２の内蔵するＡ／Ｄコンバータセル１０１のファンク
ションテストを行う、本実施の形態の技術を説明するブ
ロック図である。Ａ／Ｄコンバータセル１０１は直並列
（サブレンジング）型であり、本実施の形態では１０ビ
ットのコンバータである場合を説明するが、他のビット
数に対しても適用できるのは当然である。
【００３１】アナログ／ディジタル混在ＬＳＩ１２はＡ
／Ｄコンバータセル１０１と、ロジック回路１１とを内
蔵している。Ａ／Ｄコンバータセル１０１のアナログ回
路には、アナログ電源端子１を介して第１の電源１３か
ら電位ＡＶｄｄが供給される。また、Ａ／Ｄコンバータ
セル１０１のディジタル回路及びロジック回路１１に
は、ディジタル電源端子２を介して第２の電源１４から
電位ＤＶｄｄが供給される。
／Ｄコンバータセル１０１と、ロジック回路１１とを内
蔵している。Ａ／Ｄコンバータセル１０１のアナログ回
路には、アナログ電源端子１を介して第１の電源１３か
ら電位ＡＶｄｄが供給される。また、Ａ／Ｄコンバータ
セル１０１のディジタル回路及びロジック回路１１に
は、ディジタル電源端子２を介して第２の電源１４から
電位ＤＶｄｄが供給される。
【００３２】アナログ電源端子１と第１の電源１３との
間には電流測定器２２が設けられ、両者の間に流れる電
流（以下「アナログ電源電流」という）を測定する。電
流測定器２２のデータはコンピュータ２０に与えられ、
後述のような解析が行われる。
間には電流測定器２２が設けられ、両者の間に流れる電
流（以下「アナログ電源電流」という）を測定する。電
流測定器２２のデータはコンピュータ２０に与えられ、
後述のような解析が行われる。
【００３３】Ａ／Ｄコンバータセル１０１は後述するラ
ダー抵抗を備え、その内で最高の電位が与えられる点に
は、上部基準電源端子３を介して第３の電源１５から電
位ＶＲＴが、最低の電位が与えられる点には、下部基準
電源端子４を介して第４の電源１６から電位ＶＲＢが、
それぞれ与えられる。電位ＶＲＴ，ＶＲＢとしては例え
ばそれぞれ１Ｖ，０Ｖが設定される。
ダー抵抗を備え、その内で最高の電位が与えられる点に
は、上部基準電源端子３を介して第３の電源１５から電
位ＶＲＴが、最低の電位が与えられる点には、下部基準
電源端子４を介して第４の電源１６から電位ＶＲＢが、
それぞれ与えられる。電位ＶＲＴ，ＶＲＢとしては例え
ばそれぞれ１Ｖ，０Ｖが設定される。
【００３４】Ａ／Ｄコンバータセル１０１にはアナログ
電圧入力端子５を介してアナログソース源１７からアナ
ログ入力電圧Ｖｉｎが供給される。ロジック回路１１は
Ａ／Ｄコンバータセル１０１から得られるディジタル出
力に所定の処理をしてディジタル入出力端子９に与え
る。
電圧入力端子５を介してアナログソース源１７からアナ
ログ入力電圧Ｖｉｎが供給される。ロジック回路１１は
Ａ／Ｄコンバータセル１０１から得られるディジタル出
力に所定の処理をしてディジタル入出力端子９に与え
る。
【００３５】また、Ａ／Ｄコンバータセル１０１は接地
８に接続される。以下で用いられる用語「電位」は接地
８を基準とするので、用語「電圧」と混用して説明する
こともある。
８に接続される。以下で用いられる用語「電位」は接地
８を基準とするので、用語「電圧」と混用して説明する
こともある。
【００３６】更にクロック入力端子６を介してクロック
源１８から、Ａ／Ｄコンバータセル１０１のサンプリン
グクロックやロジック回路１１に供給されるべきクロッ
クが供給される。
源１８から、Ａ／Ｄコンバータセル１０１のサンプリン
グクロックやロジック回路１１に供給されるべきクロッ
クが供給される。
【００３７】図２は本実施の形態にかかるＡ／Ｄコンバ
ータセル１０１の構成を示すブロック図である。この10
-bitサブレンジングＡ／Ｄコンバータセルは、１０２４
個の抵抗からなるラダー抵抗２３、スイッチマトリック
ス２４、３１個のコンパレータＣｍｐ１〜Ｃｍｐ３１が
集合したコンパレータアレイ２５、コンパレータアレイ
２５からのデジタルデータの演算とスイッチマトリック
ス２４の制御とを行うＡ／Ｄコンバータのロジック回路
２６を備える。
ータセル１０１の構成を示すブロック図である。この10
-bitサブレンジングＡ／Ｄコンバータセルは、１０２４
個の抵抗からなるラダー抵抗２３、スイッチマトリック
ス２４、３１個のコンパレータＣｍｐ１〜Ｃｍｐ３１が
集合したコンパレータアレイ２５、コンパレータアレイ
２５からのデジタルデータの演算とスイッチマトリック
ス２４の制御とを行うＡ／Ｄコンバータのロジック回路
２６を備える。
【００３８】電位ＶＲＴ，ＶＲＢの間の電位差はラダー
抵抗２３によって分圧され、１０２４個の基準電圧が得
られるが、ラダー抵抗２３は３２個の抵抗ブロックｂ１
〜ｂ３２から構成されているので、１０２４個の基準電
圧も３２個のブロックに分割される。
抵抗２３によって分圧され、１０２４個の基準電圧が得
られるが、ラダー抵抗２３は３２個の抵抗ブロックｂ１
〜ｂ３２から構成されているので、１０２４個の基準電
圧も３２個のブロックに分割される。
【００３９】このＡ／Ｄコンバータセル１０１は、上位
（coarse）５ビットと下位（fine）５ビットのデータに
分けてＡ／Ｄ変換を行う。上位５ビットに対応する上位
基準電圧線２７は３１本からなり、隣接する抵抗ブロッ
クｂｉ，ｂ（ｉ＋１）（ｉ＝１〜３１）の境界に接続さ
れる。これらには３１個のcoarse基準電圧Ｖｒｃが与え
られる。下位５ビットに対応する下位基準電圧線２８は
３１本からなり、これらにはラダー抵抗ブロックｂ１〜
ｂ３２のうちスイッチマトリックス２４によって一つ選
択されたものが出力する３１個のfine基準電圧Ｖｒｆが
与えられる。fine基準電圧Ｖｒｆはその低いものから高
いものへと順に、コンパレータアレイ２５の３１個のコ
ンパレータＣｍｐ１〜Ｃｍｐ３１に供給される。
（coarse）５ビットと下位（fine）５ビットのデータに
分けてＡ／Ｄ変換を行う。上位５ビットに対応する上位
基準電圧線２７は３１本からなり、隣接する抵抗ブロッ
クｂｉ，ｂ（ｉ＋１）（ｉ＝１〜３１）の境界に接続さ
れる。これらには３１個のcoarse基準電圧Ｖｒｃが与え
られる。下位５ビットに対応する下位基準電圧線２８は
３１本からなり、これらにはラダー抵抗ブロックｂ１〜
ｂ３２のうちスイッチマトリックス２４によって一つ選
択されたものが出力する３１個のfine基準電圧Ｖｒｆが
与えられる。fine基準電圧Ｖｒｆはその低いものから高
いものへと順に、コンパレータアレイ２５の３１個のコ
ンパレータＣｍｐ１〜Ｃｍｐ３１に供給される。
【００４０】下部基準電源配線４２には下部基準電源端
子４を介して電位ＶＲＢが与えられ、これは第１の分配
端子３１を介してコンパレータアレイ２５の３１個のコ
ンパレータＣｍｐ１〜Ｃｍｐ３１に供給される。
子４を介して電位ＶＲＢが与えられ、これは第１の分配
端子３１を介してコンパレータアレイ２５の３１個のコ
ンパレータＣｍｐ１〜Ｃｍｐ３１に供給される。
【００４１】アナログ入力電圧Ｖｉｎはアナログ入力電
圧線４３に伝達され、これはアナログ分配端子３０を介
してコンパレータアレイ２５の３１個のコンパレータＣ
ｍｐ１〜Ｃｍｐ３１に供給される。
圧線４３に伝達され、これはアナログ分配端子３０を介
してコンパレータアレイ２５の３１個のコンパレータＣ
ｍｐ１〜Ｃｍｐ３１に供給される。
【００４２】コンパレータアレイ２５にはその動作のた
めにアナログ電源線４０を介してアナログ電源端子１か
ら電位ＡＶｄｄが供給される。コンパレータアレイ２５
の３１個の出力はコンパレータアレイ出力線４１を介し
てロジック回路２６に伝達される。
めにアナログ電源線４０を介してアナログ電源端子１か
ら電位ＡＶｄｄが供給される。コンパレータアレイ２５
の３１個の出力はコンパレータアレイ出力線４１を介し
てロジック回路２６に伝達される。
【００４３】ロジック回路２６は、３２本からなるフィ
ードバック線２９を用いて、スイッチマトリックス２４
を制御するフィードバック信号を出力する。またロジッ
ク回路２６は出力コードＢ１〜Ｂ１０を出力し、出力コ
ードＢ１〜Ｂ１０はそれぞれ順次ＬＳＢ〜ＭＳＢを示
す。
ードバック線２９を用いて、スイッチマトリックス２４
を制御するフィードバック信号を出力する。またロジッ
ク回路２６は出力コードＢ１〜Ｂ１０を出力し、出力コ
ードＢ１〜Ｂ１０はそれぞれ順次ＬＳＢ〜ＭＳＢを示
す。
【００４４】図３はコンパレータアレイ２４を構成する
コンパレータＣｍｐｉ（ｉ＝１〜３１）の一つの構成を
例示するブロック図である。このコンパレータは、３個
の差動アンプ３４〜３６、４個のキャパシタＣ１〜Ｃ
４、１０個のスイッチＳ１〜Ｓ１０で構成されている。
なお、点線で示すように更に２個のキャパシタＣ５，Ｃ
６が設けられても良い。
コンパレータＣｍｐｉ（ｉ＝１〜３１）の一つの構成を
例示するブロック図である。このコンパレータは、３個
の差動アンプ３４〜３６、４個のキャパシタＣ１〜Ｃ
４、１０個のスイッチＳ１〜Ｓ１０で構成されている。
なお、点線で示すように更に２個のキャパシタＣ５，Ｃ
６が設けられても良い。
【００４５】入力端３０，３１，３２，３３には、それ
ぞれアナログ入力電圧Ｖｉｎ、電位ＶＲＢ、coarse基準
電圧Ｖｒｃ、fine基準電圧Ｖｒｆがそれぞれ与えられ
る。スイッチＳ１〜Ｓ４、Ｓ５とＳ６、Ｓ７とＳ８、Ｓ
９とＳ１０は夫々連動して開閉動作をする。
ぞれアナログ入力電圧Ｖｉｎ、電位ＶＲＢ、coarse基準
電圧Ｖｒｃ、fine基準電圧Ｖｒｆがそれぞれ与えられ
る。スイッチＳ１〜Ｓ４、Ｓ５とＳ６、Ｓ７とＳ８、Ｓ
９とＳ１０は夫々連動して開閉動作をする。
【００４６】入力端子３０，３２，３３はそれぞれスイ
ッチＳ５，Ｓ７，Ｓ９を介してキャパシタＣ１の一端に
接続される。キャパシタＣ１の他端には差動アンプ３４
の一方の入力端が接続される。入力端子３１は、互いに
並列に接続された３個のスイッチＳ６，Ｓ８，Ｓ１０を
介してキャパシタＣ２の一端に接続される。キャパシタ
Ｃ２の他端には差動アンプ３４の他方の入力端が接続さ
れる。
ッチＳ５，Ｓ７，Ｓ９を介してキャパシタＣ１の一端に
接続される。キャパシタＣ１の他端には差動アンプ３４
の一方の入力端が接続される。入力端子３１は、互いに
並列に接続された３個のスイッチＳ６，Ｓ８，Ｓ１０を
介してキャパシタＣ２の一端に接続される。キャパシタ
Ｃ２の他端には差動アンプ３４の他方の入力端が接続さ
れる。
【００４７】差動アンプ３４の一対の入力端は、それぞ
れスイッチＳ１，Ｓ２を介して、自身の一対の出力端と
接続される。差動アンプ３４の一対の出力端は、それぞ
れキャパシタＣ３，Ｃ４を介して、差動アンプ３５の一
対の入力端と接続される。差動アンプ３５の一対の入力
端は、それぞれスイッチＳ３，Ｓ４を介して、自身の一
対の出力端と接続される。差動アンプ３５の一対の出力
端は、直接に、あるいはそれぞれキャパシタＣ５，Ｃ６
を介して、差動アンプ３６の一対の入力端と接続され
る。差動アンプ３６は出力端が１つのsingle-ended-sty
leであり、これはコンパレータ出力端子３７に接続され
る。
れスイッチＳ１，Ｓ２を介して、自身の一対の出力端と
接続される。差動アンプ３４の一対の出力端は、それぞ
れキャパシタＣ３，Ｃ４を介して、差動アンプ３５の一
対の入力端と接続される。差動アンプ３５の一対の入力
端は、それぞれスイッチＳ３，Ｓ４を介して、自身の一
対の出力端と接続される。差動アンプ３５の一対の出力
端は、直接に、あるいはそれぞれキャパシタＣ５，Ｃ６
を介して、差動アンプ３６の一対の入力端と接続され
る。差動アンプ３６は出力端が１つのsingle-ended-sty
leであり、これはコンパレータ出力端子３７に接続され
る。
【００４８】簡単にこのＡ／Ｄコンバータセル１０１の
動作について説明する。まず、コンパレータアレイ２５
は３１個のcoarse基準電圧ＶｒｃとＡ／Ｄ変換の対象と
なるアナログ入力電圧Ｖｉｎとを比較する。Ａ／Ｄコン
バータセルのロジック回路２６は、上位（coarse）の５
ビットのコードＢ６〜Ｂ１０を出力し、fine基準電圧Ｖ
ｒｆと比較するためのラダー抵抗ブロックの一つが選択
される。
動作について説明する。まず、コンパレータアレイ２５
は３１個のcoarse基準電圧ＶｒｃとＡ／Ｄ変換の対象と
なるアナログ入力電圧Ｖｉｎとを比較する。Ａ／Ｄコン
バータセルのロジック回路２６は、上位（coarse）の５
ビットのコードＢ６〜Ｂ１０を出力し、fine基準電圧Ｖ
ｒｆと比較するためのラダー抵抗ブロックの一つが選択
される。
【００４９】次にスイッチマトリックス２４はフィード
バック信号によって制御され、選択されたラダー抵抗ブ
ロックのfine基準電圧Ｖｒｆは、コンパレータアレイ２
５へ伝達される。コンパレータアレイ２５は、３１個の
fine基準電圧Ｖｒｆとサンプリングされるアナログ入力
電圧Ｖｉｎとを比較する。ロジック回路２６は、保持し
ていた上位（coarse）５ビットのコードＢ６〜Ｂ１０と
共に下位（fine）５ビットのコードＢ１〜Ｂ５を出力す
る。
バック信号によって制御され、選択されたラダー抵抗ブ
ロックのfine基準電圧Ｖｒｆは、コンパレータアレイ２
５へ伝達される。コンパレータアレイ２５は、３１個の
fine基準電圧Ｖｒｆとサンプリングされるアナログ入力
電圧Ｖｉｎとを比較する。ロジック回路２６は、保持し
ていた上位（coarse）５ビットのコードＢ６〜Ｂ１０と
共に下位（fine）５ビットのコードＢ１〜Ｂ５を出力す
る。
【００５０】図４は差動アンプ３６の構成を示す回路図
である。非反転入力端子３８、反転入力端子３９は、そ
れぞれｎチャネルトランジスタＱ３，Ｑ４のゲートに接
続されている。ｐチャネルトランジスタＱ１，Ｑ２のソ
ースにはアナログ電源端子１を介して電位ＡＶｄｄが与
えられており、ｎチャネルトランジスタＱ５のソースに
は接地８が接続されている。ｐチャネルトランジスタＱ
１のゲート及びドレイン、並びにｐチャネルトランジス
タＱ２のゲートは共通に接続されており、ｐチャネルト
ランジスタＱ２のドレインはコンパレータ出力端子３７
に接続されている。またｎチャネルトランジスタＱ５の
ドレインと、ｎチャネルトランジスタＱ３，Ｑ４のソー
スとは共通に接続されている。ｎチャネルトランジスタ
Ｑ５のゲートにはバイアス電位が与えられている。
である。非反転入力端子３８、反転入力端子３９は、そ
れぞれｎチャネルトランジスタＱ３，Ｑ４のゲートに接
続されている。ｐチャネルトランジスタＱ１，Ｑ２のソ
ースにはアナログ電源端子１を介して電位ＡＶｄｄが与
えられており、ｎチャネルトランジスタＱ５のソースに
は接地８が接続されている。ｐチャネルトランジスタＱ
１のゲート及びドレイン、並びにｐチャネルトランジス
タＱ２のゲートは共通に接続されており、ｐチャネルト
ランジスタＱ２のドレインはコンパレータ出力端子３７
に接続されている。またｎチャネルトランジスタＱ５の
ドレインと、ｎチャネルトランジスタＱ３，Ｑ４のソー
スとは共通に接続されている。ｎチャネルトランジスタ
Ｑ５のゲートにはバイアス電位が与えられている。
【００５１】図５はｎチャネルトランジスタＱ５の特性
を示すグラフである。ここでｎチャネルトランジスタＱ
５のソースドレイン間電圧をＶｄｓ、ドレイン電流をＩ
ｄとする。
を示すグラフである。ここでｎチャネルトランジスタＱ
５のソースドレイン間電圧をＶｄｓ、ドレイン電流をＩ
ｄとする。
【００５２】非反転入力端子３８に“Ｈ”、反転入力端
子３９に“Ｌ”が入力された時、コンパレータ出力端子
３７に“Ｈ”が出力される。その時のＶｄｓ，Ｉｄの値
をそれぞれＶＨ，ＩＨとする。逆に非反転入力端子３８
に“Ｌ”、反転入力端子３９に“Ｈ”が入力された時、
コンパレータ出力端子３７に“Ｌ”が出力される。その
時のＶｄｓ，Ｉｄの値をそれぞれＶＬ，ＩＬとする。
子３９に“Ｌ”が入力された時、コンパレータ出力端子
３７に“Ｈ”が出力される。その時のＶｄｓ，Ｉｄの値
をそれぞれＶＨ，ＩＨとする。逆に非反転入力端子３８
に“Ｌ”、反転入力端子３９に“Ｈ”が入力された時、
コンパレータ出力端子３７に“Ｌ”が出力される。その
時のＶｄｓ，Ｉｄの値をそれぞれＶＬ，ＩＬとする。
【００５３】コンパレータ出力端子３７に表れる出力が
“Ｌ”の時と“Ｈ”の時とでは、差動アンプ３４，３
５，３６に流れる電流は、それぞれ電流差ΔＩ１，ΔＩ
２，ΔＩ３だけ異なり、３個の差動アンプ３４〜３６で
構成された１個のコンパレータＣｍｐｊの電流差ΔＩ
は、ΔＩ＝ΔＩ１＋ΔＩ２＋ΔＩ３となる。
“Ｌ”の時と“Ｈ”の時とでは、差動アンプ３４，３
５，３６に流れる電流は、それぞれ電流差ΔＩ１，ΔＩ
２，ΔＩ３だけ異なり、３個の差動アンプ３４〜３６で
構成された１個のコンパレータＣｍｐｊの電流差ΔＩ
は、ΔＩ＝ΔＩ１＋ΔＩ２＋ΔＩ３となる。
【００５４】しかし、差動アンプ３６がsingle-ended-s
tyleのために、Ｖｄｓ＝ＶＬの時にはｎチャネルトラン
ジスタＱ５は不飽和領域（三極管領域）で動作し、Ｖｄ
ｓ＝ＶＨの時には飽和領域（ピンチ領域）で動作する。
よってΔＩ３＝ＩＨ−ＩＬとなる。一方、１段目の増幅
器３４と２段目の増幅器３５はいずれも飽和領域で動作
するため、ΔＩ１とΔＩ２はΔＩ３と比較して小さな値
になる。従って、１個のコンパレータの電流差ΔＩは近
似的にΔＩ＝ΔＩ３＝ＩＨ−ＩＬになる。コンパレータ
の出力レベルが“Ｌ”から“Ｈ”に変化したとき、１個
のコンパレータの電源電流は、例えば２０μＡから２０
０μＡに変化する。
tyleのために、Ｖｄｓ＝ＶＬの時にはｎチャネルトラン
ジスタＱ５は不飽和領域（三極管領域）で動作し、Ｖｄ
ｓ＝ＶＨの時には飽和領域（ピンチ領域）で動作する。
よってΔＩ３＝ＩＨ−ＩＬとなる。一方、１段目の増幅
器３４と２段目の増幅器３５はいずれも飽和領域で動作
するため、ΔＩ１とΔＩ２はΔＩ３と比較して小さな値
になる。従って、１個のコンパレータの電流差ΔＩは近
似的にΔＩ＝ΔＩ３＝ＩＨ−ＩＬになる。コンパレータ
の出力レベルが“Ｌ”から“Ｈ”に変化したとき、１個
のコンパレータの電源電流は、例えば２０μＡから２０
０μＡに変化する。
【００５５】本実施の形態は、この電流値の差を利用し
て、コンパレータアレイ２５の電源電流を測定し、ファ
ンクションテストを行うものである。電源電流を測定し
て回路の良否を判定する手法はディジタル回路において
はＩＤＤＱテスト法（Vdd supply current Quiescent）
が知られているが、本実施の形態ではこれをアナログ回
路に適用する（アナログＩＤＤＱテスト）。
て、コンパレータアレイ２５の電源電流を測定し、ファ
ンクションテストを行うものである。電源電流を測定し
て回路の良否を判定する手法はディジタル回路において
はＩＤＤＱテスト法（Vdd supply current Quiescent）
が知られているが、本実施の形態ではこれをアナログ回
路に適用する（アナログＩＤＤＱテスト）。
【００５６】図６はアナログ入力電圧Ｖｉｎの時間変化
を示すグラフである。このように時間とともに階段状に
変化するアナログ入力電圧Ｖｉｎを受ければ、コンパレ
ータの出力レベルが変動することによってドレイン電流
Ｉｄが変動し、これはアナログ電源端子１を介して電流
測定器２２によって測定される。
を示すグラフである。このように時間とともに階段状に
変化するアナログ入力電圧Ｖｉｎを受ければ、コンパレ
ータの出力レベルが変動することによってドレイン電流
Ｉｄが変動し、これはアナログ電源端子１を介して電流
測定器２２によって測定される。
【００５７】アナログ入力電圧Ｖｉｎの分解能をＬＳＢ
に対応する電圧ＶLSB の１／Ｒに設定した場合には、２
10×Ｒ個のステップで時間とともに順次上昇するように
アナログ入力電圧Ｖｉｎがアナログソース源１７からア
ナログ電圧入力端子５に与えられる。（１／Ｒ）ＶLSB
＝（ＶＲＴ−ＶＲＢ）／（２10−１）／Ｒが成立する。
例えばＲ＝５と設定すれば、５×１０２４ステップの微
小な入力ステップ電圧として、アナログ電圧入力端子５
に印加される。
に対応する電圧ＶLSB の１／Ｒに設定した場合には、２
10×Ｒ個のステップで時間とともに順次上昇するように
アナログ入力電圧Ｖｉｎがアナログソース源１７からア
ナログ電圧入力端子５に与えられる。（１／Ｒ）ＶLSB
＝（ＶＲＴ−ＶＲＢ）／（２10−１）／Ｒが成立する。
例えばＲ＝５と設定すれば、５×１０２４ステップの微
小な入力ステップ電圧として、アナログ電圧入力端子５
に印加される。
【００５８】アナログＩＤＤＱは、図６に示したような
アナログ入力電圧Ｖｉｎの増加に伴って、後述するよう
なのこぎり形状（Jagged Waveform ）を呈してアナログ
の電源ＡＶｄｄに現れる電流を電流測定器２２において
測定する方法である。そして測定された電源電流波形
は、理論的に算出された理想的（正常状態）な電源電流
と比較される。
アナログ入力電圧Ｖｉｎの増加に伴って、後述するよう
なのこぎり形状（Jagged Waveform ）を呈してアナログ
の電源ＡＶｄｄに現れる電流を電流測定器２２において
測定する方法である。そして測定された電源電流波形
は、理論的に算出された理想的（正常状態）な電源電流
と比較される。
【００５９】図７は本実施の形態にかかるファンクショ
ンテストの方法を説明したフローチャートである。まず
ステップＳＰ１において第１乃至第４の電源をＯＮし、
アナログ電源端子１、ディジタル電源端子２、上部基準
電源端子３、下部基準電源端子４に、それぞれ電位ＡＶ
ｄｄ，ＤＶｄｄ，ＶＲＴ，ＶＲＢを印加する。そしてス
テップＳＰ２において、クロック源１８からのサンプリ
ングクロック等をクロック入力端子６に印加する。一
方、別途ステップＳＰ３において、アナログソース源１
７から出力されるアナログ入力電圧Ｖｉｎの分解能（つ
まり（１／Ｒ）ＶLSB ）を設定する。そしてステップＳ
Ｐ８では、ステップＳＰ３で設定された分解能ずつ増加
させて、アナログ入力電圧端子５にアナログ入力電圧Ｖ
ｉｎを図６に示されるようにステップ状に（ランプ波形
で）供給しつつ、マルチメータ等の電流測定器２２で、
アナログ入力電圧Ｖｉｎの各々のステップに対してアナ
ログ電源端子１において流れるアナログ電源電流Ｉｄｄ
を測定する。アナログ電源電流Ｉｄｄはコンパレータア
レイ２５に流れる電流である。
ンテストの方法を説明したフローチャートである。まず
ステップＳＰ１において第１乃至第４の電源をＯＮし、
アナログ電源端子１、ディジタル電源端子２、上部基準
電源端子３、下部基準電源端子４に、それぞれ電位ＡＶ
ｄｄ，ＤＶｄｄ，ＶＲＴ，ＶＲＢを印加する。そしてス
テップＳＰ２において、クロック源１８からのサンプリ
ングクロック等をクロック入力端子６に印加する。一
方、別途ステップＳＰ３において、アナログソース源１
７から出力されるアナログ入力電圧Ｖｉｎの分解能（つ
まり（１／Ｒ）ＶLSB ）を設定する。そしてステップＳ
Ｐ８では、ステップＳＰ３で設定された分解能ずつ増加
させて、アナログ入力電圧端子５にアナログ入力電圧Ｖ
ｉｎを図６に示されるようにステップ状に（ランプ波形
で）供給しつつ、マルチメータ等の電流測定器２２で、
アナログ入力電圧Ｖｉｎの各々のステップに対してアナ
ログ電源端子１において流れるアナログ電源電流Ｉｄｄ
を測定する。アナログ電源電流Ｉｄｄはコンパレータア
レイ２５に流れる電流である。
【００６０】図８は、Ａ／Ｄコンバータセル１０１が正
常な場合のアナログ入力電圧Ｖｉｎに対するアナログ電
源電流Ｉｄｄの電流波形を示すグラフである。サブレン
ジング型のＡ／Ｄコンバータでは、まず上位（coarse）
５ビットを求め、これに対応する抵抗ブロックｂｊ（ｊ
＝１〜３２）から得られる３１個のfine基準電圧Ｖｒｆ
とアナログ入力電圧Ｖｉｎとを比較して下位（fine）５
ビットを求める。ここではアナログ電源電流Ｉｄｄの測
定は、上位（coarse）５ビットを求める際ではなく、下
位（fine）ビットを求める際に測定する。
常な場合のアナログ入力電圧Ｖｉｎに対するアナログ電
源電流Ｉｄｄの電流波形を示すグラフである。サブレン
ジング型のＡ／Ｄコンバータでは、まず上位（coarse）
５ビットを求め、これに対応する抵抗ブロックｂｊ（ｊ
＝１〜３２）から得られる３１個のfine基準電圧Ｖｒｆ
とアナログ入力電圧Ｖｉｎとを比較して下位（fine）５
ビットを求める。ここではアナログ電源電流Ｉｄｄの測
定は、上位（coarse）５ビットを求める際ではなく、下
位（fine）ビットを求める際に測定する。
【００６１】Ｖｉｎ＜Ｖｒｅｆ（Ｖｒｃ or Ｖｒｆ）の
時、コンパレータ出力は“Ｌ”となる。逆にＶｉｎ＞Ｖ
ｒｅｆの時、コンパレータ出力は“Ｈ”となる。
時、コンパレータ出力は“Ｌ”となる。逆にＶｉｎ＞Ｖ
ｒｅｆの時、コンパレータ出力は“Ｈ”となる。
【００６２】アナログ入力電圧Ｖｉｎがあるラダー抵抗
ブロックｂｊでの全てのｆｉｎｅ基準電圧Ｖｒｆよりも
小さいとき、３１個のコンパレータＣｍｐ１〜Ｃｍｐ３
１の出力が全て“Ｌ”となる。そしてＶｉｎが増加する
ことによって３１個のコンパレータＣｍｐ１〜Ｃｍｐ３
１の出力は順々に“Ｈ”に変化する。その結果、アナロ
グ電源電流Ｉｄｄは増加する。この様子は例えばｊ＝３
の場合には図８の positive slope Ａ１に示される。既
述のように、アナログ電源電流Ｉｄｄの測定は、下位
（fine）ビットを求める際に測定するので、アナログ入
力電圧Ｖｉｎが増加して上位（coarse）ビットを求める
際に流れる電流はグラフに現れない。
ブロックｂｊでの全てのｆｉｎｅ基準電圧Ｖｒｆよりも
小さいとき、３１個のコンパレータＣｍｐ１〜Ｃｍｐ３
１の出力が全て“Ｌ”となる。そしてＶｉｎが増加する
ことによって３１個のコンパレータＣｍｐ１〜Ｃｍｐ３
１の出力は順々に“Ｈ”に変化する。その結果、アナロ
グ電源電流Ｉｄｄは増加する。この様子は例えばｊ＝３
の場合には図８の positive slope Ａ１に示される。既
述のように、アナログ電源電流Ｉｄｄの測定は、下位
（fine）ビットを求める際に測定するので、アナログ入
力電圧Ｖｉｎが増加して上位（coarse）ビットを求める
際に流れる電流はグラフに現れない。
【００６３】電位ＶＲＢ（例えば０Ｖ）から順次増大し
て行く場合、あるオフセット電圧までの範囲がコンパレ
ータにとっての不感帯として存在し、アナログ電源電流
Ｉｄｄは単調に増加する。アナログ入力電圧Ｖｉｎがこ
のオフセット電圧以上になって初めてラダー抵抗ブロッ
クｂ１に接続されたコンパレータＣｍｐ１が“Ｈ”を出
力する。
て行く場合、あるオフセット電圧までの範囲がコンパレ
ータにとっての不感帯として存在し、アナログ電源電流
Ｉｄｄは単調に増加する。アナログ入力電圧Ｖｉｎがこ
のオフセット電圧以上になって初めてラダー抵抗ブロッ
クｂ１に接続されたコンパレータＣｍｐ１が“Ｈ”を出
力する。
【００６４】スイッチマトリックス２４によってラダー
抵抗ブロックｂ１に接続された、コンパレータＣｍｐ１
〜Ｃｍｐ３１の出力が全て“Ｈ”になった後、ロジック
回路２６はフィードバック信号によってスイッチマトリ
ックス２４を制御する。つまりコンパレータＣｍｐ１〜
Ｃｍｐ３１はＶｉｎの増加によってラダー抵抗ブロック
ｂ２に接続される。その時、３１個のコンパレータＣｍ
ｐ１〜Ｃｍｐ３１の出力は“Ｌ”になる。従って、それ
まで増加していたアナログ電源電流Ｉｄｄは、急激に低
下することになる。
抵抗ブロックｂ１に接続された、コンパレータＣｍｐ１
〜Ｃｍｐ３１の出力が全て“Ｈ”になった後、ロジック
回路２６はフィードバック信号によってスイッチマトリ
ックス２４を制御する。つまりコンパレータＣｍｐ１〜
Ｃｍｐ３１はＶｉｎの増加によってラダー抵抗ブロック
ｂ２に接続される。その時、３１個のコンパレータＣｍ
ｐ１〜Ｃｍｐ３１の出力は“Ｌ”になる。従って、それ
まで増加していたアナログ電源電流Ｉｄｄは、急激に低
下することになる。
【００６５】更にアナログ入力電圧Ｖｉｎの増加によっ
てコンパレータＣｍｐ１〜Ｃｍｐ３１の出力は、順々に
“Ｈ”に変化する。このようにして、コンパレータＣｍ
ｐ１〜Ｃｍｐ３１は、順次更新されるラダー抵抗ブロッ
クに接続されて動作する。これらのコンパレータの動作
に依り電源電流波形は図８に示す３２個のJagged Wavef
orm （のこぎり状の波形）となる。
てコンパレータＣｍｐ１〜Ｃｍｐ３１の出力は、順々に
“Ｈ”に変化する。このようにして、コンパレータＣｍ
ｐ１〜Ｃｍｐ３１は、順次更新されるラダー抵抗ブロッ
クに接続されて動作する。これらのコンパレータの動作
に依り電源電流波形は図８に示す３２個のJagged Wavef
orm （のこぎり状の波形）となる。
【００６６】このアナログＩＤＤＱテストによって、ス
イッチマトリックス２４のスイッチ接続不良（switch c
onnection fault ）やコンパレータＣｍｐ１〜Ｃｍｐ３
１のファンクション不良（comparator's functional fa
ult ）が検出可能となる。ステップＳＰ９〜ＳＰ１４は
得られた電源電流波形を解析することで良否を判断する
具体的処理を行う。上記解析はコンピュータ２０におい
て行われる。
イッチマトリックス２４のスイッチ接続不良（switch c
onnection fault ）やコンパレータＣｍｐ１〜Ｃｍｐ３
１のファンクション不良（comparator's functional fa
ult ）が検出可能となる。ステップＳＰ９〜ＳＰ１４は
得られた電源電流波形を解析することで良否を判断する
具体的処理を行う。上記解析はコンピュータ２０におい
て行われる。
【００６７】まずステップＳＰ９においては図８で示さ
れた電源電流波形の各々の上部の頂点の電流値Ｉｄｈｍ
（ｍ＝１〜３２）をサーチする。アナログ入力電圧Ｖｉ
ｎの低い方（電位ＶＲＢ）からサーチを開始し、アナロ
グ電源電流Ｉｄｄの増加が停止するか減少に向かう点の
電流値を求めるのである。スイッチマトリックス２４の
動作により、コンパレータアレイ２５に接続されるラダ
ー抵抗ブロックがｂｉからｂ（ｉ＋１）（ｉ＝１〜３
１）に代わったことに起因してアナログ電源電流Ｉｄｄ
の増加が急激な減少に向かう。このようなサーチをアナ
ログ入力電圧Ｖｉｎが電位ＶＲＴになるまで行うことに
よって電流値Ｉｄｈｍが求められる。但し、アナログ入
力電圧ＶｉｎがＡ／Ｄコンバータセル１０１のフルスケ
ールを越えると電位ＶＲＴに到るまでアナログ電源電流
Ｉｄｄは増加を止めるか、低下するので、これも上部の
頂点として認識される（電流値Ｉｄｈ３２）。
れた電源電流波形の各々の上部の頂点の電流値Ｉｄｈｍ
（ｍ＝１〜３２）をサーチする。アナログ入力電圧Ｖｉ
ｎの低い方（電位ＶＲＢ）からサーチを開始し、アナロ
グ電源電流Ｉｄｄの増加が停止するか減少に向かう点の
電流値を求めるのである。スイッチマトリックス２４の
動作により、コンパレータアレイ２５に接続されるラダ
ー抵抗ブロックがｂｉからｂ（ｉ＋１）（ｉ＝１〜３
１）に代わったことに起因してアナログ電源電流Ｉｄｄ
の増加が急激な減少に向かう。このようなサーチをアナ
ログ入力電圧Ｖｉｎが電位ＶＲＴになるまで行うことに
よって電流値Ｉｄｈｍが求められる。但し、アナログ入
力電圧ＶｉｎがＡ／Ｄコンバータセル１０１のフルスケ
ールを越えると電位ＶＲＴに到るまでアナログ電源電流
Ｉｄｄは増加を止めるか、低下するので、これも上部の
頂点として認識される（電流値Ｉｄｈ３２）。
【００６８】ステップＳＰ１０は上部の頂点の個数を判
定する。Ａ／Ｄコンバータセル１０１が正常であれば、
この個数はラダー抵抗ブロックの個数３２（これは上位
５ビットに対応する）と一致するはずである。従って、
３２個以外であれば不良品と判定され、３２個であれば
良品の可能性が残っているので更に他のテストを行うべ
くステップＳＰ１１へ進む。
定する。Ａ／Ｄコンバータセル１０１が正常であれば、
この個数はラダー抵抗ブロックの個数３２（これは上位
５ビットに対応する）と一致するはずである。従って、
３２個以外であれば不良品と判定され、３２個であれば
良品の可能性が残っているので更に他のテストを行うべ
くステップＳＰ１１へ進む。
【００６９】ステップＳＰ１１においては図８で示され
た電源電流波形の各々の下部の頂点の電流値Ｉｄｌｋ
（ｋ＝１〜３１）をサーチする。即ち、アナログ入力電
圧Ｖｉｎの高い方（電位ＶＲＴ）からサーチを開始し、
このサーチの方向に沿って見たときにアナログ電源電流
Ｉｄｄの単調な減少が急激な増加に向かった変化点の電
流値を求める。このようなサーチをアナログ入力電圧Ｖ
ｉｎが電位ＶＲＢになるまで行うことによって電流値Ｉ
ｄｌｋが求められる。
た電源電流波形の各々の下部の頂点の電流値Ｉｄｌｋ
（ｋ＝１〜３１）をサーチする。即ち、アナログ入力電
圧Ｖｉｎの高い方（電位ＶＲＴ）からサーチを開始し、
このサーチの方向に沿って見たときにアナログ電源電流
Ｉｄｄの単調な減少が急激な増加に向かった変化点の電
流値を求める。このようなサーチをアナログ入力電圧Ｖ
ｉｎが電位ＶＲＢになるまで行うことによって電流値Ｉ
ｄｌｋが求められる。
【００７０】ステップＳＰ１２は下部の頂点の個数を判
定する。既述のように、コンパレータにとっての不感帯
が存在するので、Ａ／Ｄコンバータセル１０１が正常で
あれば、この個数はラダー抵抗ブロックの個数３２より
も１だけ少ない３１個となるはずである。従って、３１
個以外であれば不良品と判定され、３１個であれば良品
の可能性が残っているので更に他のテストを行うべくス
テップＳＰ１３へ進む。
定する。既述のように、コンパレータにとっての不感帯
が存在するので、Ａ／Ｄコンバータセル１０１が正常で
あれば、この個数はラダー抵抗ブロックの個数３２より
も１だけ少ない３１個となるはずである。従って、３１
個以外であれば不良品と判定され、３１個であれば良品
の可能性が残っているので更に他のテストを行うべくス
テップＳＰ１３へ進む。
【００７１】以上のようにしてステップＳＰ１０，ＳＰ
１２は上位（coarse）ビットに関する動作不良を検出す
る。図９は不良となる２種のパターンが存在する電源電
流波形を示すグラフである。もしもcoarse基準電圧Ｖｒ
ｃが伝達される上位基準電圧線２７の一つが開放してい
れば、この開放した上位基準電圧線２７に対応するコン
パレータは常に一定の電圧“Ｌ”を出力する。その結
果、抵抗ブロックとして適切なものよりも電圧の低い方
で隣接するものが選択され、下位（fine）ビットを求め
る際にはコンパレータの出力が全て“Ｈ”になる。つま
りアナログ入力電圧Ｖｉｎの値に依存せずに３１個のコ
ンパレータが全て“Ｈ”のままの状態となり、領域Ｂ１
のようにアナログ電源電流Ｉｄｄの大きな平坦部分が生
じるので、これに起因して下部の頂点の数は一つ減る。
１２は上位（coarse）ビットに関する動作不良を検出す
る。図９は不良となる２種のパターンが存在する電源電
流波形を示すグラフである。もしもcoarse基準電圧Ｖｒ
ｃが伝達される上位基準電圧線２７の一つが開放してい
れば、この開放した上位基準電圧線２７に対応するコン
パレータは常に一定の電圧“Ｌ”を出力する。その結
果、抵抗ブロックとして適切なものよりも電圧の低い方
で隣接するものが選択され、下位（fine）ビットを求め
る際にはコンパレータの出力が全て“Ｈ”になる。つま
りアナログ入力電圧Ｖｉｎの値に依存せずに３１個のコ
ンパレータが全て“Ｈ”のままの状態となり、領域Ｂ１
のようにアナログ電源電流Ｉｄｄの大きな平坦部分が生
じるので、これに起因して下部の頂点の数は一つ減る。
【００７２】一方、もしもコンパレータのキャパシタＣ
１が短絡していれば、この不良のコンパレータは常に一
定の電圧“Ｈ”を出力する。その結果、抵抗ブロックと
して適切なものよりも電圧の高い方で隣接するものが選
択され、下位（fine）ビットを求める際にはコンパレー
タの出力が全て“Ｌ”になる。つまりアナログ入力電圧
Ｖｉｎの値に依存せずに３１個のコンパレータが全て”
Ｌ”のままの状態となり、領域Ｂ２のようにアナログ電
源電流Ｉｄｄの小さな平坦部分が生じるので、これに起
因して上部の頂点の数は一つ減る。
１が短絡していれば、この不良のコンパレータは常に一
定の電圧“Ｈ”を出力する。その結果、抵抗ブロックと
して適切なものよりも電圧の高い方で隣接するものが選
択され、下位（fine）ビットを求める際にはコンパレー
タの出力が全て“Ｌ”になる。つまりアナログ入力電圧
Ｖｉｎの値に依存せずに３１個のコンパレータが全て”
Ｌ”のままの状態となり、領域Ｂ２のようにアナログ電
源電流Ｉｄｄの小さな平坦部分が生じるので、これに起
因して上部の頂点の数は一つ減る。
【００７３】ステップＳＰ１３では更に、下位（fine）
ビットに関する動作不良を検出するために電流差δＩを
求める。まず、隣接する上部の頂点と、下部の頂点との
電流値の差Ｉｘｉ（ｉ＝１，２，…，３１）を求める。
即ち、Ｉｘｉ＝Ｉｄｈ（ｉ＋１）−Ｉｄｌｉであり、こ
れは同一のラダー抵抗ブロックｂ（ｉ＋１）に接続され
ている場合のアナログ電源電流Ｉｄｄの増加量に相当す
る。
ビットに関する動作不良を検出するために電流差δＩを
求める。まず、隣接する上部の頂点と、下部の頂点との
電流値の差Ｉｘｉ（ｉ＝１，２，…，３１）を求める。
即ち、Ｉｘｉ＝Ｉｄｈ（ｉ＋１）−Ｉｄｌｉであり、こ
れは同一のラダー抵抗ブロックｂ（ｉ＋１）に接続され
ている場合のアナログ電源電流Ｉｄｄの増加量に相当す
る。
【００７４】図８、図９ではアナログ電源電流Ｉｄｄの
増加が positive slope Ａ１のように直線で示されてい
たが、より詳細にはステップ状に増加する。つまり一つ
のラダー抵抗ブロックが担当する（２5 −１）個のfine
基準電圧Ｖｒｆに対応して、アナログ電源電流Ｉｄｄの
増加は３１段のステップ状のランプ波形を示す。
増加が positive slope Ａ１のように直線で示されてい
たが、より詳細にはステップ状に増加する。つまり一つ
のラダー抵抗ブロックが担当する（２5 −１）個のfine
基準電圧Ｖｒｆに対応して、アナログ電源電流Ｉｄｄの
増加は３１段のステップ状のランプ波形を示す。
【００７５】このため、差Ｉｘｉの最大値をＩｘｍａｘ
とすると、これは下位（fine）ビットに関する動作が正
常である場合に生じる電流差である。そしてＩｘｍａｘ
／（２5 −１）で求められる電流差δＩは、下位（fin
e）ビットに関する動作が正常である場合に許される誤
差の範囲を示すことになる。換言すれば電流差δＩはデ
ィジタル出力の変化量の最小単位である１コード分の電
流量に設定される。
とすると、これは下位（fine）ビットに関する動作が正
常である場合に生じる電流差である。そしてＩｘｍａｘ
／（２5 −１）で求められる電流差δＩは、下位（fin
e）ビットに関する動作が正常である場合に許される誤
差の範囲を示すことになる。換言すれば電流差δＩはデ
ィジタル出力の変化量の最小単位である１コード分の電
流量に設定される。
【００７６】ステップＳＰ１４は判別式Ｄｅｃを以て下
位（fine）ビットに関する動作不良を判定する。電流差
δＩは正常である場合に許される誤差の範囲を示すの
で、全てのＩｄｈｍ同士の差、及び全てのＩｄｌｋ同士
の差（ｍ＝１〜３２，ｋ＝１〜３１）の絶対値がδＩに
収まる場合のみ、正常な動作が行われていると判断され
る。従って、判別式Ｄｅｃとしては、 Ｄｅｃ１：−δＩ＜（Ｉｄｈｐ−Ｉｄｈｍ）＜δＩ、か
つ −δＩ＜（Ｉｄｌｑ−Ｉｄｌｋ）＜δＩ （但し、ｐは１，２，…，３２のいずれかであり、ｍは
ｐ以外の１，２，…，３２のすべてであり、ｑは１，
２，…，３１のいずれかであり、ｋはｑ以外の１，２，
…，３１のすべてである） が採用され、判別式Ｄｅｃ１を満足した場合にのみ、Ａ
ＤＣ１０はステップＳＰ１４において良品と判断され、
そうでない場合には不良品であると判断される。図７で
はｐ＝ｑ＝１の場合が示されている。
位（fine）ビットに関する動作不良を判定する。電流差
δＩは正常である場合に許される誤差の範囲を示すの
で、全てのＩｄｈｍ同士の差、及び全てのＩｄｌｋ同士
の差（ｍ＝１〜３２，ｋ＝１〜３１）の絶対値がδＩに
収まる場合のみ、正常な動作が行われていると判断され
る。従って、判別式Ｄｅｃとしては、 Ｄｅｃ１：−δＩ＜（Ｉｄｈｐ−Ｉｄｈｍ）＜δＩ、か
つ −δＩ＜（Ｉｄｌｑ−Ｉｄｌｋ）＜δＩ （但し、ｐは１，２，…，３２のいずれかであり、ｍは
ｐ以外の１，２，…，３２のすべてであり、ｑは１，
２，…，３１のいずれかであり、ｋはｑ以外の１，２，
…，３１のすべてである） が採用され、判別式Ｄｅｃ１を満足した場合にのみ、Ａ
ＤＣ１０はステップＳＰ１４において良品と判断され、
そうでない場合には不良品であると判断される。図７で
はｐ＝ｑ＝１の場合が示されている。
【００７７】図１０は不良となる２種のパターンが存在
する電源電流波形を示すグラフである。区間Ｃでは常に
コンパレータＣｍｐ５の出力が常に“Ｌ”となってお
り、そのために最も低い電流値から数えて５番目のステ
ップに到るアナログ入力電圧Ｖｉｎが正常な場合よりも
大きい。その結果、電源電流が増加しても正常な場合よ
りもδＩだけ低い値にまでしか到らない。区間Ｄ１では
常にコンパレータＣｍｐ５の出力が常に“Ｈ”となって
おり、そのために最も低い電流値から数えて５番目のス
テップに到るまでのアナログ電源電流Ｉｄｄの値は正常
な場合よりも小さい。その結果、区間Ｄ１におけるアナ
ログ電源電流Ｉｄｄの最低値は正常な場合よりもδＩだ
け高い値となる。
する電源電流波形を示すグラフである。区間Ｃでは常に
コンパレータＣｍｐ５の出力が常に“Ｌ”となってお
り、そのために最も低い電流値から数えて５番目のステ
ップに到るアナログ入力電圧Ｖｉｎが正常な場合よりも
大きい。その結果、電源電流が増加しても正常な場合よ
りもδＩだけ低い値にまでしか到らない。区間Ｄ１では
常にコンパレータＣｍｐ５の出力が常に“Ｈ”となって
おり、そのために最も低い電流値から数えて５番目のス
テップに到るまでのアナログ電源電流Ｉｄｄの値は正常
な場合よりも小さい。その結果、区間Ｄ１におけるアナ
ログ電源電流Ｉｄｄの最低値は正常な場合よりもδＩだ
け高い値となる。
【００７８】本実施の形態によれば、以上のようにして
Ａ／Ｄコンバータセルのファンクションテストが行わ
れ、上位（coarse）ビットに関する動作不良を掲出する
ことができる。また更には下位（fine）ビットに関する
動作不良を検出することもできる。しかもその検出はア
ナログ電源端子１に流れる電流を電流測定器２２で測定
し、これをコンピュータ２０によって解析することによ
って行われる。
Ａ／Ｄコンバータセルのファンクションテストが行わ
れ、上位（coarse）ビットに関する動作不良を掲出する
ことができる。また更には下位（fine）ビットに関する
動作不良を検出することもできる。しかもその検出はア
ナログ電源端子１に流れる電流を電流測定器２２で測定
し、これをコンピュータ２０によって解析することによ
って行われる。
【００７９】従って、動作不良の検出のための外部テス
ト端子を特に設ける必要がなく、半導体装置のチップや
パッケージサイズが減少し、製造コストを低減すること
ができる。
ト端子を特に設ける必要がなく、半導体装置のチップや
パッケージサイズが減少し、製造コストを低減すること
ができる。
【００８０】実施の形態２．図１１は、本実施の形態に
かかるＡ／Ｄコンバータセル１０２の構成を示すブロッ
ク図である。Ａ／Ｄコンバータセル１０２は図１のＡ／
Ｄコンバータセル１０１と置換して用いられる。この10
-bitサブレンジングＡ／Ｄコンバータセルは、インタリ
ーブされたスキームで動作する２つの１０ビットのＡ／
Ｄコンバータサブセル４４及びＡ／Ｄコンバータサブセ
ル４５を備えている。
かかるＡ／Ｄコンバータセル１０２の構成を示すブロッ
ク図である。Ａ／Ｄコンバータセル１０２は図１のＡ／
Ｄコンバータセル１０１と置換して用いられる。この10
-bitサブレンジングＡ／Ｄコンバータセルは、インタリ
ーブされたスキームで動作する２つの１０ビットのＡ／
Ｄコンバータサブセル４４及びＡ／Ｄコンバータサブセ
ル４５を備えている。
【００８１】Ａ／Ｄコンバータサブセル４４は実施の形
態１で示されたＡ／Ｄコンバータセル１０１と同じ構造
を有しており、実施の形態１においてスイッチマトリッ
クス２４として示されたものは便宜上、実施の形態２に
おいては第１のスイッチマトリックス２４として示され
ている。
態１で示されたＡ／Ｄコンバータセル１０１と同じ構造
を有しており、実施の形態１においてスイッチマトリッ
クス２４として示されたものは便宜上、実施の形態２に
おいては第１のスイッチマトリックス２４として示され
ている。
【００８２】Ａ／Ｄコンバータサブセル４５は実施の形
態１で示されたＡ／Ｄコンバータセル１０１と対応する
構成要素から構成されている。即ち、第２のスイッチマ
トリックス５４、及び３１個のコンパレータＳｃｍｐ１
〜Ｓｃｍｐ３１が集合したコンパレータアレイ４６を備
える。コンパレータアレイ４６からのデジタルデータの
演算と第２のスイッチマトリックス２４の制御とを行う
Ａ／Ｄコンバータのロジック回路２６はＡ／Ｄコンバー
タセル１０１と共有される。ロジック回路２６は、３２
本からなるフィードバック線５２を用いて、第２のスイ
ッチマトリックス５４を制御するフィードバック信号を
出力する。また、ラダー抵抗２３もＡ／Ｄコンバータサ
ブセル４４，４５で共有される。
態１で示されたＡ／Ｄコンバータセル１０１と対応する
構成要素から構成されている。即ち、第２のスイッチマ
トリックス５４、及び３１個のコンパレータＳｃｍｐ１
〜Ｓｃｍｐ３１が集合したコンパレータアレイ４６を備
える。コンパレータアレイ４６からのデジタルデータの
演算と第２のスイッチマトリックス２４の制御とを行う
Ａ／Ｄコンバータのロジック回路２６はＡ／Ｄコンバー
タセル１０１と共有される。ロジック回路２６は、３２
本からなるフィードバック線５２を用いて、第２のスイ
ッチマトリックス５４を制御するフィードバック信号を
出力する。また、ラダー抵抗２３もＡ／Ｄコンバータサ
ブセル４４，４５で共有される。
【００８３】このＡ／Ｄコンバータサブセル４５もＡ／
Ｄコンバータサブセル４４と同様に、上位（coarse）５
ビットと下位（fine）５ビットにわけてＡ／Ｄ変換を行
う。上位５ビットに対応する上位基準電圧線４９は３１
本からなり、隣接する抵抗ブロックｂｉ，ｂ（ｉ＋１）
（ｉ＝１〜３１）の境界に接続される。これらには３１
個のcoarse基準電圧Ｖｒｃが与えられる。下位５ビット
に対応する下位基準電圧線５０は３１本からなり、これ
らにはスイッチマトリックス２４によってラダー抵抗ブ
ロックｂ１〜ｂ３２のうちから一つ選択されたものが出
力する、３１個のfine基準電圧Ｖｒｆが与えられる。fi
ne基準電圧Ｖｒｆはその低いものから高いものへと順
に、コンパレータアレイ４６の３１個のコンパレータＳ
ｃｍｐ１〜Ｓｃｍｐ３１に供給される。コンパレータＳ
ｃｍｐ１〜Ｓｃｍｐ３１はコンパレータＣｍｐ１〜Ｃｍ
ｐ３１と同じ構成となっている。
Ｄコンバータサブセル４４と同様に、上位（coarse）５
ビットと下位（fine）５ビットにわけてＡ／Ｄ変換を行
う。上位５ビットに対応する上位基準電圧線４９は３１
本からなり、隣接する抵抗ブロックｂｉ，ｂ（ｉ＋１）
（ｉ＝１〜３１）の境界に接続される。これらには３１
個のcoarse基準電圧Ｖｒｃが与えられる。下位５ビット
に対応する下位基準電圧線５０は３１本からなり、これ
らにはスイッチマトリックス２４によってラダー抵抗ブ
ロックｂ１〜ｂ３２のうちから一つ選択されたものが出
力する、３１個のfine基準電圧Ｖｒｆが与えられる。fi
ne基準電圧Ｖｒｆはその低いものから高いものへと順
に、コンパレータアレイ４６の３１個のコンパレータＳ
ｃｍｐ１〜Ｓｃｍｐ３１に供給される。コンパレータＳ
ｃｍｐ１〜Ｓｃｍｐ３１はコンパレータＣｍｐ１〜Ｃｍ
ｐ３１と同じ構成となっている。
【００８４】下部基準電源配線５１には下部基準電源端
子４を介して電位ＶＲＢが与えられ、これは第２の分配
端子６０を介してコンパレータアレイ４６の３１個のコ
ンパレータＳｃｍｐ１〜Ｓｃｍｐ３１に供給される。
子４を介して電位ＶＲＢが与えられ、これは第２の分配
端子６０を介してコンパレータアレイ４６の３１個のコ
ンパレータＳｃｍｐ１〜Ｓｃｍｐ３１に供給される。
【００８５】アナログ入力電圧Ｖｉｎはアナログ入力電
圧線４８に伝達され、これはアナログ分配端子６１を介
してコンパレータアレイ４６の３１個のコンパレータＳ
ｃｍｐ１〜Ｓｃｍｐ３１に供給される。
圧線４８に伝達され、これはアナログ分配端子６１を介
してコンパレータアレイ４６の３１個のコンパレータＳ
ｃｍｐ１〜Ｓｃｍｐ３１に供給される。
【００８６】コンパレータアレイ４６にはその動作のた
めにアナログ電源線４７を介してアナログ電源端子１か
ら電位ＡＶｄｄが供給される。コンパレータアレイ４６
の３１個の出力はコンパレータアレイ出力線５３を介し
てロジック回路２６に伝達される。
めにアナログ電源線４７を介してアナログ電源端子１か
ら電位ＡＶｄｄが供給される。コンパレータアレイ４６
の３１個の出力はコンパレータアレイ出力線５３を介し
てロジック回路２６に伝達される。
【００８７】Ａ／Ｄコンバータサブセル４４，４５はイ
ンタリーブ構成で動作する。具体的には、Ａ／Ｄコンバ
ータサブセル４４が上位（coarse）ビットを得る為の動
作を行う時にはＡ／Ｄコンバータサブセル４５が下位
（fine）ビットを得る為の動作を行う。逆にＡ／Ｄコン
バータサブセル４５が上位（coarse）ビットを得る為の
動作を行う時にはＡ／Ｄコンバータサブセル４４が下位
（fine）ビットを得る為の動作を行う。従って、Ａ／Ｄ
コンバータサブセル４４，４５の常に一方が上位（coar
se）ビットを得る為の動作を、他方が下位（fine）ビッ
トを得る為の動作をそれぞれ行っている。
ンタリーブ構成で動作する。具体的には、Ａ／Ｄコンバ
ータサブセル４４が上位（coarse）ビットを得る為の動
作を行う時にはＡ／Ｄコンバータサブセル４５が下位
（fine）ビットを得る為の動作を行う。逆にＡ／Ｄコン
バータサブセル４５が上位（coarse）ビットを得る為の
動作を行う時にはＡ／Ｄコンバータサブセル４４が下位
（fine）ビットを得る為の動作を行う。従って、Ａ／Ｄ
コンバータサブセル４４，４５の常に一方が上位（coar
se）ビットを得る為の動作を、他方が下位（fine）ビッ
トを得る為の動作をそれぞれ行っている。
【００８８】Ａ／Ｄコンバータサブセル４４，４５のい
ずれもが、アナログ電源端子１を介して第１の電源１３
に接続されているため、アナログ部のアナログ電源電流
ＩｄｄはＡ／Ｄコンバータサブセル４４，４５のコンパ
レータアレイ２５，４６に供給される電流を加算した値
になる。
ずれもが、アナログ電源端子１を介して第１の電源１３
に接続されているため、アナログ部のアナログ電源電流
ＩｄｄはＡ／Ｄコンバータサブセル４４，４５のコンパ
レータアレイ２５，４６に供給される電流を加算した値
になる。
【００８９】このようなインタリーブ構成のＡ／Ｄコン
バータセル１０２に関しても、実施の形態１と同様にし
て、図７に示された処理に従って、動作の良否を判定す
ることができる。
バータセル１０２に関しても、実施の形態１と同様にし
て、図７に示された処理に従って、動作の良否を判定す
ることができる。
【００９０】図１２はＡ／Ｄコンバータサブセル４４，
４５のいずれもが、正常な動作を行う場合に、アナログ
の入力電圧Ｖｉｎに対するアナログ電源電流Ｉｄｄを示
したグラフである。実施の形態１において説明された図
８に示された電源電流波形は、Ａ／Ｄコンバータサブセ
ル４４のコンパレータアレイ２５の動作に従ってJagged
Waveform （のこぎり状の波形）となる。しかし、図１
２に示された電源電流波形は、常に一方が上位（coars
e）ビットを得る為の動作を、他方が下位（fine）ビッ
トを得る為の動作をおこなっているため、図８に示され
た電源電流波形が右上がりに歪められた形となる。例え
ばpositive slope Ａ２の傾きはpositiveslope Ａ１の
傾きの２倍となる。
４５のいずれもが、正常な動作を行う場合に、アナログ
の入力電圧Ｖｉｎに対するアナログ電源電流Ｉｄｄを示
したグラフである。実施の形態１において説明された図
８に示された電源電流波形は、Ａ／Ｄコンバータサブセ
ル４４のコンパレータアレイ２５の動作に従ってJagged
Waveform （のこぎり状の波形）となる。しかし、図１
２に示された電源電流波形は、常に一方が上位（coars
e）ビットを得る為の動作を、他方が下位（fine）ビッ
トを得る為の動作をおこなっているため、図８に示され
た電源電流波形が右上がりに歪められた形となる。例え
ばpositive slope Ａ２の傾きはpositiveslope Ａ１の
傾きの２倍となる。
【００９１】この歪みは上位（coarse）ビットを得る為
の動作、つまりアナログ入力電圧Ｖｉｎが増大すること
によって抵抗ブロックｂ１〜ｂ３２が上位のものへと切
り替わる必要が生じる場合、上位（coarse）ビットを得
る為の動作を行うＡ／Ｄコンバータセルのコンパレータ
アレイにおいて、新たに一つのコンパレータが“Ｈ”を
出力する動作、に起因する。Ｉｄｈ（ｓ＋１）−Ｉｄｈ
ｓ、及びＩｄｌ（ｔ＋１）−Ｉｄｌｔ（但し、ｓ＝１〜
３１、ｔ＝１〜３０）の値は、両方のＡ／Ｄコンバータ
サブセル４４，４５が正常に動作する限り、コンパレー
タ（Ｓｃｍｐ１〜Ｓｃｍｐ３１，Ｃｍｐ１〜Ｃｍｐ３
１）の一つが“Ｌ”から“Ｈ”へと出力を変化させる際
に増加する電流量に等しい。そしてこの電流量だけ図８
の電流波形に加算されて図１２に示された電流波形が得
られるのである。
の動作、つまりアナログ入力電圧Ｖｉｎが増大すること
によって抵抗ブロックｂ１〜ｂ３２が上位のものへと切
り替わる必要が生じる場合、上位（coarse）ビットを得
る為の動作を行うＡ／Ｄコンバータセルのコンパレータ
アレイにおいて、新たに一つのコンパレータが“Ｈ”を
出力する動作、に起因する。Ｉｄｈ（ｓ＋１）−Ｉｄｈ
ｓ、及びＩｄｌ（ｔ＋１）−Ｉｄｌｔ（但し、ｓ＝１〜
３１、ｔ＝１〜３０）の値は、両方のＡ／Ｄコンバータ
サブセル４４，４５が正常に動作する限り、コンパレー
タ（Ｓｃｍｐ１〜Ｓｃｍｐ３１，Ｃｍｐ１〜Ｃｍｐ３
１）の一つが“Ｌ”から“Ｈ”へと出力を変化させる際
に増加する電流量に等しい。そしてこの電流量だけ図８
の電流波形に加算されて図１２に示された電流波形が得
られるのである。
【００９２】従って、インタリーブ構成されたＡ／Ｄコ
ンバータサブセル４４，４５についても、そのアナログ
電源電流Ｉｄｄの上部の頂点、下部の頂点の位置を実施
の形態１のステップＳＰ９，Ｐ１１と同様にして検出す
ることができ、その個数をステップＳＰ１０，ＳＰ１２
と同様にして調べることができ、これによって上位（co
arse）ビットに関する動作の良否を判定することができ
る。
ンバータサブセル４４，４５についても、そのアナログ
電源電流Ｉｄｄの上部の頂点、下部の頂点の位置を実施
の形態１のステップＳＰ９，Ｐ１１と同様にして検出す
ることができ、その個数をステップＳＰ１０，ＳＰ１２
と同様にして調べることができ、これによって上位（co
arse）ビットに関する動作の良否を判定することができ
る。
【００９３】また上部の頂点、下部の頂点の個数が正常
な動作を行っている場合と同数であっても、実施の形態
１のステップＳＰ１３と同様にして電流差δＩを求め、
実施の形態１の判別式Ｄｅｃとは異なる判別式を以て判
断することにより、下位（fine）ビットに関する動作不
良を検出することもできる。
な動作を行っている場合と同数であっても、実施の形態
１のステップＳＰ１３と同様にして電流差δＩを求め、
実施の形態１の判別式Ｄｅｃとは異なる判別式を以て判
断することにより、下位（fine）ビットに関する動作不
良を検出することもできる。
【００９４】図１３はアナログ入力電圧Ｖｉｎの増加に
伴ってアナログ電源電流Ｉｄｄが増加する様子を示すグ
ラフである。図１０とは異なり上位（coarse）ビットに
関する動作も行われているために、正常動作が行われて
いても上部の頂点及び下部の頂点はアナログ入力電圧Ｖ
ｉｎの増加に伴ってδＩだけ増加する。例えば区間Ｄ２
はアナログ入力電圧Ｖｉｎの値に依存せずに３１個のコ
ンパレータが全て“Ｈ”のままの状態となった場合であ
って図９の領域Ｂ１に対応し、区間Ｄ３はアナログ入力
電圧Ｖｉｎの値に依存せずに３１個のコンパレータが全
て“Ｌ”のままの状態となった場合であって図９の領域
Ｂ２に対応する。
伴ってアナログ電源電流Ｉｄｄが増加する様子を示すグ
ラフである。図１０とは異なり上位（coarse）ビットに
関する動作も行われているために、正常動作が行われて
いても上部の頂点及び下部の頂点はアナログ入力電圧Ｖ
ｉｎの増加に伴ってδＩだけ増加する。例えば区間Ｄ２
はアナログ入力電圧Ｖｉｎの値に依存せずに３１個のコ
ンパレータが全て“Ｈ”のままの状態となった場合であ
って図９の領域Ｂ１に対応し、区間Ｄ３はアナログ入力
電圧Ｖｉｎの値に依存せずに３１個のコンパレータが全
て“Ｌ”のままの状態となった場合であって図９の領域
Ｂ２に対応する。
【００９５】従って、判別式Ｄｅｃとしては Ｄｅｃ２：−δＩ＜Ｉｄｈ（ｓ＋１）−Ｉｄｈｓ−δＩ
＜δＩ、かつ −δＩ＜Ｉｄｌ（ｔ＋１）−Ｉｄｌｔ−δＩ＜δＩ （但し、ｓ＝１〜３１，ｔ＝１〜３０） が採用される。
＜δＩ、かつ −δＩ＜Ｉｄｌ（ｔ＋１）−Ｉｄｌｔ−δＩ＜δＩ （但し、ｓ＝１〜３１，ｔ＝１〜３０） が採用される。
【００９６】なお、実施の形態１とは異なり、ステップ
ＳＰ９〜ＳＰ１２によって上位（coarse）ビットに関す
る動作の異常が必ず検出できるとは限らず、ステップＳ
Ｐ１３，ＳＰ１４を以て検出できる場合がある。
ＳＰ９〜ＳＰ１２によって上位（coarse）ビットに関す
る動作の異常が必ず検出できるとは限らず、ステップＳ
Ｐ１３，ＳＰ１４を以て検出できる場合がある。
【００９７】図１４はそのような動作異常が存在する場
合を示した電源電流波形を示すグラフである。正常動作
であれば、アナログ入力電圧Ｖｉｎが増加することによ
り、同一のfine基準電圧Ｖｒｆに対して“Ｈ”を出力す
るコンパレータが順次増大し、下位（fine）ビットに関
する比較動作を行う３１個のコンパレータの全てが
“Ｈ”を出力した後、更にアナログ入力電圧Ｖｉｎが増
加すれば、上位ビットが１ビットだけ増加して更新され
て３１個のコンパレータの全てが“Ｌ”を出力するはず
である。区間Ｄ４はアナログ入力電圧Ｖｉｎの増加に対
して上位ビットが誤って正しい値よりも小さな値に更新
され、下位（fine）ビットに関する比較動作を行う３１
個のコンパレータの全てが“Ｈ”の状態を維持してしま
っている場合を示す。また、区間Ｄ５はアナログ入力電
圧Ｖｉｎの増加に対して上位ビットが誤って正しい値よ
りも大きな値に更新され、３１個のコンパレータの全て
が“Ｌ”の状態を維持してしまっている場合を示す。
合を示した電源電流波形を示すグラフである。正常動作
であれば、アナログ入力電圧Ｖｉｎが増加することによ
り、同一のfine基準電圧Ｖｒｆに対して“Ｈ”を出力す
るコンパレータが順次増大し、下位（fine）ビットに関
する比較動作を行う３１個のコンパレータの全てが
“Ｈ”を出力した後、更にアナログ入力電圧Ｖｉｎが増
加すれば、上位ビットが１ビットだけ増加して更新され
て３１個のコンパレータの全てが“Ｌ”を出力するはず
である。区間Ｄ４はアナログ入力電圧Ｖｉｎの増加に対
して上位ビットが誤って正しい値よりも小さな値に更新
され、下位（fine）ビットに関する比較動作を行う３１
個のコンパレータの全てが“Ｈ”の状態を維持してしま
っている場合を示す。また、区間Ｄ５はアナログ入力電
圧Ｖｉｎの増加に対して上位ビットが誤って正しい値よ
りも大きな値に更新され、３１個のコンパレータの全て
が“Ｌ”の状態を維持してしまっている場合を示す。
【００９８】このように、一方のＡ／Ｄコンバータセル
において上位（coarse）ビットに関する動作の異常が生
じても、インタリーブ構成を採っているので、他方のＡ
／Ｄコンバータセルにおいて同時に行われる（一つ前
の）アナログ入力電圧Ｖｉｎの下位（fine）ビットに関
する動作が正常であれば、その比較動作に起因してアナ
ログ電源電流Ｉｄｄが順次増大する。従って区間Ｄ４及
び区間Ｄ５でものこぎり状の波形が現れる場合もある。
において上位（coarse）ビットに関する動作の異常が生
じても、インタリーブ構成を採っているので、他方のＡ
／Ｄコンバータセルにおいて同時に行われる（一つ前
の）アナログ入力電圧Ｖｉｎの下位（fine）ビットに関
する動作が正常であれば、その比較動作に起因してアナ
ログ電源電流Ｉｄｄが順次増大する。従って区間Ｄ４及
び区間Ｄ５でものこぎり状の波形が現れる場合もある。
【００９９】このような場合には上部の頂点及び下部の
頂点が存在するために、それらの個数は正常な場合と異
ならない。しかし、隣接する上部の頂点の２つの電流値
の差、隣接する下部の頂点の２つの電流値の差は、正常
動作におけるそれらとは異なるので、判別式Ｄｅｃ２を
用いて異常を検出することができる。
頂点が存在するために、それらの個数は正常な場合と異
ならない。しかし、隣接する上部の頂点の２つの電流値
の差、隣接する下部の頂点の２つの電流値の差は、正常
動作におけるそれらとは異なるので、判別式Ｄｅｃ２を
用いて異常を検出することができる。
【０１００】図１５は故障の具体的な箇所を示すブロッ
ク図であり、Ａ／Ｄコンバータサブセル４４の一部、即
ちラダー抵抗２３、第１のスイッチマトリックス２４、
コンパレータアレイ２５、フィードバック線２９の近辺
の構成を示している。ここではフィードバック線２９
は、抵抗ブロックｂ（ｎ−１），ｂｎ，ｂ（ｎ＋１）に
対応して１ビット毎に分割して描かれている。また、コ
ンパレータＣｍｐｉにおいて示されるキャパシタＣｃは
図３に示されたキャパシタＣ１に相当する。
ク図であり、Ａ／Ｄコンバータサブセル４４の一部、即
ちラダー抵抗２３、第１のスイッチマトリックス２４、
コンパレータアレイ２５、フィードバック線２９の近辺
の構成を示している。ここではフィードバック線２９
は、抵抗ブロックｂ（ｎ−１），ｂｎ，ｂ（ｎ＋１）に
対応して１ビット毎に分割して描かれている。また、コ
ンパレータＣｍｐｉにおいて示されるキャパシタＣｃは
図３に示されたキャパシタＣ１に相当する。
【０１０１】図１６に示されたアナログ電源電流波形
は、動作が正常である場合に対応し、３２個のJagged W
aveform になる。portion ＨはこのＡ／Ｄコンバータセ
ルのオフセット電圧で、point Ｊは、フルスケールにお
けるアナログの電源電流である。
は、動作が正常である場合に対応し、３２個のJagged W
aveform になる。portion ＨはこのＡ／Ｄコンバータセ
ルのオフセット電圧で、point Ｊは、フルスケールにお
けるアナログの電源電流である。
【０１０２】図１７は、コンパレータのファンクション
不良、特に図１５に示された故障箇所NodeＥにおいて開
放が生じた場合、即ちＡ／Ｄコンバータサブセル４４の
coarse基準電圧Ｖｒｃが伝達されない場合の結果評価を
示す。この不良のコンパレータは常に一定の電圧“Ｌ”
を出力する。その結果、抵抗ブロックは、適切なものよ
りも電圧の低い方で隣接するものが選択される。従っ
て、コンパレータの出力は全て“Ｈ”になり、Ａ／Ｄコ
ンバータサブセル４４のアナログ電源電流Ｉｄｄは大き
な電流値を採る。一方、Ａ／Ｄコンバータサブセル４５
は正常に動作するので、この場合においてもアナログ電
源電流Ｉｄｄは、Jagged Waveform を呈することにな
る。
不良、特に図１５に示された故障箇所NodeＥにおいて開
放が生じた場合、即ちＡ／Ｄコンバータサブセル４４の
coarse基準電圧Ｖｒｃが伝達されない場合の結果評価を
示す。この不良のコンパレータは常に一定の電圧“Ｌ”
を出力する。その結果、抵抗ブロックは、適切なものよ
りも電圧の低い方で隣接するものが選択される。従っ
て、コンパレータの出力は全て“Ｈ”になり、Ａ／Ｄコ
ンバータサブセル４４のアナログ電源電流Ｉｄｄは大き
な電流値を採る。一方、Ａ／Ｄコンバータサブセル４５
は正常に動作するので、この場合においてもアナログ電
源電流Ｉｄｄは、Jagged Waveform を呈することにな
る。
【０１０３】図１８は、コンパレータのファンクション
不良、特に図１５に示された故障箇所NodeＦにおいて短
絡が生じた場合、即ちＡ／Ｄコンバータサブセル４４の
キャパシタＣがショートの時の結果評価を示す。この不
良のコンパレータは常に一定の電圧“Ｈ”を出力する。
そしてfield Ｍの部分でＡ／Ｄコンバータセルのロジッ
ク回路２６は異常な信号を第１のスイッチマトリックス
２４にフィードバックする。その結果、抵抗ブロック
は、適切なものよりも電圧の高い方で隣接するものが選
択される。従って、コンパレータの出力は全て“Ｌ”に
なり、Ａ／Ｄコンバータサブセル４４のアナログ電源電
流は小さな電流値を採る。一方、Ａ／Ｄコンバータサブ
セル４５は正常に動作するので、この場合においてもア
ナログ電源電流Ｉｄｄは、Jagged Waveform を呈するこ
とになる。
不良、特に図１５に示された故障箇所NodeＦにおいて短
絡が生じた場合、即ちＡ／Ｄコンバータサブセル４４の
キャパシタＣがショートの時の結果評価を示す。この不
良のコンパレータは常に一定の電圧“Ｈ”を出力する。
そしてfield Ｍの部分でＡ／Ｄコンバータセルのロジッ
ク回路２６は異常な信号を第１のスイッチマトリックス
２４にフィードバックする。その結果、抵抗ブロック
は、適切なものよりも電圧の高い方で隣接するものが選
択される。従って、コンパレータの出力は全て“Ｌ”に
なり、Ａ／Ｄコンバータサブセル４４のアナログ電源電
流は小さな電流値を採る。一方、Ａ／Ｄコンバータサブ
セル４５は正常に動作するので、この場合においてもア
ナログ電源電流Ｉｄｄは、Jagged Waveform を呈するこ
とになる。
【０１０４】図１９は、図１５に示された故障箇所Node
Ｇにおいて開放が生じた場合、即ちＡ／Ｄコンバータサ
ブセル４４のフィードバック線２９がオープンの時の結
果評価を示す。これはスイッチマトリックスのスイッチ
の接続不良の場合である。フィードバック信号によっ
て、ノードＧの電圧が“Ｌ”となり、ノードＧに対応す
る抵抗ブロックは常に選択される。一方、正しい上位
（coarse）ビットに対応する抵抗ブロックも選択される
ので、３１個のコンパレータがfine基準電圧Ｖｒｆとア
ナログ入力電圧Ｖｉｎとを比較する際には、２個の抵抗
ブロック間がショートされる。その結果、fine基準電圧
Ｖｒｆ、coarse基準電圧Ｖｒｃのいずれもが歪み、Ａ／
Ｄコンバータサブセル４４，４５は共に正常に動作でき
ない。このような故障も、アナログ電源電流Ｉｄｄの規
則性がないことから判断することができる。
Ｇにおいて開放が生じた場合、即ちＡ／Ｄコンバータサ
ブセル４４のフィードバック線２９がオープンの時の結
果評価を示す。これはスイッチマトリックスのスイッチ
の接続不良の場合である。フィードバック信号によっ
て、ノードＧの電圧が“Ｌ”となり、ノードＧに対応す
る抵抗ブロックは常に選択される。一方、正しい上位
（coarse）ビットに対応する抵抗ブロックも選択される
ので、３１個のコンパレータがfine基準電圧Ｖｒｆとア
ナログ入力電圧Ｖｉｎとを比較する際には、２個の抵抗
ブロック間がショートされる。その結果、fine基準電圧
Ｖｒｆ、coarse基準電圧Ｖｒｃのいずれもが歪み、Ａ／
Ｄコンバータサブセル４４，４５は共に正常に動作でき
ない。このような故障も、アナログ電源電流Ｉｄｄの規
則性がないことから判断することができる。
【０１０５】上述のように、インタリーブ構成されたＡ
／Ｄコンバータサブセル４４，４５においては常に一方
のＡ／Ｄコンバータセルが下位（fine）ビットに関する
比較動作を行っているので、実施の形態１のように、ア
ナログ電源電流Ｉｄｄの測定を下位（fine）ビットを求
めるのに同期させて測定する必要はない。
／Ｄコンバータサブセル４４，４５においては常に一方
のＡ／Ｄコンバータセルが下位（fine）ビットに関する
比較動作を行っているので、実施の形態１のように、ア
ナログ電源電流Ｉｄｄの測定を下位（fine）ビットを求
めるのに同期させて測定する必要はない。
【０１０６】実施の形態３．図２０は、アナログ／ディ
ジタル混在ＬＳＩ１２の内蔵するＡ／Ｄコンバータセル
１０３のファンクションテストを行う、本実施の形態の
技術を説明するブロック図である。Ａ／Ｄコンバータセ
ル１０３は直並列（サブレンジング）型であり、これを
以て図１で示されたＬＳＩ１２の内蔵するＡ／Ｄコンバ
ータセル１０１を置換することができる。本実施の形態
でも１０ビットのコンバータである場合を説明するが、
他のビット数に対しても適用できるのは当然である。
ジタル混在ＬＳＩ１２の内蔵するＡ／Ｄコンバータセル
１０３のファンクションテストを行う、本実施の形態の
技術を説明するブロック図である。Ａ／Ｄコンバータセ
ル１０３は直並列（サブレンジング）型であり、これを
以て図１で示されたＬＳＩ１２の内蔵するＡ／Ｄコンバ
ータセル１０１を置換することができる。本実施の形態
でも１０ビットのコンバータである場合を説明するが、
他のビット数に対しても適用できるのは当然である。
【０１０７】Ａ／Ｄコンバータセル１０３は、Ａ／Ｄコ
ンバータセル１０１と比較して、アナログ入力電圧Ｖｉ
ｎがＡ／Ｄ変換のフルスケールを越えた場合にオーバフ
ローＯＦＷを出力する点が異なる。図２０に示された測
定系は、図１に示されたものと比較して、スイッチＳ１
１，Ｓ１２、電圧測定器５５、最下位ビット出力端子５
６、及びオーバフロー端子５７が追加して設けられてい
る。
ンバータセル１０１と比較して、アナログ入力電圧Ｖｉ
ｎがＡ／Ｄ変換のフルスケールを越えた場合にオーバフ
ローＯＦＷを出力する点が異なる。図２０に示された測
定系は、図１に示されたものと比較して、スイッチＳ１
１，Ｓ１２、電圧測定器５５、最下位ビット出力端子５
６、及びオーバフロー端子５７が追加して設けられてい
る。
【０１０８】オーバフローＯＦＷはオーバフロー端子５
７に与えられ、最下位ビット出力端子５６にはＡ／Ｄコ
ンバータセル１０３の最下位ビットＢ１が与えられる。
スイッチＳ１１，Ｓ１２はそれぞれ最下位ビット出力端
子５６及びオーバフロー端子５７と電圧測定器５５との
間に介在している。
７に与えられ、最下位ビット出力端子５６にはＡ／Ｄコ
ンバータセル１０３の最下位ビットＢ１が与えられる。
スイッチＳ１１，Ｓ１２はそれぞれ最下位ビット出力端
子５６及びオーバフロー端子５７と電圧測定器５５との
間に介在している。
【０１０９】図２１はＡ／Ｄコンバータセル１０３の構
成を示すブロック図である。図２に示されたＡ／Ｄコン
バータセル１０１との相違は、ロジック回路２６に電位
ＶＲＴ及びアナログ入力電圧Ｖｉｎが更に与えられるこ
と、ロジック回路２６がオーバフローＯＦＷをも出力し
てオーバフロー端子５７に与えること、ＬＳＢたる出力
コードＢ１を最下位ビット出力端子５６に与えることで
ある。
成を示すブロック図である。図２に示されたＡ／Ｄコン
バータセル１０１との相違は、ロジック回路２６に電位
ＶＲＴ及びアナログ入力電圧Ｖｉｎが更に与えられるこ
と、ロジック回路２６がオーバフローＯＦＷをも出力し
てオーバフロー端子５７に与えること、ＬＳＢたる出力
コードＢ１を最下位ビット出力端子５６に与えることで
ある。
【０１１０】ラダー抵抗２３は、電位ＶＲＴ以上、電位
ＶＲＴ未満の１０２３個の基準電圧（３２×３１＝９９
２個のfine基準電圧Ｖｒｆと、fine基準電圧Ｖｒｆの範
囲内にある３１個のcoarse基準電圧Ｖｒｃ）を出力する
が、電位ＶＲＴは出力しない。従ってオーバフローが生
じるか否かを判定するにはロジック回路２６に電位ＶＲ
Ｔ及びアナログ入力電圧Ｖｉｎを与えることが望まし
い。
ＶＲＴ未満の１０２３個の基準電圧（３２×３１＝９９
２個のfine基準電圧Ｖｒｆと、fine基準電圧Ｖｒｆの範
囲内にある３１個のcoarse基準電圧Ｖｒｃ）を出力する
が、電位ＶＲＴは出力しない。従ってオーバフローが生
じるか否かを判定するにはロジック回路２６に電位ＶＲ
Ｔ及びアナログ入力電圧Ｖｉｎを与えることが望まし
い。
【０１１１】図２２は本実施の形態にかかるファンクシ
ョンテストの方法を説明したフローチャートである。ま
ずステップＳＰ１は実施の形態１で説明された通り、第
１乃至第４の電源をＯＮし、アナログ電源端子１、ディ
ジタル電源端子２、上部基準電源端子３、下部基準電源
端子４に、それぞれ電位ＡＶｄｄ，ＤＶｄｄ，ＶＲＴ，
ＶＲＢを印加する。ステップＳＰ２も実施の形態１で説
明された通り、クロック源１８からのサンプリングクロ
ック等をクロック入力端子６に印加する。ステップＳＰ
２が実行された後、ステップＳＰ１５，ＳＰ１６に進
む。
ョンテストの方法を説明したフローチャートである。ま
ずステップＳＰ１は実施の形態１で説明された通り、第
１乃至第４の電源をＯＮし、アナログ電源端子１、ディ
ジタル電源端子２、上部基準電源端子３、下部基準電源
端子４に、それぞれ電位ＡＶｄｄ，ＤＶｄｄ，ＶＲＴ，
ＶＲＢを印加する。ステップＳＰ２も実施の形態１で説
明された通り、クロック源１８からのサンプリングクロ
ック等をクロック入力端子６に印加する。ステップＳＰ
２が実行された後、ステップＳＰ１５，ＳＰ１６に進
む。
【０１１２】ステップＳＰ１５においては、アナログ入
力電圧Ｖｉｎを増加させて、Ａ／Ｄコンバータセル１０
３の出力コードが“０”から“１”に増加する時点の電
圧Ｖｓを測定する。
力電圧Ｖｉｎを増加させて、Ａ／Ｄコンバータセル１０
３の出力コードが“０”から“１”に増加する時点の電
圧Ｖｓを測定する。
【０１１３】図２３は電圧Ｖｓの測定を説明するグラフ
である。まずスイッチＳ１１を閉じ、スイッチＳ１２を
開いておき、電圧測定器５５を最下位ビット出力端子５
６に接続しておく。アナログ電圧入力Ｖｉｎとして電位
ＶＲＢから、ＬＳＢに対応する電圧よりも十分小さな微
小ステップで増加させた階段波形を設定し、最下位ビッ
ト出力端子５６を電圧測定器５５でモニタする。最下位
ビット出力端子５６の電圧ＶＢ１が“Ｌ”から“Ｈ”へ
遷移した際のアナログ入力電圧Ｖｉが電圧Ｖｓとして測
定される。
である。まずスイッチＳ１１を閉じ、スイッチＳ１２を
開いておき、電圧測定器５５を最下位ビット出力端子５
６に接続しておく。アナログ電圧入力Ｖｉｎとして電位
ＶＲＢから、ＬＳＢに対応する電圧よりも十分小さな微
小ステップで増加させた階段波形を設定し、最下位ビッ
ト出力端子５６を電圧測定器５５でモニタする。最下位
ビット出力端子５６の電圧ＶＢ１が“Ｌ”から“Ｈ”へ
遷移した際のアナログ入力電圧Ｖｉが電圧Ｖｓとして測
定される。
【０１１４】ステップＳＰ１６においては、Ａ／Ｄコン
バータセルがオーバフローとなる状態と、出力コードが
フルスケール（ここでは２10−１＝１０２３）となる状
態との境界に対応するアナログ入力電圧Ｖｉｎを電圧Ｖ
ｅとして測定する。つまりロジック回路２６はアナログ
入力電圧Ｖｉｎがそれを越えた場合にオーバフローＯＦ
Ｗを活性化（“Ｌ”から“Ｈ”へ遷移）させる電圧を測
定する。
バータセルがオーバフローとなる状態と、出力コードが
フルスケール（ここでは２10−１＝１０２３）となる状
態との境界に対応するアナログ入力電圧Ｖｉｎを電圧Ｖ
ｅとして測定する。つまりロジック回路２６はアナログ
入力電圧Ｖｉｎがそれを越えた場合にオーバフローＯＦ
Ｗを活性化（“Ｌ”から“Ｈ”へ遷移）させる電圧を測
定する。
【０１１５】図２４は電圧Ｖｅの測定を説明するグラフ
である。まずスイッチＳ１１を開き、スイッチＳ１２を
閉じておき、電圧測定器５５をオーバフロー端子５７に
接続しておく。アナログ入力電圧Ｖｉｎとして電位ＶＲ
Ｔから、ＬＳＢに対応する電圧よりも十分小さな微小ス
テップで減少させた階段波形を設定し、オーバフロー端
子５７を電圧測定器５５でモニタする。オーバフロー端
子５７の電圧ＶＯＦＷが“Ｈ”から“Ｌ”へ変化した際
のアナログ入力電圧Ｖｅを測定する。電圧Ｖｓ，Ｖｅの
測定はアナログソース源１７の出力するアナログ入力電
圧Ｖｉｎと電圧測定器５５の測定結果をコンピュータ２
０でモニタすることで実現できる（図２０）。
である。まずスイッチＳ１１を開き、スイッチＳ１２を
閉じておき、電圧測定器５５をオーバフロー端子５７に
接続しておく。アナログ入力電圧Ｖｉｎとして電位ＶＲ
Ｔから、ＬＳＢに対応する電圧よりも十分小さな微小ス
テップで減少させた階段波形を設定し、オーバフロー端
子５７を電圧測定器５５でモニタする。オーバフロー端
子５７の電圧ＶＯＦＷが“Ｈ”から“Ｌ”へ変化した際
のアナログ入力電圧Ｖｅを測定する。電圧Ｖｓ，Ｖｅの
測定はアナログソース源１７の出力するアナログ入力電
圧Ｖｉｎと電圧測定器５５の測定結果をコンピュータ２
０でモニタすることで実現できる（図２０）。
【０１１６】ステップＳＰ１５，ＳＰ１６が実行された
後、ステップＳＰ１７においてＡ／Ｄコンバータセルの
理想的な最小分解能１ＶLSB が正確に演算される。即
ち、ステップＳＰ１５，ＳＰ１６で得られた電圧Ｖｓ，
Ｖｅを用いて、 １ＶLSB ＝（Ｖｅ−Ｖｓ）／（２10−１）…（１） として求める。かかる計算はコンピュータ２０において
実行することができる。
後、ステップＳＰ１７においてＡ／Ｄコンバータセルの
理想的な最小分解能１ＶLSB が正確に演算される。即
ち、ステップＳＰ１５，ＳＰ１６で得られた電圧Ｖｓ，
Ｖｅを用いて、 １ＶLSB ＝（Ｖｅ−Ｖｓ）／（２10−１）…（１） として求める。かかる計算はコンピュータ２０において
実行することができる。
【０１１７】ステップＳＰ１８，ＳＰ１９においてはそ
れぞれ電圧Ｖｓｉ，Ｖｅｉが算出される。図２５は電圧
Ｖｓｉ，Ｖｅｉの算出を説明するグラフである。電圧Ｖ
ｓｉは、Ａ／Ｄコンバータセル１０３が量子化誤差を全
く含まないと仮定した場合に得られるＡ／Ｄ変換特性を
示す、理想的な直線（以下「理想Ａ／Ｄ変換直線」とす
る）の起点となるアナログ入力電圧Ｖｉｎの値である。
また、電圧Ｖｅｉは、理想Ａ／Ｄ変換直線の終点となる
アナログ入力電圧Ｖｉｎの値である。
れぞれ電圧Ｖｓｉ，Ｖｅｉが算出される。図２５は電圧
Ｖｓｉ，Ｖｅｉの算出を説明するグラフである。電圧Ｖ
ｓｉは、Ａ／Ｄコンバータセル１０３が量子化誤差を全
く含まないと仮定した場合に得られるＡ／Ｄ変換特性を
示す、理想的な直線（以下「理想Ａ／Ｄ変換直線」とす
る）の起点となるアナログ入力電圧Ｖｉｎの値である。
また、電圧Ｖｅｉは、理想Ａ／Ｄ変換直線の終点となる
アナログ入力電圧Ｖｉｎの値である。
【０１１８】電圧Ｖｓｉ，Ｖｅｉは、 Ｖｓｉ＝Ｖｓ−１／２ＶLSB 、Ｖｅｉ＝Ｖｅ−１／２ＶLSB …（２） として求められる。
【０１１９】ステップＳＰ１８，ＳＰ１９ではそれぞれ
電流Ｉｓ，Ｉｅの測定もされる。電流Ｉｓ，Ｉｅはそれ
ぞれ、アナログ電圧入力端子５にアナログ入力電圧Ｖｉ
ｎとして電圧Ｖｓｉ，Ｖｅｉを入力し、電流測定器２２
で測定されるアナログ電源電流Ｉｄｄの値である。
電流Ｉｓ，Ｉｅの測定もされる。電流Ｉｓ，Ｉｅはそれ
ぞれ、アナログ電圧入力端子５にアナログ入力電圧Ｖｉ
ｎとして電圧Ｖｓｉ，Ｖｅｉを入力し、電流測定器２２
で測定されるアナログ電源電流Ｉｄｄの値である。
【０１２０】図２６は、図８で示された正常動作に対応
する電源電流波形に、理想Ａ／Ｄ変換直線に対応する理
想電流直線を重ねて描いたグラフである。正常動作に対
応する電源電流波形と理想電流直線との交点を決定する
アナログ電圧Ｖｉｎの値及びアナログ電源電流Ｉｄｄの
値を予め計算しておき、良否の判断の対象となる電源電
流波形が、その交点近傍を通るか否かで良否の判断を行
うことができる。
する電源電流波形に、理想Ａ／Ｄ変換直線に対応する理
想電流直線を重ねて描いたグラフである。正常動作に対
応する電源電流波形と理想電流直線との交点を決定する
アナログ電圧Ｖｉｎの値及びアナログ電源電流Ｉｄｄの
値を予め計算しておき、良否の判断の対象となる電源電
流波形が、その交点近傍を通るか否かで良否の判断を行
うことができる。
【０１２１】本実施の形態では各上位ビットに対して１
つの交点を選定する。図２６において黒点で示されるよ
うに、この交点はアナログ電圧Ｖｉｎに関してある値の
分解能をもって等電圧で選択される。つまり、アナログ
ソース源１７が発生するアナログ入力電圧Ｖｉｎがステ
ップ状に増加する際の増分をこの分解能に設定する。
つの交点を選定する。図２６において黒点で示されるよ
うに、この交点はアナログ電圧Ｖｉｎに関してある値の
分解能をもって等電圧で選択される。つまり、アナログ
ソース源１７が発生するアナログ入力電圧Ｖｉｎがステ
ップ状に増加する際の増分をこの分解能に設定する。
【０１２２】ステップＳＰ１８，ＳＰ１９が実行された
後、ステップＳＰ２０においてアナログ入力電圧Ｖｉｎ
の分解能が設定される。式（１），（２）から、 Ｖｅｉ＝Ｖｓｉ＋１０２３ＶLSB …（３） の関係が得られる。上位（coarse）ビットの値が“０”
である場合にはＶｓｉが、“３１”である場合にはＶｅ
ｉが、それぞれアナログ入力電圧Ｖｉｎの値として採用
される。従って、１０２３ＶLSB の電圧を、上位（coar
se）ビットが取り得る値の数よりも１小さな値“３１”
で除した値、つまり（２10−１）／（２5−１）ＶLSB
＝（２5 ＋１）ＶLSB ＝３３ＶLSB がアナログ入力電圧
Ｖｉｎの分解能として採用される。
後、ステップＳＰ２０においてアナログ入力電圧Ｖｉｎ
の分解能が設定される。式（１），（２）から、 Ｖｅｉ＝Ｖｓｉ＋１０２３ＶLSB …（３） の関係が得られる。上位（coarse）ビットの値が“０”
である場合にはＶｓｉが、“３１”である場合にはＶｅ
ｉが、それぞれアナログ入力電圧Ｖｉｎの値として採用
される。従って、１０２３ＶLSB の電圧を、上位（coar
se）ビットが取り得る値の数よりも１小さな値“３１”
で除した値、つまり（２10−１）／（２5−１）ＶLSB
＝（２5 ＋１）ＶLSB ＝３３ＶLSB がアナログ入力電圧
Ｖｉｎの分解能として採用される。
【０１２３】図２７は、上記分解能でステップ状に増加
するアナログ入力電圧Ｖｉｎの値と、上位（coarse）ビ
ットの値及び下位（fine）ビットの値との関係を示す対
応図である。上位（coarse）ビットの採る値ｉには、ア
ナログ入力電圧Ｖｉｎが最低値（これは電圧Ｖｓｉに等
しい）から数えて第（ｉ−１）番目に採る値が対応し、
Ｖｉｎ＝Ｖｓｉ＋（ｉ×ｍ＋ｊ）ＶLSB となる。ｍはラ
ダー抵抗の分割ブロック数、即ち上位（coarse）ビット
が取り得る値の数である。ここではｍ＝３２に設定され
る。また、下位（fine）ビットの値ｊを値ｉと等しく採
ることにより、上記分解能を実現することができる。換
言すれば、上記分解能として３３ＶLSBを採用すること
により、上位（coarse）ビットが取り得る値、下位（fi
ne）ビットが採り得る値のそれぞれの全てに対してアナ
ログ電源電流Ｉｄｄの測定を行うことになる。
するアナログ入力電圧Ｖｉｎの値と、上位（coarse）ビ
ットの値及び下位（fine）ビットの値との関係を示す対
応図である。上位（coarse）ビットの採る値ｉには、ア
ナログ入力電圧Ｖｉｎが最低値（これは電圧Ｖｓｉに等
しい）から数えて第（ｉ−１）番目に採る値が対応し、
Ｖｉｎ＝Ｖｓｉ＋（ｉ×ｍ＋ｊ）ＶLSB となる。ｍはラ
ダー抵抗の分割ブロック数、即ち上位（coarse）ビット
が取り得る値の数である。ここではｍ＝３２に設定され
る。また、下位（fine）ビットの値ｊを値ｉと等しく採
ることにより、上記分解能を実現することができる。換
言すれば、上記分解能として３３ＶLSBを採用すること
により、上位（coarse）ビットが取り得る値、下位（fi
ne）ビットが採り得る値のそれぞれの全てに対してアナ
ログ電源電流Ｉｄｄの測定を行うことになる。
【０１２４】そしてステップＳＰ２１では実施の形態１
のステップＳＰ８と同様に、アナログ入力電圧Ｖｉｎの
値を順次増加させつつアナログ電源電流Ｉｄｄを測定す
る。但し、ステップＳＰ２０で設定された分解能を以て
アナログ入力電圧Ｖｉｎの値が増大する。即ち図２７に
示すようにＶｓｉ＋３３ＶLSB からＶｓｉ＋９９０Ｖ
LSB まで３３ＶLSB ステップで、アナログ入力電圧Ｖｉ
ｎとして電圧Ｖ２〜Ｖ３１を印加し、それぞれに対応す
るアナログ電源電流Ｉｄｄとして電流値Ｉｄ２〜Ｉｄ３
１を測定する。但しＶ１＝Ｖｓｉ＋０ＶLSB ，Ｖ３２＝
Ｖｓｉ＋１０２３ＶLSB の値でアナログ入力電圧Ｖｉｎ
を印加する必要はない。ステップＳＰ１８，ＳＰ１９で
これらのアナログ入力電圧Ｖｉｎに対応するアナログ電
源電流Ｉｄ１＝Ｉｓ，Ｉｄ３２＝Ｉｅの測定は完了して
いるためである。
のステップＳＰ８と同様に、アナログ入力電圧Ｖｉｎの
値を順次増加させつつアナログ電源電流Ｉｄｄを測定す
る。但し、ステップＳＰ２０で設定された分解能を以て
アナログ入力電圧Ｖｉｎの値が増大する。即ち図２７に
示すようにＶｓｉ＋３３ＶLSB からＶｓｉ＋９９０Ｖ
LSB まで３３ＶLSB ステップで、アナログ入力電圧Ｖｉ
ｎとして電圧Ｖ２〜Ｖ３１を印加し、それぞれに対応す
るアナログ電源電流Ｉｄｄとして電流値Ｉｄ２〜Ｉｄ３
１を測定する。但しＶ１＝Ｖｓｉ＋０ＶLSB ，Ｖ３２＝
Ｖｓｉ＋１０２３ＶLSB の値でアナログ入力電圧Ｖｉｎ
を印加する必要はない。ステップＳＰ１８，ＳＰ１９で
これらのアナログ入力電圧Ｖｉｎに対応するアナログ電
源電流Ｉｄ１＝Ｉｓ，Ｉｄ３２＝Ｉｅの測定は完了して
いるためである。
【０１２５】ステップＳＰ２２では、ステップＳＰ１
８，ＳＰ１９で求められたＶｅｉ，Ｖｓｉ，Ｉｅ，Ｉｓ
を用いて、理想電流直線におけるアナログ電源電流Ｉｄ
ｄの値たる理想電流ＩＤ１を、 ＩＤ１＝（Ｉｅ−Ｉｓ）／（Ｖｅｉ−Ｖｓｉ）×（Ｖｉ
ｎ−Ｖｓｉ）＋Ｉｓ として求める。かかる理想電流ＩＤ１はコンピュータ２
０において計算して求められる。
８，ＳＰ１９で求められたＶｅｉ，Ｖｓｉ，Ｉｅ，Ｉｓ
を用いて、理想電流直線におけるアナログ電源電流Ｉｄ
ｄの値たる理想電流ＩＤ１を、 ＩＤ１＝（Ｉｅ−Ｉｓ）／（Ｖｅｉ−Ｖｓｉ）×（Ｖｉ
ｎ−Ｖｓｉ）＋Ｉｓ として求める。かかる理想電流ＩＤ１はコンピュータ２
０において計算して求められる。
【０１２６】ステップＳＰ２１，ＳＰ２２が終了すると
ステップＳＰ２３へ進み、ステップＳＰ２１で測定され
たアナログ電源電流Ｉｄｒ（ｒ＝２〜３１）と理想電流
ＩＤ１との誤差が所定の範囲内にあるか否かを以て動作
の良否が判断される。かかる判断もコンピュータ２０に
おいて実現することが可能である。
ステップＳＰ２３へ進み、ステップＳＰ２１で測定され
たアナログ電源電流Ｉｄｒ（ｒ＝２〜３１）と理想電流
ＩＤ１との誤差が所定の範囲内にあるか否かを以て動作
の良否が判断される。かかる判断もコンピュータ２０に
おいて実現することが可能である。
【０１２７】図２８はステップＳＰ２３の動作を説明す
るグラフである。実施の形態１と類似して、誤差の大き
さはディジタル出力の変化の単位である１コード分（Ｌ
ＳＢ）の電流量に設定することが望ましい。つまり、誤
差の大きさはεＩ＝（Ｖｅｉ−Ｖｓｉ）／３１で設定さ
れる。もちろん、これよりも小さく、例えばεＩ＝（Ｖ
ｅｉ−Ｖｓｉ）／３１／２に設定することもできる。
るグラフである。実施の形態１と類似して、誤差の大き
さはディジタル出力の変化の単位である１コード分（Ｌ
ＳＢ）の電流量に設定することが望ましい。つまり、誤
差の大きさはεＩ＝（Ｖｅｉ−Ｖｓｉ）／３１で設定さ
れる。もちろん、これよりも小さく、例えばεＩ＝（Ｖ
ｅｉ−Ｖｓｉ）／３１／２に設定することもできる。
【０１２８】ここで規格値Ｉｍａｘ，Ｉｍｉｎが、 Ｉｍａｘ＝(Ｉｅ−Ｉｓ)／(Ｖｅｉ−Ｖｓｉ)×(Ｖｉｎ−Ｖｓｉ)＋Ｉｓ＋εＩ， Ｉｍｉｎ＝(Ｉｅ−Ｉｓ)／(Ｖｅｉ−Ｖｓｉ)×(Ｖｉｎ−Ｖｓｉ)＋Ｉｓ−εＩ として導入される。
【０１２９】そしてアナログ電圧Ｖｉｎとして電圧Ｖｒ
（但しｒ＝２，３，…，３１）が採用された場合に規格
値Ｉｍａｘ，Ｉｍｉｎのとる値ＩＭｒ，Ｉｍｒに対し
て、アナログ電源電流Ｉｄｒが全てのｒについてＩｍｒ
≦Ｉｄｒ≦ＩＭｒを満足していれば動作が正常であると
判断され、そうでなければ不良であると判断される。
（但しｒ＝２，３，…，３１）が採用された場合に規格
値Ｉｍａｘ，Ｉｍｉｎのとる値ＩＭｒ，Ｉｍｒに対し
て、アナログ電源電流Ｉｄｒが全てのｒについてＩｍｒ
≦Ｉｄｒ≦ＩＭｒを満足していれば動作が正常であると
判断され、そうでなければ不良であると判断される。
【０１３０】尚、実施の形態１と同様にＳＰ１８，ＳＰ
１９，ＳＰ２１の電流測定は、下位（fine）ビット比較
時と同期させて行う必要がある。
１９，ＳＰ２１の電流測定は、下位（fine）ビット比較
時と同期させて行う必要がある。
【０１３１】以上の方法によれば、最下位ビット出力端
子５６、及びオーバフロー端子５７の２つという少ない
外部テスト端子を設けるのみでＡ／Ｄコンバータセルの
ファンクションテストが可能になり、半導体装置の外部
テスト端子が削減されることでチップやパッケージサイ
ズが減少し、製造コストが低減する。
子５６、及びオーバフロー端子５７の２つという少ない
外部テスト端子を設けるのみでＡ／Ｄコンバータセルの
ファンクションテストが可能になり、半導体装置の外部
テスト端子が削減されることでチップやパッケージサイ
ズが減少し、製造コストが低減する。
【０１３２】更に、アナログ入力電圧Ｖｉｎの分解能を
３３ＶLSB に設定したので、Ａ／Ｄコンバータセルの上
位ビットが取り得る値の全て、及び下位ビットの取り得
る値の全てを効率的にチェックすることができる。この
ため、上位（coarse）５ビットと下位（fine）５ビット
からなる10-bitＡ／Ｄコンバータセルの場合では、実施
の形態１の場合と比較しておよそ（１０２４×Ｒ）／３
２倍だけ高速に（短時間に）ファンクションテストを実
行できるという効果がある。
３３ＶLSB に設定したので、Ａ／Ｄコンバータセルの上
位ビットが取り得る値の全て、及び下位ビットの取り得
る値の全てを効率的にチェックすることができる。この
ため、上位（coarse）５ビットと下位（fine）５ビット
からなる10-bitＡ／Ｄコンバータセルの場合では、実施
の形態１の場合と比較しておよそ（１０２４×Ｒ）／３
２倍だけ高速に（短時間に）ファンクションテストを実
行できるという効果がある。
【０１３３】実施の形態４．図２９は、本実施の形態に
かかるＡ／Ｄコンバータセル１０４の構成を示すブロッ
ク図である。Ａ／Ｄコンバータセル１０４は図２０のＡ
／Ｄコンバータセル１０２と置換して用いられる。Ａ／
Ｄコンバータセル１０４はＡ／Ｄコンバータセル１０２
とは、Ａ／Ｄコンバータセル１０１と比較して、アナロ
グ入力電圧ＶｉｎがＡ／Ｄ変換のフルスケールを越えた
場合にオーバフローＯＦＷを出力する点が異なる。つま
り、ロジック回路２６に電位ＶＲＴ及びアナログ入力電
圧Ｖｉｎが更に与えられること、ロジック回路２６がオ
ーバフローＯＦＷをも出力してオーバフロー端子５７に
与えること、ＬＳＢたる出力コードＢ１を最下位ビット
出力端子５６に与えることが相違している。
かかるＡ／Ｄコンバータセル１０４の構成を示すブロッ
ク図である。Ａ／Ｄコンバータセル１０４は図２０のＡ
／Ｄコンバータセル１０２と置換して用いられる。Ａ／
Ｄコンバータセル１０４はＡ／Ｄコンバータセル１０２
とは、Ａ／Ｄコンバータセル１０１と比較して、アナロ
グ入力電圧ＶｉｎがＡ／Ｄ変換のフルスケールを越えた
場合にオーバフローＯＦＷを出力する点が異なる。つま
り、ロジック回路２６に電位ＶＲＴ及びアナログ入力電
圧Ｖｉｎが更に与えられること、ロジック回路２６がオ
ーバフローＯＦＷをも出力してオーバフロー端子５７に
与えること、ＬＳＢたる出力コードＢ１を最下位ビット
出力端子５６に与えることが相違している。
【０１３４】このように、インタリーブされたスキーム
で動作する１０ビットのＡ／Ｄコンバータサブセル４４
及びＡ／Ｄコンバータサブセル４５を有するＡ／Ｄコン
バータセル１０４においても、実施の形態３と同様にし
て、図２２に示された処理に従って、動作の良否を判定
することができる。
で動作する１０ビットのＡ／Ｄコンバータサブセル４４
及びＡ／Ｄコンバータサブセル４５を有するＡ／Ｄコン
バータセル１０４においても、実施の形態３と同様にし
て、図２２に示された処理に従って、動作の良否を判定
することができる。
【０１３５】図３０は図２６に対応しており、図１２で
示され、正常動作に対応する電源電流波形に、理想Ａ／
Ｄ変換直線に対応する理想電流直線を重ねて描いたグラ
フである。Ａ／Ｄコンバータサブセル４４，４５がイン
タリーブ構成を採っているので、実施の形態２と同様に
してアナログ電源電流Ｉｄｄはコンパレータアレイ２
５，４６に供給する電流を加算した値になる。下位（fi
ne）ビット比較時と同期させてこの電流を測定する必要
はない。
示され、正常動作に対応する電源電流波形に、理想Ａ／
Ｄ変換直線に対応する理想電流直線を重ねて描いたグラ
フである。Ａ／Ｄコンバータサブセル４４，４５がイン
タリーブ構成を採っているので、実施の形態２と同様に
してアナログ電源電流Ｉｄｄはコンパレータアレイ２
５，４６に供給する電流を加算した値になる。下位（fi
ne）ビット比較時と同期させてこの電流を測定する必要
はない。
【０１３６】図２６に示された理想Ａ／Ｄ変換直線に対
応する理想電流直線と比較すると、図３０に示された理
想Ａ／Ｄ変換直線に対応する理想電流直線の傾きは２倍
となっているが、実施の形態３で示された処理と同様に
して、正常動作に対応する電源電流波形と理想電流直線
との交点を決定するアナログ電圧Ｖｉｎの値及びアナロ
グ電源電流Ｉｄｄの値を予め計算しておき、良否の判断
の対象となる電源電流波形が、その交点近傍を通るか否
かで良否の判断を行うことができる。
応する理想電流直線と比較すると、図３０に示された理
想Ａ／Ｄ変換直線に対応する理想電流直線の傾きは２倍
となっているが、実施の形態３で示された処理と同様に
して、正常動作に対応する電源電流波形と理想電流直線
との交点を決定するアナログ電圧Ｖｉｎの値及びアナロ
グ電源電流Ｉｄｄの値を予め計算しておき、良否の判断
の対象となる電源電流波形が、その交点近傍を通るか否
かで良否の判断を行うことができる。
【０１３７】図３１は図２８に対応しており、ステップ
ＳＰ２３の動作を説明するグラフである。アナログ電圧
Ｖｉｎとして電圧Ｖｒ（但しｒ＝２，３，…，３１）が
採用された場合に、アナログ電源電流Ｉｄｄの採る値Ｉ
ｄｒが規格値Ｉｍａｘ，Ｉｍｉｎがとる値ＩＭｒ，Ｉｍ
ｒに対して、全てのｒについてＩｍｒ≦Ｉｄｒ≦ＩＭｒ
を満足していれば動作が正常であると判断され、そうで
なければ不良であると判断される。
ＳＰ２３の動作を説明するグラフである。アナログ電圧
Ｖｉｎとして電圧Ｖｒ（但しｒ＝２，３，…，３１）が
採用された場合に、アナログ電源電流Ｉｄｄの採る値Ｉ
ｄｒが規格値Ｉｍａｘ，Ｉｍｉｎがとる値ＩＭｒ，Ｉｍ
ｒに対して、全てのｒについてＩｍｒ≦Ｉｄｒ≦ＩＭｒ
を満足していれば動作が正常であると判断され、そうで
なければ不良であると判断される。
【０１３８】実施の形態３と同様に、上位（coarse）５
ビットと下位（fine）５ビットからなる10-bitＡ／Ｄコ
ンバータセルの場合では、実施の形態２の場合と比較し
ておよそ（１０２４×Ｒ）／３２倍だけ高速に（短時間
に）ファンクションテストを実行できるという効果があ
る。
ビットと下位（fine）５ビットからなる10-bitＡ／Ｄコ
ンバータセルの場合では、実施の形態２の場合と比較し
ておよそ（１０２４×Ｒ）／３２倍だけ高速に（短時間
に）ファンクションテストを実行できるという効果があ
る。
【０１３９】実施の形態５．本実施の形態では、Ａ／Ｄ
コンバータセルを内蔵したアナログ／ディジタル混在Ｌ
ＳＩのＡ／Ｄコンバータセルのスタティックリニアリテ
ィテストを実施する方法について説明する。この方法
は、実施の形態３で用いられた構成において実行され
る。つまりＡ／Ｄコンバータセル１０３についてのテス
トが行われる。
コンバータセルを内蔵したアナログ／ディジタル混在Ｌ
ＳＩのＡ／Ｄコンバータセルのスタティックリニアリテ
ィテストを実施する方法について説明する。この方法
は、実施の形態３で用いられた構成において実行され
る。つまりＡ／Ｄコンバータセル１０３についてのテス
トが行われる。
【０１４０】図３２は本実施の形態にかかるファンクシ
ョンテストの方法を説明したフローチャートである。図
２２におけるステップＳＰ１８，ＳＰ１９，ＳＰ２０，
ＳＰ２２がそれぞれステップＳＰ２５，ＳＰ２６，ＳＰ
３０，ＳＰ２７に置換され、ステップＳＰ２３がステッ
プＳＰ２８，ＳＰ２９に置換された構成となっている。
ョンテストの方法を説明したフローチャートである。図
２２におけるステップＳＰ１８，ＳＰ１９，ＳＰ２０，
ＳＰ２２がそれぞれステップＳＰ２５，ＳＰ２６，ＳＰ
３０，ＳＰ２７に置換され、ステップＳＰ２３がステッ
プＳＰ２８，ＳＰ２９に置換された構成となっている。
【０１４１】ステップＳＰ１５においては図２３に示さ
れたようにして電圧Ｖｓが、ステップＳＰ１６において
は図２４に示されたようにして電圧Ｖｅが、それぞれ求
められ、その後ステップＳＰ１７においては図２５に示
されたように電圧ＶLSB が求められる。
れたようにして電圧Ｖｓが、ステップＳＰ１６において
は図２４に示されたようにして電圧Ｖｅが、それぞれ求
められ、その後ステップＳＰ１７においては図２５に示
されたように電圧ＶLSB が求められる。
【０１４２】ステップＳＰ１５の終了後ステップＳＰ２
５はアナログ入力電圧Ｖｉｎとして電圧Ｖｓを印加した
場合のアナログ電源電流Ｉｄｄの値Ｉｓｙを、ステップ
ＳＰ１６の終了後ステップＳＰ２６はアナログ入力電圧
Ｖｉｎとして電圧Ｖｅを印加した場合のアナログ電源電
流Ｉｄｄの値Ｉｅｙを、それぞれマルチメータ等の電流
測定器２２で測定する。
５はアナログ入力電圧Ｖｉｎとして電圧Ｖｓを印加した
場合のアナログ電源電流Ｉｄｄの値Ｉｓｙを、ステップ
ＳＰ１６の終了後ステップＳＰ２６はアナログ入力電圧
Ｖｉｎとして電圧Ｖｅを印加した場合のアナログ電源電
流Ｉｄｄの値Ｉｅｙを、それぞれマルチメータ等の電流
測定器２２で測定する。
【０１４３】ステップＳＰ１７の終了後、ステップＳＰ
３０においてはステップＳＰ２０と類似して、アナログ
入力電圧Ｖｉｎの分解能を設定する。但し、ステップＳ
Ｐ２０とは異なり、（１／Ｒ）ＶLSB に設定される。実
施の形態１と同様にして値Ｒは仕様に依存して決定さ
れ、例えばＲ＝５と設定される。
３０においてはステップＳＰ２０と類似して、アナログ
入力電圧Ｖｉｎの分解能を設定する。但し、ステップＳ
Ｐ２０とは異なり、（１／Ｒ）ＶLSB に設定される。実
施の形態１と同様にして値Ｒは仕様に依存して決定さ
れ、例えばＲ＝５と設定される。
【０１４４】ステップＳＰ２１においては、アナログソ
ース源１７からアナログ入力電圧端子５に、（１／Ｒ）
ＶLSB の分解能を有する２10×Ｒ個のステップ状のアナ
ログ入力電圧Ｖｉｎを供給する。これらに対応して流れ
るアナログ電源電流Ｉｄｄが測定される。但し、この測
定は実施の形態１，３と同様に下位（fine）ビット比較
時に同期させて行う必要がある。
ース源１７からアナログ入力電圧端子５に、（１／Ｒ）
ＶLSB の分解能を有する２10×Ｒ個のステップ状のアナ
ログ入力電圧Ｖｉｎを供給する。これらに対応して流れ
るアナログ電源電流Ｉｄｄが測定される。但し、この測
定は実施の形態１，３と同様に下位（fine）ビット比較
時に同期させて行う必要がある。
【０１４５】ステップＳＰ２７は、ステップＳＰ２２と
類似して、理想Ａ／Ｄ変換特性における電源電流を求め
る。但し、ステップＳＰ２２のように量子化誤差が無い
とするのではなく、ステップＳＰ２７では量子化誤差が
存在する場合のステップ状の理想電流ＩＤ２を求める。
具体的には、電流Ｉｅｙ，Ｉｓｙ間を均等に３１（これ
は下位ビットの取り得る値２5 よりも１小さい）分割し
て増分Ｉｂを求める。
類似して、理想Ａ／Ｄ変換特性における電源電流を求め
る。但し、ステップＳＰ２２のように量子化誤差が無い
とするのではなく、ステップＳＰ２７では量子化誤差が
存在する場合のステップ状の理想電流ＩＤ２を求める。
具体的には、電流Ｉｅｙ，Ｉｓｙ間を均等に３１（これ
は下位ビットの取り得る値２5 よりも１小さい）分割し
て増分Ｉｂを求める。
【０１４６】この“３１”という値は、電圧Ｖｓ〜Ｖｅ
の範囲であってアナログ電源電流Ｉｄｄが単調増加する
複数の領域（以下「基本領域」と称す）のそれぞれにお
いて、アナログ電源電圧Ｖｉｎが変化しうる値を電圧Ｖ
LSB で除したものに対応することになる。つまり増分Ｉ
ｂは、基本領域においてアナログ電源電流Ｉｄｄが変化
し得る値（Ｉｅｙ−Ｉｓｙ）をアナログ電源電圧Ｖｉｎ
が変化しうる値で除して電圧ＶLSB を乗じた値となる。
の範囲であってアナログ電源電流Ｉｄｄが単調増加する
複数の領域（以下「基本領域」と称す）のそれぞれにお
いて、アナログ電源電圧Ｖｉｎが変化しうる値を電圧Ｖ
LSB で除したものに対応することになる。つまり増分Ｉ
ｂは、基本領域においてアナログ電源電流Ｉｄｄが変化
し得る値（Ｉｅｙ−Ｉｓｙ）をアナログ電源電圧Ｖｉｎ
が変化しうる値で除して電圧ＶLSB を乗じた値となる。
【０１４７】電圧ＶｅとＶｓを均等に１０２３（これは
ディジタル出力の取り得る値２10よりも１小さい）分割
し（つまり電圧ＶLSB 毎に分割し）、アナログ入力電圧
Ｖｉｎが上昇するにつれ、電圧ＶLSB ごとに増分Ｉｂづ
つ増加してステップ状に変化し、電圧３３ＶLSB ごとに
急減して電流Ｉｓｙを採る理想電流ＩＤ２の波形（以下
「理想線」という）を求める。理想電流ＩＤ２の計算は
コンピュータ２０において実現可能である。
ディジタル出力の取り得る値２10よりも１小さい）分割
し（つまり電圧ＶLSB 毎に分割し）、アナログ入力電圧
Ｖｉｎが上昇するにつれ、電圧ＶLSB ごとに増分Ｉｂづ
つ増加してステップ状に変化し、電圧３３ＶLSB ごとに
急減して電流Ｉｓｙを採る理想電流ＩＤ２の波形（以下
「理想線」という）を求める。理想電流ＩＤ２の計算は
コンピュータ２０において実現可能である。
【０１４８】ステップＳＰ２１，ＳＰ２７が実行された
後、ステップＳＰ２８においてスタティックリニアリテ
ィである積分非直線性ＳＩＮＬと微分非直線性ＳＤＮＬ
を求める。図３３はステップＳＰ２８における処理を説
明するためのグラフであり、２つの実線のうち、太い方
はステップＳＰ２１で得られた実測線を、細い方はステ
ップＳＰ２７で得られた理想線を、それぞれ示してい
る。
後、ステップＳＰ２８においてスタティックリニアリテ
ィである積分非直線性ＳＩＮＬと微分非直線性ＳＤＮＬ
を求める。図３３はステップＳＰ２８における処理を説
明するためのグラフであり、２つの実線のうち、太い方
はステップＳＰ２１で得られた実測線を、細い方はステ
ップＳＰ２７で得られた理想線を、それぞれ示してい
る。
【０１４９】実測線の変化点に対応するアナログ入力電
圧Ｖｉｎの値をＶｙとし、この変化点に対応する（つま
りアナログ電源電流の変化が同じである）理想線の変化
点のアナログ入力電圧Ｖｉｎの値をＶｉとすると、積分
非直線性ＳＩＮＬは、 ＳＩＮＬ＝（Ｖｙ−Ｖｉ）／ＶLSB として求められる。この演算は全ての変化点において実
施される。
圧Ｖｉｎの値をＶｙとし、この変化点に対応する（つま
りアナログ電源電流の変化が同じである）理想線の変化
点のアナログ入力電圧Ｖｉｎの値をＶｉとすると、積分
非直線性ＳＩＮＬは、 ＳＩＮＬ＝（Ｖｙ−Ｖｉ）／ＶLSB として求められる。この演算は全ての変化点において実
施される。
【０１５０】また、実測線のアナログ電源電流Ｉｄｄが
一定となるアナログ入力電圧Ｖｉｎの範囲（以下「一定
範囲」）の大きさをＶｄとするとき、微分非直線性ＳＤ
ＮＬは、 ＳＤＮＬ＝Ｖｄ／ＶLSB −１ として求められる。この演算は全ての一定範囲において
実施される。
一定となるアナログ入力電圧Ｖｉｎの範囲（以下「一定
範囲」）の大きさをＶｄとするとき、微分非直線性ＳＤ
ＮＬは、 ＳＤＮＬ＝Ｖｄ／ＶLSB −１ として求められる。この演算は全ての一定範囲において
実施される。
【０１５１】積分非直線性ＳＩＮＬ、微分非直線性ＳＤ
ＮＬはいずれもその絶対値が小さい程、理想線に対する
実測線の隔たりが小さいことを示し、望ましい。よって
ステップＳＰ２９は規格値Ｅｍｉｎ，Ｅｍａｘを設定
し、全ての変化点及び全ての一定範囲にてＥｍｉｎ≦Ｓ
ＩＮＬ≦Ｅｍａｘ，Ｅｍｉｎ≦ＳＤＮＬ≦Ｅｍａｘが満
足されれば良品と判定され、満たさなければ不良品と判
定される。例えばＡ／Ｄコンバータセルの量子化誤差の
範囲で規格値を設定するのであればＥｍｉｎ＝−１／２
ＶLSB ，Ｅｍａｘ＝１／２ＶLSB に設定できる。これら
の判断、演算もコンピュータ２０で行わせることができ
る。
ＮＬはいずれもその絶対値が小さい程、理想線に対する
実測線の隔たりが小さいことを示し、望ましい。よって
ステップＳＰ２９は規格値Ｅｍｉｎ，Ｅｍａｘを設定
し、全ての変化点及び全ての一定範囲にてＥｍｉｎ≦Ｓ
ＩＮＬ≦Ｅｍａｘ，Ｅｍｉｎ≦ＳＤＮＬ≦Ｅｍａｘが満
足されれば良品と判定され、満たさなければ不良品と判
定される。例えばＡ／Ｄコンバータセルの量子化誤差の
範囲で規格値を設定するのであればＥｍｉｎ＝−１／２
ＶLSB ，Ｅｍａｘ＝１／２ＶLSB に設定できる。これら
の判断、演算もコンピュータ２０で行わせることができ
る。
【０１５２】以上の方法によれば、２本という少ない外
部テスト端子を設けるのみでＡ／Ｄコンバータセルのス
タティックリニアリティテストが可能になり、半導体装
置の外部テスト端子が削減されることでチップやパッケ
ージサイズが減少し、製造コストが低減する。
部テスト端子を設けるのみでＡ／Ｄコンバータセルのス
タティックリニアリティテストが可能になり、半導体装
置の外部テスト端子が削減されることでチップやパッケ
ージサイズが減少し、製造コストが低減する。
【０１５３】実施の形態６．インタリーブされたスキー
ムで動作する 10-bit sub-ＡＤＣに対しても、実施の形
態５と同様にしてスタティックリニアリティテストを実
施することができる。このテストは、実施の形態４で用
いられた構成において実行される。つまりＡ／Ｄコンバ
ータセル１０４についてのテストが行われる。
ムで動作する 10-bit sub-ＡＤＣに対しても、実施の形
態５と同様にしてスタティックリニアリティテストを実
施することができる。このテストは、実施の形態４で用
いられた構成において実行される。つまりＡ／Ｄコンバ
ータセル１０４についてのテストが行われる。
【０１５４】このテストの処理は図３２に示されたフロ
ーチャートに基づいて実行することができる。図３４は
ステップＳＰ２８における処理を説明するためのグラフ
であり、２つの実線のうち、太い方はステップＳＰ２１
で得られた実測線を、細い方はステップＳＰ２７で得ら
れた理想線を、それぞれ示している。
ーチャートに基づいて実行することができる。図３４は
ステップＳＰ２８における処理を説明するためのグラフ
であり、２つの実線のうち、太い方はステップＳＰ２１
で得られた実測線を、細い方はステップＳＰ２７で得ら
れた理想線を、それぞれ示している。
【０１５５】但し実施の形態５とは異なり、実施の形態
６における理想電流ＩＤ２の増分Ｉｂは電流Ｉｅｙ，Ｉ
ｓｙ間を均等に６３分割して求められる。Ａ／Ｄコンバ
ータセル１０４においては、Ａ／Ｄコンバータサブセル
４４，４５の一方が下位ビットの比較を行っている際に
他方が上位ビットの比較を行っているので、上位ビット
の更新に伴ってアナログ電源電流が減少する量は、同一
の上位ビットに対応して下位ビットの比較が行われる際
にアナログ電源電流Ｉｄｄが増加する量よりも増分Ｉｂ
だけ小さい。つまり、実施の形態５の場合と比較して、
アナログ電源電流Ｉｄｄは上位ビットが更新する度に増
分Ｉｂずつ増加する。従って、実施の形態５の場合より
も上位ビットの採り得る数だけ多い３１＋２5 ＝６３が
除数（「法」）として採用される。
６における理想電流ＩＤ２の増分Ｉｂは電流Ｉｅｙ，Ｉ
ｓｙ間を均等に６３分割して求められる。Ａ／Ｄコンバ
ータセル１０４においては、Ａ／Ｄコンバータサブセル
４４，４５の一方が下位ビットの比較を行っている際に
他方が上位ビットの比較を行っているので、上位ビット
の更新に伴ってアナログ電源電流が減少する量は、同一
の上位ビットに対応して下位ビットの比較が行われる際
にアナログ電源電流Ｉｄｄが増加する量よりも増分Ｉｂ
だけ小さい。つまり、実施の形態５の場合と比較して、
アナログ電源電流Ｉｄｄは上位ビットが更新する度に増
分Ｉｂずつ増加する。従って、実施の形態５の場合より
も上位ビットの採り得る数だけ多い３１＋２5 ＝６３が
除数（「法」）として採用される。
【０１５６】なお理想電流ＩＤ２においてはＡ／Ｄ変換
特性に故障が存在しないので、上記のようにして求めた
増分Ｉｂは、アナログ電源電流Ｉｄｄが単調に増加する
領域（つまり同一の上位ビットに関して行われる下位ビ
ットの比較時）において、アナログ電源電流が変化しう
る値を３１で除しても得られる。この“３１”という値
は、実施の形態５と同様に基本領域でアナログ電源電圧
Ｖｉｎが変化しうる値を電圧ＶLSB で除したものに対応
することになる。つまり増分Ｉｂは、実施の形態５の場
合と同様に、基本領域でアナログ電源電流Ｉｄｄが変化
し得る値（Ｉｅｙ−Ｉｓｙ）をアナログ電源電圧Ｖｉｎ
が変化しうる値で除して電圧ＶLSB を乗じた値であると
いえる。
特性に故障が存在しないので、上記のようにして求めた
増分Ｉｂは、アナログ電源電流Ｉｄｄが単調に増加する
領域（つまり同一の上位ビットに関して行われる下位ビ
ットの比較時）において、アナログ電源電流が変化しう
る値を３１で除しても得られる。この“３１”という値
は、実施の形態５と同様に基本領域でアナログ電源電圧
Ｖｉｎが変化しうる値を電圧ＶLSB で除したものに対応
することになる。つまり増分Ｉｂは、実施の形態５の場
合と同様に、基本領域でアナログ電源電流Ｉｄｄが変化
し得る値（Ｉｅｙ−Ｉｓｙ）をアナログ電源電圧Ｖｉｎ
が変化しうる値で除して電圧ＶLSB を乗じた値であると
いえる。
【０１５７】実施の形態２，４と同様に、アナログ電源
電流ＩｄｄはＡ／Ｄコンバータサブセル４４，４５のコ
ンパレータアレイ２５，４６に供給する電流を加算した
値になり、下位（fine）ビット比較時と同期して電流を
測定する必要はない。
電流ＩｄｄはＡ／Ｄコンバータサブセル４４，４５のコ
ンパレータアレイ２５，４６に供給する電流を加算した
値になり、下位（fine）ビット比較時と同期して電流を
測定する必要はない。
【０１５８】以上の方法によって、インタリーブされた
スキームで動作するＡ／Ｄコンバータに対しても実施の
形態５と同様の効果を得ることができる。
スキームで動作するＡ／Ｄコンバータに対しても実施の
形態５と同様の効果を得ることができる。
【０１５９】実施の形態７．フラッシュ型の 10-bit Ａ
／Ｄコンバータセルに対しても、実施の形態５と同様に
してスタティックリニアリティテストを実施することが
できる。
／Ｄコンバータセルに対しても、実施の形態５と同様に
してスタティックリニアリティテストを実施することが
できる。
【０１６０】図３５はフラッシュ型の 10-bit Ａ／Ｄコ
ンバータセル１０５の構成を示すブロック図である。Ａ
／Ｄコンバータセル１０５は図２０においてＡ／Ｄコン
バータセル１０３と置換されて用いられ得る。
ンバータセル１０５の構成を示すブロック図である。Ａ
／Ｄコンバータセル１０５は図２０においてＡ／Ｄコン
バータセル１０３と置換されて用いられ得る。
【０１６１】Ａ／Ｄコンバータセル１０５はＡ／Ｄコン
バータセル１０３と比較して、大まかにいって第１のス
イッチマトリックス２４が省略され、コンパレータアレ
イ２５がコンパレータアレイ６２に置換された構成を有
している。
バータセル１０３と比較して、大まかにいって第１のス
イッチマトリックス２４が省略され、コンパレータアレ
イ２５がコンパレータアレイ６２に置換された構成を有
している。
【０１６２】ラダー抵抗２３は、電位ＶＲＴ，ＶＲＢ間
の電圧差を分圧して１０２３個の基準電圧を出力する。
コンパレータアレイ６２はコンパレータｆｃｍｐｇ（ｇ
＝１〜１０２３）を備え、それぞれ基準電圧の一つをア
ナログ入力電圧Ｖｉｎと比較した１０２３個の結果をＡ
ＤＣのロジック回路２６へ与える。
の電圧差を分圧して１０２３個の基準電圧を出力する。
コンパレータアレイ６２はコンパレータｆｃｍｐｇ（ｇ
＝１〜１０２３）を備え、それぞれ基準電圧の一つをア
ナログ入力電圧Ｖｉｎと比較した１０２３個の結果をＡ
ＤＣのロジック回路２６へ与える。
【０１６３】ＡＤＣのロジック回路２６はこれらの結果
を出力コードＢ１〜Ｂ１０及びオーバフローＯＦＷとし
て、それぞれロジック回路１１及びオーバフロー端子５
７に与える。
を出力コードＢ１〜Ｂ１０及びオーバフローＯＦＷとし
て、それぞれロジック回路１１及びオーバフロー端子５
７に与える。
【０１６４】Ａ／Ｄコンバータセル１０５のスタティッ
クリニアリティテストも、図３２に示されたフローチャ
ートに基づいて実行することができる。図３６はステッ
プＳＰ２８における処理を説明するためのグラフであ
り、２つの実線のうち、太い方はステップＳＰ２１で得
られた実測線を、細い方はステップＳＰ２７で得られた
理想線を、それぞれ示している。
クリニアリティテストも、図３２に示されたフローチャ
ートに基づいて実行することができる。図３６はステッ
プＳＰ２８における処理を説明するためのグラフであ
り、２つの実線のうち、太い方はステップＳＰ２１で得
られた実測線を、細い方はステップＳＰ２７で得られた
理想線を、それぞれ示している。
【０１６５】但し実施の形態５とは異なり、実施の形態
７における理想電流ＩＤ２の増分Ｉｂは電流Ｉｅｙ，Ｉ
ｓｙ間を均等に１０２３分割して求められる。Ａ／Ｄコ
ンバータセル１０５はフラッシュ型なので、アナログ電
源電流Ｉｄｄは単調増加し、出力コードＢ１〜Ｂ１０の
採り得る数よりも１だけ少ない１０２３（＝２10−１）
が除数（「法」）として採用される。
７における理想電流ＩＤ２の増分Ｉｂは電流Ｉｅｙ，Ｉ
ｓｙ間を均等に１０２３分割して求められる。Ａ／Ｄコ
ンバータセル１０５はフラッシュ型なので、アナログ電
源電流Ｉｄｄは単調増加し、出力コードＢ１〜Ｂ１０の
採り得る数よりも１だけ少ない１０２３（＝２10−１）
が除数（「法」）として採用される。
【０１６６】実施の形態７においては基本領域が電圧Ｖ
ｓ〜Ｖｅの範囲の全体に及ぶので、この“１０２３”と
いう値は、基本領域においてアナログ電源電圧Ｖｉｎが
変化しうる値を電圧ＶLSB で除したものに対応すること
になる。つまり増分Ｉｂは、実施の形態５，６の場合と
同様に、基本領域において、アナログ電源電流Ｉｄｄが
変化し得る値（Ｉｅｙ−Ｉｓｙ）をアナログ電源電圧Ｖ
ｉｎが変化しうる値で除して電圧ＶLSB を乗じた値であ
るといえる。
ｓ〜Ｖｅの範囲の全体に及ぶので、この“１０２３”と
いう値は、基本領域においてアナログ電源電圧Ｖｉｎが
変化しうる値を電圧ＶLSB で除したものに対応すること
になる。つまり増分Ｉｂは、実施の形態５，６の場合と
同様に、基本領域において、アナログ電源電流Ｉｄｄが
変化し得る値（Ｉｅｙ−Ｉｓｙ）をアナログ電源電圧Ｖ
ｉｎが変化しうる値で除して電圧ＶLSB を乗じた値であ
るといえる。
【０１６７】以上の方法によって、フラッシュ型のＡ／
Ｄコンバータに対しても実施の形態５と同様の効果を得
ることができる。
Ｄコンバータに対しても実施の形態５と同様の効果を得
ることができる。
【０１６８】
【発明の効果】この発明のうち請求項１にかかるＡ／Ｄ
コンバータのテスト方法によれば、Ａ／Ｄコンバータが
正常であれば、同一の上位ビットに対応しつつアナログ
信号が増大する場合には、アナログ入力を下位基準電圧
と比較する際にコンパレータに流れる電流の値は増大
し、アナログ信号が増大してアナログ信号に対応する上
位ビットが変化する際には前記電流の値は減少、あるい
は停滞する。よって、前記電流の値はアナログ信号の変
化に対してのこぎり波状に変化し、のこぎり波状の変化
の数はコンパレータの数によって決まる。従って、極値
の数を吟味することによって、Ａ／Ｄコンバータの良否
を判定することができ、その際に別途にディジタル出力
を引き出す構成を必要としない。
コンバータのテスト方法によれば、Ａ／Ｄコンバータが
正常であれば、同一の上位ビットに対応しつつアナログ
信号が増大する場合には、アナログ入力を下位基準電圧
と比較する際にコンパレータに流れる電流の値は増大
し、アナログ信号が増大してアナログ信号に対応する上
位ビットが変化する際には前記電流の値は減少、あるい
は停滞する。よって、前記電流の値はアナログ信号の変
化に対してのこぎり波状に変化し、のこぎり波状の変化
の数はコンパレータの数によって決まる。従って、極値
の数を吟味することによって、Ａ／Ｄコンバータの良否
を判定することができ、その際に別途にディジタル出力
を引き出す構成を必要としない。
【０１６９】この発明のうち請求項２にかかるＡ／Ｄコ
ンバータのテスト方法によれば、第１の電流差は、同一
の下位基準電圧群に対して比較されるアナログ入力が変
化した際に、第１のコンパレータアレイに流れる電流が
どの範囲で変化をするかを示す。よって、第１の電流差
の最大値はある上位ビットに関して正常な比較が行われ
た場合の第１の電流差を示すことになる。そして第２の
電流差は、正常な比較が行われた場合に許される電源電
流の変動の範囲を示すこととなる。よって第２の電流差
よりも大きな差が極大値同士において生じた場合には、
比較が正常に行われていないことを示す。極小値同士の
差に関しても同様に判断される。
ンバータのテスト方法によれば、第１の電流差は、同一
の下位基準電圧群に対して比較されるアナログ入力が変
化した際に、第１のコンパレータアレイに流れる電流が
どの範囲で変化をするかを示す。よって、第１の電流差
の最大値はある上位ビットに関して正常な比較が行われ
た場合の第１の電流差を示すことになる。そして第２の
電流差は、正常な比較が行われた場合に許される電源電
流の変動の範囲を示すこととなる。よって第２の電流差
よりも大きな差が極大値同士において生じた場合には、
比較が正常に行われていないことを示す。極小値同士の
差に関しても同様に判断される。
【０１７０】この発明のうち請求項３にかかるＡ／Ｄコ
ンバータのテスト方法によれば、インタリーブされたス
キームで動作するＡ／Ｄコンバータのテストを行うこと
ができる。
ンバータのテスト方法によれば、インタリーブされたス
キームで動作するＡ／Ｄコンバータのテストを行うこと
ができる。
【０１７１】この発明のうち請求項４にかかるＡ／Ｄコ
ンバータのテスト方法によれば、インタリーブされたス
キームで動作するＡ／Ｄコンバータにおいては、第１の
コンパレータアレイにおいて上位ビットに関する比較が
行われている際には第２のコンパレータアレイにおいて
は下位ビットに関する比較が行われている。従って、下
位ビットに関する比較において第２のコンパレータアレ
イにおける全てのコンパレータが“Ｌ”を出力しても、
上位ビットが更新されることによって、第１のコンパレ
ータアレイにおいて“Ｈ”を出力するコンパレータが一
つ増加する。これによって第２の電流差だけ電流波形は
上昇するので、第１及び第２の条件によって上位ビッ
ト、下位ビットに関する比較動作の良否を判断すること
ができる。
ンバータのテスト方法によれば、インタリーブされたス
キームで動作するＡ／Ｄコンバータにおいては、第１の
コンパレータアレイにおいて上位ビットに関する比較が
行われている際には第２のコンパレータアレイにおいて
は下位ビットに関する比較が行われている。従って、下
位ビットに関する比較において第２のコンパレータアレ
イにおける全てのコンパレータが“Ｌ”を出力しても、
上位ビットが更新されることによって、第１のコンパレ
ータアレイにおいて“Ｈ”を出力するコンパレータが一
つ増加する。これによって第２の電流差だけ電流波形は
上昇するので、第１及び第２の条件によって上位ビッ
ト、下位ビットに関する比較動作の良否を判断すること
ができる。
【０１７２】この発明のうち請求項５にかかるＡ／Ｄコ
ンバータのテスト方法によれば、第２の分解能を、ディ
ジタル出力の変化の最小単位の（２W ＋１）倍に設定し
たので、Ａ／Ｄコンバータセルの上位ビットが取り得る
値の全て、及び下位ビットの取り得る値の全てを効率的
にチェックすることができる。よって高速にファンクシ
ョンテストを実行できる。
ンバータのテスト方法によれば、第２の分解能を、ディ
ジタル出力の変化の最小単位の（２W ＋１）倍に設定し
たので、Ａ／Ｄコンバータセルの上位ビットが取り得る
値の全て、及び下位ビットの取り得る値の全てを効率的
にチェックすることができる。よって高速にファンクシ
ョンテストを実行できる。
【０１７３】この発明のうち請求項６にかかるＡ／Ｄコ
ンバータのテスト方法によれば、ディジタル出力の値が
最小値となる点から、ディジタル出力がフルスケールと
なる点までの、線形の理想Ａ／Ｄ変換特性を得ることが
できる。
ンバータのテスト方法によれば、ディジタル出力の値が
最小値となる点から、ディジタル出力がフルスケールと
なる点までの、線形の理想Ａ／Ｄ変換特性を得ることが
できる。
【０１７４】この発明のうち請求項７にかかるＡ／Ｄコ
ンバータのテスト方法によれば、インタリーブされたス
キームで動作するＡ／Ｄコンバータのテストを行うこと
ができる。
ンバータのテスト方法によれば、インタリーブされたス
キームで動作するＡ／Ｄコンバータのテストを行うこと
ができる。
【０１７５】この発明のうち請求項８にかかるＡ／Ｄコ
ンバータのテスト方法によれば、理想電流波形が初期電
圧及び終期電圧から求められるため、ディジタル出力の
ＬＳＢとオーバフローの２つのみをモニタすることによ
って理想電流波形を求めることができる。よって別途に
必要となる構成は僅かで済ませつつ、スタティックリニ
アリティテストを行うことができる。
ンバータのテスト方法によれば、理想電流波形が初期電
圧及び終期電圧から求められるため、ディジタル出力の
ＬＳＢとオーバフローの２つのみをモニタすることによ
って理想電流波形を求めることができる。よって別途に
必要となる構成は僅かで済ませつつ、スタティックリニ
アリティテストを行うことができる。
【０１７６】この発明のうち請求項９にかかるＡ／Ｄコ
ンバータのテスト方法によれば、サブレンジング型のＡ
／Ｄコンバータに対してもスタティックリニアリティの
テストを行うことができる。
ンバータのテスト方法によれば、サブレンジング型のＡ
／Ｄコンバータに対してもスタティックリニアリティの
テストを行うことができる。
【０１７７】この発明のうち請求項１０にかかるＡ／Ｄ
コンバータのテスト方法によれば、インタリーブされた
スキームで動作するＡ／Ｄコンバータに対してもスタテ
ィックリニアリティのテストを行うことができる。
コンバータのテスト方法によれば、インタリーブされた
スキームで動作するＡ／Ｄコンバータに対してもスタテ
ィックリニアリティのテストを行うことができる。
【０１７８】この発明のうち請求項１１にかかるＡ／Ｄ
コンバータのテスト装置によれば、Ａ／Ｄコンバータが
正常な場合には、アナログ入力を下位基準電圧と比較す
る際に電源からコンパレータアレイに流れる電流の値は
アナログ信号の変化に対して規則的に変化する。解析手
段はその規則性があるか否かを検出することにより、Ａ
／Ｄコンバータの良否を判断する。ディジタル出力を分
析する必要がないので、ディジタル出力のビット数に対
応した多数の外部端子を必要とすることなく、電源とコ
ンパレータの間に電流測定器を設けるだけで足りる。
コンバータのテスト装置によれば、Ａ／Ｄコンバータが
正常な場合には、アナログ入力を下位基準電圧と比較す
る際に電源からコンパレータアレイに流れる電流の値は
アナログ信号の変化に対して規則的に変化する。解析手
段はその規則性があるか否かを検出することにより、Ａ
／Ｄコンバータの良否を判断する。ディジタル出力を分
析する必要がないので、ディジタル出力のビット数に対
応した多数の外部端子を必要とすることなく、電源とコ
ンパレータの間に電流測定器を設けるだけで足りる。
【０１７９】この発明のうち請求項１２にかかるＡ／Ｄ
コンバータのテスト装置によれば、Ａ／Ｄコンバータが
正常な場合には、アナログ入力を基準電圧と比較する際
にコンパレータアレイに流れる電源電流の値は、アナロ
グ信号の変化に対して規則的に変化する。解析手段はそ
の規則性があるか否かを理想的な波形と比較することに
より検出する。理想的な波形を求めるために工程（ｄ）
で必要な判定対象は２種であり、ディジタル出力を分析
する必要がない。よって、電源とコンパレータの間に電
流測定器を設け、ディジタル出力のビット数に対応した
数ではなく、２つの外部端子を必要とするのみで足り
る。
コンバータのテスト装置によれば、Ａ／Ｄコンバータが
正常な場合には、アナログ入力を基準電圧と比較する際
にコンパレータアレイに流れる電源電流の値は、アナロ
グ信号の変化に対して規則的に変化する。解析手段はそ
の規則性があるか否かを理想的な波形と比較することに
より検出する。理想的な波形を求めるために工程（ｄ）
で必要な判定対象は２種であり、ディジタル出力を分析
する必要がない。よって、電源とコンパレータの間に電
流測定器を設け、ディジタル出力のビット数に対応した
数ではなく、２つの外部端子を必要とするのみで足り
る。
【図１】 実施の形態１を説明するブロック図である。
【図２】 実施の形態１にかかるＡ／Ｄコンバータセル
１０１の構成を示すブロック図である。
１０１の構成を示すブロック図である。
【図３】 コンパレータＣｍｐｉの構成を例示するブロ
ック図である。
ック図である。
【図４】 差動アンプ３６の構成を示す回路図である。
【図５】 ｎチャネルトランジスタＱ５の特性を示すグ
ラフである。
ラフである。
【図６】 アナログ入力電圧Ｖｉｎの時間変化を示すグ
ラフである。
ラフである。
【図７】 実施の形態１にかかるファンクションテスト
の方法を説明したフローチャートである。
の方法を説明したフローチャートである。
【図８】 正常な場合のアナログ電源電流Ｉｄｄを示す
グラフである。
グラフである。
【図９】 不良となる２種のパターンが存在する電源電
流波形を示すグラフである。
流波形を示すグラフである。
【図１０】 不良となる２種のパターンが存在する電源
電流波形を示すグラフである。
電流波形を示すグラフである。
【図１１】 実施の形態２にかかるＡ／Ｄコンバータセ
ル１０２の構成を示すブロック図である。
ル１０２の構成を示すブロック図である。
【図１２】 正常な場合のアナログ電源電流Ｉｄｄを示
すグラフである。
すグラフである。
【図１３】 アナログ電源電流Ｉｄｄが増加する様子を
示すグラフである。
示すグラフである。
【図１４】 動作異常が存在する場合を示した電源電流
波形を示すグラフである。
波形を示すグラフである。
【図１５】 故障の具体的な箇所を示すブロック図であ
る。
る。
【図１６】 正常な場合のアナログ電源電流Ｉｄｄを示
すグラフである。
すグラフである。
【図１７】 故障箇所NodeＥにおいて開放が生じた場合
のアナログ電源電流を示すグラフである。
のアナログ電源電流を示すグラフである。
【図１８】 故障箇所NodeＦにおいて短絡が生じた場合
のアナログ電源電流を示すグラフである。
のアナログ電源電流を示すグラフである。
【図１９】 故障箇所NodeＧにおいて開放が生じた場合
のアナログ電源電流を示すグラフである。
のアナログ電源電流を示すグラフである。
【図２０】 実施の形態３を説明するブロック図であ
る。
る。
【図２１】 Ａ／Ｄコンバータセル１０３の構成を示す
ブロック図である。
ブロック図である。
【図２２】 実施の形態３にかかるファンクションテス
トの方法を説明したフローチャートである。
トの方法を説明したフローチャートである。
【図２３】 電圧Ｖｓの測定を説明するグラフである。
【図２４】 電圧Ｖｅの測定を説明するグラフである。
【図２５】 電圧Ｖｓｉ，Ｖｅｉの算出を説明するグラ
フである。
フである。
【図２６】 理想電流直線を示すグラフである。
【図２７】 アナログ入力電圧Ｖｉｎと、上位ビット及
び下位ビットとの関係を示す対応図である。
び下位ビットとの関係を示す対応図である。
【図２８】 動作の良否の判断を説明するグラフであ
る。
る。
【図２９】 実施の形態４にかかるＡ／Ｄコンバータセ
ル１０４の構成を示すブロック図である。
ル１０４の構成を示すブロック図である。
【図３０】 理想電流直線を示すグラフである。
【図３１】 動作の良否の判断を説明するグラフであ
る。
る。
【図３２】 実施の形態５にかかるファンクションテス
トの方法を説明したフローチャートである。
トの方法を説明したフローチャートである。
【図３３】 スタティックリニアリティを示すグラフで
ある。
ある。
【図３４】 スタティックリニアリティを示すグラフで
ある。
ある。
【図３５】 実施の形態７にかかるＡ／Ｄコンバータセ
ル１０５の構成を示すブロック図である。
ル１０５の構成を示すブロック図である。
【図３６】 スタティックリニアリティを示すグラフで
ある。
ある。
【図３７】 従来の技術を説明するブロック図である。
【図３８】 従来のファンクションテストを示すフロー
チャートである。
チャートである。
【図３９】 バイナルコードと１０進化コードとの対応
図である。
図である。
【図４０】 正常な場合のアナログ入力電圧Ｖｉｎと１
０進化コードとの関係を示すグラフである。
０進化コードとの関係を示すグラフである。
【図４１】 ミッシングコードが存在する場合のアナロ
グ入力電圧Ｖｉｎと１０進化コードとの関係を示すグラ
フである。
グ入力電圧Ｖｉｎと１０進化コードとの関係を示すグラ
フである。
【図４２】 ミッシングコードが存在する場合のアナロ
グ入力電圧Ｖｉｎと１０進化コードとの関係を示すグラ
フである。
グ入力電圧Ｖｉｎと１０進化コードとの関係を示すグラ
フである。
【図４３】 ミッシングコードが存在する場合のアナロ
グ入力電圧Ｖｉｎと１０進化コードとの関係を示すグラ
フである。
グ入力電圧Ｖｉｎと１０進化コードとの関係を示すグラ
フである。
Ｃｍｐ１〜３１，Ｓｃｍｐ１〜３１，ｆｃｍｐ１〜１０
２３ コンパレータ、１７ アナログソース源、２０
コンピュータ、２２ 電流測定器、２５，４６，６２
コンパレータアレイ、４４，４５ Ａ／Ｄコンバータサ
ブセル、１０１〜１０５ Ａ／Ｄコンバータセル、Ｉｄ
ｈ１〜３２ 上部の頂点の電流値、Ｉｄｌ１〜３１ 下
部の頂点の電流値、δＩ 電流差、ＶLSB 分解能。
２３ コンパレータ、１７ アナログソース源、２０
コンピュータ、２２ 電流測定器、２５，４６，６２
コンパレータアレイ、４４，４５ Ａ／Ｄコンバータサ
ブセル、１０１〜１０５ Ａ／Ｄコンバータセル、Ｉｄ
ｈ１〜３２ 上部の頂点の電流値、Ｉｄｌ１〜３１ 下
部の頂点の電流値、δＩ 電流差、ＶLSB 分解能。
Claims (12)
- 【請求項１】 複数の上位基準電圧と、複数の下位基準
電圧からなる複数の下位基準電圧群が設定され、 複数のコンパレータを含む第１のコンパレータアレイを
有し、 前記複数の上位基準電圧とアナログ入力との前記複数の
コンパレータにおける比較に基づいて前記ディジタル出
力の上位ビットが決定され、 前記上位ビットに基づいて一つの前記複数の下位基準電
圧群が選択され、前記一の前記複数の下位基準電圧群に
属する前記複数の下位基準電圧と前記アナログ入力との
比較がなされて下位ビットが決定され、 前記アナログ入力をある分解能で前記上位ビット及び前
記下位ビットからなるディジタル出力へとＡ／Ｄ変換を
行う、サブレンジング型Ａ／Ｄコンバータのテスト方法
であって、 （ａ）前記アナログ入力として、前記分解能よりも小さ
な変化量で変化するアナログ信号を与える工程と、 （ｂ）前記アナログ信号と、前記アナログ入力を前記複
数の下位基準電圧と比較する際に少なくとも前記第１の
コンパレータアレイに流れる電流との関係を測定し、電
流波形を求める工程と、 （ｃ）前記電流波形において極値を採る点の個数を求め
る工程と、 （ｄ）前記個数が所定数であるか否かに基づいて前記Ａ
／Ｄコンバータの良否を判断する工程とを備える、Ａ／
Ｄコンバータのテスト方法。 - 【請求項２】（ｅ）前記極値の内、最も小さい前記アナ
ログ信号に対応するものを除く極大値と、前記極大値と
隣接して対をなす極小値とを求める工程と、 （ｆ）前記対毎に前記極大値と前記極小値の差である第
１の電流差を求め、前記対の間で比較して前記第１の電
流差の最大値を求める工程と、 （ｇ）前記第１の電流差の前記最大値を２の前記下位ビ
ット乗よりも１だけ小さい値で除して第２の電流差を求
める工程と、 （ｈ）全ての前記極大値同士の差の絶対値及び全ての極
小値同士の差の絶対値が前記第２の電流差に収まるか否
かに基づいて前記Ａ／Ｄコンバータの良否を判断する工
程とを更に備える、請求項１記載のＡ／Ｄコンバータの
テスト方法。 - 【請求項３】 前記サブレンジング型Ａ／Ｄコンバータ
は、複数のコンパレータを含む第２のコンパレータアレ
イを更に有し、 前記工程（ｂ）では前記アナログ信号と、前記アナログ
入力を前記複数の下位基準電圧と比較する際に前記第１
のコンパレータアレイ及び前記第２のコンパレータアレ
イに流れる電流の和との関係を測定し、前記電流波形を
求める、請求項１記載のＡ／Ｄコンバータのテスト方
法。 - 【請求項４】 （ｅ）前記極値の内、最も小さい前記ア
ナログ信号に対応するものを除く極大値と、前記極大値
と隣接して対をなす極小値とを求める工程と、 （ｆ）前記対毎に前記極大値と前記極小値の差である第
１の電流差を求め、前記対の間で比較して前記第１の電
流差の最大値を求める工程と、 （ｇ）前記第１の電流差の前記最大値を２の前記下位ビ
ット乗よりも１だけ小さい値で除して第２の電流差を求
める工程と、 （ｈ）第１及び第２の条件を満足するか否かに基づいて
前記Ａ／Ｄコンバータの良否を判断する工程とを更に備
え、 前記第１の条件は、隣接する前記極大値の内、前記アナ
ログ信号の大きい方に対応するものから前記アナログ信
号の小さい方に対応するものを引いた値に前記第２の電
流差を加えた値の絶対値が、前記第２の電流差に収まる
ことであり、 前記第２の条件は、隣接する前記極小値の内、前記アナ
ログ信号の大きい方に対応するものから前記アナログ信
号の小さい方に対応するものを引いた値に前記第２の電
流差を加えた値の絶対値が、前記第２の電流差に収まる
ことである、請求項３記載のＡ／Ｄコンバータのテスト
方法。 - 【請求項５】 複数の上位基準電圧と、複数の下位基準
電圧からなる複数の下位基準電圧群が設定され、 複数のコンパレータを含む第１のコンパレータアレイを
有し、 前記複数の上位基準電圧とアナログ入力との前記複数の
コンパレータにおける比較に基づいてＷビット（Ｗは自
然数）からなる上位ビットが決定され、 前記上位ビットに基づいて一つの前記複数の下位基準電
圧群が選択され、前記一の前記複数の下位基準電圧群に
属する前記複数の下位基準電圧と前記アナログ入力との
比較がなされてＷビットからなる下位ビットが決定さ
れ、 前記アナログ入力を前記上位ビット及び前記下位ビット
からなる２Ｗビットのディジタル出力へとＡ／Ｄ変換を
行う、サブレンジング型Ａ／Ｄコンバータのテスト方法
であって、 （ａ）前記Ａ／Ｄコンバータが、量子化誤差を含まない
と仮定した場合に得られる線形の理想Ａ／Ｄ変換特性
と、前記ディジタル出力の変化の最小単位に対応する前
記アナログ入力の電圧である第１の分解能とを求める工
程と、 （ｂ）前記理想Ａ／Ｄ変換特性を規定する前記アナログ
入力の電圧の、最小値に対応する第１の初期電圧と、最
大値に対応する第１の終期電圧との間を、前記第１の分
解能の（２W ＋１）倍である第２の分解能ごとに区分
し、前記第１の初期電圧と、前記第１の終期電圧とを含
む２W 個のアナログ信号を前記アナログ入力として与え
る工程と、 （ｃ）前記アナログ入力と、前記アナログ入力を前記複
数の下位基準電圧と比較する際に少なくとも前記第１の
コンパレータアレイに流れる２W 個の電源電流を測定す
る工程と、 （ｄ）前記第１の初期電圧及びこれに対応する前記電源
電流と、前記第１の終期電圧及びこれに対応する前記電
源電流とから前記理想Ａ／Ｄ変換特性に対応した電流波
形を求め、前記電源電流の全てが前記電流波形に対して
所定の範囲内に収まっているか否かに基づいて前記Ａ／
Ｄコンバータの良否を判断する工程とを備える、Ａ／Ｄ
コンバータのテスト方法。 - 【請求項６】 前記工程（ａ）は （ａ−１）前記ディジタル出力の値が最小値となるかそ
れよりも１単位だけ大きな値となるかの境界に対応する
前記アナログ入力の値である第２の初期電圧を求める工
程と、 （ａ−２）前記ディジタル出力がフルスケールとなるか
オーバフローとなるかの境界に対応する前記アナログ入
力の値である第２の終期電圧を求める工程と、 （ａ−３）前記第２の終期電圧から前記第２の初期電圧
を引いた値を、（２2W−１）で除して前記第１の分解能
を求める工程と、 （ａ−４）前記第２の初期電圧から前記第１の分解能を
引いて前記第１の初期電圧を求め、前記第２の終期電圧
から前記第１の分解能を引いて前記第１の終期電圧を求
める工程とを有する、請求項５記載のＡ／Ｄコンバータ
のテスト方法。 - 【請求項７】 前記サブレンジング型Ａ／Ｄコンバータ
は、複数のコンパレータを含む第２のコンパレータアレ
イを更に有し、 前記工程（ｃ）では前記アナログ入力と、前記アナログ
入力を前記複数の下位基準電圧と比較する際に前記第１
のコンパレータアレイ及び前記第２のコンパレータアレ
イに流れる電流の和との関係を測定し、前記電源電流を
求める、請求項６記載のＡ／Ｄコンバータのテスト方
法。 - 【請求項８】 複数の基準電圧とアナログ入力とを比較
する複数のコンパレータを含み、前記複数のコンパレー
タにおける比較に基づいて２Ｗビット（Ｗは自然数）か
らなるディジタル出力を出力するコンパレータアレイを
備え、前記アナログ入力を前記ディジタル出力へとＡ／
Ｄ変換を行う、Ａ／Ｄコンバータのテスト方法であっ
て、 （ａ）前記アナログ入力と、前記アナログ入力を前記基
準電圧と比較する際に前記コンパレータアレイに実際に
流れる電源電流との関係を測定し、実測電流波形を求め
る工程と、 （ｂ）前記ディジタル出力の値が最小値となるかそれよ
りも１単位だけ大きな値となるかの境界に対応する前記
アナログ入力の値である初期電圧を求める工程と、 （ｃ）前記ディジタル出力がフルスケールとなるかオー
バフローとなるかの境界に対応する前記アナログ入力の
値である終期電圧を求める工程と、 （ｄ）前記終期電圧から前記初期電圧を引いた値を、
（２2W−１）で除して分解能を求める工程と、 （ｅ）前記初期電圧から前記終期電圧の範囲内であっ
て、前記アナログ入力の値が増加するに伴って前記電源
電流が単調に増加する基本領域において、前記Ａ／Ｄコ
ンバータが理想的に前記Ａ／Ｄ変換を行う場合に、前記
電源電流が変化し得る値を前記アナログ入力の値が変化
し得る値で除し、これに前記分解能を乗じた値を電流増
分として求める工程と、 （ｆ）前記基本領域において、前記Ａ／Ｄコンバータが
理想的に前記Ａ／Ｄ変換を行う場合に、前記アナログ入
力の値が前記分解能だけ増加する度に前記増分ずつ増加
する前記電源電流を示す理想電流波形を求める工程と、 （ｇ）前記実測電流波形と前記理想電流波形とを比較し
て、両者間の差異が所定の範囲内に収まっているか否か
に基づいて前記Ａ／Ｄコンバータの良否を判断する工程
とを備える、Ａ／Ｄコンバータのテスト方法。 - 【請求項９】 前記複数の基準電圧は、複数の上位基準
電圧と、複数の下位基準電圧からなる複数の下位基準電
圧群を有し、 前記複数の上位基準電圧と前記アナログ入力との前記複
数のコンパレータにおける比較に基づいてＷビットから
なる上位ビットが決定され、 前記上位ビットに基づいて一つの前記複数の下位基準電
圧群が選択され、前記一の前記複数の下位基準電圧群に
属する前記複数の下位基準電圧と前記アナログ入力との
比較がなされてＷビットからなる下位ビットが決定さ
れ、 前記Ａ／Ｄコンバータは、前記アナログ入力を前記上位
ビット及び前記下位ビットからなる２Ｗビットのディジ
タル出力へとＡ／Ｄ変換を行う、サブレンジング型Ａ／
Ｄコンバータであって、 前記電源電流は、前記アナログ入力と、前記アナログ入
力を前記複数の下位基準電圧とを比較する際に前記コン
パレータアレイに流れる電流である、請求項８記載のＡ
／Ｄコンバータのテスト方法。 - 【請求項１０】 前記サブレンジング型Ａ／Ｄコンバー
タは、複数のコンパレータを含む第２のコンパレータア
レイを更に有し、 前記電源電流は、前記アナログ入力と、前記アナログ入
力を前記複数の下位基準電圧と比較する際に前記コンパ
レータアレイ及び前記第２のコンパレータアレイに流れ
る電流の和である、請求項９記載のＡ／Ｄコンバータの
テスト方法。 - 【請求項１１】 （ａ）アナログ入力を複数の上位基準
電圧と比較し、更に複数の下位基準電圧と比較する複数
のコンパレータからなるコンパレータアレイを有し、前
記アナログ入力をある分解能でディジタル出力へとＡ／
Ｄ変換するサブレンジング型Ａ／Ｄコンバータと、 （ｂ）前記分解能よりも小さな変化量ずつステップ状に
変化するアナログ信号を前記アナログ入力として与える
アナログ信号源と、 （ｃ）前記コンパレータアレイに電圧を供給する電源
と、 （ｄ）前記アナログ入力を前記複数の下位基準電圧と比
較する際に、前記電源から流れる電流を測定する電流測
定器と、 （ｅ）前記アナログ信号と前記電流との関係を解析する
解析手段とを備えるＡ／Ｄコンバータのテスト装置。 - 【請求項１２】 （ａ）アナログ入力を複数の基準電圧
と比較する複数のコンパレータからなるコンパレータア
レイを有し、前記アナログ入力をディジタル出力へとＡ
／Ｄ変換するＡ／Ｄコンバータと、 （ｂ）前記コンパレータアレイに電圧を供給する電源
と、 （ｃ）前記アナログ入力を前記下位基準電圧と比較する
際に、前記電源から流れる電源電流を測定する電流測定
器と、 （ｄ）前記Ａ／Ｄコンバータがオーバフローとなってい
るか否かと、前記ディジタル出力が最小値となっている
か否かを検出する検出手段と、 （ｅ）前記工程（ｄ）の結果に基づいて前記電源電流の
理想的な波形を求め、これと前記電源電流との関係を解
析する解析手段とを備えるＡ／Ｄコンバータのテスト装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10146196A JP3597303B2 (ja) | 1996-04-23 | 1996-04-23 | Ａ／ｄコンバータのテスト方法及びテスト装置 |
| US08/734,386 US5870042A (en) | 1996-04-23 | 1996-10-17 | Method of and apparatus for testing A-D converter with a source current measurement and reduced external test terminals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10146196A JP3597303B2 (ja) | 1996-04-23 | 1996-04-23 | Ａ／ｄコンバータのテスト方法及びテスト装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09289449A true JPH09289449A (ja) | 1997-11-04 |
| JP3597303B2 JP3597303B2 (ja) | 2004-12-08 |
Family
ID=14301353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10146196A Expired - Fee Related JP3597303B2 (ja) | 1996-04-23 | 1996-04-23 | Ａ／ｄコンバータのテスト方法及びテスト装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5870042A (ja) |
| JP (1) | JP3597303B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000033465A1 (de) * | 1998-12-03 | 2000-06-08 | Continental Teves Ag & Co. Ohg | Schaltungsanordnung zum testen eines a/d-wandlers für sicherheitskritische anwendungen |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6028545A (en) * | 1997-12-23 | 2000-02-22 | Industrial Technology Research Institute | Muti-bit successive-approximation analog-to-digital converter with improved conversion speed |
| FR2784193B1 (fr) * | 1998-10-05 | 2001-01-05 | Texas Instruments France | Mecanisme integre permettant une detection de defaillances par test automatique en temps reel pour un convertisseur analogique/numerique |
| US6549150B1 (en) * | 2001-09-17 | 2003-04-15 | International Business Machines Corporation | Integrated test structure and method for verification of microelectronic devices |
| DE10335164B4 (de) * | 2003-07-30 | 2007-03-22 | Infineon Technologies Ag | Vorrichtung und Verfahren zum parallelen Testen von mehreren integrierten Schaltkreisen |
| US7299380B2 (en) | 2004-01-27 | 2007-11-20 | Hewlett-Packard Development Company, L.P. | Testing a receiver connected to a reference voltage signal |
| DE102005015390B4 (de) * | 2005-04-04 | 2009-05-28 | Infineon Technologies Ag | Quantisierer in einem Multilevel-Sigma-Delta-Analog-Digital-Umsetzer |
| US7560986B2 (en) * | 2006-08-25 | 2009-07-14 | Broadcom Corporation | Variable gain amplifier and method for achieving variable gain amplification with high bandwidth and linearity |
| US20080069198A1 (en) * | 2006-08-25 | 2008-03-20 | Broadcom Corporation | Sequence decision feedback equalizer |
| US7525470B2 (en) * | 2006-08-25 | 2009-04-28 | Broadcom Corporation | Phase control for interleaved analog-to-digital conversion for electronic dispersion compensation |
| US7961781B2 (en) | 2006-08-25 | 2011-06-14 | Broadcom Corporation | Electronic dispersion compensation utilizing interleaved architecture and channel identification for assisting timing recovery |
| US7525462B2 (en) * | 2006-08-25 | 2009-04-28 | Broadcom Corporation | Gain control for interleaved analog-to-digital conversion for electronic dispersion compensation |
| US20080049825A1 (en) * | 2006-08-25 | 2008-02-28 | Broadcom Corporation | Equalizer with reorder |
| US7830987B2 (en) * | 2006-08-25 | 2010-11-09 | Broadcom Corporation | Electronic dispersion compensation utilizing interleaved architecture and channel identification for assisting timing recovery |
| US8300685B2 (en) | 2006-08-25 | 2012-10-30 | Broadcom Corporation | Non-linear decision feedback equalizer |
| US7990162B2 (en) | 2007-08-14 | 2011-08-02 | Fluke Corporation | Systems and methods for an open circuit current limiter |
| KR101831696B1 (ko) * | 2011-12-06 | 2018-02-23 | 삼성전자주식회사 | 디지털-아날로그 변환 장치 및 동작 방법 |
| US9240798B2 (en) * | 2014-02-28 | 2016-01-19 | Texas Instruments Incorporated | On-chip analog-to-digital converter (ADC) linearity text for embedded devices |
| JP6772993B2 (ja) * | 2017-09-20 | 2020-10-21 | 株式会社デンソー | アナログ−デジタル変換装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4894656A (en) * | 1988-11-25 | 1990-01-16 | General Electric Company | Self-calibrating pipelined subranging analog-to-digital converter |
| JP3107231B2 (ja) * | 1991-02-22 | 2000-11-06 | ソニー株式会社 | アナログデイジタル変換回路 |
| US5070332A (en) * | 1991-03-18 | 1991-12-03 | Burr-Brown Corporation | Two-step subranging analog to digital converter |
| US5581255A (en) * | 1995-07-03 | 1996-12-03 | Industrial Technology Research Institute | Embedded subranging analog to digital converter |
-
1996
- 1996-04-23 JP JP10146196A patent/JP3597303B2/ja not_active Expired - Fee Related
- 1996-10-17 US US08/734,386 patent/US5870042A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000033465A1 (de) * | 1998-12-03 | 2000-06-08 | Continental Teves Ag & Co. Ohg | Schaltungsanordnung zum testen eines a/d-wandlers für sicherheitskritische anwendungen |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3597303B2 (ja) | 2004-12-08 |
| US5870042A (en) | 1999-02-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3597303B2 (ja) | Ａ／ｄコンバータのテスト方法及びテスト装置 | |
| US8477052B2 (en) | Method and apparatus for self-test of successive approximation register (SAR) A/D converter | |
| US8416107B1 (en) | Charge compensation calibration for high resolution data converter | |
| US7880650B2 (en) | Method and apparatus for testing data converter | |
| CN100499376C (zh) | 可于两相异模式下操作的模拟至数字转换器 | |
| US6288664B1 (en) | Autoranging analog to digital conversion circuitry | |
| US7876254B2 (en) | Data conversion circuitry having successive approximation circuitry and method therefor | |
| US6720903B2 (en) | Method of operating SAR-type ADC and an ADC using the method | |
| US7868796B2 (en) | Self-calibrating data conversion circuitry and method therefor | |
| US7733258B2 (en) | Data conversion circuitry for converting analog signals to digital signals and vice-versa and method therefor | |
| US6707404B1 (en) | Integral nonlinearity error correction circuitry and method for DAC | |
| US9276598B1 (en) | Trim-matched segmented digital-to-analog converter apparatus, systems and methods | |
| US7868795B2 (en) | Data conversion circuitry with an extra successive approximation step and method therefor | |
| US7659845B2 (en) | Analog-to-digital converter with capacitor array | |
| US9300312B2 (en) | Analog-digital converter | |
| US9124288B2 (en) | Semiconductor device | |
| US7541953B2 (en) | Self-calibrating current source arrays | |
| US8350739B2 (en) | Reference current compensation circuit for D/A converter | |
| KR0181997B1 (ko) | 에이디변환기 및 에이디변환기의 테스트방법 | |
| US20080278346A1 (en) | Single-Pin Multi-Bit Digital Circuit Configuration | |
| US20240178851A1 (en) | Internally calibrated analog-to-digital converter | |
| JPH02113727A (ja) | 並列型ａ／ｄ変換器 | |
| CN116800272A (zh) | 一种高速分段式数模转换电路、电子电路、电子设备 | |
| US20030222806A1 (en) | AD converter circuit and AD conversion method | |
| JP2003309468A (ja) | アナログ／デジタル変換装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040604 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040615 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040809 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040907 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040908 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080917 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080917 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090917 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |