JPH09289439A - Phase adjusting circuit - Google Patents
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- JPH09289439A JPH09289439A JP8100346A JP10034696A JPH09289439A JP H09289439 A JPH09289439 A JP H09289439A JP 8100346 A JP8100346 A JP 8100346A JP 10034696 A JP10034696 A JP 10034696A JP H09289439 A JPH09289439 A JP H09289439A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はパルス電圧信号を所
定時間遅らせるためのパルス電圧遅延回路又は位相調整
回路に関し、より詳細には外部からの命令信号によって
遅延時間を可変制御することができる位相調整回路に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a pulse voltage delay circuit or a phase adjustment circuit for delaying a pulse voltage signal by a predetermined time, and more specifically, a phase adjustment capable of variably controlling the delay time by an external command signal. Regarding the circuit.
【０００２】[0002]
【従来の技術】図３及び図４を参照して従来の位相調整
回路の例を説明する。これはビデオカメラの同期信号発
生回路に使用される従来の位相調整回路であり、図３は
その回路図、図４はその回路の各部の波形を示すタイム
チャートである。2. Description of the Related Art An example of a conventional phase adjusting circuit will be described with reference to FIGS. This is a conventional phase adjusting circuit used in a synchronizing signal generating circuit of a video camera, FIG. 3 is a circuit diagram thereof, and FIG. 4 is a time chart showing waveforms of respective parts of the circuit.
【０００３】入力端子１００より図４Ａに示す如き振幅
が＋５Ｖのパルス電圧信号Ｖ100 が入力され、インバー
タ又は反転回路１０１によって図４Ｂに示すように反転
される。インバータ１０１の出力信号Ｖ101 は不完全積
分回路１０２、１０３、１０４、１０５に入力される。
この不完全積分回路は２つの可変抵抗器１０２、１０３
とダイオード１０４とコンデンサ１０５とを含む。A pulse voltage signal V 100 having an amplitude of +5 V as shown in FIG. 4A is inputted from an input terminal 100 and inverted by an inverter or inverting circuit 101 as shown in FIG. 4B. The output signal V 101 of the inverter 101 is input to the incomplete integration circuits 102, 103, 104 and 105.
This incomplete integration circuit includes two variable resistors 102 and 103.
And a diode 104 and a capacitor 105.
【０００４】図４Ｃは不完全積分回路の出力電圧Ｖ105
の波形を示す。不完全積分回路によって入力パルス電圧
は遅延される。入力電圧信号Ｖ101 の立ち上がりにて不
完全積分回路の出力電圧Ｖ105 は徐々に増加し、入力電
圧信号Ｖ101 の立ち下がりにて出力電圧Ｖ105 は徐々に
減少する。不完全積分回路の出力電圧、即ち、インバー
タ１０６の入力電圧Ｖ105 がインバータ１０６のしきい
値電圧＋２．５Ｖに達すると、インバータ１０６の出力
電圧Ｖ110 は反転する。FIG. 4C shows the output voltage V 105 of the incomplete integration circuit.
3 shows the waveforms of FIG. The input pulse voltage is delayed by the incomplete integration circuit. Incomplete integration circuit output voltage V 105 at the rising of the input voltage signal V 101 is gradually increased, the output voltage V 105 at the fall of the input voltage signal V 101 gradually decreases. When the output voltage of the incomplete integration circuit, that is, the input voltage V 105 of the inverter 106 reaches the threshold voltage + 2.5V of the inverter 106, the output voltage V 110 of the inverter 106 is inverted.
【０００５】図４Ｄはインバータ１０６の出力電圧Ｖ
110 の波形である。こうして不完全積分回路によって遅
延されたパルス電圧Ｖ105 はインバータ１０６によって
反転され波形整形されて出力端子１１０より出力され
る。FIG. 4D shows the output voltage V of the inverter 106.
There are 110 waveforms. In this way, the pulse voltage V 105 delayed by the incomplete integration circuit is inverted by the inverter 106, waveform-shaped, and output from the output terminal 110.
【０００６】入力パルス電圧信号Ｖ100 の立ち下がりエ
ッジの時点をｔ1 、出力パルス電圧信号Ｖ110 の立ち下
がりエッジの時点をｔ1 ’とすると、遅延時間はＴ1 ＝
ｔ1’−ｔ1 である。入力パルス電圧信号Ｖ100 の立ち
上がりエッジの時点をｔ2 、出力パルス電圧信号Ｖ110
の立ち上がりエッジの時点をｔ2 ’とすると、遅延時間
はＴ2 ＝ｔ2 ’−ｔ2 である。これらの遅延時間Ｔ1 、
Ｔ2 （秒）は２つの抵抗器１０２、１０３の抵抗値Ｒ
102 、Ｒ103 とコンデンサ１０５の容量Ｃ105 によって
決まり、次のように表される。When the falling edge of the input pulse voltage signal V 100 is t 1 and the falling edge of the output pulse voltage signal V 110 is t 1 ', the delay time is T 1 =
t 1 '-t 1 . The time point of the rising edge of the input pulse voltage signal V 100 is t 2 , and the output pulse voltage signal V 110 is
'When the delay time is T 2 = t 2' of the time of the rising edge t 2 is a -t 2. These delay times T 1 ,
T 2 (seconds) is the resistance value R of the two resistors 102 and 103
102 , R 103 and the capacitance C 105 of the capacitor 105, which is expressed as follows.
【０００７】[0007]
【数１】Ｔ1 ＝Ｒ102 ×Ｃ105 Ｔ2 ＝Ｒ103 ×Ｃ105 ## EQU1 ## T 1 = R 102 × C 105 T 2 = R 103 × C 105
【０００８】ここにＲ102 、Ｒ103 はそれぞれ可変抵抗
器１０２、１０３の抵抗値（Ω）、Ｃ105 はコンデンサ
１０５の容量（Ｆ）である。Here, R 102 and R 103 are resistance values (Ω) of the variable resistors 102 and 103 , respectively, and C 105 is a capacitance (F) of the capacitor 105.
【０００９】本例の位相調整回路は、可変抵抗器１０
２、１０３の抵抗値Ｒ102 、Ｒ103 を変化させることに
よって、遅延時間Ｔ1 、Ｔ2 を変化させ、パルス電圧の
位相調整がなされるように構成されている。The phase adjustment circuit of this example is composed of a variable resistor 10
By changing the resistance values R 102 and R 103 of 2 and 103 , the delay times T 1 and T 2 are changed and the phase of the pulse voltage is adjusted.
【００１０】[0010]
【発明が解決しようとする課題】従来のパルス電圧遅延
回路又は位相調整回路では、可変抵抗器の抵抗値を変化
させることによって遅延時間を自由に変化させることが
できるように構成されており、回路構成が簡単である利
点を有する。In the conventional pulse voltage delay circuit or phase adjusting circuit, the delay time can be freely changed by changing the resistance value of the variable resistor. It has the advantage of being simple in construction.
【００１１】しかしながら、この遅延回路はマイクロコ
ンピンュータに接続しマイクロコンピンュータからの命
令信号によって遅延時間を制御することはできない。However, this delay circuit cannot be connected to a micro computer and the delay time cannot be controlled by a command signal from the micro computer.
【００１２】本発明は斯かる点に鑑み、マイクロコンピ
ンュータからの命令信号によって遅延時間を制御するこ
とができるパルス電圧遅延回路又は位相調整回路を提供
することを目的とする。In view of the above problems, it is an object of the present invention to provide a pulse voltage delay circuit or a phase adjustment circuit capable of controlling a delay time by a command signal from a micro computer.
【００１３】本発明は斯かる点に鑑み、マイクロコンピ
ンュータからの命令信号によって位相調整することがで
きる位相調整回路を提供することを目的とする。The present invention has been made in view of the above problems, and an object of the present invention is to provide a phase adjustment circuit capable of adjusting the phase by a command signal from a micro-computer.
【００１４】[0014]
【課題を解決するための手段】本発明によると、第１、
第２、第３及び第４のトランジスタと上記第１及び第３
のトランジスタのコレクタを接続する第１の接続点と上
記第２及び第４のトランジスタのコレクタを接続する第
２の接続点の間に接続されたコンデンサと該コンデンサ
に印加されている電圧が所定の値になると出力を反転さ
せるインバータとを含み、入力パルス電圧信号の立ち下
がりエッジ及び立ち上がりエッジを遅延させて上記イン
バータより出力パルス電圧信号を出力する位相調整回路
において、上記第２及び第４のトランジスタのベース電
位ＶB32 、ＶB34 は、それぞれ上記第１及び第３のトラ
ンジスタのベース電位ＶB31 、ＶB33 と異なる値となる
ように、上記第２及び第４のトランジスタのベースに
は、入力パルス電圧信号を所定の電圧差だけ直流変位さ
せた互いに異なるパルス電圧信号が印加され、上記入力
パルス電圧信号の立ち下がりエッジでは、上記第４のト
ランジスタはオンからオフになり上記第２のトランジス
タはオフからオンになり上記インバータの出力信号が反
転するまで上記コンデンサに加わる電圧が増加し、上記
入力パルス電圧信号の立ち上がりエッジでは、上記第２
のトランジスタはオンからオフになり上記第４のトラン
ジスタはオフからオンになり上記インバータの出力信号
が反転するまで上記コンデンサに加わる電圧が減少し、
上記第１及び第３のトランジスタのベース電位ＶB31 、
ＶB33 は第１及び第２の制御用直流電圧Ｖ1 、Ｖ2 によ
ってそれぞれ調整され、それによって上記コンデンサに
印加されている電圧の変化率が調整され、上記インバー
タの反転時間が調整され、上記入力パルス電圧信号の立
ち下がりエッジ及び立ち上がりエッジが所望の遅延時間
だけ遅延するように構成されている。According to the present invention, the first,
The second, third and fourth transistors and the first and third
A capacitor connected between a first connection point connecting the collectors of the transistors and a second connection point connecting the collectors of the second and fourth transistors, and a voltage applied to the capacitor is predetermined. A phase inversion circuit that outputs an output pulse voltage signal from the inverter by delaying the falling edge and the rising edge of the input pulse voltage signal when the output pulse voltage signal is inverted. So that the base potentials V B32 and V B34 thereof are different from the base potentials V B31 and V B33 of the first and third transistors, respectively, to the bases of the second and fourth transistors. When different pulse voltage signals, which are obtained by displacing the voltage signals by a predetermined voltage difference, are applied, At the leading edge, the fourth transistor is turned from on to off, the second transistor is turned from on to on, the voltage applied to the capacitor increases until the output signal of the inverter is inverted, and the input pulse voltage signal At the rising edge, the second
The transistor from ON to OFF, the fourth transistor from OFF to ON, and the voltage applied to the capacitor decreases until the output signal of the inverter is inverted,
The base potential V B31 of the first and third transistors,
V B33 is adjusted by the first and second control DC voltages V 1 and V 2 , respectively, whereby the rate of change of the voltage applied to the capacitor is adjusted, the inversion time of the inverter is adjusted, and The falling edge and the rising edge of the input pulse voltage signal are configured to be delayed by a desired delay time.
【００１５】[0015]
【発明の実施の形態】図１及び図２を参照して本発明に
よるパルス電圧遅延回路又は位相調整回路の例を説明す
る。図１に示すように本例の回路は、入力端子１０から
パルス電圧信号Ｖ10を入力すると所定の時間遅延された
パルス電圧信号Ｖ11が出力端子１１より出力される。遅
延時間の制御は端子１３、１４に印加する制御用直流電
圧信号Ｖ1 、Ｖ2 によってなされる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An example of a pulse voltage delay circuit or a phase adjusting circuit according to the present invention will be described with reference to FIGS. As shown in FIG. 1, in the circuit of this example, when the pulse voltage signal V 10 is input from the input terminal 10, the pulse voltage signal V 11 delayed by a predetermined time is output from the output terminal 11. The delay time is controlled by the control DC voltage signals V 1 and V 2 applied to the terminals 13 and 14.
【００１６】本例の回路はダイオード２１と１つのイン
バータ２７と２対のトランジスタ３１、３２、３３、３
４とコンデンサ４１とを含む。第１及び第３のトランジ
スタ３１、３３のベースにそれぞれ制御用直流電圧
Ｖ1 、Ｖ2 が印加されている。第２及び第４のトランジ
スタ３２、３４のベースは入力端子１０からパルス電圧
信号Ｖ10が印加される。第１及び第３のトランジスタ３
１、３３のコレクタの接続点３５と第２及び第４のトラ
ンジスタ３２、３４のコレクタの接続点３６の間にコン
デンサ４１が設けられている。The circuit of this example includes a diode 21, a single inverter 27, and two pairs of transistors 31, 32, 33, and 3.
4 and a capacitor 41. Control DC voltages V 1 and V 2 are applied to the bases of the first and third transistors 31 and 33, respectively. The pulse voltage signal V 10 is applied from the input terminal 10 to the bases of the second and fourth transistors 32 and 34. First and third transistor 3
A capacitor 41 is provided between the connection point 35 of the collectors of 1 and 33 and the connection point 36 of the collectors of the second and fourth transistors 32 and 34.
【００１７】図２を参照して本回路の動作を説明する。
図２Ａは入力端子１０に供給されるパルス電圧信号
Ｖ10、図２Ｂは第２のトランジスタ３２のベース電圧Ｖ
B32 、図２Ｃは第４のトランジスタ３４のベース電圧Ｖ
B34 、図２Ｄは第２のトランジスタ３２のコレクタ電流
ＩC32 、図２Ｅは第４のトランジスタ３４のコレクタ電
流ＩC34 、図２Ｆはコンデンサ４１の電圧Ｖ41、図２Ｇ
は出力端子１１に出力される出力信号Ｖ11の波形であ
る。The operation of this circuit will be described with reference to FIG.
2A shows a pulse voltage signal V 10 supplied to the input terminal 10, and FIG. 2B shows a base voltage V 2 of the second transistor 32.
B32 , FIG. 2C shows the base voltage V of the fourth transistor 34.
B34 , FIG. 2D is the collector current I C32 of the second transistor 32, FIG. 2E is the collector current I C34 of the fourth transistor 34, FIG. 2F is the voltage V 41 of the capacitor 41 , and FIG. 2G.
Is the waveform of the output signal V 11 output to the output terminal 11.
【００１８】入力端子１０に図２Ａに示す如き時点ｔ1
にて立ち下がり時点ｔ2 にて立ち上がるパルス電圧Ｖ10
を入力する。この例では、パルス電圧Ｖ10の電圧振幅は
＋３Ｖである。At the time t 1 at the input terminal 10 as shown in FIG. 2A.
Pulse voltage V 10 which rises at time t 2
Enter In this example, the voltage amplitude of the pulse voltage V 10 is + 3V.
【００１９】図２Ｂに示すように第２のトランジスタ３
２のベース電圧ＶB32 の波形は、電圧信号Ｖ10をプラス
側に直流シフトした波形である。図２Ｃに示すように第
４のトランジスタ３４のベース電圧ＶB34 の波形は、電
圧信号Ｖ10をマイナス側に直流シフトした波形である。As shown in FIG. 2B, the second transistor 3
The waveform of the base voltage V B32 of 2 is a waveform obtained by direct-current shifting the voltage signal V 10 to the plus side. As shown in FIG. 2C, the waveform of the base voltage V B34 of the fourth transistor 34 is a waveform obtained by direct-current shifting the voltage signal V 10 to the negative side.
【００２０】第２のトランジスタ３２のベースには、抵
抗器５２を介して定電圧＋７Ｖと、抵抗器５３及びコン
デンサ４３を介して電圧信号Ｖ10とが印加される。それ
によって電圧信号Ｖ10はプラス側に直流シフトされ、図
２Ｂに示すように、＋３Ｖと０Ｖはそれぞれ＋４．７Ｖ
と＋３Ｖに変化する。第４のトランジスタ３４のベース
には、抵抗器５５を介して定電圧−５Ｖと、抵抗器５４
及びコンデンサ４４を介して電圧信号Ｖ10が印加され
る。それによって電圧信号Ｖ10はマイナス側に直流シフ
トされ、図２Ｃに示すように＋３Ｖと０Ｖはそれぞれ−
０．７Ｖと−２．９Ｖに変化する。To the base of the second transistor 32, a constant voltage + 7V is applied via the resistor 52, and the voltage signal V 10 is applied via the resistor 53 and the capacitor 43. As a result, the voltage signal V 10 is DC-shifted to the positive side, and + 3V and 0V are + 4.7V, respectively, as shown in FIG. 2B.
And changes to + 3V. At the base of the fourth transistor 34, a constant voltage of −5V and a resistor 54 are connected via a resistor 55.
And the voltage signal V 10 is applied via the capacitor 44. As a result, the voltage signal V 10 is DC-shifted to the negative side, and + 3V and 0V are −, respectively, as shown in FIG. 2C.
It changes to 0.7V and -2.9V.
【００２１】入力端子１０と２つのトランジスタ３２、
３４のベースの間に２つのコンデンサ４３、４４が設け
られているため、図２Ｂ及び図２Ｃに示すように、ベー
ス電圧ＶB32 、ＶB34 の波形はそれぞれ時点ｔ1 、ｔ2
にて急峻に立ち下がり、立ち上がる。２つのコンデンサ
４３、４４を設けないと、破線にて示すように、ベース
電圧ＶB32 、ＶB34 の波形はそれぞれ時点ｔ1 、ｔ2 に
て立ち下がり及び立ち上がりが急峻でなくなる。この破
線の傾斜が十分大きく、時点ｔ1 、ｔ2 にて急峻に立ち
下がり、立ち上がる場合には２つのコンデンサ４３、４
４を使用しなくともよい。Input terminal 10 and two transistors 32,
Since two capacitors 43 and 44 are provided between the bases of 34, the waveforms of the base voltages V B32 and V B34 are respectively times t 1 and t 2 as shown in FIGS. 2B and 2C.
Then, it suddenly falls and rises. If the two capacitors 43 and 44 are not provided, the waveforms of the base voltages V B32 and V B34 do not have steep fall and rise at time points t 1 and t 2 , respectively, as shown by the broken line. If the slope of this broken line is large enough to fall sharply at time points t 1 and t 2 , and rise, the two capacitors 43, 4
It is not necessary to use 4.
【００２２】一方、第１及び第３のトランジスタ３１、
３３のベースには、端子１３、１４を経由して一定の制
御用直流電圧Ｖ1 、Ｖ2 が印加される。但し、第１のト
ランジスタ３１のベース電圧ＶB31 は、第２のトランジ
スタ３２のベース電圧ＶB32の範囲にあるように設定さ
れる。同様に、第３のトランジスタ３３のベース電圧Ｖ
B33 は、第４のトランジスタ３４のベース電圧ＶB34 の
範囲にあるように設定される。On the other hand, the first and third transistors 31,
To the base of 33, constant control DC voltages V 1 and V 2 are applied via terminals 13 and 14. However, the base voltage V B31 of the first transistor 31 is set to be in the range of the base voltage V B32 of the second transistor 32. Similarly, the base voltage V of the third transistor 33
B33 is set to be in the range of the base voltage V B34 of the fourth transistor 34.
【００２３】[0023]
【数２】３．０Ｖ＜ＶB31 ＜４．７Ｖ −２．９Ｖ＜ＶB33 ＜−０．７Ｖ## EQU00002 ## 3.0V <V B31 <4.7V -2.9V <V B33 <-0.7V
【００２４】例えば、図示のように、第１のトランジス
タ３１のベースに＋５Ｖの定電圧が付加的に印加され、
第３のトランジスタ３３のベースに−５Ｖの定電圧が付
加的に印加されてよい。For example, as shown, a constant voltage of + 5V is additionally applied to the base of the first transistor 31,
A constant voltage of −5V may be additionally applied to the base of the third transistor 33.
【００２５】時点ｔ1 までは、第２のトランジスタ３２
はオフ状態であり第４のトランジスタ３４はオン状態で
ある。従って、図２Ｄに示すように第２のトランジスタ
３２のコレクタ電流ＩC32 はゼロであるが、図２Ｅに示
すように第４のトランジスタ３４のコレクタにはコンデ
ンサ４１より電流ＩC34 が流れ込み、コンデンサ４１の
電圧Ｖ41が低下する。しかしながら、ダイオード２１の
作用によって、コンデンサ４１の電圧Ｖ41が約０Ｖ（ダ
イオード２１の順方向の電圧降下は無視する。）以下に
なることはない。Up to the time t 1 , the second transistor 32
Is off and the fourth transistor 34 is on. Therefore, although the collector current I C32 of the second transistor 32 is zero as shown in FIG. 2D, the current I C34 flows from the capacitor 41 into the collector of the fourth transistor 34 as shown in FIG. The voltage V 41 of the voltage V. However, due to the action of the diode 21, the voltage V 41 of the capacitor 41 does not fall below about 0 V (the forward voltage drop of the diode 21 is ignored).
【００２６】時点ｔ1 になると、逆に、第２のトランジ
スタ３２はオン状態となり第４のトランジスタ３４はオ
フ状態となる。従って、図２Ｄ及び図２Ｅに示すよう
に、第２のトランジスタ３２のコレクタに電流ＩC32 が
流れ、第４のトランジスタ３４のコレクタ電流ＩC34 は
ゼロとなる。At time t 1 , on the contrary, the second transistor 32 is turned on and the fourth transistor 34 is turned off. Therefore, as shown in FIGS. 2D and 2E, the current I C32 flows through the collector of the second transistor 32, and the collector current I C34 of the fourth transistor 34 becomes zero.
【００２７】第１のトランジスタ３１のベース電圧Ｖ
B31 と第２のトランジスタ３２のベース電圧ＶB32 の差
がそのまま第１及び第２のトランジスタ３１、３２のエ
ミッタ電位の差として現れ、抵抗器５１にエミッタ電流
Ｉ51が流れる。第２のトランジスタ３２のコレクタ電流
ＩC32 はこのエミッタ電流Ｉ51は等しく、次の式によっ
て求められる。Base voltage V of the first transistor 31
The difference between the base voltage V B32 of B31 and the second transistor 32 appears as it is as the difference of the emitter potentials of the first and second transistors 31 and 32, and the emitter current I 51 flows through the resistor 51. The collector current I C32 of the second transistor 32 is equal to the emitter current I 51 of the second transistor 32, and is calculated by the following equation.
【００２８】[0028]
【数３】ＩC32 ＝（ＶB31 −ＶB32 ）／Ｒ51≒（ＶB31
−３）／Ｒ51 ## EQU3 ## I C32 = (V B31 −V B32 ) / R 51 ≈ (V B31
-3) / R 51
【００２９】 ここにＶB31 、ＶB32 は第１及び第２のト
ランジスタ３１、３２のベース電圧、Ｒ51は抵抗器５１
の抵抗値である。第２のトランジスタ３２のベース電圧
ＶB3 2 は図２Ｂに示すように＋３Ｖである。第２のトラ
ンジスタ３２のコレクタ電流ＩC32 はコンデンサ４１に
流れ込み、図２Ｆに示すように、コンデンサ４１の電圧
Ｖ41は上昇する。電圧Ｖ41の変化率は次のように表され
る。[0029] Here VB31, VB32Is the first and second
Base voltage of the transistors 31, 32, R51Is resistor 51
Is the resistance value. Base voltage of the second transistor 32
VB3 TwoIs + 3V as shown in FIG. 2B. Second tiger
Collector current I of transistor 32C32Is the condenser 41
Flowing in, the voltage of the capacitor 41 as shown in FIG. 2F.
V41Rises. Voltage V41The rate of change of is expressed as
You.
【００３０】[0030]
【数４】ｄＶ41／ｄｔ＝ＩC32 ／Ｃ41 [Formula 4] dV 41 / dt = I C32 / C 41
【００３１】ここに、Ｃ41はコンデンサ４１の容量であ
る。ＩC32 は第２のトランジスタ３２のコレクタ電流で
あり、数３の式に示されるように一定である。従って電
圧Ｖ 41の変化率は一定である。Where C41Is the capacity of the capacitor 41
You. IC32Is the collector current of the second transistor 32
Yes, it is constant as shown in the equation (3). Therefore
Pressure V 41The rate of change of is constant.
【００３２】コンデンサ４１の電圧Ｖ41が上昇し、イン
バータ２７の入力ゲートのしきい値を越えると、インバ
ータ２７の出力信号Ｖ11は反転する。インバータ２７の
入力ゲートのしきい値は、その電源電圧が＋３Ｖである
から、その半分の約＋１．５Ｖである。図２Ｇに示すよ
うに、コンデンサ４１の電圧Ｖ41が約＋１．５Ｖに達す
ると、インバータ２７の出力信号Ｖ11は反転する。時点
ｔ1 から、インバータ２７の出力信号Ｖ11が反転した時
点ｔ1 ’までの時間Ｔ1 が、入力パルス電圧Ｖ 10の立ち
下がりエッジの遅延時間であり、次のように表される。Voltage V of capacitor 4141Rises and the
When the threshold value of the input gate of the converter 27 is exceeded, the inverter
Output signal V of data 2711Is inverted. Of the inverter 27
The power supply voltage of the input gate threshold is + 3V
Therefore, it is about + 1.5V, which is half of that. Shown in Figure 2G
The voltage V of the capacitor 4141Reaches about + 1.5V
Then, the output signal V of the inverter 2711Is inverted. Time point
t1From the output signal V of the inverter 2711When is reversed
Point t1’Time to T1Is the input pulse voltage V TenStanding
The delay time of the falling edge, which is expressed as follows.
【００３３】[0033]
【数５】Ｔ1 ＝（Ｃ41／ＩC32 ）×１．５[Formula 5] T 1 = (C 41 / I C32 ) × 1.5
【００３４】その後、コンデンサ４１の電圧Ｖ41は更に
上昇するが、ダイオード２１の作用によって＋３Ｖより
大きくなることはない。After that, the voltage V 41 of the capacitor 41 further rises, but does not exceed +3 V due to the action of the diode 21.
【００３５】時点ｔ2 になると、第２のトランジスタ３
２はオフ状態となり、第４のトランジスタ３４はオン状
態となる。これは上述の時点ｔ1 になるまでの状態と同
じである。At time t 2 , the second transistor 3
2 is turned off, and the fourth transistor 34 is turned on. This is the same as the state until reaching the time point t 1 described above.
【００３６】第２のトランジスタ３２のベース電圧Ｖ
B32 と第４のトランジスタ３４のベース電圧ＶB34 の差
がそのまま第２及び第４のトランジスタ３２、３４のエ
ミッタ電位の差として現れ、抵抗器５６にエミッタ電流
Ｉ56が流れる。第４のトランジスタ３４のコレクタ電流
ＩC34 はこのエミッタ電流Ｉ56は略等しく、次の式によ
って求められる。Base voltage V of the second transistor 32
The difference between the base voltage V B34 of B32 and the fourth transistor 34 appears as it is as the difference of the emitter potentials of the second and fourth transistors 32 and 34, and the emitter current I 56 flows through the resistor 56. The collector current I C34 of the fourth transistor 34 is substantially equal to the emitter current I 56 of the fourth transistor 34, and is calculated by the following equation.
【００３７】[0037]
【数６】ＩC34 ＝（ＶB34 −ＶB33 ）／Ｒ56≒（−０．
７−ＶB33 ）／Ｒ56 ## EQU6 ## I C34 = (V B34 −V B33 ) / R 56 ≈ (−0.
7-V B33 ) / R 56
【００３８】 ここにＶB33 、ＶB34 は第３及び第４のト
ランジスタ３３、３４のベース電圧、Ｒ56は抵抗器５６
の抵抗値である。第４のトランジスタ３４のベース電圧
ＶB3 4 は図２Ｃに示すように、略−０．７Ｖである。[0038] Here VB33, VB34Is the third and fourth
Base voltage of the transistors 33 and 34, R56Is a resistor 56
Is the resistance value. Base voltage of the fourth transistor 34
VB3 FourIs approximately -0.7V, as shown in FIG. 2C.
【００３９】上述の説明と同様に、第２のトランジスタ
３２のコレクタ電流ＩC32 はゼロとなり、第４のトラン
ジスタ３４のコレクタにコンデンサ４１より電流ＩC34
が流れ込み、コンデンサ４１の電圧Ｖ41が低下する。電
圧Ｖ41の変化率は次のように表される。Similar to the above description, the collector current I C32 of the second transistor 32 becomes zero, and the collector 41 of the fourth transistor 34 receives the current I C34 from the capacitor 41.
Flows in and the voltage V 41 of the capacitor 41 decreases. The rate of change of the voltage V 41 is expressed as follows.
【００４０】[0040]
【数７】ｄＶ41／ｄｔ＝ＩC34 ／Ｃ41 [Formula 7] dV 41 / dt = I C34 / C 41
【００４１】コンデンサ４１の電圧Ｖ41が減少し、イン
バータ２７の入力ゲートのしきい値約＋１．５Ｖより小
さくなると、インバータ２７の出力信号Ｖ11は反転す
る。しかしながら、ダイオード２１の作用によって、コ
ンデンサ４１の電圧Ｖ41が約０Ｖ以下になることはな
い。When the voltage V 41 of the capacitor 41 decreases and becomes smaller than the threshold value of the input gate of the inverter 27 of about +1.5 V, the output signal V 11 of the inverter 27 is inverted. However, due to the action of the diode 21, the voltage V 41 of the capacitor 41 does not fall below about 0V.
【００４２】上述のように、インバータ２７の入力ゲー
トのしきい値は約＋１．５Ｖである。図２Ｇに示すよう
に、コンデンサ４１の電圧Ｖ41が約＋１．５Ｖに達する
と、インバータ２７の出力信号Ｖ11は反転する。時点ｔ
2 から、インバータ２７の出力信号Ｖ11が反転した時点
ｔ2 ’までの時間Ｔ2 が、入力パルス電圧Ｖ10の立ち上
がりエッジの遅延時間であり、次のように表される。As described above, the threshold value of the input gate of the inverter 27 is about + 1.5V. As shown in FIG. 2G, when the voltage V 41 of the capacitor 41 reaches about +1.5 V, the output signal V 11 of the inverter 27 is inverted. Time t
2, the time T 2 of the up time t 2 'of the output signal V 11 of inverter 27 is inverted, the delay time of the rising edge of the input pulse voltage V 10, is expressed as follows.
【００４３】[0043]
【数８】Ｔ2 ＝（Ｃ41／ＩC34 ）×１．５[Formula 8] T 2 = (C 41 / I C34 ) × 1.5
【００４４】数５の式及び数８の式より明らかなよう
に、入力パルス電圧Ｖの立ち下がりエッジの遅延時間Ｔ
1 は第２のトランジスタ３２のコレクタ電流ＩC32 によ
って決まり、立ち上がりエッジの遅延時間Ｔ2 は第４の
トランジスタ３４のコレクタ電流ＩC34 によって決ま
る。As is apparent from the equations (5) and (8), the delay time T of the falling edge of the input pulse voltage V is
1 is determined by the collector current I C32 of the second transistor 32, and the rising edge delay time T 2 is determined by the collector current I C34 of the fourth transistor 34.
【００４５】即ち、第２のトランジスタ３２のコレクタ
電流ＩC32 が大きいと入力パルス電圧Ｖの立ち下がりエ
ッジの遅延時間Ｔ1 が小さくなり、第２のトランジスタ
３２のコレクタ電流ＩC32 が小さいと入力パルス電圧Ｖ
の立ち下がりエッジの遅延時間Ｔ1 が大きくなる。同様
に、第４のトランジスタ３４のコレクタ電流ＩC34 が大
きいと入力パルス電圧Ｖの立ち上がりエッジの遅延時間
Ｔ2 が小さくなり、第４のトランジスタ４２のコレクタ
電流ＩC34 が小さいと入力パルス電圧Ｖの立ち上がりエ
ッジの遅延時間Ｔ2 が大きくなる。That is, when the collector current I C32 of the second transistor 32 is large, the delay time T 1 of the falling edge of the input pulse voltage V is small, and when the collector current I C32 of the second transistor 32 is small, the input pulse is small. Voltage V
The delay time T 1 of the falling edge of is increased. Similarly, when the collector current I C34 of the fourth transistor 34 is large, the delay time T 2 of the rising edge of the input pulse voltage V is small, and when the collector current I C34 of the fourth transistor 42 is small, the input pulse voltage V is small. The rising edge delay time T 2 increases.
【００４６】数３の式より明らかなように、第２のトラ
ンジスタ３２のコレクタ電流ＩC32を大きくするために
は、第１のトランジスタ３１のベース電圧ＶB31 を大き
くすればよい。逆に、第２のトランジスタ３２のコレク
タ電流ＩC32 を小さくするためには、第１のトランジス
タ３１のベース電圧ＶB31 を小さくすればよい。第１の
トランジスタ３１のベース電圧ＶB31 は端子１３に印加
される制御用直流電圧Ｖ1 を変化させることによって制
御される。As is clear from the equation (3), the base voltage V B31 of the first transistor 31 may be increased in order to increase the collector current I C32 of the second transistor 32. On the contrary, in order to reduce the collector current I C32 of the second transistor 32, the base voltage V B31 of the first transistor 31 may be reduced. The base voltage V B31 of the first transistor 31 is controlled by changing the control DC voltage V 1 applied to the terminal 13.
【００４７】数６の式より明らかなように、第４のトラ
ンジスタ３４のコレクタ電流ＩC34を大きくするために
は、第３のトランジスタ３３のベース電圧ＶB33 を大き
くすればよい。逆に、第４のトランジスタ３４のコレク
タ電流ＩC34 を小さくするためには、第３のトランジス
タ３３のベース電圧ＶB33 を小さくすればよい。第３の
トランジスタ３３のベース電圧ＶB33 は端子１４に印加
される制御用直流電圧Ｖ2 を変化させることによって制
御される。As is clear from the equation (6), in order to increase the collector current I C34 of the fourth transistor 34, the base voltage V B33 of the third transistor 33 may be increased. On the contrary, in order to reduce the collector current I C34 of the fourth transistor 34, the base voltage V B33 of the third transistor 33 may be reduced. The base voltage V B33 of the third transistor 33 is controlled by changing the control DC voltage V 2 applied to the terminal 14.
【００４８】こうして本例によると、端子１３、１４に
印加される制御用直流電圧Ｖ1 、Ｖ 2 を制御することに
よって、入力パルス電圧の立ち下がりエッジ及び立ち上
がりエッジの遅延時間Ｔ1 、Ｔ2 を自由に変化させるこ
とができる。端子１３、１４に印加される制御用直流電
圧Ｖ1 、Ｖ2 は、マイクロコンピュータからの命令信号
であってよい。Thus, according to this example, the terminals 13 and 14 are
Controlling DC voltage V applied1, V TwoTo control
Therefore, the falling edge and rising edge of the input pulse voltage
Edge edge delay time T1, TTwoTo freely change
Can be. DC power for control applied to terminals 13 and 14
Pressure V1, VTwoIs the command signal from the microcomputer
It may be.
【００４９】以上本発明の実施の形態について詳細に説
明したが、本発明はこれらの例に限定されることなく特
許請求の範囲に記載された発明の範囲にて様々な変更等
が可能であることは当業者にとって理解されよう。Although the embodiments of the present invention have been described in detail above, the present invention is not limited to these examples, and various modifications can be made within the scope of the invention described in the claims. It will be understood by those skilled in the art.
【００５０】[0050]
【発明の効果】本発明によると、マイクロコンピンュー
タからの命令信号によって入力パルス電圧信号の遅延時
間を制御することができる利点を有する。According to the present invention, there is an advantage that the delay time of the input pulse voltage signal can be controlled by the command signal from the micro-computer.
【００５１】本発明によると、マイクロコンピンュータ
からの命令信号によって入力パルス電圧信号の位相調整
することができる利点を有する。According to the present invention, there is an advantage that the phase of the input pulse voltage signal can be adjusted by the command signal from the micro computer.
【００５２】本発明によると、マイクロコンピンュータ
からの命令信号によって入力パルス電圧信号の立ち下が
りエッジの遅延時間と立ち上がりエッジの遅延時間を独
立的に制御することができる利点を有する。According to the present invention, there is an advantage that the delay time of the falling edge and the delay time of the rising edge of the input pulse voltage signal can be independently controlled by the command signal from the micro computer.
【００５３】本発明によると、マイクロコンピンュータ
からの命令信号によってパルス電圧信号の位相を自由に
調整することができるから、通信手段を介して遠隔的
に、パルス電圧信号の位相を調整することができる利点
を有する。また、従来の機械的可変抵抗器を使用した場
合のように機械的誤差に起因する信頼性の低下、経年変
化等がない利点を有する。更に生産時に自動測定器と組
み合わせて自動調整が可能となり工数削減が可能とな
る。According to the present invention, since the phase of the pulse voltage signal can be freely adjusted by the command signal from the micro-computer, the phase of the pulse voltage signal can be adjusted remotely through the communication means. It has the advantage that it can. In addition, there is an advantage that there is no deterioration of reliability due to mechanical error and secular change as in the case of using a conventional mechanical variable resistor. Furthermore, it can be combined with an automatic measuring device during production to perform automatic adjustment and reduce man-hours.
【図１】本発明による位相調整回路の例を示す図であ
る。FIG. 1 is a diagram showing an example of a phase adjustment circuit according to the present invention.
【図２】図１の本発明の位相調整回路のタイムチャート
を示す図である。FIG. 2 is a diagram showing a time chart of the phase adjustment circuit of the present invention in FIG.
【図３】従来の位相調整回路の例を示す図である。FIG. 3 is a diagram showing an example of a conventional phase adjustment circuit.
【図４】図３の従来の位相調整回路のタイムチャートを
示す図である。FIG. 4 is a diagram showing a time chart of the conventional phase adjustment circuit of FIG.
１０ 入力端子、１１ 出力端子、１３，１４ 制御用
直流電圧入力端子、２１ダイオード、２７ インバー
タ、３１，３２，３３，３４ トランジスタ、３５，３
６ 接続点、４１，４３，４４ コンデンサ、５１，５
２，５３，５４，５５，５６ 抵抗器10 input terminals, 11 output terminals, 13, 14 control DC voltage input terminals, 21 diodes, 27 inverters, 31, 32, 33, 34 transistors, 35, 3
6 connection points, 41, 43, 44 capacitors, 51, 5
2,53,54,55,56 resistors
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｌ 7/00 Ｈ０３Ｋ 19/00 １０１Ｎ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification number Office reference number FI technical display location H03L 7/00 H03K 19/00 101N
Claims (3)
タと上記第１及び第３のトランジスタのコレクタを接続
する第１の接続点と上記第２及び第４のトランジスタの
コレクタを接続する第２の接続点の間に接続されたコン
デンサと該コンデンサに印加されている電圧が所定の値
になると出力を反転させるインバータとを含み、入力パ
ルス電圧信号の立ち下がりエッジ及び立ち上がりエッジ
を遅延させて上記インバータより出力パルス電圧信号を
出力する位相調整回路において、 上記第２及び第４のトランジスタのベース電位ＶB32 、
ＶB34 がそれぞれ上記第１及び第３のトランジスタのベ
ース電位ＶB31 、ＶB33 と異なる値となるように、上記
第２及び第４のトランジスタのベースには、入力パルス
電圧信号を所定の電圧差だけ直流変位させた互いに異な
るパルス電圧信号が印加され、 上記入力パルス電圧信号の立ち下がりエッジでは、上記
第４のトランジスタはオンからオフになり上記第２のト
ランジスタはオフからオンになり上記インバータの出力
信号が反転するまで上記コンデンサに加わる電圧が増加
し、 上記入力パルス電圧信号の立ち上がりエッジでは、上記
第２のトランジスタはオンからオフになり上記第４のト
ランジスタはオフからオンになり上記インバータの出力
信号が反転するまで上記コンデンサに加わる電圧が減少
し、 上記第１及び第３のトランジスタのベース電位ＶB31 、
ＶB33 は第１及び第２の制御用直流電圧Ｖ1 、Ｖ2 によ
ってそれぞれ調整され、それによって上記コンデンサに
印加されている電圧の変化率が調整され、上記インバー
タの反転時間が調整され、上記入力パルス電圧信号の立
ち下がりエッジ及び立ち上がりエッジが所望の遅延時間
だけ遅延するように構成されている位相調整回路。1. A first connection point connecting the first, second, third and fourth transistors to the collectors of the first and third transistors and a collector of the second and fourth transistors. Delaying the falling edge and rising edge of the input pulse voltage signal, including a capacitor connected between the second connection points and an inverter that inverts the output when the voltage applied to the capacitor reaches a predetermined value. In the phase adjusting circuit for outputting the output pulse voltage signal from the inverter, the base potential V B32 of the second and fourth transistors,
The input pulse voltage signal is applied to the bases of the second and fourth transistors with a predetermined voltage difference so that V B34 has a value different from the base potentials V B31 and V B33 of the first and third transistors, respectively. Different pulse voltage signals displaced by direct current are applied, and at the falling edge of the input pulse voltage signal, the fourth transistor turns from on to off and the second transistor turns from off to on. The voltage applied to the capacitor increases until the output signal is inverted, and at the rising edge of the input pulse voltage signal, the second transistor turns from on to off and the fourth transistor turns from off to on. The voltage applied to the capacitor decreases until the output signal is inverted, and the voltage of the first and third transistors Base potential V B31 ,
V B33 is adjusted by the first and second control DC voltages V 1 and V 2 , respectively, whereby the rate of change of the voltage applied to the capacitor is adjusted, the inversion time of the inverter is adjusted, and A phase adjustment circuit configured to delay a falling edge and a rising edge of an input pulse voltage signal by a desired delay time.
上記第１及び第３のトランジスタのベース電位ＶB31 、
ＶB33 は、それぞれ上記第２及び第４のトランジスタの
ベース電位ＶB32 、ＶB34 の変動範囲内の値であること
を特徴とする位相調整回路。2. The phase adjustment circuit according to claim 1, wherein
The base potential V B31 of the first and third transistors,
A phase adjusting circuit characterized in that V B33 is a value within a variation range of the base potentials V B32 and V B34 of the second and fourth transistors, respectively.
いて、上記コンデンサにはダイオードが接続され、上記
コンデンサに印加される電圧は所定の値を越えないこと
を特徴とする位相調整回路。3. The phase adjusting circuit according to claim 1, wherein a diode is connected to the capacitor, and a voltage applied to the capacitor does not exceed a predetermined value.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8100346A JPH09289439A (en) | 1996-04-22 | 1996-04-22 | Phase adjusting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8100346A JPH09289439A (en) | 1996-04-22 | 1996-04-22 | Phase adjusting circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09289439A true JPH09289439A (en) | 1997-11-04 |
Family
ID=14271557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8100346A Pending JPH09289439A (en) | 1996-04-22 | 1996-04-22 | Phase adjusting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09289439A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007124582A (en) * | 2005-10-31 | 2007-05-17 | Toshiba Corp | Delay detection circuit, synchronizing detection circuit, radio reception apparatus and radio transmission apparatus |
| JP2010541321A (en) * | 2007-09-21 | 2010-12-24 | クゥアルコム・インコーポレイテッド | Signal generator with adjustable phase |
| US8385474B2 (en) | 2007-09-21 | 2013-02-26 | Qualcomm Incorporated | Signal generator with adjustable frequency |
| CN114325189A (en) * | 2021-12-29 | 2022-04-12 | 上海联影医疗科技股份有限公司 | Working state detection method, system, device and equipment of magnetron |
-
1996
- 1996-04-22 JP JP8100346A patent/JPH09289439A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007124582A (en) * | 2005-10-31 | 2007-05-17 | Toshiba Corp | Delay detection circuit, synchronizing detection circuit, radio reception apparatus and radio transmission apparatus |
| JP2010541321A (en) * | 2007-09-21 | 2010-12-24 | クゥアルコム・インコーポレイテッド | Signal generator with adjustable phase |
| US8385474B2 (en) | 2007-09-21 | 2013-02-26 | Qualcomm Incorporated | Signal generator with adjustable frequency |
| CN114325189A (en) * | 2021-12-29 | 2022-04-12 | 上海联影医疗科技股份有限公司 | Working state detection method, system, device and equipment of magnetron |
| CN114325189B (en) * | 2021-12-29 | 2024-04-05 | 上海联影医疗科技股份有限公司 | Method, system, device and equipment for detecting working state of magnetron |
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