JPH09289208A - Patterning method of semiconductor surface - Google Patents
Patterning method of semiconductor surfaceInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体基板の表面
に周期的パターンを形成するための半導体表面のパター
ニング方法に係わる。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of patterning a semiconductor surface for forming a periodic pattern on the surface of a semiconductor substrate.
【０００２】[0002]
【従来の技術】従来、半導体製造分野において、基板表
面に微細なパターンを形成するには、フォトエッチング
プロセス（ＰＥＰ）が採用されている。このＰＥＰで
は、基板上にフォトレジストを塗布し、光や電子ビーム
でレジストを感光してパターニングし、これをマスクに
基板を選択エッチングしたり選択成長を行っている。2. Description of the Related Art Conventionally, in the field of semiconductor manufacturing, a photo-etching process (PEP) is used to form a fine pattern on the surface of a substrate. In this PEP, a photoresist is applied on a substrate, the resist is exposed and patterned by light or an electron beam, and the substrate is selectively etched or selectively grown using the photoresist as a mask.
【０００３】ところが、この種の方法では、高度な露光
技術を要する上に工程数が多い。また、最小加工寸法が
せいぜい５０ｎｍ程度である。このため、簡単な工程
で、より微細なサイズのパターン形成を行う技術の実現
が要望されている。However, this type of method requires a high-level exposure technique and requires many steps. Further, the minimum processing dimension is at most about 50 nm. Therefore, there is a demand for the realization of a technique for forming a finer size pattern by a simple process.
【０００４】[0004]
【発明が解決しようとする課題】このように従来、ＰＥ
Ｐを用いた微細加工技術では、プロセスが複雑であるこ
とに加え最小加工寸法が５０ｎｍ 程度であり、より微
細な最小加工寸法の微細加工技術の実現が要望されてい
る。As described above, the conventional PE
In the fine processing technology using P, the process is complicated, and the minimum processing dimension is about 50 nm. Therefore, realization of a fine processing technology with a finer minimum processing dimension is desired.
【０００５】本発明は、上記事情を考慮して成されたも
ので、その目的とするところは、ＰＥＰのような複雑な
プロセスを要することなく、より微細なパターンを形成
することのできる半導体表面のパターニング方法を提供
することにある。SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and an object thereof is to provide a semiconductor surface capable of forming a finer pattern without requiring a complicated process such as PEP. Is to provide a patterning method.
【０００６】[0006]
（概要）上記課題を解決するために本発明は、次のよう
な構成を採用している。すなわち本発明は、半導体基板
の表面に周期的なパターンを形成するための半導体表面
のパターニング方法において、周期的な原子ステップを
有するシリコン基板の表面に、ガリウムを堆積しその一
部を加熱蒸発させて、周期的に配列したガリウムの吸着
領域とガリウムの脱離領域を形成する工程と、次いで前
記基板表面に酸素ガスを供給して、ガリウムの吸着領域
とガリウムの脱離領域を酸化させた後加熱処理し、シリ
コン酸化物の被覆層を周期的に形成する工程、および該
基板表面にシリコンを堆積させた後加熱処理し、シリコ
ン酸化物を脱離させる工程を含むことを特徴とする。 （作用）本発明によれば、均一な幅と厚さをもつシリコ
ン酸化物層を周期的あるいは局所的に形成できる。周期
的なパターン形成は、シリコン単結晶を低指数面からわ
ずかに傾けて切り出したシリコン基板を用いて得ること
ができる。この方法により、従来のＰＥＰでは形成でき
ないような微細ピッチの周期的パターンを形成すること
ができる。(Summary) In order to solve the above problems, the present invention employs the following configuration. That is, the present invention provides a method for patterning a semiconductor surface for forming a periodic pattern on the surface of a semiconductor substrate, in which gallium is deposited on a surface of a silicon substrate having periodic atomic steps and a part thereof is heated and evaporated. A step of forming a periodically arranged gallium adsorption region and a gallium desorption region, and then supplying oxygen gas to the substrate surface to oxidize the gallium adsorption region and the gallium desorption region. The method is characterized by including a step of performing heat treatment to periodically form a coating layer of silicon oxide, and a step of depositing silicon on the surface of the substrate and then performing heat treatment to remove the silicon oxide. (Operation) According to the present invention, a silicon oxide layer having a uniform width and thickness can be formed periodically or locally. The periodic pattern formation can be obtained by using a silicon substrate obtained by cutting out a silicon single crystal with a slight inclination from the low index plane. By this method, it is possible to form a periodic pattern with a fine pitch that cannot be formed by the conventional PEP.
【０００７】シリコン酸化物は、各種のシリコン微細加
工プロセスのマスクになり得る。ガスソース分子ビーム
エピタキシャル成長（ＧＳＭＢＥ）法や化学気相堆積
（ＣＶＤ）法でシリコンなどを成長させると、シリコン
酸化物の上には成長せず、シリコンの上だけに選択的に
成長するので、選択成長のマスクにもなる。Silicon oxide can serve as a mask for various silicon micromachining processes. When silicon or the like is grown by a gas source molecular beam epitaxial growth (GSMBE) method or a chemical vapor deposition (CVD) method, it does not grow on silicon oxide but selectively grows only on silicon. It also serves as a growth mask.
【０００８】従って、これを利用して選択エッチングや
選択成長を行うことにより、各種の半導体素子を製造す
ることができる。また、シリコン酸化物を除去する場合
には、数原子層のシリコン薄膜を体積させた後、加熱処
理することにより除去することができる。Therefore, various semiconductor elements can be manufactured by utilizing this to perform selective etching and selective growth. Further, in the case of removing the silicon oxide, it can be removed by heating the silicon thin film of several atomic layers and then heating it.
【０００９】このように本発明によれば高度な露光技術
を使わずに、少ない工程で微細加工が可能となる。ま
た、原子ステップ間隔を調整するこで、５０ｎｍ以下の
ナノメータスケールの微細加工も容易に行うことが可能
となる。As described above, according to the present invention, fine processing can be performed in a small number of steps without using an advanced exposure technique. Further, by adjusting the atomic step interval, it becomes possible to easily perform fine processing on a nanometer scale of 50 nm or less.
【００１０】[0010]
【発明の実施の形態】まず、発明の実施形態を説明する
前に、本発明の基本原理について説明する。シリコン
（Ｓｉ）基板表面の原子ステップ間隔は、１０ｎｍ以下
のサイズからミクロンオーダーのサイズまで、自由に制
御することが可能である。ここで、原子ステップとは、
単原子層の段差を意味し、原子ステップ間は原子レベル
で平坦な面（テラスと呼ぶ）となている。たとえば、低
指数面からわずかに傾斜した基板（オフ基板）を使う
と、ピッチが１０ｎｍ以下の原子ステップを均等に形成
できる。DESCRIPTION OF THE PREFERRED EMBODIMENTS Before describing the embodiments of the present invention, the basic principle of the present invention will be described. The atomic step interval on the silicon (Si) substrate surface can be freely controlled from a size of 10 nm or less to a size on the order of microns. Here, the atomic step is
It means a step difference in a monoatomic layer, and between atomic steps is a flat surface (called a terrace) at the atomic level. For example, when a substrate (off-substrate) slightly inclined from the low index surface is used, atomic steps with a pitch of 10 nm or less can be formed uniformly.
【００１１】また、フォトレジストで周期的にパターニ
ングしたのちにエッチングして周期的に穴を作ってお
き、原子ステップが動く温度に加熱するとステップバン
チングがおきて、穴のところに原子ステップがピンニン
グされ、広い範囲で均一で周期的な原子ステップが形成
されることも知られている［文献：１９９４年第５５回
応用物理学会学術後援会講演予稿集第０分冊ｐ１２１
７］。Further, when periodic holes are formed by periodically patterning with a photoresist and then heated to a temperature at which the atomic steps move, step bunching occurs and the atomic steps are pinned at the holes. , It is also known that uniform and periodic atomic steps are formed in a wide range [Reference: Proceedings of the 55th Academic Society of Applied Physics, Japan Society of Applied Physics 1994, Volume 0, p121]
7].
【００１２】こうしてできた均等に配列した原子ステッ
プの基板を使い、原子ステップ端に沿って形成される化
学反応を用いれば、１０ｎｍ以下の寸法に表面を加工す
ることができる。原子ステップ端に沿って形成される化
学反応としては、Ｇａを吸着させたＳｉ（１１１）表面
を６５０℃に加熱したとき、Ｇａ吸着物がステップ端か
ら脱離する現象が知られている［文献：H.Nakahara and
M.Ichikawa, AppliedPhysics Letters vol. 61, p.153
1 (1992)］。このプロセスにより、図１（ａ）に示すよ
うにＧａ吸着面１１とＳｉ面１２とが原子ステップに沿
って同じテラス上に交互に配列する表面構造になる。By using the thus formed evenly arranged atomic step substrate and using a chemical reaction formed along the atomic step edge, the surface can be processed to a dimension of 10 nm or less. As a chemical reaction formed along the atomic step edge, it is known that the Ga adsorbate desorbs from the step edge when the Si (111) surface on which Ga is adsorbed is heated to 650 ° C. [Reference] : H.Nakahara and
M. Ichikawa, Applied Physics Letters vol. 61, p.153
1 (1992)]. By this process, as shown in FIG. 1A, a surface structure in which the Ga adsorption surfaces 11 and the Si surfaces 12 are alternately arranged on the same terrace along the atomic steps is formed.
【００１３】上記基板表面に酸素ガスに暴露させた後、
７００℃位で加熱すると図１（ｂ）に示すように、Ｇａ
酸化物とＳｉ酸化物の蒸気圧の違いから、Ｇａの酸化物
が選択的に脱離し、Ｓｉ酸化物１３がステップに沿って
形成される。つまり、Ｓｉ酸化物１３とＳｉ面１２が原
子ステップに沿って同じテラス上に交互に配列する表面
構造が形成される。形成されるＳｉ酸化物の幅は、酸素
ガス暴露前のＧａ吸着物の脱離プロセスにおいて、Ｓｉ
基板加熱時間によって制御できる。また、Ｓｉ酸化物の
厚さは、酸素ガス暴露時間によって制御できる。なお、
酸素ガス暴露時に、Ｓｉ基板１０を４００℃に加熱する
と酸化の効率が上がる。After exposing the substrate surface to oxygen gas,
When heated at around 700 ° C., as shown in FIG.
Due to the difference in vapor pressure between the oxide and the Si oxide, the Ga oxide is selectively desorbed, and the Si oxide 13 is formed along the steps. That is, a surface structure in which the Si oxide 13 and the Si surface 12 are alternately arranged on the same terrace along the atomic step is formed. The width of the Si oxide formed depends on the Si desorption process of the Ga adsorbate before exposure to oxygen gas.
It can be controlled by the substrate heating time. Further, the thickness of the Si oxide can be controlled by the oxygen gas exposure time. In addition,
When the Si substrate 10 is heated to 400 ° C. when exposed to oxygen gas, the efficiency of oxidation increases.
【００１４】このようにして形成されたＳｉ酸化物は、
シリコン微細加工プロセスのマスクとして用いることが
できる。そしてこの場合、厚さが数オングストロームレ
ベルなので、厚さが存在するために起こるマスクのぼけ
も存在しない。さらに、ＧＳＭＢＥ法やＣＶＤ法でＳｉ
などを成長させる際の選択成長のマスクにもなる。従っ
て、高度な露光技術を使わずに、少ない工程で極めて微
細な加工が可能となる。The Si oxide thus formed is
It can be used as a mask for a silicon microfabrication process. In this case, since the thickness is on the order of several angstroms, there is no mask blurring caused by the presence of the thickness. Furthermore, Si can be formed by the GSMBE method or the CVD method.
It also serves as a mask for selective growth when growing, etc. Therefore, extremely fine processing can be performed in a small number of steps without using an advanced exposure technique.
【００１５】次にＳｉ酸化物を除去するとともに、微細
な構造形成を行う方法について述べる。図２（ａ）に示
すようにＳｉ酸化物２１上にＳｉを堆積させた後、Ｓｉ
基板２０を８００℃位加熱すると、Ｓｉ酸化物２１とＳ
ｉ堆積層２２の界面ではＳｉ原子が過剰に存在するため
にこの部分でＳｉＯが形成される。ＳｉＯは、ＳｉＯ2
を主構成体とするＳｉ酸化物に比べて蒸気圧が高いため
に、界面から選択的に脱離が進行して、最終的にＳｉ堆
積層２２の部分のＳｉ酸化物は除去される。Ｓｉ基板２
０の表面全面にＳｉを堆積させた後基板を加熱すること
により、図２（ｂ）に示すように、Ｓｉ酸化物の領域は
蒸発して、基板表面に周期的に配列した深さ１ｎｍ程度
の溝２３が形成される。Next, a method for removing the Si oxide and forming a fine structure will be described. After depositing Si on the Si oxide 21 as shown in FIG.
When the substrate 20 is heated to about 800 ° C., the Si oxide 21 and S
At the interface of the i-deposited layer 22, SiO atoms are excessively present, so that SiO is formed in this portion. SiO is SiO 2
Since the vapor pressure thereof is higher than that of the Si oxide having as a main constituent, desorption progresses selectively from the interface, and finally the Si oxide in the portion of the Si deposition layer 22 is removed. Si substrate 2
By depositing Si on the entire surface of 0 and then heating the substrate, the Si oxide regions are evaporated, as shown in FIG. Groove 23 is formed.
【００１６】このようにして形成された寸法精度が数オ
ングストロームレベルの周期的な凸凹構造は、シリコン
微細構造形成のための基板として用いることができる。
そしてこの場合、通常のエッチングプロセスにより誘発
される欠陥生成をともなうことなく、高精度の半導体素
子を作製することが可能となる。The periodic uneven structure having a dimensional accuracy of several angstroms can be used as a substrate for forming a silicon fine structure.
Then, in this case, it becomes possible to manufacture a highly accurate semiconductor element without the generation of defects induced by a normal etching process.
【００１７】以下、本発明の実施形態について説明す
る。 （第１の実施形態）図３は、本発明の第１の実施形態に
係わる半導体素子の製造工程を示す斜視図であり、特に
発光ダイオードの例を示している。まず、原子ステップ
の幅が１０ｎｍに均一に揃ったｐ型の清浄なＳｉ（１１
１）微傾斜基板３０に、Ｇａを吸着させた後６５０℃に
加熱することにより、Ｇａ吸着面とＳｉ面とが原子ステ
ップに沿って同じテラス上に交互に配列した基板表面を
得る。Ｇａ吸着面の脱離領域の幅を、基板加熱時間を制
御して５ｎｍにする。次いで、この基板を４００℃に加
熱しながら、５×１０-5Ｐａの酸素ガスに暴露する。続
いて、該基板を７００℃で１０分間加熱することによ
り、前記図１（ｂ）に示したようなＳｉ清浄表面とＳｉ
酸化物がステップに沿って交互に配列した構造が得られ
る。Ｓｉ酸化物の幅は約５ｎｍである。Embodiments of the present invention will be described below. (First Embodiment) FIG. 3 is a perspective view showing a manufacturing process of a semiconductor device according to a first embodiment of the present invention, and particularly shows an example of a light emitting diode. First, the p-type clean Si (11
1) After adsorbing Ga on the slightly tilted substrate 30, it is heated to 650 ° C. to obtain a substrate surface in which Ga adsorbing surfaces and Si surfaces are alternately arranged on the same terrace along atomic steps. The width of the desorption region of the Ga adsorption surface is set to 5 nm by controlling the substrate heating time. Next, this substrate is exposed to oxygen gas of 5 × 10 −5 Pa while being heated to 400 ° C. Then, by heating the substrate at 700 ° C. for 10 minutes, the Si clean surface and the Si as shown in FIG.
A structure is obtained in which the oxides are arranged alternately along the steps. The width of the Si oxide is about 5 nm.
【００１８】次いで、ＣＶＤ法でジシランとジボランを
供給して、ｐ型Ｓｉを成長させると、Ｓｉ酸化物の上に
は成長せずＳｉの上だけに成長する。厚さ５ｎｍになっ
たところで、成長を終了させると、図３（ａ）に示すよ
うに幅５ｎｍのｐ型Ｓｉ層３２が形成される。この細線
中に閉じ込められたキャリアは量子化されており、その
量子化電子エネルギ準位はＳｉのバンドギャップよりも
大きくなる。Next, when disilane and diborane are supplied by the CVD method to grow p-type Si, it does not grow on Si oxide but grows only on Si. When the growth is terminated when the thickness reaches 5 nm, a p-type Si layer 32 having a width of 5 nm is formed as shown in FIG. The carriers confined in this thin wire are quantized, and the quantized electron energy level becomes larger than the band gap of Si.
【００１９】続いて、ＣＶＤ法でジシランとホスフィン
を供給してｐ型Ｓｉ層３２の上にｎ型Ｓｉ層３３を成長
させ、シリコンのｐｎ接合量子細線を形成する。次い
で、プラズマＣＶＤ法等により、図３（ｂ）に示すよう
に細線と細線の間をシリコン酸化膜３４で埋めて、表面
に透明電極３５を形成することにより、発光ダイオード
が形成できる。この発光ダイオードの発光波長は、量子
サイズ効果により可視光域になる。Then, disilane and phosphine are supplied by the CVD method to grow the n-type Si layer 33 on the p-type Si layer 32 and form a silicon pn junction quantum wire. Next, as shown in FIG. 3B, a space between the thin lines is filled with a silicon oxide film 34 by a plasma CVD method or the like, and a transparent electrode 35 is formed on the surface to form a light emitting diode. The emission wavelength of this light emitting diode is in the visible light region due to the quantum size effect.
【００２０】（第２の実施形態）図４は、本発明の第２
の実施形態に係わる半導体素子の製造工程を示す斜視図
であり、特に量子細線の作製例を示している。前記の図
２に示す同様のプロセスにより、図４（ａ）に示すよう
な溝４１を形成する。前記第１の実施形態に示したよう
に、原子ステップの幅が１０ｎｍに均一に揃った清浄な
Ｓｉ（１１１）微傾斜のＳｉ基板４０と、幅５ｎｍのＳ
ｉ酸化膜を形成させることにより、溝４１の幅を５ｎｍ
に制御することができる。また、溝４１の深さは堆積さ
せるＳｉ層の厚さによりＳｉ（１１１）面の原子層の厚
さ３．１オングストロームの精度で制御できる。(Second Embodiment) FIG. 4 shows a second embodiment of the present invention.
FIG. 6A is a perspective view showing the manufacturing process of the semiconductor element according to the embodiment of the present invention, and particularly shows an example of manufacturing quantum wires. A groove 41 as shown in FIG. 4A is formed by the same process as shown in FIG. As shown in the first embodiment, a clean Si (111) slightly tilted Si substrate 40 having a uniform atomic step width of 10 nm and an S of 5 nm in width.
By forming an i-oxide film, the width of the groove 41 is set to 5 nm.
Can be controlled. Further, the depth of the groove 41 can be controlled with an accuracy of 3.1 angstrom thickness of the atomic layer of the Si (111) plane depending on the thickness of the Si layer to be deposited.
【００２１】この基板４０の上に、厚さ１．２ｎｍのＳ
ｉＧｅ層４２とＳｉ層４３を交互に積層することによ
り、図４（ｂ）に示すような格子状に配列したＳｉＧｅ
細線を作製することができる。このような構造の量子細
線は、電子およびホールは２次元方向に閉じ込められ、
また、良好な界面が形成されるために、発光デバイスの
活性層や電子デバイスの伝導層として使用することによ
り高効率の半導体素子が得られる。なお、上記実施例で
は量子井戸を形成させるための材料として、Ｓｉよりも
バンドギャップの小さいＳｉＧｅ混晶を用いた例を示し
たが、ＳｉＧｅに限る必要はない。量子井戸にＧａＳｂ
のような化合物半導体を用いても同様の効果が得られ
る。On this substrate 40, S having a thickness of 1.2 nm is formed.
By alternately laminating the iGe layers 42 and the Si layers 43, the SiGe layers arranged in a lattice as shown in FIG.
Fine wires can be produced. In a quantum wire with such a structure, electrons and holes are confined in the two-dimensional direction,
Further, since a good interface is formed, a highly efficient semiconductor element can be obtained by using it as an active layer of a light emitting device or a conductive layer of an electronic device. In addition, in the above-described embodiment, an example in which a SiGe mixed crystal having a band gap smaller than Si is used as a material for forming the quantum well is shown, but the material is not limited to SiGe. GaSb in the quantum well
The same effect can be obtained by using such a compound semiconductor.
【００２２】（第３の実施形態）図５は、本発明の第３
の実施形態に係わる半導体素子の製造工程を示す斜視図
である。 まず、半絶縁性のＳｉ（１００）微傾斜のＳ
ｉ基板５０を超高真空中で加熱し、原子ステップの間隔
が１０ｎｍに均一に揃った清浄表面を得る。次いで、Ｇ
ａを吸着させた後、基板加熱時間を制御してＧａの脱離
領域の幅を５ｎｍにする。この基板を４００℃に加熱し
ながら、５×１０-5Ｐａの酸素ガスに暴露する。続い
て、該基板を７００℃で１０分間加熱することにより、
前記図１に示したようなＳｉ清浄表面とＳｉ酸化物がス
テップに沿って交互に配列した構造を得る。Ｓｉ酸化物
の幅は約５ｎｍである。(Third Embodiment) FIG. 5 shows a third embodiment of the present invention.
FIG. 6 is a perspective view showing a manufacturing process of the semiconductor element according to the embodiment. First, semi-insulating Si (100) with a slight slope of S
The i-substrate 50 is heated in an ultrahigh vacuum to obtain a clean surface with a uniform atomic step interval of 10 nm. Then G
After adsorbing a, the width of the Ga desorption region is set to 5 nm by controlling the substrate heating time. While heating this substrate to 400 ° C., it is exposed to 5 × 10 −5 Pa oxygen gas. Subsequently, by heating the substrate at 700 ° C. for 10 minutes,
As shown in FIG. 1, the Si clean surface and the Si oxide are alternately arranged along the steps. The width of the Si oxide is about 5 nm.
【００２３】次に、該Ｓｉ基板５０の上に厚さ約３オン
グストロームのＳｉ薄膜を堆積させた後、Ｇｅ薄膜を堆
積させる。次いで、基板を８００℃位加熱することによ
り、前記図２で説明した同様のプロセスによりＳｉ酸化
物の領域は除去され、Ｓｉ清浄面の領域にはＳｉＧｅが
形成される。最終的に図５（ａ）に示すように、基板表
面に周期的に配列した幅５ｎｍのＳｉＧｅ層５１の細線
構造が形成される。Next, a Si thin film having a thickness of about 3 Å is deposited on the Si substrate 50, and then a Ge thin film is deposited. Then, by heating the substrate at about 800 ° C., the region of Si oxide is removed by the same process as described in FIG. 2, and SiGe is formed in the region of Si clean surface. Finally, as shown in FIG. 5A, a fine line structure of SiGe layers 51 having a width of 5 nm and periodically arranged is formed on the substrate surface.
【００２４】次いで、Ｓｉをエピタキシャル成長させ
て、このＳｉＧｅ細線（ＳｉＧｅ層５１）をＳｉ層５２
で埋め込むことによって、図５（ｂ）に示すように周期
的に配列したＳｉＧｅの量子細線が形成される。このよ
うな構造の量子細線は、前記図４（ｂ）の場合と同様
に、発光デバイスの活性層や電子デバイスの伝導層とし
て使用することにより高効率の半導体素子が得られる。Next, Si is epitaxially grown, and this SiGe thin wire (SiGe layer 51) is converted into a Si layer 52.
By embedding with, the SiGe quantum wires arranged periodically as shown in FIG. 5B are formed. A quantum wire having such a structure can be used as an active layer of a light emitting device or a conductive layer of an electronic device to obtain a highly efficient semiconductor element, as in the case of FIG. 4B.
【００２５】なお、図５（ａ）の構造を形成するとき
に、Ｓｉを堆積させた後にＧｅを堆積させたが、Ｓｉを
堆積させずにＧｅを直接Ｓｉ酸化物の上に堆積させても
同様の構造を作製することができる。ただし、この場合
にはＳｉＧｅではなくＧｅの量子細線が形成されること
になる。Although Ge was deposited after Si was deposited when forming the structure of FIG. 5A, Ge may be directly deposited on Si oxide without depositing Si. Similar structures can be made. However, in this case, Ge quantum wires are formed instead of SiGe.
【００２６】なお、本発明は上述した各実施形態に限定
されるものではない。実施形態では、酸素ガスを吸着さ
せる温度は４００℃としたが、４００℃に限るものでは
なく、ガリウムの脱離が起こる温度約６００℃以下であ
ればよい。また、ガリウム吸着面の吸着量が１／３分子
層（１分子層＝７．８×１０14原子／ｃｍ2）の場合に
ついて説明したが、１／３分子層以上であっても良い。The present invention is not limited to the above embodiments. In the embodiment, the temperature at which the oxygen gas is adsorbed is set to 400 ° C., but the temperature is not limited to 400 ° C., and the temperature at which desorption of gallium occurs may be about 600 ° C. or lower. Further, the case where the amount of adsorption on the gallium adsorption surface is 1/3 molecular layer (1 molecular layer = 7.8 × 10 14 atoms / cm 2 ) has been described, but it may be 1/3 molecular layer or more.
【００２７】[0027]
【発明の効果】以上詳述したように本発明によれば、所
定の位置にガリウム吸着面を有するシリコン基板の表面
に、酸素ガスを供給した後に、基板を加熱処理すること
により、シリコン基板の表面の所定の位置にシリコン酸
化物層を形成することができる。従って、高度な露光技
術を使わずに、少ない工程で基板表面の微細加工が可能
となる。As described in detail above, according to the present invention, the oxygen gas is supplied to the surface of the silicon substrate having the gallium adsorption surface at a predetermined position, and then the substrate is heat-treated, whereby the silicon substrate is heated. A silicon oxide layer can be formed at a predetermined position on the surface. Therefore, fine processing of the substrate surface can be performed in a small number of steps without using an advanced exposure technique.
【図１】 本発明の基本原理を説明するための基板表面
の加工工程を示す斜視図。FIG. 1 is a perspective view showing a processing step of a substrate surface for explaining a basic principle of the present invention.
【図２】 本発明の基本原理を説明するための基板表面
の加工工程を示す斜視図。FIG. 2 is a perspective view showing a substrate surface processing step for explaining the basic principle of the present invention.
【図３】 第１の実施形態に係わる半導体素子の製造工
程を示す摸式図。FIG. 3 is a schematic view showing a manufacturing process of the semiconductor device according to the first embodiment.
【図４】 第２の実施形態に係わる半導体素子の製造工
程を示す斜視図。FIG. 4 is a perspective view showing a manufacturing process of the semiconductor element according to the second embodiment.
【図５】 第３の実施形態に係わる半導体素子の製造工
程を示す斜視図。FIG. 5 is a perspective view showing a manufacturing process of a semiconductor device according to a third embodiment.
１０，２０，３０，４０，５０ シリコン基板、１１
ガリウム吸着面、１２シリコン面、１３，２１，３１
シリコン酸化物、２２ シリコン堆積層、２３，４１
溝、３２ ｐ型シリコン層、３３ ｎ型シリコン層、３
４ シリコン酸化膜、３５ 電極、４２，５１ ＳｉＧ
ｅ層（量子細線）、４３，５２ Ｓｉ層。10, 20, 30, 40, 50 Silicon substrate, 11
Gallium adsorption surface, 12 silicon surface, 13, 21, 31
Silicon oxide, 22 Silicon deposited layer, 23, 41
Groove, 32 p-type silicon layer, 33 n-type silicon layer, 3
4 silicon oxide film, 35 electrodes, 42,51 SiG
e layer (quantum wire), 43, 52 Si layer.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 丸野 茂光 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 藤田 忍 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 渡部 平司 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 市川 昌和 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 ─────────────────────────────────────────────────── ─── Continuation of front page (72) Inventor Shigemitsu Maruno 2-3-3 Marunouchi, Chiyoda-ku, Tokyo Sanryo Electric Co., Ltd. (72) Shinobu Fujita 1 Komukai-Toshiba, Kawasaki-shi, Kanagawa Incorporated company Toshiba Research and Development Center (72) Inventor Heiji Watanabe 5-7 Shiba, Minato-ku, Tokyo NEC Corporation Incorporated company (72) Inventor Masakazu Ichikawa 1-280 Higashikoigakubo, Kokubunji, Tokyo Hitachi Central Research Laboratory
Claims (7)
リコン基板の表面に、酸素ガスを供給した後に、シリコ
ン酸化物層が前記シリコン面にのみ形成されるように、
前記基板を加熱処理することを特徴とする半導体表面の
パターニング方法。1. A silicon oxide layer is formed only on the silicon surface after supplying oxygen gas to the surface of a silicon substrate having a gallium adsorption surface and a silicon surface.
A method of patterning a semiconductor surface, which comprises subjecting the substrate to heat treatment.
コン基板の表面に、酸素ガスを供給した後に、シリコン
酸化物層が前記シリコン面にのみ形成されるように、前
記基板を加熱処理する工程と、次いで、前記基板の表面
に結晶成長した後に、前記シリコン酸化物層のみ除去さ
れるように、前記基板を加熱処理する工程を含むことを
特徴とする半導体表面のパターニング方法。2. A step of heat-treating the substrate so that a silicon oxide layer is formed only on the silicon surface after supplying oxygen gas to the surface of the silicon substrate having a gallium adsorption surface and a silicon surface. Next, a method of patterning a semiconductor surface, which comprises the step of heat-treating the substrate so that only the silicon oxide layer is removed after crystal growth on the surface of the substrate.
基板の表面に、ガリウム吸着面とシリコン面を周期的に
配列させる工程と、前記基板の表面に酸素ガスを供給し
た後に、前記基板を加熱処理し、該基板の表面に前記原
子ステップに沿ってシリコン面とシリコン酸化物層を周
期的に形成する工程を含むことを特徴とする半導体表面
のパターニング方法。3. A step of periodically arranging a gallium adsorption surface and a silicon surface on a surface of a silicon substrate having periodic atomic steps, and heating the substrate after supplying oxygen gas to the surface of the substrate. And patterning a silicon surface and a silicon oxide layer periodically on the surface of the substrate along the atomic steps.
基板の表面に、ガリウム吸着面とシリコン面を周期的に
配列させる工程と、前記基板の表面に酸素ガスを供給し
た後に、前記基板を加熱処理し、該基板の表面に前記原
子ステップに沿ってシリコン面とシリコン酸化物層を周
期的に形成する工程と、前記シリコン酸化物層をマスク
に前記基板の表面に半導体層を選択成長する工程を含む
ことを特徴とする半導体表面のパターニング方法。4. A step of periodically arranging a gallium adsorption surface and a silicon surface on a surface of a silicon substrate having a periodic atomic step, and heating the substrate after supplying oxygen gas to the surface of the substrate. And a step of periodically forming a silicon surface and a silicon oxide layer on the surface of the substrate along the atomic steps, and a step of selectively growing a semiconductor layer on the surface of the substrate using the silicon oxide layer as a mask. A method for patterning a semiconductor surface, comprising:
基板の表面に、ガリウム吸着面とシリコン面を周期的に
配列させる工程と、前記基板の表面に酸素ガスを供給し
た後に、前記基板を加熱処理し、該基板の表面に前記原
子ステップに沿ってシリコン面とシリコン酸化物層を周
期的に形成する工程と、前記シリコン酸化物層をマスク
に前記基板を選択エッチングして溝を形成する工程と、
前記基板の溝内に半導体層を選択成長する工程を含むこ
とを特徴とする半導体表面のパターニング方法。5. A step of periodically arranging a gallium adsorption surface and a silicon surface on a surface of a silicon substrate having a periodic atomic step, and heat-treating the substrate after supplying oxygen gas to the surface of the substrate. A step of periodically forming a silicon surface and a silicon oxide layer on the surface of the substrate along the atomic steps; and a step of selectively etching the substrate with the silicon oxide layer as a mask to form a groove. ,
A method of patterning a semiconductor surface, comprising the step of selectively growing a semiconductor layer in the groove of the substrate.
基板の表面に、ガリウム吸着面とシリコン面を周期的に
配列させる工程と、前記基板の表面に酸素ガスを供給し
た後に、前記基板を加熱処理し、該基板の表面に前記原
子ステップに沿ってシリコン面とシリコン酸化物層を周
期的に形成する工程と、次いで、前記基板の表面に結晶
成長した後に、前記シリコン酸化物層のみ除去されるよ
うに、前記基板を加熱処理し、該基板の表面に前記シリ
コン酸化物層に対応した周期的凹凸を有する半導体層を
成長する工程を含むことを特徴とする半導体表面のパタ
ーニング方法。6. A step of periodically arranging a gallium adsorption surface and a silicon surface on a surface of a silicon substrate having periodic atomic steps, and heating the substrate after supplying oxygen gas to the surface of the substrate. Then, a step of periodically forming a silicon surface and a silicon oxide layer on the surface of the substrate along the atomic steps, and then, after crystal growth on the surface of the substrate, only the silicon oxide layer is removed. Thus, the method for patterning a semiconductor surface, which comprises the step of subjecting the substrate to a heat treatment to grow a semiconductor layer having periodic irregularities corresponding to the silicon oxide layer on the surface of the substrate.
基板の表面に、ガリウム吸着面とシリコン面を周期的に
配列させる工程と、前記基板の表面に酸素ガスを供給し
た後に、前記基板を加熱処理し、該基板の表面に前記原
子ステップに沿ってシリコン面とシリコン酸化物層を周
期的に形成する工程と、次いで、前記基板の表面に結晶
成長した後に、前記シリコン酸化物層のみ除去されるよ
うに、前記基板を加熱処理し、該基板の表面に前記シリ
コン酸化物層に対応した周期的凹凸を有する半導体層を
成長する工程と、次いで、前記基板に異種半導体層を交
互に成長する工程を含むことを特徴とする半導体表面の
パターニング方法。7. A step of periodically arranging a gallium adsorption surface and a silicon surface on a surface of a silicon substrate having a periodic atomic step, and heating the substrate after supplying oxygen gas to the surface of the substrate. Then, a step of periodically forming a silicon surface and a silicon oxide layer on the surface of the substrate along the atomic steps, and then, after crystal growth on the surface of the substrate, only the silicon oxide layer is removed. And heat-treating the substrate to grow a semiconductor layer having periodic irregularities corresponding to the silicon oxide layer on the surface of the substrate, and then alternately growing heterogeneous semiconductor layers on the substrate. A method for patterning a semiconductor surface, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10034396A JP3115527B2 (en) | 1996-04-22 | 1996-04-22 | Semiconductor surface patterning method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10034396A JP3115527B2 (en) | 1996-04-22 | 1996-04-22 | Semiconductor surface patterning method |
Publications (2)
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| JPH09289208A true JPH09289208A (en) | 1997-11-04 |
| JP3115527B2 JP3115527B2 (en) | 2000-12-11 |
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| JP (1) | JP3115527B2 (en) |
-
1996
- 1996-04-22 JP JP10034396A patent/JP3115527B2/en not_active Expired - Fee Related
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| JP3115527B2 (en) | 2000-12-11 |
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