JPH04174560A - Semiconductor device and its manufacture - Google Patents

Abstract

PURPOSE:To obtain a variable Schottky barrier height, to avoid a recombination loss due to a surface defect and to obtain a higher performance by a method wherein a surface layer by a III-V semiconductor contains an oxide film of Bi or Sb by at least a monoatomic layer. CONSTITUTION:A surface layer 3 including an oxide film of Bi or Sb by at least a monoatomic layer is formed on the surface of a III-V semiconductor 1; a stable bond is formed. In addition, when a metal or a III-V semiconductor 4 is formed on the surface layer 3, various Schottky barrier heights can be obtained. Then, an insulating film is formed on the stable surface 3, MIS structure can be formed and a Schottky contact can be formed. Thereby, the recombination loss of carriers due to a surface defect is avoided, a limitation on a design is reduced and a high performance can be obtained.

Description

【発明の詳細な説明】 ε概要コ 基板材料として■−ｖ族半導体を用いた半導体装置とそ
の製造方法に関し、 ■−ｖ族半導体を用い、良好なＭＩＳ梢造ないし欠陥密
度の低い界面・表面を持つ良好な結晶性を有する半導体
装置およびその製造方法を実現することを目的とし、 ■＝ｖ族半導体と、■−ｖ族半導体の表面に形成された
少なくとも１原子層のＢｉまたはＳｂの酸化膜を含む表
面層とを含むように構成する、あるいは、■−ｖ族半導
体と、■−ｖ族半導体の上に形成された金属あるいは他
の■−ｖ族半導体の領域と、Ｉ−Ｖ族半導体と金属ある
いは他の■−ｖ族半導体の領域との間に形成された少な
くとも一原子層のＳｂあるいはＢｉの膜とを含むように
構成する、 あるいは、プロセスを行なった■−ｖ族半導体の表面上
に少なくとも一原子層のＢｉまたはＳｂを成膜する工程
と、■−ｖ族半導体をアニールする工程とを含むように
構成する。[Detailed Description of the Invention] ε Overview Concerning a semiconductor device using a ■-V group semiconductor as a co-substrate material and a method for manufacturing the same. The aim is to realize a semiconductor device having good crystallinity and a method for manufacturing the same. or a surface layer containing a film, or a region of a metal or other group IV semiconductor formed on the group IV semiconductor; A semiconductor of a ■-V group semiconductor which is constructed or processed to include at least one atomic layer of Sb or Bi film formed between the semiconductor and a region of a metal or other ■-V group semiconductor. The structure includes a step of forming at least one atomic layer of Bi or Sb on the surface, and a step of annealing the ①-V group semiconductor.

１産業上の利用分野］ 本発明は、半導体装置とその製造方法に間し、特に基板
材料として■−Ｖ族半導体を用いた半導体装置とその製
造方法に関する。1. Field of Industrial Application] The present invention relates to a semiconductor device and a method of manufacturing the same, and particularly to a semiconductor device using a -V group semiconductor as a substrate material and a method of manufacturing the same.

［従来の技術］ ■−ｖ族半導体を用いた半導体装置としては、レーザ等
の光半導体やＨＥＭＴ等の高速テバイスの研究が進めら
れている。[Prior Art] As semiconductor devices using -V group semiconductors, research is progressing on optical semiconductors such as lasers and high-speed devices such as HEMTs.

ところが、Ｓｉを用いたＭＩＳ（金属−絶縁物一半導体
）型半導体装置と比べて、Ｉ−Ｖ族半導体を用いたＭＩ
Ｓ型半導体装置の開発、利用は遅れている。However, compared to MIS (metal-insulator-semiconductor) semiconductor devices using Si, MIS (metal-insulator-semiconductor) semiconductor devices using
The development and use of S-type semiconductor devices has been delayed.

Ｉ−ｖ族化合物半導体を用いたＭＩＳ構造が作り誼い理
由は、まず安定な自然酸化膜か存在しないことであり、
次に界面での欠陥密度がＳｉに比べて２桁以上も高いこ
とであろう、たとえばＧａＡｓの場合、酸化物としてＧ
ａ２Ｏ３、Ａｓ２Ｏ３か存在し得るが特に後者はＧａＡ
ｓとの共存下では不安定である。ＡＳ２０３はＱａＡｓ
とすぐに反応してＧａの酸化物と遊離されたＡｓとを生
成する。このことは、たとえばＧ、　Ｐ、　５ｃｈｖｔ
ａｒｔｚ　：Ｔｈ１ｎ　５ｏｌｉｄ　Ｆｉｌｌｓ、１０
３，３（１９８３）に報告されている。The reason why MIS structures using I-V compound semiconductors are poorly constructed is that there is no stable natural oxide film.
Next, the defect density at the interface is probably two orders of magnitude higher than that of Si. For example, in the case of GaAs, G as an oxide
Either a2O3 or As2O3 may exist, but especially the latter is GaA
It is unstable in coexistence with s. AS203 is QaAs
It immediately reacts to produce Ga oxide and liberated As. This means that, for example, G, P, 5chvt
artz: Th1n 5olid Fills, 10
3, 3 (1983).

遊離したＡｓはＧａサイトにも入り、表面に多量の深い
アンチ・サイト欠陥を形成し、キャリアトラップを形成
してしまう。The liberated As also enters the Ga sites, forming a large number of deep anti-site defects on the surface and forming carrier traps.

ＩｎＰの場合は、欠陥密度はＧａＡｓに比べると少ない
か、それでも表面に形成されるＩｎ２Ｏ３は、除々にト
ラップ準位を形成し、素子の信頼性を失わせる原因にな
る。このことは、たとえば、Ｊ、　Ｆ、Ｗａｇｅｒ、に
、Ｍ、Ｇｅ１ｂ、ＣＪ、Ｗｉｌｍｓｅｎ、Ｌ、Ｌ。In the case of InP, the defect density is lower than that of GaAs, but even so, In2O3 formed on the surface gradually forms a trap level, causing a loss of device reliability. This is true, for example, in J.F. Wager, M.Gelb, C.J., Wilmsen, L.L.

にａｚｎｅｒｓｋｉ：　Ｊ、Ｖａｃ、Ｓｃｉ、　＆　Ｔ
ｅｃｈｎｏｌ、、８１，７７８（１９８３）。aznerski: J, Vac, Sci, & T.
echnol, 81, 778 (1983).

Ｓ、Ｍ、Ｇｏｏｄｎｉｃｋ、Ｔ、Ｈｗａｒ＋ａ、　　ａ
ｎｄ　　Ｃ，Ｗ、Ｗｉｌｎｓｅｎ；Ａｐｐ　１．　Ｐｈ
ｙｓ、　Ｌｅｔｔ１，４４．４５３（１９８３）。S, M, Goodnick, T, Hwar+a, a
nd C, W, Wilnsen; App 1. Ph
ys, Lett1, 44.453 (1983).

０．［、にｒｉｖａｎｅｋｊ、Ｌｉ１ｉｅｎｔａｌ、Ｊ
、Ｆ、Ｗａｏｅｒ、Ｒ，Ｇ。0. [, Nirivanekj, Li1iental, J.
, F., Waoer, R.G.

Ｇａｎ、Ｓ、ｔ４．Ｇｏｏｄｎｉｋ　ａｎｄ　Ｃ，ＷＪ
ｉｌｌＳｅｎ：　Ｊ、Ｖａｃ、Ｓｃｉ。Gan, S, t4. Goodnik and C, W.J.
illSen: J, Vac, Sci.

＆　Ｔｅｃｈｎｏｌ、、８３．１０８１（１９８５）に
報告されている。& Technol, 83.1081 (1985).

このような欠点を克服するために、絶縁体の材料設計か
ら、その成膜技術に至るまで、広範な研究か行なわれて
きたが、また充分な結果を得るに至っていない。In order to overcome these drawbacks, extensive research has been carried out on everything from the material design of the insulator to its film formation technology, but no satisfactory results have been obtained.

■−■族半導体を用いた半導体装置は、現在の所例外な
く、ショットキ・バリアを用いてチャネルのコンタクタ
ンスを制御している。ところか、実際問題として、数多
くの金属に対して、その仕事関数の違いにもかかわらず
、対象とする半導体毎にある狭い領域に、フェルミ・レ
ベルがピニングされてしまう、この事実は、電極金属の
選択によるショットキ・バリア・バイトの制御を困難に
し、半導体装置の設計に大きな制約を課すこととなって
いる。Semiconductor devices using ■-■ group semiconductors currently use Schottky barriers to control channel contactance without exception. However, as a practical matter, the Fermi level is pinned to a narrow region for each target semiconductor, despite the differences in work functions of many metals. This makes it difficult to control Schottky barrier bite through the selection of , and imposes major constraints on the design of semiconductor devices.

フェルミ・レベル・ピニングを説明するために最も広く
受は容れられている説にはＵＤＭがある。The most widely accepted theory to explain Fermi level pinning is UDM.

これによれば、金属を半導体表面に蒸着した場合、発生
する吸着熱でその半導体に特有な欠陥か多数誘起され、
その欠陥レベルはそれぞれ半導体毎に決まっているので
、金属の仕事関数の差にかかわらず、一定のレベルにフ
ェルミ・レベルがビンされてしまう、この説に従えば、
ショットキ・バリア・ハイドを制御するためには、表面
の欠陥密度を下げる努力か必要であることが示唆される
。According to this, when metal is deposited on the surface of a semiconductor, the adsorption heat generated induces many defects specific to the semiconductor.
According to this theory, the defect level is fixed for each semiconductor, so the Fermi level is binned at a fixed level regardless of the difference in the work function of the metals.
It is suggested that efforts should be made to reduce the surface defect density in order to control the Schottky barrier hide.

近年、硫化アンモニウム等を用いた表面の処理方法が欠
陥密度低下にある程度の成果を上げることか示唆された
（たとえば、Ｅ　、　Ｙａｂ　ｌ　ｏｎｏｖ　ｉ↑ｃｈ
　ｅｔａｌ、、ＡＩ）Ｄｌ、ＰＭＳ、Ｌｅｔｔ、、５１
（６）、４３９　ｆｔ９８７）または、Ｃ，Ｊ、５ａｎ
ｄｒｏｆｆ　ｅｔ　ａｌ、、＾ｐｐ１．ｐｈｙｓ、ｔｅ
↑ｔ、、５Ｈ１）、３３（１９ｇ？）を参照）が、その
安定性には疑問が持たれている。In recent years, it has been suggested that surface treatment methods using ammonium sulfide etc. can have some success in reducing defect density (for example, E, Yablonov i↑ch
etal,, AI) Dl, PMS, Lett,, 51
(6), 439 ft987) or C, J, 5an
droff et al, ^pp1. phys,te
↑t,,5H1), 33 (19g?)), but its stability is questionable.

また、近年注目されている量子細線等を用いた素子にお
いては、エツチング等のプロセスで生じた欠陥の影響か
従来の素子に比べて増大しくたとえば、Ｈ，５ａｋａｋ
ｉ、Ｊａｐ、ｊ、＾ｐｐ１．Ｐｈｙｓ、、２８．Ｌ３１
４　（１９８９）参照）、低い欠陥密度の界面・表面を
得ることが切望されている。In addition, in devices using quantum wires, etc., which have been attracting attention in recent years, the influence of defects caused by processes such as etching is increased compared to conventional devices.
i, Jap, j, ^pp1. Phys, 28. L31
4 (1989)), it is strongly desired to obtain interfaces/surfaces with low defect density.

［発明か解決しようとする課題〕 以上説明したように、従来の技術によれば、■＝Ｖ族半
導体を用いた半導体装置において、好適なパッシベーシ
ョン膜が得られず、ＭＩＳ１１１造を構成することか困
難であった。[Problem to be solved by the invention] As explained above, according to the conventional technology, a suitable passivation film cannot be obtained in a semiconductor device using ■=V group semiconductor, and it is difficult to configure an MIS111 structure. It was difficult.

本発明の第１の目的は、Ｉ−Ｖ族半導体を用い、良好な
ＭＩＳ楕遺構造する半導体装１およびその製造方法を実
現することである。A first object of the present invention is to realize a semiconductor device 1 that uses an IV group semiconductor and has a good MIS elliptical structure, and a method for manufacturing the same.

また、従来の技術によれば、■〜■族半導体を用いた半
導体装置において、可変なショットキ・バリア・ハイド
が得られず、かつ表面欠陥によるキャリアの再結合損失
が避けられず、半導体装置の設計に制約が多く、より高
い性能を得ることか困難であった。Furthermore, according to the conventional technology, in semiconductor devices using group III to II semiconductors, variable Schottky barrier hydride cannot be obtained, and carrier recombination loss due to surface defects is unavoidable. There were many design constraints, making it difficult to obtain higher performance.

本発明の第２の目的は、欠陥密度の低い半導体−金属界
面、−あるいは半導体−半導体界面等の界面・表面を有
する半導体装置およびその製造方法を提供することであ
る。A second object of the present invention is to provide a semiconductor device having an interface/surface such as a semiconductor-metal interface or a semiconductor-semiconductor interface with low defect density, and a method for manufacturing the same.

［課題を解決するための手段］ 第１図（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、本発明の原
理説明図である。[Means for Solving the Problems] FIGS. 1(A), (B), (C), and (D) are diagrams explaining the principle of the present invention.

第１図（Ａ＞は構成工を示す。Fig. 1 (A> indicates construction work.

■−ｖ族半導体１の表面に、少なくとも１原子層のＢｊ
またはＳｂの酸化膜を含む表面層２が形成されている。■-At least one atomic layer of Bj on the surface of the V group semiconductor 1
Alternatively, a surface layer 2 containing an oxide film of Sb is formed.

また、ｍ−ｖｔ、半導体１の中にチャネルが形成され、
表面層２の上にゲート絶縁膜の少なくとも一部を構成す
る絶縁膜か構成される。In addition, m-vt, a channel is formed in the semiconductor 1,
An insulating film constituting at least a part of the gate insulating film is formed on the surface layer 2 .

第１図（Ｂ）は構成■を示す。FIG. 1(B) shows configuration (2).

ｍ−Ｖ族半導体１の表面に、少なくとも一原子層のＢｉ
＜Ｓｂ）を含む表面層３が形成され、その上に目的に応
じて金属あるいは他の■−ｖ族半導体４か形成されてい
る。At least one atomic layer of Bi is formed on the surface of the m-V group semiconductor 1.
A surface layer 3 containing <Sb) is formed, and a metal or other ■-v group semiconductor 4 is formed thereon depending on the purpose.

［作用コ 第１図（Ａ）、（Ｂ）に示すように、■−ｖ族半導体の
表面に少なくとも１原子層のＢｉ、またはＳｂの酸化膜
を含む表面Ｎ２、または少なくとも一原子層のＢｉ、ま
たはＳｂを含む表面層か形成されると、このＢｉまたは
Ｓｂ原子は、■−ｖ族半導体表面と極めて安定な結合を
形成する。[Operations] As shown in FIGS. 1(A) and (B), the surface N2 contains at least one atomic layer of Bi or Sb oxide film on the surface of the -V group semiconductor, or at least one atomic layer of Bi When a surface layer containing , or Sb is formed, the Bi or Sb atoms form an extremely stable bond with the surface of the ①-v group semiconductor.

光電子分光を用いたＳｂの４ｄＳ子およびＢｉの５ｄＳ
子のコア・レベルの研究から以下のことが判った。Ｉ−
Ｖ族半導体の（１１０）表面にＳｂまたはＢｉを１原子
層程度蒸着し、そのスペクトルを測定すると、スペクト
ルにはほぼ、等しい強度をもつ２成分か含まれる。これ
ら２成分は、ＳｂまたはＢｉとＩ−Ｖ族半導体表面との
結合がもたらすケミカルシフトに基くものであった。4dS of Sb and 5dS of Bi using photoelectron spectroscopy
The following findings were found from research on the child's core level. I-
When about one atomic layer of Sb or Bi is deposited on the (110) surface of a group V semiconductor and its spectrum is measured, the spectrum contains two components with approximately equal intensities. These two components were based on the chemical shift caused by the bond between Sb or Bi and the surface of the IV group semiconductor.

Ｉ−Ｖ族半導体表面におけるＢｉまたはＳｂの結合状態
を第１図（Ｃ）、（Ｄ）を参照して説明する。The bonding state of Bi or Sb on the surface of a group IV semiconductor will be explained with reference to FIGS. 1(C) and 1(D).

図中、小さな白丸は■族原子を示し、小さな黒丸はＶ族
原子を示し、大きな二重丸はＢｔまたはＳｂ原子を示す
。In the figure, small white circles indicate group II atoms, small black circles indicate group V atoms, and large double circles indicate Bt or Sb atoms.

第１図（Ｃ）は原子構造を側面から見たものであつ、第
１図（Ｄ＞は原子構造を表面の上から見たものである。FIG. 1(C) is a side view of the atomic structure, and FIG. 1(D) is a view of the atomic structure from above the surface.

これらの図かられかるように、Ｉ−Ｖ族半導体表面で、
ＢｉまたはＳｂ原子は、ジグサグ状のチェーン型結合を
形成している。As can be seen from these figures, on the surface of the IV group semiconductor,
The Bi or Sb atoms form a zig-sag chain type bond.

たとえば、ＧａＡｓ　（１１０）表面にＳｂを１原子層
程度蒸着した場合、隣り合う２つのＳｂ原子は、互いに
共有結合的に結合し、ＧａＡｓ基板とそれぞれＳｂ−Ｇ
ａの係合とＳｂ−Ａｓの結合を形成する。このＳｂ−Ｇ
ａとＳｂ−Ａｓの結合の差によるケミカルシフトがスペ
クトルの２成分として測定される。この２成分のピーク
を測定し、研究を進めた。For example, when about one atomic layer of Sb is deposited on a GaAs (110) surface, two adjacent Sb atoms bond covalently to each other and connect to the GaAs substrate and Sb-G, respectively.
a and forms an Sb-As bond. This Sb-G
The chemical shift due to the difference in the bond between a and Sb-As is measured as two components of the spectrum. The researchers measured the peaks of these two components and proceeded with their research.

一方、Ｓｂの蒸着に伴なうＧａおよびＡｓのバルク成分
の光電子強度の減衰は、以下のことを示唆しな、すなわ
ち、１原子層までは規則正しく、ＳｂまたはＢｉの単原
子層が成長し、それ以上の膜圧では基板温度にも依存す
るが、室温てはアモルファス化すると同時に、クラスタ
リングが発生する。すなわち、少なくとも１原子層のＳ
ｂまたはＢｉ層の成長が重要である。On the other hand, the attenuation of the photoelectron intensity of the bulk components of Ga and As with the deposition of Sb suggests that a monoatomic layer of Sb or Bi grows regularly up to one atomic layer; At higher film thicknesses, depending on the substrate temperature, at room temperature the film becomes amorphous and at the same time clustering occurs. That is, at least one atomic layer of S
The growth of the b or Bi layer is important.

また、Ｓｂ単原子層を被着しな■−ｖ族半導体表面のＬ
　Ｅ　Ｅ　Ｄ　（ｌｏｗ　ｅｎｅｒａｙ　ｅｌｅｃｔｏ
ｒｏｎ　ｄ１′ｆｆｒａｃｔｉｏｎ）を測定すると、表
面上にはいずれの方向にも基板ユニットセルを反映した
＜ＩＸＩ＞構造が形成され、秩序立った単原子層が形成
されていることか検証された。In addition, L on the surface of the
E E D (low energy select)
When the ron d1'f fraction) was measured, an <IXI> structure reflecting the substrate unit cell was formed on the surface in either direction, and it was verified that an ordered monoatomic layer was formed.

すなわち、基板表面の２次元的プリミティブセルに対し
て、その表面上に２次元方向に関して！；１の配列ｍ造
が形成された。That is, for a two-dimensional primitive cell on the substrate surface, in a two-dimensional direction on that surface! ;1 array m structure was formed.

近年、ＳＴＭを用いた表面研究の進展が急速であり、こ
のＳＴＭ像は、視覚的に上述の単原子層の存在を明らか
にした。まな、角度分解光電子分光を用いた研究は、表
面電子構造に関する情報を与え、上述のジグザグチェー
ンモデルをより強固に理論面、実験面から支持するに至
った。In recent years, surface research using STM has made rapid progress, and this STM image visually revealed the presence of the above-mentioned monoatomic layer. Furthermore, research using angle-resolved photoelectron spectroscopy has provided information on the surface electronic structure, and has led to more solid theoretical and experimental support for the above-mentioned zigzag chain model.

１−Ｖ族半導体表面に、少なくとも１原子層形成したＳ
ｂまたはＢｉ層は、上述のように規則正しい構造を形成
するが、この界面が非常に強い化学吸着からなる秩序立
った急峻で均一な界面であることがわかった。すなわち
、この界面が応用上２極めて重要となる。上述の単原子
層が、いかに強固に結合しているかを示す１つの事実は
、５５０℃のアニールでも構造には全く変化か見られな
いことである。また、予備的ながら単原子層のＳｂを蒸
着することでＧａＡｓの酸化速度が激減することがわか
ったことによっても示される。At least one atomic layer of S is formed on the surface of the 1-V group semiconductor.
The b or Bi layer forms a regular structure as described above, and it was found that this interface is an ordered, steep, and uniform interface made of very strong chemisorption. In other words, this interface is extremely important in terms of application. One fact that shows how strongly the monoatomic layer described above is bonded is that even after annealing at 550° C., no change is observed in the structure. This is also shown by the preliminary finding that the oxidation rate of GaAs is drastically reduced by depositing a monoatomic layer of Sb.

したがって、Ｓｂ＝　Ｂｉのエピタキシャル単原子層な
いしは数原子層を■−ｖ族半導体表面に形成すると、極
めて安定な表面か得られる。その上に酸化膜や導電体膜
を成長すると、酸化膜や導電体膜と■−ｖ族半導体表面
とか極めて安定に分離される。このなめ、従来の方法で
は実現不可能であったＭＩＳｌＳ造やショットキ電極構
造を作成することができる。Therefore, if an epitaxial monoatomic layer or several atomic layers of Sb=Bi is formed on the surface of a ■-v group semiconductor, an extremely stable surface can be obtained. When an oxide film or a conductor film is grown on it, the oxide film or conductor film and the surface of the ①-V group semiconductor can be separated very stably. Because of this, it is possible to create a MISlS structure or a Schottky electrode structure, which was impossible to achieve using conventional methods.

第１図（Ａ）の構成においては、少なくとも単原子層の
ＢｉまなはＳｂによって、■−ｖ族半導体の表面を安定
化し、このＢｉ、またはＳｂの層を酸化することによっ
て、ＢｉまたはＳｂのダングリングボンドを＃端化する
。この上に絶縁膜を形成すれば、絶縁膜と■−ｖ族半ｇ
＃体表面とは安定に分離される。In the configuration shown in FIG. 1(A), the surface of the ■-v group semiconductor is stabilized by at least a monoatomic layer of Bi or Sb, and by oxidizing this Bi or Sb layer, Bi or Sb is stabilized. #Create dangling bonds. If an insulating film is formed on this, the insulating film and
# Stably separated from the body surface.

このようにして、ｍ−Ｖ族半導体表面の不安定性に結び
つく酸化物の生成を極力抑制し、かつ表面酸化に伴なう
ストイキオメトリのずれが引起こす欠陥〈キャリアトラ
ップ）の発生を最少限にとどめることか可能となる。In this way, the formation of oxides that lead to instability on the surface of m-V group semiconductors is suppressed to the utmost, and the occurrence of defects (carrier traps) caused by deviations in stoichiometry due to surface oxidation is minimized. It is possible to keep it at .

第１図（Ｂ）の構成においては、示すように、１−Ｖ族
半導体の表面に、少なくとも一原子層のＢｉまたはＳｂ
を含む表面層３が形成され、このＢｉまたはＳｂ原子の
層は、■−ｖ族半導体と極めて安定な結合を形成する。In the configuration of FIG. 1(B), as shown, at least one atomic layer of Bi or Sb is formed on the surface of the 1-V group semiconductor.
A surface layer 3 is formed containing Bi or Sb atoms, and this layer of Bi or Sb atoms forms an extremely stable bond with the ■-v group semiconductor.

特に、Ｓｂを一原子層蒸着した場合には、蒸着直後には
、通常の金属と同様にその半導体に特有なレベルにフェ
ルミ・レベルかピンされるが、３００℃前後のアニール
を加えることで、フラット・バンドに近い状態か得られ
ることかわかってきた。In particular, when a single atomic layer of Sb is deposited, immediately after the deposition, the Fermi level is pinned to a level specific to the semiconductor, just like ordinary metals, but by annealing at around 300°C, I now know that I can get something close to a flat band.

第５図はＪｎＰについての、この現象を示す。第５図に
おいて、△印は、Ｐの２ｐ電子とＩｎの４ｄ電子との強
度比を表わし、］ＪｎＰ面のストイキオメトリを示す６
０印は、ＩｎＰのフェルミレベルを示す、・印は、Ｓｂ
の単原子層を付けた時のＩｎＰ表面のフェルミレベルを
示す４図中、横軸はアニール温度を示す。裸のＩｎＰ表
面は加熱に対して不安定であるが、Ｓｂ単原子層を形成
することにより、はぼ２００℃以上のアニールにより、
］ＪｎＰ面のフェルミレベルか非常に安定化することか
わかる。Figure 5 shows this phenomenon for JnP. In FIG. 5, the △ symbol represents the intensity ratio of the 2p electrons of P and the 4d electrons of In, and indicates the stoichiometry of the JnP surface.
The 0 mark indicates the Fermi level of InP, and the mark indicates Sb
In Figure 4, which shows the Fermi level of the InP surface when a monoatomic layer of is attached, the horizontal axis indicates the annealing temperature. Bare InP surfaces are unstable to heating, but by forming a Sb monoatomic layer, annealing at temperatures above 200°C can
] It can be seen that the Fermi level of the JnP surface is extremely stabilized.

ＳｂまたはＢｉの原子相を形成した表面の上に、金属あ
るいは他のｍ−Ｖ族半導体４を形成すると、種々のショ
ットキ・バリアが形成されると期待される。これは表面
がＳｂあるいはＢｉで強＜＠護されて理想的な界面を形
成しているために、蒸着で生じた半導体内の欠陥かアニ
ールによって減少するためであると考えられる。したが
って、半導体表面にＳｂあるいはＢｉの少なくとも一原
子層を蒸着し、その後アニールを加えることで、低欠陥
の安定な表面か得られることがわかった。When a metal or other m-V group semiconductor 4 is formed on a surface on which an atomic phase of Sb or Bi is formed, various Schottky barriers are expected to be formed. This is considered to be because the surface is strongly protected by Sb or Bi to form an ideal interface, and defects in the semiconductor generated during vapor deposition are reduced by annealing. Therefore, it has been found that a stable surface with low defects can be obtained by depositing at least one atomic layer of Sb or Bi on the semiconductor surface and then applying annealing.

この手法は、エツチングで生じた欠陥を除去するために
も有効であることがわかった。This method was also found to be effective for removing defects caused by etching.

こ実施例コ 以下、本発明を実施例に沿って説明する。This example Hereinafter, the present invention will be explained along with examples.

まず、■−ｖ族半導体表面上に絶縁膜界面を作成する基
本的な工程を説明する。First, the basic process of creating an insulating film interface on the surface of a -V group semiconductor will be explained.

（１）、清浄な■−ｖ族半導体表面に、ＢｉまたはＳｂ
を単原子層成長する。たとえば、ＭＢＥによって、下地
半導体表面上に■−ｖ族半導体層を成長°し、その上に
ＢｉまたはＳｂを単原子層蒸着する。基板温度は、２０
０°Ｃ〜４００℃である。(1) Bi or Sb on the clean ■-v group semiconductor surface.
is grown in a monoatomic layer. For example, by MBE, a ■-v group semiconductor layer is grown on the surface of the underlying semiconductor, and a monoatomic layer of Bi or Sb is deposited thereon. The substrate temperature is 20
It is 0°C to 400°C.

（２）、成長した単原子層のＢｉまたはＳｂの結晶性が
不十分な場合は、必要に応じて引続き高真空中でアニー
ルして成長層の結晶性を整える。たとえば、ＧａＡｓに
対しては、３００°Ｃ〜５００℃、ＪｎＰに対しては、
２００℃〜３００℃のアニールを行なう、なお、（１）
のプロセスで良好な結果が得られる場合は、このプロセ
スは行なわなくてもよい。(2) If the crystallinity of the grown monoatomic layer of Bi or Sb is insufficient, the crystallinity of the grown layer is adjusted by annealing in a high vacuum as necessary. For example, for GaAs, 300°C to 500°C, for JnP,
Annealing is performed at 200°C to 300°C. (1)
If the above process gives good results, this process may be omitted.

この段階で、■−ｖ族半導体層の表面が安定に保護され
る。At this stage, the surface of the ■-v group semiconductor layer is stably protected.

（３）、ＢｉまなはＳｂの単原子層を酸化する。たとえ
ば、表面にオゾンをフラッシュする。他の方法によって
酸化してもよい。(3) Oxidize the monoatomic layer of Bi or Sb. For example, flushing ozone onto the surface. It may also be oxidized by other methods.

以下に述べる絶縁膜の成膜か、酸化膜の成膜である場合
、絶縁膜成膜と本酸化工程を同一の工程で行なってもよ
い。In the case of forming an insulating film or forming an oxide film, which will be described below, the insulating film forming step and the main oxidation step may be performed in the same step.

（４）９表面上に絶縁膜を形成する。たとえば、プラズ
マＣＶＤあるいは光ＣＶＤ等の低温成膜方法で５ｉ０２
を厚さ約５０〜２００人成長させる。(4) Form an insulating film on the surface of 9. For example, 5i02 can be formed using low-temperature film-forming methods such as plasma CVD or photo-CVD.
Grow to a thickness of about 50 to 200 people.

この成膜温度はたとえば、４００℃以下にすることが望
ましい。It is desirable that the film forming temperature is, for example, 400° C. or lower.

■−ｖ族半導体の表面に、ショットキ接触を形成する場
合は、（１）の工程、または（１）、（２）の工程に続
いて、（３）、（４）の工程の代わりに金属あるいは他
の■−ｖ族半導体の領域を形成する工程を行なう。■-When forming a Schottky contact on the surface of a group V semiconductor, following the step (1) or steps (1) and (2), metal Alternatively, a step of forming another 1-v group semiconductor region is performed.

また、エツチング等のプロセスによって乱された表面の
処理のためには、（１）の工程ないしく１）、（２）工
程をなう。Further, in order to treat a surface disturbed by a process such as etching, step (1) or steps 1) and (2) are performed.

主にＧａＡ、ｓ、］ｎＰの場合を説明するが、その他、
ＡｌＧａＡｓ等、どのようなｍ−Ｖ族半導体でもよい。We will mainly explain the case of GaA, s, ]nP, but other
Any m-V group semiconductor such as AlGaAs may be used.

材料によって、温度等の制限条件は異なる。たとえは、
他に対策を講じない場合、ＧａＡｓに６５０°Ｃ以上の
高温をかけると、ＧａＡｓの離脱が生しやすい、また、
１ｎＰに３６０℃以上の高温をかけると、Ｐの離脱を招
き易い。しかしながら、たとえば表面に窒化膜によるパ
ッシベーションを行なうこと等により、表面からの１成
分等の離脱を防ぐことにより、この温度は変わる。Limiting conditions such as temperature vary depending on the material. example is,
If no other measures are taken, exposing GaAs to high temperatures of 650°C or higher will easily cause GaAs to separate.
When a high temperature of 360° C. or more is applied to 1nP, P tends to be separated. However, this temperature can be changed by preventing one component from leaving the surface, for example by passivating the surface with a nitride film.

たとえばＧａＡｓに対して８００°Ｃの熱処理を行なう
ことも可能である。For example, it is also possible to heat treat GaAs at 800°C.

以下により具体的な実施例について説明する。More specific examples will be described below.

第２図（Ａ）〜（Ｆ）は、本発明の実施例による半導体
装置の製造方法を説明するための断面図である。FIGS. 2A to 2F are cross-sectional views for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention.

第２図（Ａ）を参照して説明すると、半絶縁性（Ｓｉ型
）ＧａＡｓ基板１１の上に、半導体素子を形成すべき層
となるｐ型ＧａＡｓ層１２、およびｎ型ＧａＡｓ層１３
を成長し、ｍ−Ｖ族半導体１４を形成する。この■−Ｖ
族半導体１４の表面に、ＢｉまたはＳｂの単原子層の酸
化膜１５を形成し、その上にＣＶ　Ｄによりシリコンの
酸化膜１７を形成する。このＣＶＤｔ化膜１７の表面上
にスパッタリングにより、金属層１８を形成する。To explain with reference to FIG. 2(A), on a semi-insulating (Si type) GaAs substrate 11, a p-type GaAs layer 12 and an n-type GaAs layer 13, which are layers on which a semiconductor element is to be formed, are formed.
is grown to form an m-V group semiconductor 14. This ■-V
A monoatomic layer oxide film 15 of Bi or Sb is formed on the surface of the group semiconductor 14, and a silicon oxide film 17 is formed thereon by CVD. A metal layer 18 is formed on the surface of this CVDt film 17 by sputtering.

このスパッタ金属層１８は、たとえばＷで形成され、Ｍ
ＩＳ型のゲートを極を構成する。This sputtered metal layer 18 is made of W, for example, and M
An IS type gate constitutes a pole.

次に第２図（Ｂ）に示すように、ゲート構造をパターニ
ングする。たとえば、スパッタ金属層１８表面上にレジ
スト膜を塗布し、レジストパターンを形成した後、レジ
ストパターンをマスクとしてその下の層を選択的にエツ
チングする。このよううな選択的エツチングによって、
パターン化されたゲート電［ｉ　１８　ａ、ゲート絶縁
膜１７ａ、その下のＢｉまたはＳｂの単原子層酸化膜１
５ａが形成される。Next, as shown in FIG. 2(B), a gate structure is patterned. For example, a resist film is applied on the surface of the sputtered metal layer 18 to form a resist pattern, and then the layer underneath is selectively etched using the resist pattern as a mask. Through such selective etching,
Patterned gate electrode [i 18 a, gate insulating film 17 a, underlying Bi or Sb monoatomic layer oxide film 1
5a is formed.

次に第２図（Ｃ）に示すように、ゲート構造の上に絶縁
膜２０を被覆する。たとえば、窒化膜または酸化膜を表
面上に成膜し、絶縁膜２０を形成する。Next, as shown in FIG. 2(C), an insulating film 20 is coated on the gate structure. For example, a nitride film or an oxide film is formed on the surface to form the insulating film 20.

第２図（Ｄ）に示すように、ソース／ドレイン電極をコ
ンタクトすべき領域を絶縁膜中に開口する。このように
して、ソース／ドレイン領域の表面を露出させる。As shown in FIG. 2(D), regions to be contacted with source/drain electrodes are opened in the insulating film. In this way, the surfaces of the source/drain regions are exposed.

この開口にイオン注入を行なうことによって、開口領域
下にｎ″型領領域形成し、ソース／ドレイン領域とする
。By performing ion implantation into this opening, an n'' type region is formed under the opening region to serve as a source/drain region.

次に第２図（Ｅ）に示すように、レジスト層２１を形成
し、パターン化した後、Ａｕ−Ｇｅ合金を堆積し、ソー
ス／ドレインのオーミック電極２２を形成する。Next, as shown in FIG. 2E, a resist layer 21 is formed and patterned, and then an Au-Ge alloy is deposited to form source/drain ohmic electrodes 22.

次に第２図（Ｆ）に示すように、レジスト上のＡｕ−Ｇ
ｅ合金をリフトオフし、半導体の露出表面上にパッシベ
ーション膜２４を形成することによって、ＭＩＳＦＥＴ
構造を形成する。Next, as shown in FIG. 2(F), the Au-G on the resist
By lifting off the e-alloy and forming a passivation film 24 on the exposed surface of the semiconductor, the MISFET
form a structure.

このように形成したＭＩＳＦＥＴにおいては、■−ｖ族
半導体１４の表面とゲート絶縁Ｊ！Ｉ　１７　ａとの間
か、ＢｉまたはＳｂの酸化ｌｌ！１５　ａによって分離
されているため、表面の安定性に極めて優れている。In the MISFET formed in this way, the surface of the ■-v group semiconductor 14 and the gate insulation J! Between I 17 a or Bi or Sb oxidation ll! 15a, the surface stability is extremely excellent.

第３［］　（Ａ）〜（Ｄ＞に本発明の他の実施例による
半導体装置の製造方法を示す。3rd [] (A) to (D>) show a method of manufacturing a semiconductor device according to another embodiment of the present invention.

第３図（Ａ＞において、積層構造を作成する。In FIG. 3 (A>), a laminated structure is created.

第２図（Ａ）同様、半絶縁性ＧａＡｓ基板１１の表面上
に素子を形成すべき領域となるｐ型ＧａＡｓ層１２、ｎ
型ＧａＡｓ層１３を形成し、■−Ｖ族半導体１４を形成
する。この表面上に、少なくとも一原子層のＳｂまたは
Ｂｉの原子層１５ｃを形成する。さらにこの上に、ｎ′
型ＧａＡｓ層２８を形成する６ 第３図（Ｂ）に示すように、ｎ＋型ＧａＡｓ層２８のゲ
ート部を選択的にエツチングして除去する。この処理に
より、その下のＳｂ、ｔたはＢｉの原子層１５ｃが露出
する。この露出したＳｂまたはＢｉの原子層をオゾンフ
ラッシュ等により、酸化させる。このようにして、少な
くとも一原子層のＳｂまたはＢｉの酸化膜１５ａが形成
される。Similar to FIG. 2(A), the p-type GaAs layer 12, n
A type GaAs layer 13 is formed, and a -V group semiconductor 14 is formed. On this surface, at least one atomic layer of Sb or Bi atomic layer 15c is formed. Furthermore, on top of this, n'
6. Forming GaAs layer 28. As shown in FIG. 3B, the gate portion of n+ type GaAs layer 28 is selectively etched and removed. This treatment exposes the underlying Sb, t, or Bi atomic layer 15c. This exposed Sb or Bi atomic layer is oxidized by ozone flash or the like. In this way, at least one atomic layer of Sb or Bi oxide film 15a is formed.

次に第３図（Ｃ）に示すように、表面に絶縁膜３０を形
成し、さらにその上にゲート電極３１を形成する。この
絶縁膜３０はシリコン酸化膜等で形成され、ゲート絶縁
膜となる。このゲートＳ掻３１の下のＩ−Ｖ族半導体表
面かチャネルを形成する。Next, as shown in FIG. 3(C), an insulating film 30 is formed on the surface, and a gate electrode 31 is further formed thereon. This insulating film 30 is formed of a silicon oxide film or the like, and serves as a gate insulating film. A channel is formed on the surface of the IV group semiconductor below this gate S 31.

第３図（Ｄ）に示すように、絶縁１１１３０を開口し、
ソース／ドレイン電極となるオーミック電極３２．３３
を形成する。これらのオーミック電極３２．３３は、ｎ
中型ＧａＡｓ層２８、ＢｉまたはＳｂの単原子層１５ｃ
を介して、■−ｖ族半導体１４表面のチャネルにｆｉＣ
続される。さらに、必要に応じて表面に保護膜を成膜す
る。As shown in FIG. 3(D), the insulation 11130 is opened,
Ohmic electrodes 32.33 that serve as source/drain electrodes
form. These ohmic electrodes 32,33 are n
Medium-sized GaAs layer 28, Bi or Sb monoatomic layer 15c
fiC to the channel on the surface of the ■-V group semiconductor 14 through
Continued. Furthermore, a protective film is formed on the surface if necessary.

このようにして、ＭＴＳＦＥＴ構造が形成される４本実
施例においても、ゲート電極の下においては、ゲート絶
縁膜と■−ｖ族半導体表面との間にはＳｂまたはＢｉの
原子層の酸化膜が存在するため、■−Ｖ族半導体表面は
安定に保たれる。In the four embodiments in which the MTSFET structure is formed in this manner, an oxide film of an atomic layer of Sb or Bi is formed between the gate insulating film and the surface of the ■-V group semiconductor below the gate electrode. Due to its presence, the surface of the ■-V group semiconductor is kept stable.

第４図（Ａ）〜（Ｅ）を参照して、本発明の他の実施例
による半導体装置の製造方法を説明する。A method of manufacturing a semiconductor device according to another embodiment of the present invention will be described with reference to FIGS. 4(A) to 4(E).

第４図（Ａ）に示すように、清浄な表面を有するＧａＡ
ｓ等のＩｎ’−Ｖ族半導体１４の表面に、Ｓｂあるいは
Ｂｉを比較的低温で少なくとも一原子層成膜する。As shown in Figure 4(A), GaA with a clean surface
At least one atomic layer of Sb or Bi is formed on the surface of the In'-V group semiconductor 14 such as Sb or Bi at a relatively low temperature.

なお、■−ｖ族半導体１４は、エツチング等のプロセス
で欠陥の発生した表面であってもよい。Incidentally, the ■-v group semiconductor 14 may have a surface with defects generated by a process such as etching.

ＳｂあるいはＢｉの層３５を成膜した後、３００℃前後
の温度でアニールを加えてｍ−Ｖ族半導体１４内の欠陥
の除去と共に、原子層３５の結晶性を整備する。このよ
うにして、エビ成長した一原子層を得る。エツチング等
のプロセスによって乱れた表面層の後処理の場合は、こ
の工程で終了する。After forming the Sb or Bi layer 35, annealing is performed at a temperature of about 300° C. to remove defects in the m-V group semiconductor 14 and improve the crystallinity of the atomic layer 35. In this way, a single atomic layer of shrimp grown is obtained. In the case of post-treatment of a surface layer disturbed by a process such as etching, this step ends.

ＳｂあるいはＢｉの原子層の上に、ゲートとなる金属を
成膜し、バターニングを行なってゲート電ｔｉｌｉ３７
、単原子層３５のパターンを得る。ゲート電極３７下の
Ｉ−Ｖ族半導体１４表面部にチャネルが画定される。な
お、金属の代わりに２．Ａ　ｌＧａＡｓ等の他のニーＶ
族半導体を用０ることもできる。A metal film for the gate is formed on the atomic layer of Sb or Bi, and buttering is performed to increase the gate voltage.
, a pattern of monoatomic layer 35 is obtained. A channel is defined in the surface portion of the IV group semiconductor 14 below the gate electrode 37. In addition, instead of metal, 2. Other knee V such as A lGaAs
Group semiconductors can also be used.

その後、第４図（Ｂ）に示すように、酸化膜等の保護膜
３９を堆積し、■−ｖ族半導体１４、ゲート電極３７、
その下のＳｂあるいはＢｉの原子層３５を覆う。Thereafter, as shown in FIG. 4(B), a protective film 39 such as an oxide film is deposited, and the -V group semiconductor 14, gate electrode 37,
The underlying Sb or Bi atomic layer 35 is covered.

第４図（Ｃ）に示すように、保護膜３９に開口４１を形
成し、ソース領域、ドレイン領域となるべき領域を露出
する。As shown in FIG. 4(C), openings 41 are formed in the protective film 39 to expose regions to become source and drain regions.

第４図（Ｄ）に示すように、表面上にホトレジスト層４
３を形成し、パターニングを行なってソース電極、ドレ
イン電極を形成すべき領域に開口４５を形成する。As shown in FIG. 4(D), there is a photoresist layer 4 on the surface.
3 is formed and patterned to form an opening 45 in a region where a source electrode and a drain electrode are to be formed.

続いて゛、表面からソース電極／ドレイン電極となる金
属層４７を蒸着する。開口部において、半導体１４表面
に堆積した部分４８．４９がソースＳ極、ドレイン電極
を構成する。Subsequently, a metal layer 47 that will become a source/drain electrode is deposited from the surface. In the opening, portions 48 and 49 deposited on the surface of the semiconductor 14 constitute a source S pole and a drain electrode.

その後、ホトレジスト層４３を除去して、その上の金属
層４７をリフトオフする。Thereafter, the photoresist layer 43 is removed and the metal layer 47 thereon is lifted off.

第４図（Ｅ）に示すように、露出した表面にパッシベー
ション膜５１を形成し、半導体装置を形成する。As shown in FIG. 4(E), a passivation film 51 is formed on the exposed surface to form a semiconductor device.

以上実施例に沿って本発明を説明したか、本発明はこれ
らに制限されるものではない、たとえば、種々の変更、
改良、組み合わせ等が可能なことは当業者に自明であろ
う。Although the present invention has been described above in accordance with the embodiments, the present invention is not limited to these examples. For example, various modifications,
It will be obvious to those skilled in the art that improvements, combinations, etc. are possible.

［発明の効果］ 以上説明したように、本発明によれば、ｌ１ｌ−Ｖ族半
導体の表面を安定化することか可能となる。[Effects of the Invention] As explained above, according to the present invention, it is possible to stabilize the surface of a l11-V group semiconductor.

−旦、乱された結晶性等を回復することかできる。- It is possible to restore disturbed crystallinity, etc.

安定化した表面上に、絶縁膜を形成してＭＩＳ構造を形
成することか可能となる。It becomes possible to form an MIS structure by forming an insulating film on the stabilized surface.

また、安定化した表面上に、金属あるいは他の半導体を
＃ＩＮしてショットキ接触を形成することか可能となる
。It is also possible to #IN metals or other semiconductors on the stabilized surface to form Schottky contacts.

【図面の簡単な説明】[Brief explanation of drawings]

第１図（Ａ＞、（Ｂ）、（Ｃ）、（Ｄ）は、本発明の原
理説明図であり、第１図（Ａ）は構成Ｉを示す断面図、
第１図（Ｂ）は構成■を示す断面図、第１図（Ｃ）、（
Ｄ）は原子構造を示すモデル図、 第２図（Ａ）〜（Ｆ）は、本発明の実施例による半導体
装置の製造方法を説明するための半導体基板の断面図、 第３図（Ａ）〜（Ｄ）は、本発明の他の実施例による半
導体装置の製造方法を説明するための半導体基板の断面
図、 第４図（Ａ）〜（Ｅ）は、本発明の他の実施例による半
導体装置の製造方法を説明するための半導体基板の断面
図、 第５図は、］ｎＰの結晶表面をＳｂ単原子層で覆うこと
の効果を示すグラフである６ 図において、 １　　　　１−Ｖ族半導体 ２　　　　少なくとも１原子層のＢｉ　（Ｓｂ）の酸化
膜を含む表面層 １１　　　　半絶縁性ＧａＡｓ層 １２　　　　　ｐ型ＧａＡｓ層 １３　　　　　ｎ型ＧａＡｓ層 １４　　　　１−Ｖ族半導体 １５　　　　　Ｂｉ　（Ｓｂ）単原子層酸化膜１７　　
　　　ＣＶＤ酸化膜（ゲート絶縁膜）１８　　　　スパ
ッタ金属層（ゲート電極）２０　　　　絶縁膜FIG. 1 (A>, (B), (C), and (D) are diagrams explaining the principle of the present invention, and FIG. 1 (A) is a sectional view showing configuration I;
FIG. 1(B) is a cross-sectional view showing configuration (2), FIG. 1(C) is
D) is a model diagram showing the atomic structure; FIGS. 2(A) to (F) are cross-sectional views of a semiconductor substrate for explaining a method for manufacturing a semiconductor device according to an embodiment of the present invention; FIG. 3(A) ~(D) are cross-sectional views of a semiconductor substrate for explaining a method of manufacturing a semiconductor device according to another embodiment of the present invention, and FIGS. 4(A) to (E) are cross-sectional views according to another embodiment of the present invention. FIG. 5 is a cross-sectional view of a semiconductor substrate for explaining a method for manufacturing a semiconductor device. FIG. 5 is a graph showing the effect of covering the crystal surface of nP with an Sb monoatomic layer. Semiconductor 2 Surface layer 11 containing at least one atomic layer of Bi (Sb) oxide film Semi-insulating GaAs layer 12 P-type GaAs layer 13 N-type GaAs layer 14 1-V group semiconductor 15 Bi (Sb) monoatomic layer oxide film 17
CVD oxide film (gate insulating film) 18 Sputtered metal layer (gate electrode) 20 Insulating film

Claims (9)

【特許請求の範囲】[Claims] （１）、III−Ｖ族半導体（１）と、 前記III−Ｖ族半導体（１）の表面に形成された少なく
とも１原子層のＢｉまたはＳｂの酸化膜を含む表面層（
２）と を含む半導体装置。(1), a III-V group semiconductor (1), and a surface layer (containing at least one atomic layer of Bi or Sb oxide film formed on the surface of the III-V group semiconductor (1));
2) A semiconductor device comprising: （２）、前記半導体（１）中にチャネルが形成されてお
り、さらに前記表面層（２）の上にゲート絶縁膜の少な
くとも一部を構成する絶縁膜が形成され、全体としてＭ
ＩＳ型半導体装置を構成する請求項１記載の半導体装置
。(2) A channel is formed in the semiconductor (1), and an insulating film constituting at least a part of the gate insulating film is formed on the surface layer (2), and the overall M
The semiconductor device according to claim 1, which constitutes an IS type semiconductor device. （３）、前記半導体（１）の表面に選択的に形成され、
前記少なくとも１原子層のＢｉまたはＳｂの酸化膜を囲
んで形成されたＢｉまたはＳｂの少なくとも１原子層と
、 前記ＢｉまたはＳｂの少なくとも１原子層の上に形成さ
れた低抵抗率III−Ｖ族半導体層とを含む請求項１また
は２記載の半導体装置。(3) selectively formed on the surface of the semiconductor (1);
at least one atomic layer of Bi or Sb formed surrounding the at least one atomic layer of Bi or Sb oxide film; and a low resistivity III-V group formed on the at least one atomic layer of Bi or Sb. 3. The semiconductor device according to claim 1, further comprising a semiconductor layer. （４）、III−Ｖ族半導体（１）と、 前記III−Ｖ族半導体（１）の上に形成された金属ある
いは他のIII−Ｖ族半導体の領域（４）と、 前記III−Ｖ族半導体（１）と前記金属あるいは他のII
I−Ｖ族半導体の領域（４）との間に形成された少なく
とも一原子層のＳｂあるいはＢｉの膜（３）と を含む半導体装置。(4) a III-V semiconductor (1); a region (4) of metal or other III-V semiconductor formed on the III-V semiconductor (1); and a region (4) of a III-V semiconductor formed on the III-V semiconductor (1); Semiconductor (1) and the metal or other II
A semiconductor device comprising at least one atomic layer of Sb or Bi film (3) formed between a region (4) of a group IV semiconductor. （５）、前記金属あるいは他のIII−Ｖ族の領域（４）
が前記III−Ｖ族半導体（１）に対してショットキ接触
を構成する請求項４記載の半導体装置。(5), said metal or other III-V region (4)
5. A semiconductor device according to claim 4, wherein the semiconductor device forms a Schottky contact with the III-V semiconductor (1). （６）、III−Ｖ族半導体（１）の清浄な表面を準備す
る工程と、 前記III−Ｖ族半導体（１）の清浄表面上に、Ｂｉまた
はＳｂを少なくとも単原子層成長する工程と、 前記少なくとも単原子層のＢｉまたはＳｂの層を酸化す
る工程と を含む半導体装置の製造方法。(6) a step of preparing a clean surface of the III-V group semiconductor (1); and a step of growing at least a monoatomic layer of Bi or Sb on the clean surface of the III-V group semiconductor (1); oxidizing the at least monoatomic layer of Bi or Sb. （７）、III−Ｖ族半導体（１）の清浄な表面を準備す
る工程と、 前記III−Ｖ族半導体（１）の清浄表面上に、Ｂｉまた
はＳｂを少なくとも単原子層成長する工程と、 ＢｉまたはＳｂの層の上に酸化膜を形成する工程と を含む半導体装置の製造方法。(7) a step of preparing a clean surface of the III-V group semiconductor (1); and a step of growing at least a monoatomic layer of Bi or Sb on the clean surface of the III-V group semiconductor (1); A method for manufacturing a semiconductor device, including the step of forming an oxide film on a layer of Bi or Sb. （８）、III−Ｖ族半導体（１）の清浄表面を準備する
工程と、 前記III−Ｖ族半導体（１）の清浄表面上に、Ｂｉある
いはＳｂを少なくとも単原子層成長する工程と、 ＢｉあるいはＳｂの層の上に金属あるいは他のIII−Ｖ
族半導体を形成する工程と を含む半導体装置の製造方法。(8) a step of preparing a clean surface of the III-V group semiconductor (1); a step of growing at least a monoatomic layer of Bi or Sb on the clean surface of the III-V group semiconductor (1); or metal or other III-V on top of the Sb layer.
A method for manufacturing a semiconductor device, the method comprising: forming a group semiconductor. （９）、プロセスを行なったIII−Ｖ族半導体（１）の
表面上に少なくとも一原子層のＢｉまたはＳｂ（３）を
成膜する工程と、 前記III−Ｖ族半導体をアニールする工程と を含む半導体装置の製造方法。(9) A step of forming at least one atomic layer of Bi or Sb (3) on the surface of the processed III-V group semiconductor (1), and a step of annealing the III-V group semiconductor. A method of manufacturing a semiconductor device including: