JPH09285133A - Controller of power converter - Google Patents
Controller of power converterInfo
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- JPH09285133A JPH09285133A JP8090762A JP9076296A JPH09285133A JP H09285133 A JPH09285133 A JP H09285133A JP 8090762 A JP8090762 A JP 8090762A JP 9076296 A JP9076296 A JP 9076296A JP H09285133 A JPH09285133 A JP H09285133A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、複数の電力用半
導体素子から構成される電力変換器と該電力変換器の制
御装置とを備えた、例えば無停電電源装置に使用される
ＰＷＭインバータに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a PWM inverter used in, for example, an uninterruptible power supply, which includes a power converter including a plurality of power semiconductor elements and a control device for the power converter.
【０００２】[0002]
【従来の技術】図６は、この種の電力変換器の制御装置
の従来例を示すブロック図である。図６において、１は
直流電源、２は電力用半導体素子としてのＩＧＢＴから
なる上，下アーム構成の電力変換器、３は直流電源１の
直流電力を電力変換器２で交流電力に変換した出力の波
形整形用のフィルタ、４は負荷、１０は電力変換器２の
制御装置である。2. Description of the Related Art FIG. 6 is a block diagram showing a conventional example of a control device for a power converter of this type. In FIG. 6, 1 is a DC power supply, 2 is an upper and lower arm power converter composed of an IGBT as a power semiconductor element, and 3 is an output obtained by converting the DC power of the DC power supply 1 into AC power by the power converter 2. The waveform shaping filter 4 is a load, 10 is a control device of the power converter 2.
【０００３】図７は、図６に示した制御装置１０の詳細
回路図であり、制御装置１０には電力変換器２の出力で
ある電圧パルス列又は電流パルス列の指令値（ｖC ）を
発生する指令値発生手段１１と、該指令値を第１の規準
値（±Ｖ1 ）以内に制限して出力するリミッタ手段１２
と、リミッタ手段１２の出力に基づいた所定のデューテ
ィ比のパルス列信号を生成するキャリア信号発生器１３
ａ，加算器１３ｂ，比較器１３ｃからなるＰＷＭ制御手
段１３と、ＰＷＭ制御手段１３の出力に基づいたゲート
信号を生成して電力変換器２の該当するＩＧＢＴをオン
・オフさせるドライブ回路１４とを備えている。FIG. 7 is a detailed circuit diagram of the control device 10 shown in FIG. 6. The control device 10 generates a command value (v C ) of a voltage pulse train or a current pulse train which is the output of the power converter 2. A command value generating means 11 and a limiter means 12 for limiting and outputting the command value within a first reference value (± V 1 ).
And a carrier signal generator 13 for generating a pulse train signal having a predetermined duty ratio based on the output of the limiter means 12.
a, an adder 13b, and a comparator 13c, and a PWM control means 13 and a drive circuit 14 that generates a gate signal based on the output of the PWM control means 13 to turn on / off the corresponding IGBT of the power converter 2. I have it.
【０００４】図７に示した制御装置１０の動作を、図８
に示す動作波形図を参照しつつ、以下に説明する。図８
において、図８（イ）の細実線はキャリア信号発生器１
３ａの出力波形を示し、太実線はリミッタ手段１２の出
力波形を示し、該太実線の上に位置する破線は指令値
（ｖC ）を示し、この指令値（ｖC ）は図示の如くリミ
ッタ手段１２の第１の規準値（±Ｖ1 ）のうち＋Ｖ1 に
より制限されてＰＷＭ制御手段１３に入力され、ＰＷＭ
制御手段１３の出力は、図８（ロ）に示す如く、パルス
幅変調（ＰＷＭ）されたパルス列信号となっている。The operation of the control device 10 shown in FIG.
This will be described below with reference to the operation waveform diagram shown in FIG. FIG.
8A, the thin solid line indicates the carrier signal generator 1
3a shows the output waveform, the thick solid line shows the output waveform of the limiter means 12, the broken line located on the thick solid line shows the command value (v C ), and this command value (v C ) is the limiter as shown in the figure. The first reference value (± V 1 ) of the means 12 is limited by + V 1 and input to the PWM control means 13, and the PWM
The output of the control means 13 is a pulse-width modulated (PWM) pulse train signal, as shown in FIG.
【０００５】[0005]
【発明が解決しようとする課題】上述の従来の電力変換
器の制御装置によると、ＰＷＭ制御されたドライブ回路
１４の出力のオンまたはオフゲート信号のパルス幅が狭
くなることによる電力変換器１の誤動作などをを防止す
るために、例えばリミッタ手段１２の第１の規準値（±
Ｖ1 ）をキャリア信号発生器１３ａの出力の振幅の９０
％とすると、電力変換器２を電圧形インバータとした場
合の電力変換器２からフィルタ３を介して負荷４に出力
可能な電圧の平均値は直流電源１の電圧の９０％相当以
下となり、直流電源１の電圧利用率が低下し、装置全体
の変換効率も低下するという問題があった。According to the above-described conventional power converter control device, the power converter 1 malfunctions due to the narrow pulse width of the ON or OFF gate signal of the output of the PWM-controlled drive circuit 14. In order to prevent such a situation, for example, the first reference value (±
V 1 ) is 90 times the amplitude of the output of the carrier signal generator 13a.
%, The average value of the voltage that can be output from the power converter 2 to the load 4 via the filter 3 when the power converter 2 is a voltage source inverter is 90% or less of the voltage of the DC power supply 1, There has been a problem that the voltage utilization rate of the power source 1 is reduced and the conversion efficiency of the entire device is also reduced.
【０００６】この発明の目的は、上記問題点を解決する
電力変換器の制御装置を提供することにある。An object of the present invention is to provide a control device for a power converter that solves the above problems.
【０００７】[0007]
【課題を解決するための手段】この第１の発明は、複数
の電力用半導体素子から構成され、該半導体素子それぞ
れをオン・オフさせることにより電圧パルス列又は電流
パルス列を出力する電力変換器の制御装置において、前
記電圧パルス列又は電流パルス列の指令値（ｖC ）を発
生する指令値発生手段と、該指令値を第１の規準値（±
Ｖ1 ）以内に制限して出力するリミッタ手段と、該リミ
ッタ手段の出力に基づいた所定のデューティ比のパルス
列信号を生成するＰＷＭ制御手段と、前記指令値
（ｖC ）が第２の規準値（±Ｖ2 ）以内のとき（｜ｖC
｜≦Ｖ2 ）には前記パルス列信号を選択し、該指令値が
該第２の規準値を超えているとき（｜ｖC ｜＞Ｖ2 ）に
はデューティ比１００％信号を選択して前記電力変換器
の該当する電力用半導体素子をオン・オフさせるゲート
信号を生成するゲート信号選択手段とを備える。The first invention comprises a plurality of power semiconductor elements and controls a power converter which outputs a voltage pulse train or a current pulse train by turning on and off each of the semiconductor elements. In the device, a command value generating means for generating a command value (v C ) of the voltage pulse train or the current pulse train, and the command value to a first reference value (±
Limiter means for limiting and outputting within V 1 ), PWM control means for generating a pulse train signal having a predetermined duty ratio based on the output of the limiter means, and the command value (v C ) being a second reference value. When within (± V 2 ) (| v C
| ≤V 2 ) the pulse train signal is selected, and when the command value exceeds the second reference value (| v C |> V 2 ), the duty ratio 100% signal is selected and Gate signal selecting means for generating a gate signal for turning on / off a corresponding power semiconductor element of the power converter.
【０００８】また第２の発明は前記電力変換器の制御装
置において、前記電圧パルス列又は電流パルス列の指令
値（ｖC ）を発生する指令値発生手段と、該指令値を第
１の規準値（±Ｖ1 ）以内に制限して出力するリミッタ
手段と、該リミッタ手段の出力に基づいた所定のデュー
ティ比のパルス列信号を生成するＰＷＭ制御手段と、周
期的に所定の範囲内で値が変化する第１の補正値
（ｖ 1 ）を発生する第１補正値発生手段と、周期的に所
定の範囲内で値が変化する第２の補正値（ｖ2 ）を発生
する第２補正値発生手段と、前記指令値が正極性のと
き、この指令値（ｖC ）から第２の規準値（±Ｖ2 ）の
うちの＋Ｖ2 と前記第１の補正値（ｖ1 ）との加算値
（Ｖ2 ＋ｖ1 ）を減算演算し、この減算値が零又は正な
らばデューティ比１００％信号を出力する第１補正手段
と、前記指令値が負極性のとき、この指令値（ｖC ）か
ら第２の規準値（±Ｖ2 ）のうちの−Ｖ2 と前記第２の
補正値（ｖ2 ）との加算値（−Ｖ2 ＋ｖ2 ）を減算演算
し、この減算値が零又は負ならばデューティ比１００％
信号を出力する第２補正手段と、前記ＰＷＭ制御手段又
は第１補正手段又は第２補正手段のいずれか手段の出力
に基づいて前記電力変換器の該当する電力用半導体素子
をオン・オフさせるゲート信号を生成するゲート信号生
成手段とを備える。A second invention is a control device for the power converter.
Command of the voltage pulse train or the current pulse train
Value (vC) Generating a command value generating means and the command value
Standard value of 1 (± V1) Limiter to limit the output within
Means and a predetermined duty based on the output of the limiter means.
PWM control means for generating a pulse train signal having a duty ratio, and
First correction value that changes within a predetermined range over time
(V 1) Generating a first correction value generating means, and periodically
The second correction value (vTwo) Occurs
And a second correction value generating unit that has a positive polarity.
This command value (vC) To the second standard value (± VTwo)of
My + VTwoAnd the first correction value (v1) And the addition value
(VTwo+ V1) Is subtracted and this subtracted value is zero or positive.
First correction means for outputting a 100% duty ratio signal
When the command value has a negative polarity, the command value (vC) Or
To the second standard value (± VTwo) Out of -VTwoAnd the second
Correction value (vTwo) And added value (-VTwo+ VTwo) Subtraction operation
However, if this subtracted value is zero or negative, the duty ratio is 100%.
Second correction means for outputting a signal, the PWM control means or
Is the output of either the first correction means or the second correction means
Based on the power converter applicable power semiconductor element
Gate signal generator that generates a gate signal to turn on and off
And a means for forming.
【０００９】さらに第３の発明は前記第２の発明におい
て、前記第１の補正値（ｖ1 ）と第２の補正値（ｖ2 ）
とは、その周期的変化値それぞれの絶対値を等しくす
る。この発明によれは、前記電力変換器の該当する電力
用半導体素子にデューティ比１００％信号すなわちオフ
ゲート信号の発生しない区間を新たに設けることにより
直流電源の電圧の利用率が１００％となり、狭いパルス
幅のオンまたはオフゲート信号が発生することも防止さ
れる。Further, a third invention is the same as the second invention, wherein the first correction value (v 1 ) and the second correction value (v 2 ) are used.
And make the absolute value of each of the periodic change values equal. According to the present invention, by newly providing a section in which a duty ratio 100% signal, that is, an off-gate signal does not occur in the corresponding power semiconductor element of the power converter, the utilization factor of the voltage of the DC power source becomes 100% and a narrow pulse is generated. The generation of width on or off gate signals is also prevented.
【００１０】[0010]
【発明の実施の形態】図１は、この発明の実施の形態を
示す電力変換器の制御装置のブロック図であり、図６に
示した従来例と同一機能を有するものには同一符号を付
している。すなわち図１においては、電力変換器２の制
御装置２０または制御装置３０を備えている。1 is a block diagram of a control device for a power converter showing an embodiment of the present invention. Components having the same functions as those of the conventional example shown in FIG. are doing. That is, in FIG. 1, the control device 20 or the control device 30 of the power converter 2 is provided.
【００１１】[0011]
【実施例】図２は、この発明の第１の実施例を示し、図
１の制御装置２０の詳細回路図であり、図７に示した従
来例と同一機能を有するものには同一符号を付してい
る。図２において、制御装置２０には指令値発生手段１
１，リミッタ手段１２，ＰＷＭ制御手段１３の他に、ゲ
ート信号選択手段２１を備える。2 is a detailed circuit diagram of the controller 20 of FIG. 1, showing the first embodiment of the present invention. Components having the same functions as those of the conventional example shown in FIG. Attached. In FIG. 2, the control device 20 includes a command value generating means 1
1, a limiter unit 12, a PWM control unit 13, and a gate signal selection unit 21.
【００１２】図２のゲート信号選択手段２１は、加算器
２２，比較器２３を備えて指令値発生手段１１が出力す
る指令値（ｖC ）が第２の規準値（±Ｖ2 ）のうち＋Ｖ
2 を超えたとき（ｖC ＞Ｖ2 ）にデューティ比１００％
信号を出力し、また反転回路２４，加算器２５，比較器
２６を備えて該指令値（ｖC ）が第２の規準値（±
Ｖ 2 ）のうち−Ｖ2 を超えたとき（ｖC ＜−Ｖ2 ）にデ
ューティ比１００％信号を出力し、さらに比較器２３ま
たは比較器２６が動作したときにはデューティ比１００
％信号を選択し、比較器２３または比較器２６が動作し
ないとき、すなわち｜ｖC ｜≦Ｖ2 ときには前記パルス
列信号を選択して電力変換器２の該当する電力用半導体
素子をオン・オフさせるゲート信号を生成するＯＲドラ
イブ回路２７を備えている。The gate signal selecting means 21 of FIG. 2 is an adder.
22 and a comparator 23 are provided to output the command value generating means 11.
Command value (vC) Is the second reference value (± VTwo) + V
TwoWhen (vC> VTwo) To 100% duty ratio
Outputs a signal, and also an inverting circuit 24, an adder 25, a comparator
26 and the command value (vC) Is the second reference value (±
V Two) -VTwoWhen (vC<-VTwo) To
It outputs a 100% duty ratio signal, and the comparator 23
Or a duty ratio of 100 when the comparator 26 operates.
% Signal is selected and comparator 23 or comparator 26 is activated.
When there is no, ie | vC| ≤VTwoSometimes the pulse
A power semiconductor corresponding to the power converter 2 by selecting a column signal
An OR driver that generates a gate signal that turns the device on and off
The Eve circuit 27 is provided.
【００１３】図２に示した制御装置２０の動作を、図３
に示す動作波形図を参照しつつ、以下に説明する。図３
において、図３（イ）の細実線はキャリア信号発生器１
３ａの出力波形を示し、太実線はリミッタ手段１２の出
力波形を示し、該太実線の上に位置する破線は指令値
（ｖC ）を示し、この指令値（ｖC ）は図示の如く、例
えばｖC の振幅の９０％にリミッタ手段１２により制限
されてＰＷＭ制御手段１３に入力され、ＰＷＭ制御手段
１３の出力は、図３（ロ）に示す如く、パルス幅変調
（ＰＷＭ）されたパルス列信号となる。また第２の規準
値（±Ｖ2 ）を、例えばｖC の振幅の９５％とすると、
図３（ハ）に示す如くｖC が９５％を超えると比較器２
３が動作し、その結果、ＯＲドライブ回路２７は、図３
（ニ）に示す如く、図３（ロ）の波形と図３（ハ）の波
形とのオア条件で電力変換器２の該当する電力用半導体
素子にゲート信号を出力する。The operation of the control device 20 shown in FIG.
This will be described below with reference to the operation waveform diagram shown in FIG. FIG.
3, the thin solid line in FIG. 3A is the carrier signal generator 1
3a shows the output waveform, the thick solid line shows the output waveform of the limiter means 12, the broken line located on the thick solid line shows the command value (v C ), and this command value (v C ) is as shown in the figure. For example, the amplitude of v C is limited to 90% by the limiter means 12 and input to the PWM control means 13, and the output of the PWM control means 13 is a pulse train which is pulse width modulated (PWM) as shown in FIG. Become a signal. If the second reference value (± V 2 ) is, for example, 95% of the amplitude of v C ,
When v C exceeds 95% as shown in FIG.
3 operates, and as a result, the OR drive circuit 27 operates as shown in FIG.
As shown in (d), the gate signal is output to the corresponding power semiconductor element of the power converter 2 under the OR condition of the waveforms of (b) and (c) of FIG.
【００１４】図４は、この発明の第２の実施例を示し、
図１の制御装置３０の詳細回路図であり、図２に示した
この発明の第１の実施例と同一機能を有するものには同
一符号を付している。図４において、制御装置３０には
指令値発生手段１１，リミッタ手段１２，ＰＷＭ制御手
段１３の他に、周期的に所定の内で値が変化する第１の
補正値（ｖ1）を発生する第１補正値発生手段３１と、
第１の補正値（ｖ1 ）の極性を反転させ第２の補正値
（ｖ2 ）とする第２補正値発生手段３２と、第１補正手
段３３と、第２補正手段３４と、ＯＲドライブ回路３５
とを備える。FIG. 4 shows a second embodiment of the present invention,
FIG. 3 is a detailed circuit diagram of the control device 30 of FIG. 1, and those having the same functions as those of the first embodiment of the present invention shown in FIG. 2 are designated by the same reference numerals. In FIG. 4, in addition to the command value generating means 11, the limiter means 12 and the PWM control means 13, the control device 30 periodically generates a first correction value (v 1 ) whose value changes within a predetermined range. A first correction value generating means 31,
Second correction value generating means 32 for inverting the polarity of the first correction value (v 1 ) to obtain a second correction value (v 2 ), a first correction means 33, a second correction means 34, and an OR drive. Circuit 35
With.
【００１５】図４の第１補正手段３３は加算器３３ａ，
加算器３３ｂ，比較器３３ｃにより、前記指令値
（ｖC ）の極性が正で第２の規準値（±Ｖ2 ）の内＋Ｖ
2 を超えているとき（ｖC ＞Ｖ2 ）には、この指令値
（ｖC ）から該第２の規準値と前記第１の補正値との加
算値（Ｖ2 ＋ｖ1 ）を減算演算し、この減算値が零又は
正ならばデューティ比１００％信号を出力する。The first correcting means 33 in FIG. 4 is an adder 33a,
By the adder 33b and the comparator 33c, the polarity of the command value (v C ) is positive, and + V out of the second reference value (± V 2 ).
When it exceeds 2 (v C > V 2 ), the addition value (V 2 + v 1 ) of the second reference value and the first correction value is subtracted from the command value (v C ) If the subtracted value is zero or positive, a 100% duty ratio signal is output.
【００１６】また図４の第１補正手段３４は反転回路３
４ａ，加算器３４ｂ，加算器３３ｃ，比較器３３ｄによ
り、前記指令値（ｖC ）の極性が負で第２の規準値（±
Ｖ2）の内−Ｖ2 を超えているとき（ｖC ＜−Ｖ2 ）に
は、この指令値（ｖC ）から該第２の規準値と前記第２
の補正値との加算値（−Ｖ2 ＋ｖ2 ）を減演算し、この
減算値が零又は負ならばデューティ比１００％信号を出
力する。Further, the first correction means 34 in FIG.
4a, the adder 34b, the adder 33c, and the comparator 33d, the polarity of the command value (v C ) is negative and the second reference value (±
When the difference exceeds the inner -V 2 of V 2) (v C <-V 2 In), the command value (v C) wherein the reference value of the second from the second
The addition value (-V 2 + v 2 ) with the correction value is subtracted, and if the subtraction value is zero or negative, a duty ratio 100% signal is output.
【００１７】さらに比較器３３ｃまたは比較器３４ｄが
動作しているときにはデューティ比１００％信号を選択
し、比較器３３ｃまたは比較器３４ｄが動作しないと
き、すなわち｜ｖC ｜≦Ｖ2 ときには前記パルス列信号
を選択して電力変換器２の該当する電力用半導体素子を
オン・オフさせるゲート信号を生成するゲート信号生成
手段としてのＯＲドライブ回路３５を備えている。Further, when the comparator 33c or the comparator 34d is operating, the duty ratio 100% signal is selected, and when the comparator 33c or the comparator 34d is not operating, that is, when | v C | ≤V 2, the pulse train signal is selected. And an OR drive circuit 35 as a gate signal generating means for generating a gate signal for turning on / off the corresponding power semiconductor element of the power converter 2.
【００１８】図４に示した制御装置３０の動作を、図５
に示す動作波形図を参照しつつ、以下に説明する。図５
において、図５（イ）の細実線はキャリア信号発生器１
３ａの出力波形を示し、太実線はリミッタ手段１２の出
力波形を示し、該太実線の上に位置する破線は指令値
（ｖC ）を示し、この指令値（ｖC ）は図示の如く、例
えばｖC の振幅の９０％にリミッタ手段１２の第１の規
準値（±Ｖ1 ）のうち＋Ｖ1 により制限されてＰＷＭ制
御手段１３に入力され、ＰＷＭ制御手段１３の出力は、
図５（ロ）に示す如く、パルス幅変調（ＰＷＭ）された
パルス列信号となる。また第１の補正値（ｖ1 ）を図５
（ハ）に示す如く、例えば指令値（ｖC ）のピーク値ま
たは前記キャリア信号のに対応して周期的に値が変化す
る補正値とし、また第２の規準値（±Ｖ2 ）を、例えば
ｖC の振幅の９０％とすると、図５（ニ）に示す如く指
令値（ｖC ）が第２の規準値（±Ｖ2 ）のうち＋Ｖ2 を
超えた領域で比較器３３ｃが動作し、その結果、ＯＲド
ライブ回路３５の出力は、図５（ホ）に示す如く、図５
（ロ）の波形と図５（ニ）の波形とのオア条件で電力変
換器２の該当する電力用半導体素子にゲート信号を出力
する。The operation of the control device 30 shown in FIG.
This will be described below with reference to the operation waveform diagram shown in FIG. FIG.
5, the thin solid line in FIG. 5A is the carrier signal generator 1
3a shows the output waveform, the thick solid line shows the output waveform of the limiter means 12, the broken line located on the thick solid line shows the command value (v C ), and this command value (v C ) is as shown in the figure. For example, 90% of the amplitude of v C is limited by + V 1 of the first reference value (± V 1 ) of the limiter means 12 and input to the PWM control means 13, and the output of the PWM control means 13 is
As shown in FIG. 5B, the pulse train signal is pulse width modulated (PWM). The first correction value (v 1 ) is shown in FIG.
As shown in (c), for example, a peak value of the command value (v C ) or a correction value whose value changes periodically corresponding to the carrier signal, and a second reference value (± V 2 ) For example, assuming that the amplitude of v C is 90%, the comparator 33c operates in the region where the command value (v C ) exceeds + V 2 of the second reference value (± V 2 ) as shown in FIG. 5D. As a result, the output of the OR drive circuit 35 is, as shown in FIG.
A gate signal is output to the corresponding power semiconductor element of the power converter 2 under the OR condition between the waveform of (b) and the waveform of FIG.
【００１９】図５において、第１の補正値（ｖ1 ）を図
５（ハ）に示す如く、例えば、指令値（ｖC ）がキャリ
ア信号のピーク値の９５％のときに、キャリア信号のピ
ーク値の０％，８％，２％，６％，４％，４％，６％，
２％，８％，０％，値を繰り返す周期的に変化する補正
値とすることにより、デューティ比１００％の信号とデ
ューティ比９０％を交互に出力し、その結果、電力変換
器２の出力の平均値が該指令値に相当するようになる。In FIG. 5, as shown in FIG. 5C, the first correction value (v 1 ) is, for example, when the command value (v C ) is 95% of the peak value of the carrier signal. 0%, 8%, 2%, 6%, 4%, 4%, 6% of peak value,
2%, 8%, 0%, and a cyclically changing correction value are used to alternately output a signal with a duty ratio of 100% and a duty ratio of 90%, resulting in the output of the power converter 2. The average value of is corresponding to the command value.
【００２０】なお、図３及び図５の動作波形図において
は、指令値（ｖC ）が正極性の例で示したが、指令値
（ｖC ）が負極性のときにも第２の規準値（±Ｖ2 ）の
うち−Ｖ2 を超えた領域で比較器３４ｄが第２の補正値
（ｖ2 ）に対応して動作をすることは自明である。In the operation waveform diagrams of FIGS. 3 and 5, the command value (v C ) is shown as an example of positive polarity, but the second criterion is also set when the command value (v C ) is negative. it is obvious that the comparator 34d in the region beyond the -V 2 of the values (± V 2) is an operation in response to the second correction value (v 2).
【００２１】[0021]
【発明の効果】この発明によれば、電力変換器の該当す
る電力用半導体素子に対してデューティ比１００％信号
すなわちオフゲート信号の発生しない区間を新たに設け
ることにより直流電源の電圧の利用率が１００％とな
り、狭いパルス幅のオンまたはオフゲート信号が発生す
ることも防止される。According to the present invention, the utilization factor of the voltage of the DC power supply is improved by newly providing a section where the duty ratio 100% signal, that is, the off-gate signal, is not provided for the corresponding power semiconductor element of the power converter. This is 100%, and the generation of ON or OFF gate signals having a narrow pulse width is also prevented.
【００２２】また第２の実施例によれば、上記効果に加
えて電力変換器の出力の電圧パルス列又は電流パルス列
の平均値を０％から１００％までほぼ連続的に出力する
ことが可能である。According to the second embodiment, in addition to the above effect, it is possible to output the average value of the voltage pulse train or the current pulse train of the output of the power converter from 0% to 100% almost continuously. .
【図１】この発明の実施の形態を示す電力変換器の制御
装置のブロック図FIG. 1 is a block diagram of a control device for a power converter showing an embodiment of the present invention.
【図２】この発明の第１の実施例を示す電力変換器の制
御装置の詳細回路図FIG. 2 is a detailed circuit diagram of the control device for the power converter showing the first embodiment of the present invention.
【図３】図２の動作波形図FIG. 3 is an operation waveform diagram of FIG.
【図４】この発明の第２の実施例を示す電力変換器の制
御装置の詳細回路図FIG. 4 is a detailed circuit diagram of a controller for a power converter showing a second embodiment of the present invention.
【図５】図４の動作波形図5 is an operation waveform diagram of FIG.
【図６】従来例を示す電力変換器の制御装置のブロック
図FIG. 6 is a block diagram of a control device for a power converter showing a conventional example.
【図７】従来例を示す電力変換器の制御装置の詳細回路
図FIG. 7 is a detailed circuit diagram of a power converter control device showing a conventional example.
【図８】図７の動作波形図8 is an operation waveform diagram of FIG.
１…直流電源、２…電力変換器、３…フィルタ、４…負
荷、１０，２０，３０…制御装置、１１…指令値発生手
段、１２…リミッタ手段、１３…ＰＷＭ制御手段、１３
ａ…キャリア信号発生器、１３ｂ…加算器、１３ｃ…比
較器、１４…ドライブ回路、２１…ゲート信号選択手
段、２２，２５…加算器、２３，２６…比較器、２４…
反転回路、２７…ＯＲドライブ回路、３１…第１補正値
発生手段、３２…第２補正値発生手段、３３…第１補正
手段、３３ａ，３３ｂ…加算器、３３ｃ…比較器、３４
…第２補正手段、３４ａ…反転回路、３４ｂ，３４ｃ…
加算器、３４ｄ…比較器、３５…ＯＲドライブ回路。DESCRIPTION OF SYMBOLS 1 ... DC power supply, 2 ... Power converter, 3 ... Filter, 4 ... Load, 10, 20, 30 ... Control device, 11 ... Command value generation means, 12 ... Limiter means, 13 ... PWM control means, 13
a ... Carrier signal generator, 13b ... Adder, 13c ... Comparator, 14 ... Drive circuit, 21 ... Gate signal selecting means, 22, 25 ... Adder, 23, 26 ... Comparator, 24 ...
Inversion circuit, 27 ... OR drive circuit, 31 ... First correction value generating means, 32 ... Second correction value generating means, 33 ... First correction means, 33a, 33b ... Adder, 33c ... Comparator, 34
... second correction means 34a ... inversion circuit, 34b, 34c ...
Adder, 34d ... Comparator, 35 ... OR drive circuit.
Claims (3)
半導体素子それぞれをオン・オフさせることにより電圧
パルス列又は電流パルス列を出力する電力変換器の制御
装置において、 前記電圧パルス列又は電流パルス列の指令値（ｖC ）を
発生する指令値発生手段と、 該指令値を第１の規準値（±Ｖ1 ）以内に制限して出力
するリミッタ手段と、 該リミッタ手段の出力に基づいた所定のデューティ比の
パルス列信号を生成するＰＷＭ制御手段と、 前記指令値（ｖC ）が第２の規準値（±Ｖ2 ）以内のと
き（｜ｖC ｜≦Ｖ2 ）には前記パルス列信号を選択し、
該指令値が該第２の規準値を超えているとき（｜ｖC ｜
＞Ｖ2 ）にはデューティ比１００％信号を選択して前記
電力変換器の該当する電力用半導体素子をオン・オフさ
せるゲート信号を生成するゲート信号選択手段とを備え
たことを特徴とする電力変換器の制御装置。1. A controller for a power converter, comprising a plurality of power semiconductor elements, which outputs a voltage pulse train or a current pulse train by turning on / off each of the semiconductor elements, a command of the voltage pulse train or the current pulse train. A command value generating means for generating a value (v C ), a limiter means for limiting and outputting the command value within a first reference value (± V 1 ), and a predetermined duty based on the output of the limiter means. A PWM control means for generating a pulse train signal having a ratio, and selecting the pulse train signal when the command value (v C ) is within a second reference value (± V 2 ) (| v C | ≦ V 2 ). ,
When the command value exceeds the second reference value (| v C |
> V 2 ) is provided with gate signal selecting means for selecting a duty ratio 100% signal to generate a gate signal for turning on / off the corresponding power semiconductor element of the power converter. Converter control unit.
半導体素子それぞれをオン・オフさせることにより電圧
パルス列又は電流パルス列を出力する電力変換器の制御
装置において、 前記電圧パルス列又は電流パルス列の指令値（ｖC ）を
発生する指令値発生手段と、 該指令値を第１の規準値（±Ｖ1 ）以内に制限して出力
するリミッタ手段と、 該リミッタ手段の出力に基づいた所定のデューティ比の
パルス列信号を生成するＰＷＭ制御手段と、 周期的に所定の範囲内で値が変化する第１の補正値（ｖ
1 ）を発生する第１補正値発生手段と、 周期的に所定の範囲内で値が変化する第２の補正値（ｖ
2 ）を発生する第２補正値発生手段と、 前記指令値が正極性のとき、この指令値（ｖC ）から第
２の規準値（±Ｖ2 ）のうちの＋Ｖ2 と前記第１の補正
値（ｖ1 ）との加算値（Ｖ2 ＋ｖ1 ）を減算演算し、こ
の減算値が零又は正ならばデューティ比１００％信号を
出力する第１補正手段と、 前記指令値が負極性のとき、この指令値（ｖC ）から第
２の規準値（±Ｖ2 ）のうちの−Ｖ2 と前記第２の補正
値（ｖ2 ）との加算値（−Ｖ2 ＋ｖ2 ）を減算演算し、
この減算値が零又は負ならばデューティ比１００％信号
を出力する第２補正手段と、 前記ＰＷＭ制御手段又は第１補正手段又は第２補正手段
のいずれか手段の出力に基づいて前記電力変換器の該当
する電力用半導体素子をオン・オフさせるゲート信号を
生成するゲート信号生成手段とを備えたことを特徴とす
る電力変換器の制御装置。2. A controller for a power converter, which comprises a plurality of power semiconductor elements and outputs a voltage pulse train or a current pulse train by turning on and off each of the semiconductor elements, a command of the voltage pulse train or the current pulse train. A command value generating means for generating a value (v C ), a limiter means for limiting and outputting the command value within a first reference value (± V 1 ), and a predetermined duty based on the output of the limiter means. PWM control means for generating a pulse train signal of a ratio, and a first correction value (v
1 ) for generating a first correction value and a second correction value (v for which the value periodically changes within a predetermined range).
2 ) for generating a second correction value, and when the command value is positive, + V 2 of the second reference value (± V 2 ) from the command value (v C ) and the first correction value First correction means for subtracting the addition value (V 2 + v 1 ) with the correction value (v 1 ) and outputting a 100% duty ratio signal if the subtraction value is zero or positive; when, the sum of the -V 2 and the second correction value of the command value (v C) from the second reference value (± V 2) (v 2 ) the (-V 2 + v 2) Subtraction operation,
If the subtracted value is zero or negative, the power converter is output based on the output of the second correction unit that outputs a signal having a duty ratio of 100%, and the PWM control unit, the first correction unit, or the second correction unit. And a gate signal generating means for generating a gate signal for turning on / off the corresponding power semiconductor element.
おいて、 前記第１の補正値（ｖ1 ）と第２の補正値（ｖ2 ）と
は、その周期的変化値それぞれの絶対値を等しくしたこ
とを特徴とする電力変換器の制御装置。3. The control device for a power converter according to claim 2, wherein the first correction value (v 1 ) and the second correction value (v 2 ) are absolute values of their respective cyclic change values. A power converter control device characterized in that the values are made equal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8090762A JPH09285133A (en) | 1996-04-12 | 1996-04-12 | Controller of power converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8090762A JPH09285133A (en) | 1996-04-12 | 1996-04-12 | Controller of power converter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09285133A true JPH09285133A (en) | 1997-10-31 |
Family
ID=14007626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8090762A Pending JPH09285133A (en) | 1996-04-12 | 1996-04-12 | Controller of power converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09285133A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013183475A (en) * | 2012-02-29 | 2013-09-12 | Fujitsu Ten Ltd | Device and method for motor control |
| JP2020089091A (en) * | 2018-11-27 | 2020-06-04 | ニチコン株式会社 | Inverter device, control method thereof, and control program |
| CN113270996A (en) * | 2021-04-07 | 2021-08-17 | 中国第一汽车股份有限公司 | PWM modulation method for restraining narrow pulse |
-
1996
- 1996-04-12 JP JP8090762A patent/JPH09285133A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013183475A (en) * | 2012-02-29 | 2013-09-12 | Fujitsu Ten Ltd | Device and method for motor control |
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| CN113270996A (en) * | 2021-04-07 | 2021-08-17 | 中国第一汽车股份有限公司 | PWM modulation method for restraining narrow pulse |
| CN113270996B (en) * | 2021-04-07 | 2022-11-11 | 中国第一汽车股份有限公司 | PWM modulation method for restraining narrow pulse |
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