JPH09284256A - スペクトル拡散通信方式 - Google Patents
スペクトル拡散通信方式Info
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- JPH09284256A JPH09284256A JP8114431A JP11443196A JPH09284256A JP H09284256 A JPH09284256 A JP H09284256A JP 8114431 A JP8114431 A JP 8114431A JP 11443196 A JP11443196 A JP 11443196A JP H09284256 A JPH09284256 A JP H09284256A
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Abstract
(57)【要約】
【課題】伝送レートを向上すること。
【解決手段】シフトレジスタ2から位相オフセットされ
た複数のPN符号系列をMUX3で複数選択し、それぞ
れの反転,非反転をスイッチ部4にて制御する。スイッ
チ部4よりの複数のPN符号系列を加算部5にて加算し
てQ成分として送信する。一方、シフトレジスタ1より
のPN符号系列をI成分として送信する。I成分のPN
符号系列は、Q成分のPN符号系列の位相基準となり、
その位相オフセットの組み合わせ、およびその反転,非
反転制御により送信データを伝送することができる。こ
れにより伝送レートを向上することができる。
た複数のPN符号系列をMUX3で複数選択し、それぞ
れの反転,非反転をスイッチ部4にて制御する。スイッ
チ部4よりの複数のPN符号系列を加算部5にて加算し
てQ成分として送信する。一方、シフトレジスタ1より
のPN符号系列をI成分として送信する。I成分のPN
符号系列は、Q成分のPN符号系列の位相基準となり、
その位相オフセットの組み合わせ、およびその反転,非
反転制御により送信データを伝送することができる。こ
れにより伝送レートを向上することができる。
Description
【0001】
【発明の属する技術分野】本発明は、伝送レートを向上
できるようにしたスペクトル拡散通信方式に関する。
できるようにしたスペクトル拡散通信方式に関する。
【0002】
【従来の技術】スペクトル拡散通信方式は、PN符号等
を送信データに乗ずることによって、そのスペクトルを
周波数軸上において拡散するようにし、スペクトル拡散
された送信データを伝送するようにしたものである。こ
のようなスペクトル拡散通信方式は、送信データのスペ
クトルが拡散されてホワイトノイズに近似していると共
に、多くの拡散符号の種類があり、拡散符号同士の相関
が小さく抑えられていることから、通信の守秘性に優れ
ていると共に、高い周波数効率、耐ノイズ性等に優れた
特徴を有している。このことから、将来の移動体通信、
無線LAN等にとって有望視されている通信方式であ
る。
を送信データに乗ずることによって、そのスペクトルを
周波数軸上において拡散するようにし、スペクトル拡散
された送信データを伝送するようにしたものである。こ
のようなスペクトル拡散通信方式は、送信データのスペ
クトルが拡散されてホワイトノイズに近似していると共
に、多くの拡散符号の種類があり、拡散符号同士の相関
が小さく抑えられていることから、通信の守秘性に優れ
ていると共に、高い周波数効率、耐ノイズ性等に優れた
特徴を有している。このことから、将来の移動体通信、
無線LAN等にとって有望視されている通信方式であ
る。
【0003】QPSK変調を用いたスペクトル拡散(以
下、SSと記す。)通信方式の送信側の概要を図15に
示す。図15において、102,105はBPSK変調
器であり、107はPN符号系列を発生するPN符号発
生器(PN.G)であり、108は搬送波の位相をπ/
2だけ移相する移相器である。この図に示す送信部にお
いて、データ生成部(DATA1 )100において生成され
たデータは、加算器101においてPN.G107で発
生されたPN符号と加算される。また、データ生成部
(DATA2 )103において生成されたデータは、加算器
104においてPN.G107で発生されたPN符号と
加算される。この場合、データの1ビットにPN符号の
一周期を割り当てており、加算器101、および加算器
104における加算において、例えばデータが”0”の
場合はPN符号をそのまま出力し、データが”1”の場
合はPN符号を反転して出力する排他的論理和の演算が
行われる。
下、SSと記す。)通信方式の送信側の概要を図15に
示す。図15において、102,105はBPSK変調
器であり、107はPN符号系列を発生するPN符号発
生器(PN.G)であり、108は搬送波の位相をπ/
2だけ移相する移相器である。この図に示す送信部にお
いて、データ生成部(DATA1 )100において生成され
たデータは、加算器101においてPN.G107で発
生されたPN符号と加算される。また、データ生成部
(DATA2 )103において生成されたデータは、加算器
104においてPN.G107で発生されたPN符号と
加算される。この場合、データの1ビットにPN符号の
一周期を割り当てており、加算器101、および加算器
104における加算において、例えばデータが”0”の
場合はPN符号をそのまま出力し、データが”1”の場
合はPN符号を反転して出力する排他的論理和の演算が
行われる。
【0004】加算器101の出力はBPSK変調器10
2に入力されて、搬送波発振器109により発生された
搬送波をBPSK変調している。また、加算器104の
出力はBPSK変調器105に入力されて、移相器10
8によりπ/2移相された搬送波発振器109により発
生された搬送波をBPSK変調している。これにより、
BPSK変調器102からQPSK変調出力の同相成分
(以下、I成分と記す。)が得られ、BPSK変調器1
05からQPSK変調出力の直交成分(以下、Q成分と
記す。)が得られる。そして、これらの2つのBPSK
変調出力を加算器106において加算することによりQ
PSK変調波となる。このQPSK変調波がアンテナ1
10から送信される。これにより、スペクトル拡散され
たQPSK多重信号が送信部より送出されることにな
る。
2に入力されて、搬送波発振器109により発生された
搬送波をBPSK変調している。また、加算器104の
出力はBPSK変調器105に入力されて、移相器10
8によりπ/2移相された搬送波発振器109により発
生された搬送波をBPSK変調している。これにより、
BPSK変調器102からQPSK変調出力の同相成分
(以下、I成分と記す。)が得られ、BPSK変調器1
05からQPSK変調出力の直交成分(以下、Q成分と
記す。)が得られる。そして、これらの2つのBPSK
変調出力を加算器106において加算することによりQ
PSK変調波となる。このQPSK変調波がアンテナ1
10から送信される。これにより、スペクトル拡散され
たQPSK多重信号が送信部より送出されることにな
る。
【0005】なお、受信側の構成は図示しないが、スペ
クトル拡散された多重信号を受信して、I成分とQ成分
に分離した後、それぞれの成分において送信側のPN符
号と同一のPN符号を用いて、受信信号との相関を取る
ことにより、データを復調するようにしている。この場
合、反転されたPN符号で送信されたデータは、負の相
関出力が得られ、反転されずにそのままのPN符号で送
信されたデータは、正の相関出力が得られる。
クトル拡散された多重信号を受信して、I成分とQ成分
に分離した後、それぞれの成分において送信側のPN符
号と同一のPN符号を用いて、受信信号との相関を取る
ことにより、データを復調するようにしている。この場
合、反転されたPN符号で送信されたデータは、負の相
関出力が得られ、反転されずにそのままのPN符号で送
信されたデータは、正の相関出力が得られる。
【0006】
【発明が解決しようとする課題】従来のスペクトル拡散
通信方式は、前記したように通信の守秘性に優れている
と共に、高い周波数効率、耐ノイズ性等に優れた特徴を
有しているが、送信データ1ビットに対して、1周期の
PN符号を割り当てているため、データ伝送容量が小さ
い欠点がある。また、スペクトル拡散していることから
送信データの周波数帯域が極めて広くなり、周波数利用
効率が低くなるという欠点も有している。そこで、本発
明は、データ伝送容量を向上し、通信速度を高めること
のできるスペクトル拡散通信方式を提供することを目的
としている。
通信方式は、前記したように通信の守秘性に優れている
と共に、高い周波数効率、耐ノイズ性等に優れた特徴を
有しているが、送信データ1ビットに対して、1周期の
PN符号を割り当てているため、データ伝送容量が小さ
い欠点がある。また、スペクトル拡散していることから
送信データの周波数帯域が極めて広くなり、周波数利用
効率が低くなるという欠点も有している。そこで、本発
明は、データ伝送容量を向上し、通信速度を高めること
のできるスペクトル拡散通信方式を提供することを目的
としている。
【0007】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係るスペクトル拡散通信方式は、第1のP
N符号系列と、該第1のPN符号系列と周期の等しい第
2の符号系列とが多重化されて伝送されるスペクトル拡
散通信方式において、前記第2の符号系列が、位相オフ
セットを与えた所定個数の基本PN符号系列を加算して
生成されており、前記第1のPN符号系列の基準位相に
対する、前記所定個数の基本PN符号系列の各位相オフ
セット系列の組合せによって送信情報が定義されてい
る。
に、本発明に係るスペクトル拡散通信方式は、第1のP
N符号系列と、該第1のPN符号系列と周期の等しい第
2の符号系列とが多重化されて伝送されるスペクトル拡
散通信方式において、前記第2の符号系列が、位相オフ
セットを与えた所定個数の基本PN符号系列を加算して
生成されており、前記第1のPN符号系列の基準位相に
対する、前記所定個数の基本PN符号系列の各位相オフ
セット系列の組合せによって送信情報が定義されてい
る。
【0008】また、上記スペクトル拡散通信方式におい
て、前記第1のPN符号系列の極性が、送信情報の所定
ビットの内容に応じて制御されている。さらに、前記第
2の符号系列を構成している各基本PN符号系列の極性
が、送信情報の複数の所定ビットの内容に応じて制御さ
れている。さらにまた、第1のPN符号系列と第2の符
号系列が、単一のPN符号発生手段により発生されてい
る。さらにまた、第1のPN符号系列と第2の符号系列
が、それぞれ異なる周波数の搬送波により伝送されるよ
うにしてもよい。
て、前記第1のPN符号系列の極性が、送信情報の所定
ビットの内容に応じて制御されている。さらに、前記第
2の符号系列を構成している各基本PN符号系列の極性
が、送信情報の複数の所定ビットの内容に応じて制御さ
れている。さらにまた、第1のPN符号系列と第2の符
号系列が、単一のPN符号発生手段により発生されてい
る。さらにまた、第1のPN符号系列と第2の符号系列
が、それぞれ異なる周波数の搬送波により伝送されるよ
うにしてもよい。
【0009】以上のようなスペクトル拡散通信方式にお
いては、多重化された一方により基準位相を与える第1
のPN符号系列を送信し、他方により位相オフセットを
与えた複数のPN符号系列を加算した第2の符号系列を
送信している。すると、上記第2の符号系列における位
相オフセットの組み合わせにより情報を定義することが
できると共に、複数のPN符号系列の極性により情報を
定義することができる。したがって、一周期のPN符号
系列により多くの情報を定義することができるので、高
速の情報伝送レートを実現することができる。
いては、多重化された一方により基準位相を与える第1
のPN符号系列を送信し、他方により位相オフセットを
与えた複数のPN符号系列を加算した第2の符号系列を
送信している。すると、上記第2の符号系列における位
相オフセットの組み合わせにより情報を定義することが
できると共に、複数のPN符号系列の極性により情報を
定義することができる。したがって、一周期のPN符号
系列により多くの情報を定義することができるので、高
速の情報伝送レートを実現することができる。
【0010】
【発明の実施の形態】次に本発明のスペクトル拡散(S
S)通信方式における送信部の第1の実施の形態の構成
を図1に示す。なお、本発明のSS通信方式はQAM変
調を利用しており、図1にはQAM変調前のベースバン
ド変調までの構成が示されている。図1において、1,
2はフィードバック経路を有しているシフトレジスタで
あり、格納されているPN符号系列がクロックCLKm
のタイミングごとにシフトされて、シフトレジスタ内を
循環している。なお、シフトレジスタ1内を循環してい
るPN符号系列と、シフトレジスタ2内を循環している
PN符号系列とは、同一であっても異なる符号系列とさ
れていても良いが、PN符号系列のチップ数、すなわち
PN符号系列の一周期の期間は同一とされている。この
シフトレジスタ1より出力されるPN符号系列は、QA
M変調を行う場合にI成分の入力データとなる。
S)通信方式における送信部の第1の実施の形態の構成
を図1に示す。なお、本発明のSS通信方式はQAM変
調を利用しており、図1にはQAM変調前のベースバン
ド変調までの構成が示されている。図1において、1,
2はフィードバック経路を有しているシフトレジスタで
あり、格納されているPN符号系列がクロックCLKm
のタイミングごとにシフトされて、シフトレジスタ内を
循環している。なお、シフトレジスタ1内を循環してい
るPN符号系列と、シフトレジスタ2内を循環している
PN符号系列とは、同一であっても異なる符号系列とさ
れていても良いが、PN符号系列のチップ数、すなわち
PN符号系列の一周期の期間は同一とされている。この
シフトレジスタ1より出力されるPN符号系列は、QA
M変調を行う場合にI成分の入力データとなる。
【0011】また、シフトレジスタ2の各段の出力PN
1〜PNnは、マルチプレクサ(MUX)3にそれぞれ
入力される。この出力PN1〜PNnは、それぞれPN
符号系列であり、位相オフセットが与えられているため
互いに相関は非常に小さい。さらに、MUX3には(M
−R)ビットの入力データが入力されており、この(M
−R)ビットの入力データの情報に応じて、入力されて
いるPN符号系列PN1〜PNnが2つ以上組み合わさ
れてMUX3から出力されている。このPN符号系列の
出力数はRである。次いで、MUX3から出力されるR
個のPN符号系列はスイッチ部4に入力される。スイッ
チ部4にはRビットの入力データが入力されており、こ
のRビットの入力データのそれぞれのビットに応じて、
MUX3から供給されているR個のPN符号系列の極性
が制御される。例えば、”0”のビットではPN符号系
列を反転せずに出力し、”1”のビットではPN符号系
列を反転して出力する。
1〜PNnは、マルチプレクサ(MUX)3にそれぞれ
入力される。この出力PN1〜PNnは、それぞれPN
符号系列であり、位相オフセットが与えられているため
互いに相関は非常に小さい。さらに、MUX3には(M
−R)ビットの入力データが入力されており、この(M
−R)ビットの入力データの情報に応じて、入力されて
いるPN符号系列PN1〜PNnが2つ以上組み合わさ
れてMUX3から出力されている。このPN符号系列の
出力数はRである。次いで、MUX3から出力されるR
個のPN符号系列はスイッチ部4に入力される。スイッ
チ部4にはRビットの入力データが入力されており、こ
のRビットの入力データのそれぞれのビットに応じて、
MUX3から供給されているR個のPN符号系列の極性
が制御される。例えば、”0”のビットではPN符号系
列を反転せずに出力し、”1”のビットではPN符号系
列を反転して出力する。
【0012】このように制御されたR個のPN符号系列
は加算回路5において、すべてのPN符号系列が加算さ
れて出力される。この加算出力はQAM変調を行う場合
にQ成分の入力データとなる。なお、送信部において送
信すべき入力データは、シリアルデータとして直列/並
列変換器(S/P)6に入力されて、データクロックC
LKdのタイミングで1ブロックがMビット幅のパラレ
ルデータに変換される。そして、Mビット幅のパラレル
データがRビットと(M−R)ビットに分割されて、
(M−R)ビットがMUX3に制御データとして供給さ
れ、残るRビットがスイッチ部4に制御データとして供
給されている。
は加算回路5において、すべてのPN符号系列が加算さ
れて出力される。この加算出力はQAM変調を行う場合
にQ成分の入力データとなる。なお、送信部において送
信すべき入力データは、シリアルデータとして直列/並
列変換器(S/P)6に入力されて、データクロックC
LKdのタイミングで1ブロックがMビット幅のパラレ
ルデータに変換される。そして、Mビット幅のパラレル
データがRビットと(M−R)ビットに分割されて、
(M−R)ビットがMUX3に制御データとして供給さ
れ、残るRビットがスイッチ部4に制御データとして供
給されている。
【0013】この送信部におけるデータの情報伝送レー
トは次のようになる。まず、N個のPN符号系列PN1
〜PNnのうちのR個を選択しているので、NCR の組
み合わせを送れることになる。また、R個のPN符号系
列の極性をそれぞれ制御していることから、2R の組み
合わせを送れることになる。したがって、この場合に送
れるビット数としては、 log2 (2R ・ NCR )[bit ] (1) となり、情報伝送レートRN は、PN符号系列のチップ
数をNとすると、 RN ={log2 (2R ・ NCR )}/N [bit/symbol] (2) となる。なお、従来のQAM変調を用いるSS通信方式
によれば、PN符号系列の一周期で送れるビット数は、
I相で1ビット、Q相で1ビットであり、その伝送レー
トRQ が、2/Nとなることから、本発明は格段に情報
伝送レートを高速にすることができる。
トは次のようになる。まず、N個のPN符号系列PN1
〜PNnのうちのR個を選択しているので、NCR の組
み合わせを送れることになる。また、R個のPN符号系
列の極性をそれぞれ制御していることから、2R の組み
合わせを送れることになる。したがって、この場合に送
れるビット数としては、 log2 (2R ・ NCR )[bit ] (1) となり、情報伝送レートRN は、PN符号系列のチップ
数をNとすると、 RN ={log2 (2R ・ NCR )}/N [bit/symbol] (2) となる。なお、従来のQAM変調を用いるSS通信方式
によれば、PN符号系列の一周期で送れるビット数は、
I相で1ビット、Q相で1ビットであり、その伝送レー
トRQ が、2/Nとなることから、本発明は格段に情報
伝送レートを高速にすることができる。
【0014】例えば、N=128、R=2とすると、従
来の伝送レートRQ は1/64であるのに対して、本発
明によれば伝送レートRN は約15/128となり、約
7.5倍の伝送レートとなる。また、Nを85とする
と、約12928倍の伝送レートすることができる。こ
のように、本発明のSS通信方式においては、送信すべ
きデータにより単一のPN符号系列を位相オフセットす
ることにより生成されたオフセットPN符号系列を、送
信すべきデータに応じて複数組み合わせることにより、
伝送できるデータ容量を向上していると共に、組み合わ
されたPN符号系列の極性を送信すべきデータに応じ
て、それぞれ制御することによりデータ容量をさらに向
上している。
来の伝送レートRQ は1/64であるのに対して、本発
明によれば伝送レートRN は約15/128となり、約
7.5倍の伝送レートとなる。また、Nを85とする
と、約12928倍の伝送レートすることができる。こ
のように、本発明のSS通信方式においては、送信すべ
きデータにより単一のPN符号系列を位相オフセットす
ることにより生成されたオフセットPN符号系列を、送
信すべきデータに応じて複数組み合わせることにより、
伝送できるデータ容量を向上していると共に、組み合わ
されたPN符号系列の極性を送信すべきデータに応じ
て、それぞれ制御することによりデータ容量をさらに向
上している。
【0015】この場合、受信側においては、Q成分から
組み合わされたPN符号系列数の相関ピークが複数得ら
れ、この複数の相関ピーク位置により送信データを復号
するようにしている。このため、ピーク位置の基準の位
相が必要となり、この基準位相をシフトレジスタ1から
出力されるPN符号系列をI成分により伝送することに
より得るようにしている。このような、本発明のSS通
信方式における受信側の構成例を図2に示す。図2にお
いて、QAM変調された信号を復調して分離することに
より、基準位相を得るためのI成分の信号Iと、送信デ
ータにより変調されたQ成分の信号Qとが得られてい
る。この信号Iはマッチドフィルタ(MF1)10に入
力されてPN符号系列の相関が取られる。この場合マッ
チドフィルタ10には、送信部におけるシフトレジスタ
1に格納されているPN符号系列が乗数として設定され
ている。
組み合わされたPN符号系列数の相関ピークが複数得ら
れ、この複数の相関ピーク位置により送信データを復号
するようにしている。このため、ピーク位置の基準の位
相が必要となり、この基準位相をシフトレジスタ1から
出力されるPN符号系列をI成分により伝送することに
より得るようにしている。このような、本発明のSS通
信方式における受信側の構成例を図2に示す。図2にお
いて、QAM変調された信号を復調して分離することに
より、基準位相を得るためのI成分の信号Iと、送信デ
ータにより変調されたQ成分の信号Qとが得られてい
る。この信号Iはマッチドフィルタ(MF1)10に入
力されてPN符号系列の相関が取られる。この場合マッ
チドフィルタ10には、送信部におけるシフトレジスタ
1に格納されているPN符号系列が乗数として設定され
ている。
【0016】マッチドフィルタ10において、入力され
た信号IがクロックCLKmのタイミング毎に取り込ま
れ、循環されている乗数と、取り込まれた信号Iとの相
関が取れた時に、相関ピークが出力される。この相関ピ
ークは、ピーク検出回路TH11において検出される。
この検出信号は第1トリガ信号(trg1)として、デコー
ダ(DEC)18に供給され、このデコーダ18により
(M−R)ビットが復号される。また、信号Qはマッチ
ドフィルタ(MF2)12,マッチドフィルタ(MF
3)13に交互に取り込まれて、交互にPN符号系列と
の相関が取られる。この場合マッチドフィルタ12,1
3には、送信部におけるシフトレジスタ2に格納されて
いるPN符号系列が乗数として設定されて、循環されて
いる。
た信号IがクロックCLKmのタイミング毎に取り込ま
れ、循環されている乗数と、取り込まれた信号Iとの相
関が取れた時に、相関ピークが出力される。この相関ピ
ークは、ピーク検出回路TH11において検出される。
この検出信号は第1トリガ信号(trg1)として、デコー
ダ(DEC)18に供給され、このデコーダ18により
(M−R)ビットが復号される。また、信号Qはマッチ
ドフィルタ(MF2)12,マッチドフィルタ(MF
3)13に交互に取り込まれて、交互にPN符号系列と
の相関が取られる。この場合マッチドフィルタ12,1
3には、送信部におけるシフトレジスタ2に格納されて
いるPN符号系列が乗数として設定されて、循環されて
いる。
【0017】なお、マッチドフィルタ12に信号Qが取
り込まれているタイミングでは、マッチドフィルタ13
において取り込まれたPN符号系列が循環されながら相
関演算が行われており、マッチドフィルタ13に信号Q
が取り込まれているタイミングでは、マッチドフィルタ
12において相関演算が行われている。このように、マ
ッチドフィルタ12,13では交互に信号Qの取り込み
と相関演算とが行われている。このとき、択一的に信号
Qの取り込みのタイミングを与えるクロックCLKs
と、PN符号系列を循環させるクロックCLKmとがマ
ッチドフィルタ12,13に供給されている。
り込まれているタイミングでは、マッチドフィルタ13
において取り込まれたPN符号系列が循環されながら相
関演算が行われており、マッチドフィルタ13に信号Q
が取り込まれているタイミングでは、マッチドフィルタ
12において相関演算が行われている。このように、マ
ッチドフィルタ12,13では交互に信号Qの取り込み
と相関演算とが行われている。このとき、択一的に信号
Qの取り込みのタイミングを与えるクロックCLKs
と、PN符号系列を循環させるクロックCLKmとがマ
ッチドフィルタ12,13に供給されている。
【0018】そして、マッチドフィルタ12,13によ
り演算された相関出力は、マルチプレクサ(MUX)1
4から選択されて出力される。MUX14から出力され
る相関出力の正の相関ピークはピーク検出回路15によ
り検出され、負の相関ピークはピーク検出回路16によ
り検出されて、オア回路17および判定回路21に供給
される。オア回路17において合成された相関ピーク出
力は、第2トリガ信号(trg2)として、デコーダ18に
供給されて、デコーダ18は、第1トリガ信号を基準と
してR個の第2トリガ信号の時間位置をデコードするこ
とにより(M−R)ビットの復号データを得ている。こ
の復号データは、0ビットないし(M−R−1)ビット
としてP/S変換器22に入力される。
り演算された相関出力は、マルチプレクサ(MUX)1
4から選択されて出力される。MUX14から出力され
る相関出力の正の相関ピークはピーク検出回路15によ
り検出され、負の相関ピークはピーク検出回路16によ
り検出されて、オア回路17および判定回路21に供給
される。オア回路17において合成された相関ピーク出
力は、第2トリガ信号(trg2)として、デコーダ18に
供給されて、デコーダ18は、第1トリガ信号を基準と
してR個の第2トリガ信号の時間位置をデコードするこ
とにより(M−R)ビットの復号データを得ている。こ
の復号データは、0ビットないし(M−R−1)ビット
としてP/S変換器22に入力される。
【0019】また、判定回路21において、ピーク検出
回路15,16において検出された相関ピークの極性が
判定されて、1周期のPN符号系列内において相関の検
出されたR個の相関ピークの極性に応じてR個のデータ
が”0”あるいは”1”として復調される。復調された
R個のデータは、(M−R)ないし(M−1)のRビッ
トのデータとしてP/S変換器22に入力される。そし
て、P/S変換器22に入力された0ないし(M−1)
のMビットがシリアルデータに変換されて出力される。
この場合の変換タイミングは、データクロックCLKd
に基づいている。
回路15,16において検出された相関ピークの極性が
判定されて、1周期のPN符号系列内において相関の検
出されたR個の相関ピークの極性に応じてR個のデータ
が”0”あるいは”1”として復調される。復調された
R個のデータは、(M−R)ないし(M−1)のRビッ
トのデータとしてP/S変換器22に入力される。そし
て、P/S変換器22に入力された0ないし(M−1)
のMビットがシリアルデータに変換されて出力される。
この場合の変換タイミングは、データクロックCLKd
に基づいている。
【0020】このように、本発明のSS通信方式におけ
る受信部では、PN符号系列の1周期において複数個の
相関ピークが得られ、その個数とタイミングに応じて送
信データを復号することができると共に、各々の相関ピ
ークの極性に応じて送信データを復号することができ
る。これにより、前記(2)式に示す伝送レートで伝送
された送信データを復号することができる。
る受信部では、PN符号系列の1周期において複数個の
相関ピークが得られ、その個数とタイミングに応じて送
信データを復号することができると共に、各々の相関ピ
ークの極性に応じて送信データを復号することができ
る。これにより、前記(2)式に示す伝送レートで伝送
された送信データを復号することができる。
【0021】次に、本発明のSS通信方式の第2の実施
の態様を図3ないし図11を参照しながら説明する。図
3は送信部の構成を示すものであり、図3において、ス
ペクトル拡散のためのPN符号系列はシフトレジスタR
EG1に格納されており、このシフトレジスタREG1
の最終ステージから、PN符号系列が出力され、極性制
御部PC(n+1)に入力される。そして、極性制御部
PC(n+1)において、送信データのうちの1ビット
Dpmにより極性が制御されて、PN符号系列がそのま
ま、あるいはその反転信号がI成分として出力される。
の態様を図3ないし図11を参照しながら説明する。図
3は送信部の構成を示すものであり、図3において、ス
ペクトル拡散のためのPN符号系列はシフトレジスタR
EG1に格納されており、このシフトレジスタREG1
の最終ステージから、PN符号系列が出力され、極性制
御部PC(n+1)に入力される。そして、極性制御部
PC(n+1)において、送信データのうちの1ビット
Dpmにより極性が制御されて、PN符号系列がそのま
ま、あるいはその反転信号がI成分として出力される。
【0022】また、シフトレジスタREG1の各ステー
ジはマルチプレクサMUX30に接続され、第1コント
ロール信号CTRL11はマルチプレクサMUX30を
制御して、シフトレジスタREG1に格納されたPN符
号系列(図3では最終ステージからPN符号系列PN1
が出力され、第1ステージに向かって位相オフセットさ
れたPN符号系列PN2、・・・、PNnが順次出力さ
れている。)を位相オフセットしたR個を選択して通過
させる。
ジはマルチプレクサMUX30に接続され、第1コント
ロール信号CTRL11はマルチプレクサMUX30を
制御して、シフトレジスタREG1に格納されたPN符
号系列(図3では最終ステージからPN符号系列PN1
が出力され、第1ステージに向かって位相オフセットさ
れたPN符号系列PN2、・・・、PNnが順次出力さ
れている。)を位相オフセットしたR個を選択して通過
させる。
【0023】マルチプレクサMUX30を通過したPN
符号系列の内R個のデータは、それぞれ極性制御回路P
C1〜PCRに入力される。極性制御回路PC1〜PC
Rの各々には、第2コントロール信号CTRL12が供
給されており、第2コントロール信号CTRL12に応
じて、マルチプレクサMUX30を通過したPN符号系
列の極性を制御している。極性制御回路PC1〜PCR
の構成はすべて同一であり、それぞれ反転回路NOT1
〜NOTRとマルチプレクサMUX1〜MUXRにより
構成されている。極性制御回路PC1〜PCRでは、反
転回路NOT1〜NOTRの入力(反転前のPN符号系
列)と出力(反転後のPN符号系列)がマルチプレクサ
MUX1〜MUXRに入力されている。例えば、マルチ
プレクサMUXlは反転回路NOT1lの入力および出
力が入力され、いずれのPN符号系列を出力するかは、
第2コントロール信号CTRL12が制御している。
符号系列の内R個のデータは、それぞれ極性制御回路P
C1〜PCRに入力される。極性制御回路PC1〜PC
Rの各々には、第2コントロール信号CTRL12が供
給されており、第2コントロール信号CTRL12に応
じて、マルチプレクサMUX30を通過したPN符号系
列の極性を制御している。極性制御回路PC1〜PCR
の構成はすべて同一であり、それぞれ反転回路NOT1
〜NOTRとマルチプレクサMUX1〜MUXRにより
構成されている。極性制御回路PC1〜PCRでは、反
転回路NOT1〜NOTRの入力(反転前のPN符号系
列)と出力(反転後のPN符号系列)がマルチプレクサ
MUX1〜MUXRに入力されている。例えば、マルチ
プレクサMUXlは反転回路NOT1lの入力および出
力が入力され、いずれのPN符号系列を出力するかは、
第2コントロール信号CTRL12が制御している。
【0024】一方、シフトレジスタREG1の最終ステ
ージの出力が入力される極性制御回路PC(n+1)
は、反転回路NOTn+1と、反転回路NOTn+1の
入力と出力とが入力されているマルチプレクサMUXn
+1により構成されている。このマルチプレクサMUX
n+1の切換え制御は、信号DPmに応じて制御されて
おり、供給されているPN符号系列あるいはその反転信
号がI成分として出力されることになる。なお、マルチ
プレクサMUX1〜MUXRには第2コントロール信号
CTRL12が各々入力され、このコントロール信号C
TRL12によってこのマルチプレクサMUX1〜MU
XRが切換え制御される。マルチプレクサMUX1〜M
UXRの出力は加算回路ADD1に入力され、加算回路
ADD1において全て加算されて、Q成分として出力さ
れる。
ージの出力が入力される極性制御回路PC(n+1)
は、反転回路NOTn+1と、反転回路NOTn+1の
入力と出力とが入力されているマルチプレクサMUXn
+1により構成されている。このマルチプレクサMUX
n+1の切換え制御は、信号DPmに応じて制御されて
おり、供給されているPN符号系列あるいはその反転信
号がI成分として出力されることになる。なお、マルチ
プレクサMUX1〜MUXRには第2コントロール信号
CTRL12が各々入力され、このコントロール信号C
TRL12によってこのマルチプレクサMUX1〜MU
XRが切換え制御される。マルチプレクサMUX1〜M
UXRの出力は加算回路ADD1に入力され、加算回路
ADD1において全て加算されて、Q成分として出力さ
れる。
【0025】すなわちQ成分は所定個数R個のPN符号
系列の重ね合せであり、本発明は、オフセットされたP
N符号系列の複数の組み合せ、および各PN符号系列の
反転、非反転の組み合せにより送信データを伝送するよ
うにしている。次に、送信データから第1コントロール
信号CTRL11、第2コントロール信号CTRL1
2、信号DPmを生成する構成を図4に示す。図4にお
いて、送信すべきシリアルデータDSは所定のデータク
ロックCLKdに同期して、直列/並列変換回路(S/
P2)によって1ブロックmビットのパラレルデータD
Pl〜DPmに変換される。このうちrビットのデータ
DPl〜DPrはデコーダDEC21に入力され、第2
コントロール信号CTRL12が生成され、(m−r−
1)ビットのDPr+1〜DPm−1はデコーダDEC
22に入力され、第1コントロール信号CTRL11が
生成される。また、残る1ビットのDPmはマルチプレ
クサMUXn+1に第3コントロール信号として入力さ
れている。
系列の重ね合せであり、本発明は、オフセットされたP
N符号系列の複数の組み合せ、および各PN符号系列の
反転、非反転の組み合せにより送信データを伝送するよ
うにしている。次に、送信データから第1コントロール
信号CTRL11、第2コントロール信号CTRL1
2、信号DPmを生成する構成を図4に示す。図4にお
いて、送信すべきシリアルデータDSは所定のデータク
ロックCLKdに同期して、直列/並列変換回路(S/
P2)によって1ブロックmビットのパラレルデータD
Pl〜DPmに変換される。このうちrビットのデータ
DPl〜DPrはデコーダDEC21に入力され、第2
コントロール信号CTRL12が生成され、(m−r−
1)ビットのDPr+1〜DPm−1はデコーダDEC
22に入力され、第1コントロール信号CTRL11が
生成される。また、残る1ビットのDPmはマルチプレ
クサMUXn+1に第3コントロール信号として入力さ
れている。
【0026】この場合、例えばPN符号系列のチップ数
nをn=16とし、パラレルデータのビット数mをm=
9とし、マルチプレクサMUX30により選択されるP
N符号系列数RをR=2とすると、送信すべきシリアル
データDSは、9ビットごとにパラレルデータに変換さ
れ、最上位の1ビットDPmでI成分の反転が行われ、
続く上位6ビットをデコーダDEC22に入力して第1
コントロール信号CTRL11を生成し、マルチプレク
サMUX30のうちの2つをPN符号系列が通過するよ
う制御する。また、下位2ビットをデコーダDEC21
に入力して第2コントロール信号CTRL12を生成
し、マルチプレクサMUX30を通過した2系列のPN
符号系列の反転、非反転を制御する。
nをn=16とし、パラレルデータのビット数mをm=
9とし、マルチプレクサMUX30により選択されるP
N符号系列数RをR=2とすると、送信すべきシリアル
データDSは、9ビットごとにパラレルデータに変換さ
れ、最上位の1ビットDPmでI成分の反転が行われ、
続く上位6ビットをデコーダDEC22に入力して第1
コントロール信号CTRL11を生成し、マルチプレク
サMUX30のうちの2つをPN符号系列が通過するよ
う制御する。また、下位2ビットをデコーダDEC21
に入力して第2コントロール信号CTRL12を生成
し、マルチプレクサMUX30を通過した2系列のPN
符号系列の反転、非反転を制御する。
【0027】この場合、 6<log2 (16C2 )<7 (3) であり、16チップにおける2個のPN符号系列(受信
側ではピークの位置)の組合わせにより、上位6ビット
の送信データを表現するに充分である。また、選択され
た2個のPN符号系列の各極性(受信側ではピークの極
性)の反転、非反転の制御は、下位2ビットのデータを
それぞれのPN符号系列に割り当てて行えばよいことが
分る。
側ではピークの位置)の組合わせにより、上位6ビット
の送信データを表現するに充分である。また、選択され
た2個のPN符号系列の各極性(受信側ではピークの極
性)の反転、非反転の制御は、下位2ビットのデータを
それぞれのPN符号系列に割り当てて行えばよいことが
分る。
【0028】次に、図5に加算回路ADD1の構成例を
示す。加算回路ADD1は、この図に示すようにマルチ
プレクサMUX1〜MUXRからの出力を入力電圧Vi
n31〜Vin3Rとし、これら入力電圧をキヤパシタ
ンスC31〜C3Rよりなる容量結合CP3によって統
合する。容量結合CP3の出力は3段MOSインバータ
I31、I32、I33よりなる反転増幅回路に入力さ
れ、インバータI33の出力は帰還キヤパシタンスCF
3を介してインバータI31の入力に帰還されている。
この反転増幅回路は充分高い開ループゲインを有してお
り、演算増幅器として動作する。したがって、この反転
増幅回路でフィードバック系を形成することにより、次
の式(4)で示す出力Vout3を高い線形特性をもっ
てインバータI33から出力することができる。
示す。加算回路ADD1は、この図に示すようにマルチ
プレクサMUX1〜MUXRからの出力を入力電圧Vi
n31〜Vin3Rとし、これら入力電圧をキヤパシタ
ンスC31〜C3Rよりなる容量結合CP3によって統
合する。容量結合CP3の出力は3段MOSインバータ
I31、I32、I33よりなる反転増幅回路に入力さ
れ、インバータI33の出力は帰還キヤパシタンスCF
3を介してインバータI31の入力に帰還されている。
この反転増幅回路は充分高い開ループゲインを有してお
り、演算増幅器として動作する。したがって、この反転
増幅回路でフィードバック系を形成することにより、次
の式(4)で示す出力Vout3を高い線形特性をもっ
てインバータI33から出力することができる。
【数1】 ここで、 C31=C32=・・・=C3R=CF3/R (5) と設定されており、式(4)は次の式(6)のように書
き直される。
き直される。
【数2】
【0029】すなわち、加算回路ADD1はVin31
〜Vin3Rの加算結果に対応した電圧を出力する。こ
の出力は適宜反転、スケーリング等の処理が施されて送
信部から送信される。なお送信部においてデジタル処理
を行う場合は、加算回路ADD1を公知のデジタル回路
で構成して、デジタル出力を生成してもよい。
〜Vin3Rの加算結果に対応した電圧を出力する。こ
の出力は適宜反転、スケーリング等の処理が施されて送
信部から送信される。なお送信部においてデジタル処理
を行う場合は、加算回路ADD1を公知のデジタル回路
で構成して、デジタル出力を生成してもよい。
【0030】次に、本発明のSS通信方式の第2の実施
の態様の受信部におけるPN符号系列を復号する構成を
図7に示す。図7に示す受信部には、QAM変調されて
送信された信号が図示していない受信部分で復調され
て、分離されたI成分とQ成分とが入力される。このI
成分は、マッチドフィルタMF1に入力され、Q成分は
マッチドフィルタMF2、MF3に入力される。マッチ
ドフィルタMF1には送信部におけるI成分のPN符号
系列と同じPN符号系列が乗数として設定されており、
I成分の入力信号とマッチドフィルタMFlの乗数が整
合したときにマッチドフィルタMFlは相関ピークを生
じるようになる。マッチドフィルタMFlの出力はピー
ク検出回路TH1,TH2に入力され、ピーク検出回路
TH1において正(非反転)のピークが、ピーク検出回
路TH2において負(反転)のピークが検出される。
の態様の受信部におけるPN符号系列を復号する構成を
図7に示す。図7に示す受信部には、QAM変調されて
送信された信号が図示していない受信部分で復調され
て、分離されたI成分とQ成分とが入力される。このI
成分は、マッチドフィルタMF1に入力され、Q成分は
マッチドフィルタMF2、MF3に入力される。マッチ
ドフィルタMF1には送信部におけるI成分のPN符号
系列と同じPN符号系列が乗数として設定されており、
I成分の入力信号とマッチドフィルタMFlの乗数が整
合したときにマッチドフィルタMFlは相関ピークを生
じるようになる。マッチドフィルタMFlの出力はピー
ク検出回路TH1,TH2に入力され、ピーク検出回路
TH1において正(非反転)のピークが、ピーク検出回
路TH2において負(反転)のピークが検出される。
【0031】ピーク検出回路TH1、TH2の出力はオ
ア回路OR41に入力され、いずれか一方がピークを検
出したときに、第1トリガ信号TG1が生成される。さ
らにピーク検出回路TH1,TH2の出力は第1判定回
路J41に入力され、ピーク検出回路TH2がピークを
検出せず、かつピーク検出回路TH1がピークを検出し
たときに第1判定回路J41はローレベルの第1判定信
号Jo1を生成する。また、ピーク検出回路TH1がピ
ークを検出せず、かつピーク検出回路TH2がピークを
検出したときに第1判定回路J41はハイレベルの第1
判定信号Jo1を生成する。このように、第1判定信号
Jo1は送信部における送信データDPmに対応するよ
うになり、第1判定信号Jo1はデータDPmの復号デ
ータとなる。
ア回路OR41に入力され、いずれか一方がピークを検
出したときに、第1トリガ信号TG1が生成される。さ
らにピーク検出回路TH1,TH2の出力は第1判定回
路J41に入力され、ピーク検出回路TH2がピークを
検出せず、かつピーク検出回路TH1がピークを検出し
たときに第1判定回路J41はローレベルの第1判定信
号Jo1を生成する。また、ピーク検出回路TH1がピ
ークを検出せず、かつピーク検出回路TH2がピークを
検出したときに第1判定回路J41はハイレベルの第1
判定信号Jo1を生成する。このように、第1判定信号
Jo1は送信部における送信データDPmに対応するよ
うになり、第1判定信号Jo1はデータDPmの復号デ
ータとなる。
【0032】マッチドフィルタMF2、およびマッチド
フィルタMF3には、いずれか一方にQ成分のデータが
入力され、オア回路OR41が第1トリガ信号TG1を
出力した時点でQ成分の入力が停止される。そして、他
方のマッチドフィルタ(MF3またはMF2)へのQ成
分の入力が開始される。そして、Q成分の入力が停止さ
れたマッチドフィルタではPN符号系列が循環され、相
関が取れたタイミングで相関ピーク信号が出力される。
この場合、送信部からは複数のPN符号系列が組み合わ
されて送信されているので、複数の相関ピーク信号が相
関演算しているマッチドフィルタから得られることにな
る。
フィルタMF3には、いずれか一方にQ成分のデータが
入力され、オア回路OR41が第1トリガ信号TG1を
出力した時点でQ成分の入力が停止される。そして、他
方のマッチドフィルタ(MF3またはMF2)へのQ成
分の入力が開始される。そして、Q成分の入力が停止さ
れたマッチドフィルタではPN符号系列が循環され、相
関が取れたタイミングで相関ピーク信号が出力される。
この場合、送信部からは複数のPN符号系列が組み合わ
されて送信されているので、複数の相関ピーク信号が相
関演算しているマッチドフィルタから得られることにな
る。
【0033】なお、マルチプレクサMUX10にはデー
タ取り込みのタイミングを与えるクロックCLKmが入
力され、マッチドフィルタMF2,MF3には択一的
に、クロックCLKmから生成されたクロックCLKs
が入力されている。これは、フリップ・フロップFF4
1,FF42とマルチプレクサMUX10の作用により
実施されており、クロックCLKmは、マルチプレクサ
MUX10に入力され、コントロール信号CTRL4が
選択信号とされているマルチプレクサMUX10から、
マッチドフィルタMF2,MF3のいずれか一方にクロ
ックCLKsが供給されている。
タ取り込みのタイミングを与えるクロックCLKmが入
力され、マッチドフィルタMF2,MF3には択一的
に、クロックCLKmから生成されたクロックCLKs
が入力されている。これは、フリップ・フロップFF4
1,FF42とマルチプレクサMUX10の作用により
実施されており、クロックCLKmは、マルチプレクサ
MUX10に入力され、コントロール信号CTRL4が
選択信号とされているマルチプレクサMUX10から、
マッチドフィルタMF2,MF3のいずれか一方にクロ
ックCLKsが供給されている。
【0034】そして、クロックCLKsによりマッチド
フィルタMF2,MF3の一方が、入力されているQ成
分のデータを取り込む。マルチプレクサMUX10はコ
ントロール信号CTRL4によって切換え制御され、コ
ントロール信号CTRL4は、2段のフリップ・フロッ
プFF41、FF42の作用によって、トリガ信号TG
1が入力されるごとに反転されている。フリップ・フロ
ップFF41は、そのクロック入力(CK)端子にトリ
ガ信号TG1が入力され、そのデータ入力(D)端子に
はフリップ・フロップFF42の反転出力(Qバー)が
入力されている。フリップ・フロップFF42はそのデ
ータ入力(D)端子にフリップ・フロップFF41の反
転出力(Qバー)が入力され、そのクロック入力(C
K)端子には第1トリガ信号TG1が入力されている。
これによって、フリップ・フロップFF42の出力は、
第1トリガ信号TG1が入力されるごとに、交互にハイ
レベル、ローレベルの状態を繰り返すようになる。
フィルタMF2,MF3の一方が、入力されているQ成
分のデータを取り込む。マルチプレクサMUX10はコ
ントロール信号CTRL4によって切換え制御され、コ
ントロール信号CTRL4は、2段のフリップ・フロッ
プFF41、FF42の作用によって、トリガ信号TG
1が入力されるごとに反転されている。フリップ・フロ
ップFF41は、そのクロック入力(CK)端子にトリ
ガ信号TG1が入力され、そのデータ入力(D)端子に
はフリップ・フロップFF42の反転出力(Qバー)が
入力されている。フリップ・フロップFF42はそのデ
ータ入力(D)端子にフリップ・フロップFF41の反
転出力(Qバー)が入力され、そのクロック入力(C
K)端子には第1トリガ信号TG1が入力されている。
これによって、フリップ・フロップFF42の出力は、
第1トリガ信号TG1が入力されるごとに、交互にハイ
レベル、ローレベルの状態を繰り返すようになる。
【0035】上記の構成により、ある時点に第1トリガ
信号TG1が出力されると、それまでマッチドフィルタ
MF2にクロックCLKsが入力されていたとすると、
マルチプレクサMUX10はマッチドフィルタMF3に
クロックCLKsが供給されるように切換えられる。そ
の後、マッチドフィルタMF2に取り込まれたデータは
そのまま保持され、マッチドフィルタMF2のPN符号
系列の循環が行われる。一方、セレタタSEL4は、第
1トリガ信号TG1出力時点でマッチドフィルタMF2
側に切換えられる。この切り換え制御はコントロール信
号CTRL4によって行われる。セレクタSEL4の出
力はピーク検出回路TH3,TH4に入力され、正のピ
ークを検出するピーク検出回路TH3、または負のピー
クを検出するピーク検出回路TH4がピークを検出した
ときに第2トリガ信号TG2が出力される。この第2ト
リガ信号TG2は、ピーク検出回路TH3,TH4の出
力が入力されるオア回路OR42から出力される。
信号TG1が出力されると、それまでマッチドフィルタ
MF2にクロックCLKsが入力されていたとすると、
マルチプレクサMUX10はマッチドフィルタMF3に
クロックCLKsが供給されるように切換えられる。そ
の後、マッチドフィルタMF2に取り込まれたデータは
そのまま保持され、マッチドフィルタMF2のPN符号
系列の循環が行われる。一方、セレタタSEL4は、第
1トリガ信号TG1出力時点でマッチドフィルタMF2
側に切換えられる。この切り換え制御はコントロール信
号CTRL4によって行われる。セレクタSEL4の出
力はピーク検出回路TH3,TH4に入力され、正のピ
ークを検出するピーク検出回路TH3、または負のピー
クを検出するピーク検出回路TH4がピークを検出した
ときに第2トリガ信号TG2が出力される。この第2ト
リガ信号TG2は、ピーク検出回路TH3,TH4の出
力が入力されるオア回路OR42から出力される。
【0036】さらにピーク検出回路TH3,TH4の出
力は第2判定回路J42に入力され、ピーク検出回路T
H3がピークを検出し、かつピーク検出回路TH4がピ
ークを検出しないときに、第2判定回路j42は正のピ
ークが検出されたと判定する。また、ピーク検出回路T
H3がピークを検出せず、ピーク検出回路TH4がピー
クを検出したときに第2判定回路J42は負のピークが
検出されたと判定する。この場合、第2判定回路J42
の第2判定信号Jo2は負のピークが検出された時点で
ローレベルとなり、正のピークが検出された場合にはハ
イレベルを維持するようになる。
力は第2判定回路J42に入力され、ピーク検出回路T
H3がピークを検出し、かつピーク検出回路TH4がピ
ークを検出しないときに、第2判定回路j42は正のピ
ークが検出されたと判定する。また、ピーク検出回路T
H3がピークを検出せず、ピーク検出回路TH4がピー
クを検出したときに第2判定回路J42は負のピークが
検出されたと判定する。この場合、第2判定回路J42
の第2判定信号Jo2は負のピークが検出された時点で
ローレベルとなり、正のピークが検出された場合にはハ
イレベルを維持するようになる。
【0037】次に、図7に示す構成においてPN符号系
列を復号することにより出力された第1トリガ信号TG
1、第1判定信号Jo1、第2トリガ信号TG2、およ
び第2判定信号Jo2から、復号されたシリアルデータ
を得る構成を図6に示す。図6において、第2トリガ信
号TG2はシフトレジスタSREG1のデータ入力
(D)端子に入力され、前記クロックCLKmがそのク
ロック入力(CK)端子に供給されている。また、シフ
トレジスタSREGlのリセット入力(RS)には第1
トリガ信号TG1が入力されており、第1トリガ信号T
G1が供給された時に、シフトレジスタSREGlはリ
セットされ、その後クロックCLKmに同期して第2ト
リガ信号TG2が出力されるタイミングで、第2トリガ
信号TG2がシフトレジスタSREG1に順次書き込ま
れる。
列を復号することにより出力された第1トリガ信号TG
1、第1判定信号Jo1、第2トリガ信号TG2、およ
び第2判定信号Jo2から、復号されたシリアルデータ
を得る構成を図6に示す。図6において、第2トリガ信
号TG2はシフトレジスタSREG1のデータ入力
(D)端子に入力され、前記クロックCLKmがそのク
ロック入力(CK)端子に供給されている。また、シフ
トレジスタSREGlのリセット入力(RS)には第1
トリガ信号TG1が入力されており、第1トリガ信号T
G1が供給された時に、シフトレジスタSREGlはリ
セットされ、その後クロックCLKmに同期して第2ト
リガ信号TG2が出力されるタイミングで、第2トリガ
信号TG2がシフトレジスタSREG1に順次書き込ま
れる。
【0038】なお、ピーク検出器TH2またはピーク検
出器TH3がピークを検出したときのみ第2トリガ信号
TG2はハイレベルとなるため、シフトレジスタSRE
G1にはnビット中にR個の「1」を含むデータ列が書
き込まれるようになる。このシフトレジスタSREGl
の出力はエンコーダE5に入力され、エンコーダE5
が、図4に示すデコーダDEC22の逆の処理を行なう
ことにより、DPR+1〜DPm−1が復号されるよう
になる。また、前述したようにデータDPmは、第1判
定信号Jo1として復号されている。
出器TH3がピークを検出したときのみ第2トリガ信号
TG2はハイレベルとなるため、シフトレジスタSRE
G1にはnビット中にR個の「1」を含むデータ列が書
き込まれるようになる。このシフトレジスタSREGl
の出力はエンコーダE5に入力され、エンコーダE5
が、図4に示すデコーダDEC22の逆の処理を行なう
ことにより、DPR+1〜DPm−1が復号されるよう
になる。また、前述したようにデータDPmは、第1判
定信号Jo1として復号されている。
【0039】さらに、第2判定信号Jo2がシフトレジ
スタSREG2のデータ入力(D)端子に接続され、第
2トリガ信号TG2がそのクロック入力(CK)端子に
入力されている。また、シフトレジスタSREG2のリ
セット入力(RS)には第1トリガ信号TG1が入力さ
れている。すなわち、第1トリガ信号TG1がシフトレ
ジスタSREG2に入力された時点で、シフトレジスタ
SREG2はリセットされる。そして、その後第2トリ
ガ信号TG2がシフトレジスタSREG2に入力される
ごとに第2判定信号Jo2の出力が順次シフトレジスタ
SREG2に書き込まれる。従って、シフトレジスタS
REG2にはRビットの2進データ列、すなわちDP1
〜DPRが復号されることになる。これによって下位R
ビットが復号されたことになる。
スタSREG2のデータ入力(D)端子に接続され、第
2トリガ信号TG2がそのクロック入力(CK)端子に
入力されている。また、シフトレジスタSREG2のリ
セット入力(RS)には第1トリガ信号TG1が入力さ
れている。すなわち、第1トリガ信号TG1がシフトレ
ジスタSREG2に入力された時点で、シフトレジスタ
SREG2はリセットされる。そして、その後第2トリ
ガ信号TG2がシフトレジスタSREG2に入力される
ごとに第2判定信号Jo2の出力が順次シフトレジスタ
SREG2に書き込まれる。従って、シフトレジスタS
REG2にはRビットの2進データ列、すなわちDP1
〜DPRが復号されることになる。これによって下位R
ビットが復号されたことになる。
【0040】さらにまた、エンコーダE5、シフトレジ
スタSREG2の出力および第1判定信号Jo1は、シ
フトレジスタSREG3に1連のビット列として入力さ
れている。これらのデータは、一周期のPN符号系列、
すなわち、第1トリガ信号TG1の発生周期毎に確定さ
れるため、シフトレジスタSREG3のデータロード制
御端子(LOAD)に第1トリガ信号TG1を入力する
ことにより、第1トリガ信号TG1のタイミングでシフ
トレジスタSREG3に上記のデータを取り込んでい
る。すなわち、第1トリガ信号TG1の生成時にエンコ
ーダE5、シフトレジスタSREG2の出力DP1〜D
Pm−1、および第1判定信号Jo1(DPm)がシフ
トレジスタSREG3に取り込まれる。
スタSREG2の出力および第1判定信号Jo1は、シ
フトレジスタSREG3に1連のビット列として入力さ
れている。これらのデータは、一周期のPN符号系列、
すなわち、第1トリガ信号TG1の発生周期毎に確定さ
れるため、シフトレジスタSREG3のデータロード制
御端子(LOAD)に第1トリガ信号TG1を入力する
ことにより、第1トリガ信号TG1のタイミングでシフ
トレジスタSREG3に上記のデータを取り込んでい
る。すなわち、第1トリガ信号TG1の生成時にエンコ
ーダE5、シフトレジスタSREG2の出力DP1〜D
Pm−1、および第1判定信号Jo1(DPm)がシフ
トレジスタSREG3に取り込まれる。
【0041】シフトレジスタSREG3には、常時デー
タクロックCLKdが入力されているので、シフトレジ
スタSREG3からは前記送信信号DP1〜Dpmが、
データクロックCLKdのタイミング毎にシリアル出力
されるようになる。これによって、送信された信号を復
調した復調データを得ることができる。
タクロックCLKdが入力されているので、シフトレジ
スタSREG3からは前記送信信号DP1〜Dpmが、
データクロックCLKdのタイミング毎にシリアル出力
されるようになる。これによって、送信された信号を復
調した復調データを得ることができる。
【0042】次に、マッチドフィルタMF2,MF3の
構成の一例を図8に示す。第1トリガ信号TG1とコン
トロール信号CTRL4の反転信号との論理積をとった
コントロール信号CTRL6が、ダウンカウンタ(D_
COUNTERで示す。)のデータロード制御入力端子
(LOAD)に入力され、データ入力端子(Din)に
供給されているPN符号系列の一周期分のチップ数n
が、D_COUNTERにロードされる。また、D−C
OUNTERのバイナリ出力(fビットとする。)はオ
アゲート(OR)6によってすべての論理和が取られた
後にアンドゲート(AND)6に入力され、クロックC
LKmとの論理積が取られる。従って、AND6はD_
COUNTERのカウンタ値が1以上であるときに開か
れて、クロックCLKmがAND6を通過する。これに
より、MF2が入力信号をサンプリングせず、D_CO
UNTERがn個のクロックCLKmをカウントする期
間だけAND6が開かれることになる。
構成の一例を図8に示す。第1トリガ信号TG1とコン
トロール信号CTRL4の反転信号との論理積をとった
コントロール信号CTRL6が、ダウンカウンタ(D_
COUNTERで示す。)のデータロード制御入力端子
(LOAD)に入力され、データ入力端子(Din)に
供給されているPN符号系列の一周期分のチップ数n
が、D_COUNTERにロードされる。また、D−C
OUNTERのバイナリ出力(fビットとする。)はオ
アゲート(OR)6によってすべての論理和が取られた
後にアンドゲート(AND)6に入力され、クロックC
LKmとの論理積が取られる。従って、AND6はD_
COUNTERのカウンタ値が1以上であるときに開か
れて、クロックCLKmがAND6を通過する。これに
より、MF2が入力信号をサンプリングせず、D_CO
UNTERがn個のクロックCLKmをカウントする期
間だけAND6が開かれることになる。
【0043】なお、前記fビットはチップ数nに対応し
たビット数であり、次式(7)で示す値となる。 log2 n≦f<log2 n+1 (7) このように、PN符号系列の一周期の間だけAND6が
開かれることにより、第1トリガ信号TG1が生成さ
れ、かつサンプリングホールドSHのサンプリングが終
了した時点からシフトレジスタREG6に格納されてい
る受信データが一回循環される。そして、シフトレジス
タREG6がシフトされる毎に、サンプリングホールド
SHにおいてホールドされたデータがREG6にセット
されているPN符号系列と乗算される。乗算されたデー
タは加算回路ADD6において加算されて相関出力を生
成する。
たビット数であり、次式(7)で示す値となる。 log2 n≦f<log2 n+1 (7) このように、PN符号系列の一周期の間だけAND6が
開かれることにより、第1トリガ信号TG1が生成さ
れ、かつサンプリングホールドSHのサンプリングが終
了した時点からシフトレジスタREG6に格納されてい
る受信データが一回循環される。そして、シフトレジス
タREG6がシフトされる毎に、サンプリングホールド
SHにおいてホールドされたデータがREG6にセット
されているPN符号系列と乗算される。乗算されたデー
タは加算回路ADD6において加算されて相関出力を生
成する。
【0044】なお、第1トリガ信号TG1出力後にクロ
ックCLKmがD_COUNTERにn個入力される
と、D−COUNTERのカウント値は「0」となり、
AND6が閉じられる。次いで、次回の相関演算の処理
に備えることになる。このようにPN符号系列の循環を
行っているマッチドフィルタは新たな受信データである
Q成分の取り込みを行うことができないので、前記した
ようにクロックCLKsの供給を停止し、他方のマッチ
ドフィルタ(MF2またはMF3)にクロックCLKs
を供給してQ成分を取り込むようにしているのである。
ックCLKmがD_COUNTERにn個入力される
と、D−COUNTERのカウント値は「0」となり、
AND6が閉じられる。次いで、次回の相関演算の処理
に備えることになる。このようにPN符号系列の循環を
行っているマッチドフィルタは新たな受信データである
Q成分の取り込みを行うことができないので、前記した
ようにクロックCLKsの供給を停止し、他方のマッチ
ドフィルタ(MF2またはMF3)にクロックCLKs
を供給してQ成分を取り込むようにしているのである。
【0045】このように動作するマッチドフィルタMF
2,MF3の動作タイミングを図9に示す。この図に示
すように、時点t1で第1トリガ信号TG1が発生する
と、マッチドフィルタMF2において格納されたPN符
号系列が循環されて相関演算が行なわれる。この結果、
時点t2および時点t3において相関出力が得られる。
この相関出力により第2トリガ信号TG2が生成され
る。この期間において、マッチドフィルタMF3には受
信されたデータがPN符号系列の一周期分取り込まれ
る。そして、時点t4で第1トリガ信号TG1が再び発
生すると、マッチドフィルタMF3におけるPN符号系
列が循環されて相関演算が行なわれる。この結果、時点
t5および時点t6において相関出力が得られる。この
相関出力により第2トリガ信号TG2が生成される。
2,MF3の動作タイミングを図9に示す。この図に示
すように、時点t1で第1トリガ信号TG1が発生する
と、マッチドフィルタMF2において格納されたPN符
号系列が循環されて相関演算が行なわれる。この結果、
時点t2および時点t3において相関出力が得られる。
この相関出力により第2トリガ信号TG2が生成され
る。この期間において、マッチドフィルタMF3には受
信されたデータがPN符号系列の一周期分取り込まれ
る。そして、時点t4で第1トリガ信号TG1が再び発
生すると、マッチドフィルタMF3におけるPN符号系
列が循環されて相関演算が行なわれる。この結果、時点
t5および時点t6において相関出力が得られる。この
相関出力により第2トリガ信号TG2が生成される。
【0046】このような動作が繰返しマッチドフィルタ
MF2およびマッチドフィルタMF3において行なわれ
て、図示するような第2トリガ信号TG2が得られる。
次に、図10に例を上げて上記の説明をより詳細に行な
うが、この例ではPN符号系列の一周期を13チップと
し、R=2、すなわちQ成分は2つのオフセットされた
PN符号系列の和からなるものとする。すると、第1ト
リガ信号TG1は13チップ毎に発生されるようにな
り、この第1トリガ信号TG1に同期してそのピークの
極性を示す第1判定信号Jo1が発生される。この第1
判定信号Jo1により、データDPmが図示するように
生成される。
MF2およびマッチドフィルタMF3において行なわれ
て、図示するような第2トリガ信号TG2が得られる。
次に、図10に例を上げて上記の説明をより詳細に行な
うが、この例ではPN符号系列の一周期を13チップと
し、R=2、すなわちQ成分は2つのオフセットされた
PN符号系列の和からなるものとする。すると、第1ト
リガ信号TG1は13チップ毎に発生されるようにな
り、この第1トリガ信号TG1に同期してそのピークの
極性を示す第1判定信号Jo1が発生される。この第1
判定信号Jo1により、データDPmが図示するように
生成される。
【0047】また、Q成分の相関演算を行うと、2つの
オフセットされたPN符号系列が含まれていることか
ら、一周期において2つの第2トリガ信号TG2が図示
するように生成される。この第2トリガ信号TG2がシ
フトレジスタSREG1に取り込まれると、図示するよ
うに”0010000001000”となる。このシフ
トレジスタSREG1に格納されたデータをエンコーダ
E5に入力すると、例えば、”000101”の6ビッ
トが復号されるものとする。この復号データはエンコー
ダE5からパラレルに出力される。さらに、第2トリガ
信号TG2に同期して発生された第2判定信号Jo2が
図示するように発生されたとすると、シフトレジスタS
REG2には図示するようにデータ”10”が取り込ま
れるようになる。
オフセットされたPN符号系列が含まれていることか
ら、一周期において2つの第2トリガ信号TG2が図示
するように生成される。この第2トリガ信号TG2がシ
フトレジスタSREG1に取り込まれると、図示するよ
うに”0010000001000”となる。このシフ
トレジスタSREG1に格納されたデータをエンコーダ
E5に入力すると、例えば、”000101”の6ビッ
トが復号されるものとする。この復号データはエンコー
ダE5からパラレルに出力される。さらに、第2トリガ
信号TG2に同期して発生された第2判定信号Jo2が
図示するように発生されたとすると、シフトレジスタS
REG2には図示するようにデータ”10”が取り込ま
れるようになる。
【0048】そして、エンコーダE5出力、シフトレジ
スタSREG2出力、および信号DPmがシフトレジス
タSREG3にロードされて、データクロックCLKd
に基づいてシフトされて復号された9ビットのシリアル
データDS1が図示するように得られる。この場合、9
ビットのシリアルデータDS1は、最初のビットが信号
DPmであり、続く6ビットがエンコーダE5出力であ
り、最後の2ビットがシフトレジスタSREG2出力で
構成されるようになる。
スタSREG2出力、および信号DPmがシフトレジス
タSREG3にロードされて、データクロックCLKd
に基づいてシフトされて復号された9ビットのシリアル
データDS1が図示するように得られる。この場合、9
ビットのシリアルデータDS1は、最初のビットが信号
DPmであり、続く6ビットがエンコーダE5出力であ
り、最後の2ビットがシフトレジスタSREG2出力で
構成されるようになる。
【0049】以上説明したように、送信すべき情報をI
成分、Q成分のピーク位相差と、そのピークの反転、非
反転で伝送するようにすると、nチップ(1チップ時間
をTcとする。)における情報レートRnは、 Rn=log2 (2R+1 ・ nCR )/n・Tc (8) となる。ただし、RはQ成分のピーク数、すなわち伝送
されるオフセットされたPN符号系列数である。一方従
来のnチップによって、Iチャンネル、Qチャンネルそ
れぞれが1ビットの情報を伝送する場合の情報レートR
qは、 Rq=2/n・Tc (9) であり、両者の比(以下、情報レート比という.)は、 Rn/Rq=log2 (2R+1 ・ nCR )/2 (10) となる。
成分、Q成分のピーク位相差と、そのピークの反転、非
反転で伝送するようにすると、nチップ(1チップ時間
をTcとする。)における情報レートRnは、 Rn=log2 (2R+1 ・ nCR )/n・Tc (8) となる。ただし、RはQ成分のピーク数、すなわち伝送
されるオフセットされたPN符号系列数である。一方従
来のnチップによって、Iチャンネル、Qチャンネルそ
れぞれが1ビットの情報を伝送する場合の情報レートR
qは、 Rq=2/n・Tc (9) であり、両者の比(以下、情報レート比という.)は、 Rn/Rq=log2 (2R+1 ・ nCR )/2 (10) となる。
【0050】式(8)に対してチップ数n、ピーク数を
変更した時の情報レート比Rn/Rqは図11に示すよ
うになり、情報量が従来の数倍に高めることが分かる。
これは通信速度を増大したことと同義である。なお、以
上の実施例ではQ成分のピーク数Rは一定という条件で
送受信を行っていたが、Rを可変とすることも可能であ
り、このような実施の形態も前記とほぼ同様の回路構成
によって送受信を行うことができる。以下、この第3の
実施の形態の概要について説明する。
変更した時の情報レート比Rn/Rqは図11に示すよ
うになり、情報量が従来の数倍に高めることが分かる。
これは通信速度を増大したことと同義である。なお、以
上の実施例ではQ成分のピーク数Rは一定という条件で
送受信を行っていたが、Rを可変とすることも可能であ
り、このような実施の形態も前記とほぼ同様の回路構成
によって送受信を行うことができる。以下、この第3の
実施の形態の概要について説明する。
【0051】例えば、チップ数n=16、送信すべき1
ブロックのビット数m=10、1≦R(Q成分のピーク
数)≦2とし、データブロックの数値pが”0”〜”1
11111”(2進数)のときにはR=1とし、データ
ブロックのMSBによってI成分の反転、非反転を、デ
ータブロックのLSBによってピークの反転、非反転を
定義し、残り4ビットによってピーク位置(16とお
り)を定義する。また、p>”1111111”のとき
(”0001000000”〜”111111111
1”)には、R=2とし、データブロックのMSBによ
ってI成分の反転、非反転を、データブロックの下位2
ビットによってピークの反転、非反転を定義を定義す
る。このような条件において伝送し得る情報Ifnは、 Ifn=log2 (23 ×16C2 +22 ×16C1 )≧10 (11) となり、10ビットの情報量をPN符号系列の一周期で
伝送することができるようになる。
ブロックのビット数m=10、1≦R(Q成分のピーク
数)≦2とし、データブロックの数値pが”0”〜”1
11111”(2進数)のときにはR=1とし、データ
ブロックのMSBによってI成分の反転、非反転を、デ
ータブロックのLSBによってピークの反転、非反転を
定義し、残り4ビットによってピーク位置(16とお
り)を定義する。また、p>”1111111”のとき
(”0001000000”〜”111111111
1”)には、R=2とし、データブロックのMSBによ
ってI成分の反転、非反転を、データブロックの下位2
ビットによってピークの反転、非反転を定義を定義す
る。このような条件において伝送し得る情報Ifnは、 Ifn=log2 (23 ×16C2 +22 ×16C1 )≧10 (11) となり、10ビットの情報量をPN符号系列の一周期で
伝送することができるようになる。
【0052】図13および図14はこの第3の実施の形
態を実現するためのデコーダ、エンコーダの構成を示
す。図13において、送信すべきシリアルデータDSは
データクロックCLKdに同期して、直列/並列変換回
路(S/P)8によってmビットのパラレルデータブロ
ックDP1〜DPmに変換される。このパラレルデータ
の中の1ビットであるDPmはI成分の反転制御を行な
い、残りの(m−1)ビットのデータはデコーダDEC
8によって、第1コントロール信号CRTL81、およ
び第2CTRL82に変換される。第1コントロール信
号CTRL81は前記第1コントロール信号CTRL1
1と同様にオフセットされたPN符号系列を通過させる
ゲートの開閉に使用され、第2コントロール信号CTR
L82は第2コントロール信号CTRL12と同様に極
性制御部PC1〜PCnの極性制御に使用される。
態を実現するためのデコーダ、エンコーダの構成を示
す。図13において、送信すべきシリアルデータDSは
データクロックCLKdに同期して、直列/並列変換回
路(S/P)8によってmビットのパラレルデータブロ
ックDP1〜DPmに変換される。このパラレルデータ
の中の1ビットであるDPmはI成分の反転制御を行な
い、残りの(m−1)ビットのデータはデコーダDEC
8によって、第1コントロール信号CRTL81、およ
び第2CTRL82に変換される。第1コントロール信
号CTRL81は前記第1コントロール信号CTRL1
1と同様にオフセットされたPN符号系列を通過させる
ゲートの開閉に使用され、第2コントロール信号CTR
L82は第2コントロール信号CTRL12と同様に極
性制御部PC1〜PCnの極性制御に使用される。
【0053】一方、受信側においては、図14に示すよ
うに、シフトレジスタSREG4において第2トリガ信
号TG2をクロックCLKmに同期して取り込み、シフ
トレジスタSREG5において第2トリガ信号TG2を
クロックとして判定信号Joを取り込み、ピークの反
転、非反転、およびピーク個数、ピーク位置を示すビッ
ト列を生成するようにする。シフトレジスタSREG
4、およびシフトレジスタSREG5のデータはエンコ
ーダE9に入力され、送信された1ブロックのパラレル
データDP1〜Dpmに変換される。パラレルデータD
P1〜DPmは第1トリガ信号TG1に同期してシフト
レレジスタSREG6に取り込まれ、その後データクロ
ックCLKdに同期してシリアルデータDSとして出力
される。
うに、シフトレジスタSREG4において第2トリガ信
号TG2をクロックCLKmに同期して取り込み、シフ
トレジスタSREG5において第2トリガ信号TG2を
クロックとして判定信号Joを取り込み、ピークの反
転、非反転、およびピーク個数、ピーク位置を示すビッ
ト列を生成するようにする。シフトレジスタSREG
4、およびシフトレジスタSREG5のデータはエンコ
ーダE9に入力され、送信された1ブロックのパラレル
データDP1〜Dpmに変換される。パラレルデータD
P1〜DPmは第1トリガ信号TG1に同期してシフト
レレジスタSREG6に取り込まれ、その後データクロ
ックCLKdに同期してシリアルデータDSとして出力
される。
【0054】一般に、ピーク数が0〜Rであるとき、1
チップ時間をTcとすると、情報レートは次式(12)
のように表現され、
チップ時間をTcとすると、情報レートは次式(12)
のように表現され、
【数3】 従って、情報レート比Rn/Rqは次式(13)のとお
りとなる。
りとなる。
【数4】 ここで、Q成分のピーク数R=4の場合についての情報
レート比Rn/Rqの例を図12に示す。
レート比Rn/Rqの例を図12に示す。
【0055】
【発明の効果】以上のように本発明のスペクトル拡散通
信方式は、多重された一方により基準位相を与える第1
のPN符号系列を送信し、他方により位相オフセットを
与えた所定個数のPN符号系列を加算した第2のPN符
号系列を送信している。これにより、位相オフセットを
与えたPN符号系列を送信すべきデータにより組み合わ
せると共に、その極性を送信すべきデータにより制御す
ることができる。したがって、PN符号系列の一周期に
より伝送することのできる情報量を増大することがで
き、情報伝送レートを高速にすることができるという優
れた効果を達成することができる。
信方式は、多重された一方により基準位相を与える第1
のPN符号系列を送信し、他方により位相オフセットを
与えた所定個数のPN符号系列を加算した第2のPN符
号系列を送信している。これにより、位相オフセットを
与えたPN符号系列を送信すべきデータにより組み合わ
せると共に、その極性を送信すべきデータにより制御す
ることができる。したがって、PN符号系列の一周期に
より伝送することのできる情報量を増大することがで
き、情報伝送レートを高速にすることができるという優
れた効果を達成することができる。
【図1】本発明のスペクトル拡散通信方式の第1の実施
の形態における送信部の構成例を示すブロック図であ
る。
の形態における送信部の構成例を示すブロック図であ
る。
【図2】本発明のスペクトル拡散通信方式の第1の実施
の形態における受信部の構成例を示すブロック図であ
る。
の形態における受信部の構成例を示すブロック図であ
る。
【図3】本発明のスペクトル拡散通信方式の第2の実施
の形態における送信部の構成例を示すブロック図であ
る。
の形態における送信部の構成例を示すブロック図であ
る。
【図4】本発明の第2の実施の形態の送信部におけるコ
ントロール信号を生成する構成を示すブロック図であ
る。
ントロール信号を生成する構成を示すブロック図であ
る。
【図5】本発明の第2の実施の形態の送信部における加
算回路の構成を示すブロック図である。
算回路の構成を示すブロック図である。
【図6】本発明の第2の実施の形態の受信部における復
号データをシリアルデータに変換する構成を示すブロッ
ク図である。
号データをシリアルデータに変換する構成を示すブロッ
ク図である。
【図7】本発明のスペクトル拡散通信方式の第2の実施
の形態における受信部の構成例を示すブロック図であ
る。
の形態における受信部の構成例を示すブロック図であ
る。
【図8】本発明の第2の実施の形態の受信部におけるマ
ッチドフィルタの構成を示すブロック図である。
ッチドフィルタの構成を示すブロック図である。
【図9】本発明の第2の実施の形態の受信部のタイミン
グチャートである。
グチャートである。
【図10】本発明の第2の実施の形態の受信部のより詳
細なタイミングチャートの一例である。
細なタイミングチャートの一例である。
【図11】チップ数とQ成分ピーク数に対する情報レー
ト比の関係を示す図表である。
ト比の関係を示す図表である。
【図12】Q成分ピーク数を4とした場合の情報レート
比の関係を示す図表である。
比の関係を示す図表である。
【図13】本発明のスペクトル拡散通信方式の第3の実
施の形態の送信部のコントロール信号生成部の構成例を
示すブロック図である。
施の形態の送信部のコントロール信号生成部の構成例を
示すブロック図である。
【図14】本発明のスペクトル拡散通信方式の第3の実
施の形態の受信部の復号データをシリアルデータに変換
する構成例を示すブロック図である。
施の形態の受信部の復号データをシリアルデータに変換
する構成例を示すブロック図である。
【図15】従来のスペクトル拡散通信方式の構成を示す
ブロック図である。
ブロック図である。
1,2,REG1,REG6,SREG1〜SREG5
シフトレジスタ 3,MUX マルチプレクサ 4 スイッチ部 5,ADD1 加算回路 6 直列/並列変換回路 10,12,13 マッチドフィルタ 11,15,16,THl,TH2,TH3,TH4
ピーク検出回路 17 オア回路 18 デコーダ 21 判定回路 22 並列/直列変換回路 G1〜Gn ゲート NOT1〜NOTn 反転回路 MF1、MF2、MF3 マッチドフィルタ D−COUNTER ダウンカウンタ DEC21,DEC22,DEC8 デコーダ E5,E9 エンコーダ S/P2,S/P8 直列/並列変換回路
シフトレジスタ 3,MUX マルチプレクサ 4 スイッチ部 5,ADD1 加算回路 6 直列/並列変換回路 10,12,13 マッチドフィルタ 11,15,16,THl,TH2,TH3,TH4
ピーク検出回路 17 オア回路 18 デコーダ 21 判定回路 22 並列/直列変換回路 G1〜Gn ゲート NOT1〜NOTn 反転回路 MF1、MF2、MF3 マッチドフィルタ D−COUNTER ダウンカウンタ DEC21,DEC22,DEC8 デコーダ E5,E9 エンコーダ S/P2,S/P8 直列/並列変換回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 周 旭平 東京都世田谷区北沢3−5−18 鷹山ビル 株式会社鷹山内 (72)発明者 高取 直 東京都世田谷区北沢3−5−18 鷹山ビル 株式会社鷹山内
Claims (6)
- 【請求項1】 第1のPN符号系列と、該第1のPN符
号系列と周期が等しい第2の符号系列とが多重化されて
伝送されるスペクトル拡散通信方式において、 前記第2の符号系列が、位相オフセットを与えた所定個
数の基本PN符号系列を加算して生成されており、 前記第1のPN符号系列の基準位相に対する、前記所定
個数の基本PN符号系列の各位相オフセット系列の組合
せによって送信情報が定義されていることを特徴とする
スペクトル拡散通信方式。 - 【請求項2】 前記第1のPN符号系列の極性が、送信
情報の所定ビットの内容に応じて制御されていることを
特徴とする請求項1記載のスペクトル拡散通信方式。 - 【請求項3】 前記第2の符号系列を構成している各基
本PN符号系列の極性が、送信情報の複数の所定ビット
の内容に応じて制御されていることを特徴とする請求項
1または請求項2記載のスペクトル拡散通信方式。 - 【請求項4】 前記第1のPN符号系列と前記第2の符
号系列が、単一のPN符号発生手段により発生されてい
ることを特徴とする請求項1記載のスペクトル拡散通信
方式。 - 【請求項5】 前記多重化がQAM変調を用いた直交多
重化とされていることを特徴とする請求項1記載のスペ
クトル拡散通信方式。 - 【請求項6】 第1のPN符号系列と第2の符号系列
が、それぞれ異なる周波数の搬送波により伝送されるこ
とを特徴とする請求項1記載のスペクトル拡散通信方
式。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8114431A JPH09284256A (ja) | 1996-04-12 | 1996-04-12 | スペクトル拡散通信方式 |
DE69634974T DE69634974D1 (de) | 1995-12-26 | 1996-12-23 | Spreizspektrumnachrichtenübertragungssystem |
DE0782288T DE782288T1 (de) | 1995-12-26 | 1996-12-23 | Spreizspektrumnachrichtenübertragungssystem |
EP96120802A EP0782288B1 (en) | 1995-12-26 | 1996-12-23 | Spread spectrum communication system |
CN96123188A CN1097354C (zh) | 1995-12-26 | 1996-12-26 | 频谱扩散通信方式 |
US08/780,137 US6212219B1 (en) | 1995-12-26 | 1996-12-26 | Spread spectrum communication system |
KR1019960072097A KR100421531B1 (ko) | 1995-12-26 | 1996-12-26 | 스팩트럼확산통신방식 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8114431A JPH09284256A (ja) | 1996-04-12 | 1996-04-12 | スペクトル拡散通信方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09284256A true JPH09284256A (ja) | 1997-10-31 |
Family
ID=14637552
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8114431A Pending JPH09284256A (ja) | 1995-12-26 | 1996-04-12 | スペクトル拡散通信方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09284256A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006339924A (ja) * | 2005-06-01 | 2006-12-14 | Nec Corp | スペクトラム拡散通信システム及びそれに用いる復調回路 |
JP2007036634A (ja) * | 2005-07-27 | 2007-02-08 | Nec Corp | 通信システム及び初期同期補足システム並びにその方法及びそれに用いる送受信装置 |
JP2007258849A (ja) * | 2006-03-22 | 2007-10-04 | Nec Corp | スペクトラム拡散通信システム及びその方法並びにそれに用いる送信機及び受信機 |
-
1996
- 1996-04-12 JP JP8114431A patent/JPH09284256A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006339924A (ja) * | 2005-06-01 | 2006-12-14 | Nec Corp | スペクトラム拡散通信システム及びそれに用いる復調回路 |
JP4701840B2 (ja) * | 2005-06-01 | 2011-06-15 | 日本電気株式会社 | スペクトラム拡散通信システム及びそれに用いる復調回路 |
JP2007036634A (ja) * | 2005-07-27 | 2007-02-08 | Nec Corp | 通信システム及び初期同期補足システム並びにその方法及びそれに用いる送受信装置 |
JP2007258849A (ja) * | 2006-03-22 | 2007-10-04 | Nec Corp | スペクトラム拡散通信システム及びその方法並びにそれに用いる送信機及び受信機 |
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