JPH09284253A - バースト通信同期方法及び装置 - Google Patents
バースト通信同期方法及び装置Info
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- JPH09284253A JPH09284253A JP8089531A JP8953196A JPH09284253A JP H09284253 A JPH09284253 A JP H09284253A JP 8089531 A JP8089531 A JP 8089531A JP 8953196 A JP8953196 A JP 8953196A JP H09284253 A JPH09284253 A JP H09284253A
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- phase
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Abstract
(57)【要約】
【課題】 最初にプリアンブルとして同期信号を送出
後、データを送出する通信（パケット通信・時分割多重
通信等）の場合、同期捕捉に必要なプリアンブル期間を
短縮させるのは困難であり、スループットが低下してし
まう。 【解決手段】 マッチドフィルタ１０５で受信信号との
相関がとられ、ピーク検出回路１０９で相関信号のピー
クが検出され、クロック位相検出回路１１０及びクロッ
クセレクタ回路１１２でディレイライン１０３からの複
数の位相クロックの１つが相関信号のピークに基づいて
選択され、ディレイライン１０４でその位相クロックか
ら生成された複数の位相クロックの１つがクロック検出
回路１１１及びクロックセレクタ回路１１３で相関信号
のピークに基づいて選択され、その位相クロックが同期
クロックとして出力される。
後、データを送出する通信（パケット通信・時分割多重
通信等）の場合、同期捕捉に必要なプリアンブル期間を
短縮させるのは困難であり、スループットが低下してし
まう。 【解決手段】 マッチドフィルタ１０５で受信信号との
相関がとられ、ピーク検出回路１０９で相関信号のピー
クが検出され、クロック位相検出回路１１０及びクロッ
クセレクタ回路１１２でディレイライン１０３からの複
数の位相クロックの１つが相関信号のピークに基づいて
選択され、ディレイライン１０４でその位相クロックか
ら生成された複数の位相クロックの１つがクロック検出
回路１１１及びクロックセレクタ回路１１３で相関信号
のピークに基づいて選択され、その位相クロックが同期
クロックとして出力される。
Description
【０００１】
【発明の属する技術分野】本発明は、スペクトラム拡散
通信装置におけるバースト通信同期方法及び装置に関す
るものである。
通信装置におけるバースト通信同期方法及び装置に関す
るものである。
【０００２】
【従来の技術】従来、バーストでデータ通信を行うスペ
クトラム拡散通信装置、中でもデータ期間において信号
を多重化して送受信を行う通信装置におけるクロック同
期捕捉を行う方法では、クロック同期捕捉を行うために
信号を多重しないプリアンブル期間を設け、このプリア
ンブル期間において受信信号との相関を検出している。
そして、この相関検出信号を基準とし、拡散符号発生ク
ロック周波数を中心周波数とする電圧周波数制御発振素
子（ＶＣＯ）を用い、その発振周波数を分周した比較信
号をフェイズ・ロック・ループ（ＰＬＬ）によりクロッ
ク同期捕捉を行う手法が用いられている。
クトラム拡散通信装置、中でもデータ期間において信号
を多重化して送受信を行う通信装置におけるクロック同
期捕捉を行う方法では、クロック同期捕捉を行うために
信号を多重しないプリアンブル期間を設け、このプリア
ンブル期間において受信信号との相関を検出している。
そして、この相関検出信号を基準とし、拡散符号発生ク
ロック周波数を中心周波数とする電圧周波数制御発振素
子（ＶＣＯ）を用い、その発振周波数を分周した比較信
号をフェイズ・ロック・ループ（ＰＬＬ）によりクロッ
ク同期捕捉を行う手法が用いられている。
【０００３】また、ＰＬＬを用いない方法として、高精
度システムクロック周波数発振素子より出力されるクロ
ックを、ディレイライン等を用いて幾つかの位相クロッ
クを生成し、上述の相関信号に近い位相を持つクロック
を選択する方法なども考えられている。
度システムクロック周波数発振素子より出力されるクロ
ックを、ディレイライン等を用いて幾つかの位相クロッ
クを生成し、上述の相関信号に近い位相を持つクロック
を選択する方法なども考えられている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記Ｐ
ＬＬを用いる方法では、同期引き込み時間、ジッタ及び
同期引き込み安定度の関係から引き込み時間を短縮させ
るには限界があり、最初にプリアンブルとして同期信号
を送出後、データを送出する通信（パケット通信・時分
割多重通信等）の場合、同期捕捉に必要なプリアンブル
期間を短縮させるのは困難であり、スループットが低下
してしまうと言った問題点がある。また、プリアンブル
期間に同期捕捉を行った後、再生クロック位相を保持す
る場合でも、ＶＣＯ電圧を保持しなくてはならず、電圧
をサンプルホールドする場合、その精度が問題であっ
た。更に、その電圧をＡ／Ｄ・Ｄ／Ａコンバータを用い
て制御する方法も考えられるが、回路規模が大きくな
り、また部品コストが高くなるといった問題もあった。
ＬＬを用いる方法では、同期引き込み時間、ジッタ及び
同期引き込み安定度の関係から引き込み時間を短縮させ
るには限界があり、最初にプリアンブルとして同期信号
を送出後、データを送出する通信（パケット通信・時分
割多重通信等）の場合、同期捕捉に必要なプリアンブル
期間を短縮させるのは困難であり、スループットが低下
してしまうと言った問題点がある。また、プリアンブル
期間に同期捕捉を行った後、再生クロック位相を保持す
る場合でも、ＶＣＯ電圧を保持しなくてはならず、電圧
をサンプルホールドする場合、その精度が問題であっ
た。更に、その電圧をＡ／Ｄ・Ｄ／Ａコンバータを用い
て制御する方法も考えられるが、回路規模が大きくな
り、また部品コストが高くなるといった問題もあった。
【０００５】一方、高精度のシステムクロック周波数発
振素子より出力されるクロックからディレイライン等を
用いて幾つかの位相クロックを生成し、同期信号に近い
位相を持つクロックを選択する方法では、クロック同期
捕捉時間の短縮を図ることはできるが、ＰＬＬを用いた
場合と同様のクロック位相精度を実現するためには、ク
ロック１周期の時間を細かく分割する必要があった。
振素子より出力されるクロックからディレイライン等を
用いて幾つかの位相クロックを生成し、同期信号に近い
位相を持つクロックを選択する方法では、クロック同期
捕捉時間の短縮を図ることはできるが、ＰＬＬを用いた
場合と同様のクロック位相精度を実現するためには、ク
ロック１周期の時間を細かく分割する必要があった。
【０００６】例えば、システムクロックを１２．５ＭＨ
ｚ（１周期８０ｎｓ）とし、分解能を３ｎｓとした場
合、２７タップ必要となり一般的なディレイライン（５
タップ）を用いても、６個のディレイラインが必要とな
りサイズ及びコストが高くなるといった問題があった。
また解像度を上げるために複数のディレイラインを直列
に接続しなくてはならないことから、後段のディレイラ
インでは前段のディレイラインの誤差が蓄積されること
になり、正確なシステムクロック再生を行うためには、
少なくとも各タップのディレイ量を加算した値がシステ
ムクロック１周期分を越えた値に、ディレイラインのば
らつきを含んだ形で構成する必要もあり、更に回路規模
を大きくしてしまうといった問題点も挙げられる。
ｚ（１周期８０ｎｓ）とし、分解能を３ｎｓとした場
合、２７タップ必要となり一般的なディレイライン（５
タップ）を用いても、６個のディレイラインが必要とな
りサイズ及びコストが高くなるといった問題があった。
また解像度を上げるために複数のディレイラインを直列
に接続しなくてはならないことから、後段のディレイラ
インでは前段のディレイラインの誤差が蓄積されること
になり、正確なシステムクロック再生を行うためには、
少なくとも各タップのディレイ量を加算した値がシステ
ムクロック１周期分を越えた値に、ディレイラインのば
らつきを含んだ形で構成する必要もあり、更に回路規模
を大きくしてしまうといった問題点も挙げられる。
【０００７】本発明は、上述の課題を解決するためにな
されたもので、小規模な回路構成を可能とすると共に、
スループットを向上させたバースト通信同期方法及び装
置を提供することを目的とする。
されたもので、小規模な回路構成を可能とすると共に、
スループットを向上させたバースト通信同期方法及び装
置を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明によるバースト通信同期装置は以下の構成を
有する。
に、本発明によるバースト通信同期装置は以下の構成を
有する。
【０００９】即ち、受信信号から相関をとるための相関
手段と、前記相関手段により生成された相関信号のピー
クを検出する検出手段と、第１のディレイラインを用い
て複数の位相クロックを生成する第１のクロック生成手
段と、前記複数の位相クロックの１つを前記検出手段で
検出された相関信号のピークに基づいて選択する第１の
クロック選択手段と、前記選択された位相クロックから
第２のディレイラインを用いて第２の複数の位相クロッ
クを生成する第２のクロック生成手段と、前記第２の複
数の位相クロックの１つを前記検出手段で検出された相
関信号のピークに基づいて選択する第２のクロック選択
手段と、前記第２のクロック選択手段で選択された位相
クロックを同期クロックとして出力する出力手段とを有
する。
手段と、前記相関手段により生成された相関信号のピー
クを検出する検出手段と、第１のディレイラインを用い
て複数の位相クロックを生成する第１のクロック生成手
段と、前記複数の位相クロックの１つを前記検出手段で
検出された相関信号のピークに基づいて選択する第１の
クロック選択手段と、前記選択された位相クロックから
第２のディレイラインを用いて第２の複数の位相クロッ
クを生成する第２のクロック生成手段と、前記第２の複
数の位相クロックの１つを前記検出手段で検出された相
関信号のピークに基づいて選択する第２のクロック選択
手段と、前記第２のクロック選択手段で選択された位相
クロックを同期クロックとして出力する出力手段とを有
する。
【００１０】かかる構成において、受信信号から相関を
とり、その相関信号のピークを検出し、第１のディレイ
ラインを用いて複数の位相クロックを生成し、位相クロ
ックの１つを検出された相関信号のピークに基づいて選
択し、その位相クロックから第２のディレイラインを用
いて第２の複数の位相クロックを生成し、生成された位
相クロックの１つを検出された相関信号のピークに基づ
いて選択し、その位相クロックを同期クロックとして出
力する。
とり、その相関信号のピークを検出し、第１のディレイ
ラインを用いて複数の位相クロックを生成し、位相クロ
ックの１つを検出された相関信号のピークに基づいて選
択し、その位相クロックから第２のディレイラインを用
いて第２の複数の位相クロックを生成し、生成された位
相クロックの１つを検出された相関信号のピークに基づ
いて選択し、その位相クロックを同期クロックとして出
力する。
【００１１】また、本発明によるバースト通信同期方法
は以下の工程を有する。
は以下の工程を有する。
【００１２】即ち、受信信号から相関をとるための相関
工程と、前記相関工程により生成された相関信号のピー
クを検出する検出工程と、第１のディレイラインを用い
て複数の位相クロックを生成する第１のクロック生成工
程と、前記複数の位相クロックの１つを前記検出工程で
検出された相関信号のピークに基づいて選択する第１の
クロック選択工程と、前記選択された位相クロックから
第２のディレイラインを用いて第２の複数の位相クロッ
クを生成する第２のクロック生成工程と、前記第２の複
数の位相クロックの１つを前記検出工程で検出された相
関信号のピークに基づいて選択する第２のクロック選択
工程と、前記第２のクロック選択工程で選択された位相
クロックを同期クロックとして出力する出力工程とを有
する。
工程と、前記相関工程により生成された相関信号のピー
クを検出する検出工程と、第１のディレイラインを用い
て複数の位相クロックを生成する第１のクロック生成工
程と、前記複数の位相クロックの１つを前記検出工程で
検出された相関信号のピークに基づいて選択する第１の
クロック選択工程と、前記選択された位相クロックから
第２のディレイラインを用いて第２の複数の位相クロッ
クを生成する第２のクロック生成工程と、前記第２の複
数の位相クロックの１つを前記検出工程で検出された相
関信号のピークに基づいて選択する第２のクロック選択
工程と、前記第２のクロック選択工程で選択された位相
クロックを同期クロックとして出力する出力工程とを有
する。
【００１３】
【発明の実施の形態】以下、図面を参照しながら本発明
に係る実施の形態を詳細に説明する。
に係る実施の形態を詳細に説明する。
【００１４】図１は、本実施形態におけるバースト通信
同期回路の構成を示すブロック図である。同図におい
て、１０１はクロック同期捕捉を行うクロック同期部で
あり、詳細は更に後述する。１０２はクロック発振素子
であり、拡散符号発生クロックを発生させる。１０３，
１０４は一定間隔のディレイ量を有するタップ付きディ
レイラインである。１０５は受信信号から相関をとるた
めのマッチドフィルタであり、例えばＳＡＷ（表面弾性
波）マッチドフィルタ（本実施形態では、ＳＡＷマッチ
ドフィルタを用いているが、これに限らず、例えばＳＡ
Ｗコンボルバや、デジタルマッチドフィルタを用いても
同様の効果が得られる）である。１０６はバンドパスフ
ィルタ（ＢＰＦ）、１０７は増幅器（アンプ）、１０８
は検波器である。１０９はピーク検出回路であり、マッ
チドフィルタから出力され、増幅、検波された信号のピ
ーク位置を検出する。
同期回路の構成を示すブロック図である。同図におい
て、１０１はクロック同期捕捉を行うクロック同期部で
あり、詳細は更に後述する。１０２はクロック発振素子
であり、拡散符号発生クロックを発生させる。１０３，
１０４は一定間隔のディレイ量を有するタップ付きディ
レイラインである。１０５は受信信号から相関をとるた
めのマッチドフィルタであり、例えばＳＡＷ（表面弾性
波）マッチドフィルタ（本実施形態では、ＳＡＷマッチ
ドフィルタを用いているが、これに限らず、例えばＳＡ
Ｗコンボルバや、デジタルマッチドフィルタを用いても
同様の効果が得られる）である。１０６はバンドパスフ
ィルタ（ＢＰＦ）、１０７は増幅器（アンプ）、１０８
は検波器である。１０９はピーク検出回路であり、マッ
チドフィルタから出力され、増幅、検波された信号のピ
ーク位置を検出する。
【００１５】上述のクロック同期部において、１１０，
１１１は複数位相を持つクロックと受信信号から得られ
た相関信号タイミングの位相関係を検出するためのクロ
ック位相検出回路である。この回路では、各位相を持つ
クロックに番号を割り当て（例えば、ディレイ無しのク
ロックを０番、最初のディレイタップ出力を１番）、そ
の番号によって選択クロックを示す。１１２，１１３は
クロックセレクタ回路であり、クロック位相検出回路１
１０，１１１の情報に従ってクロックを選択し出力す
る。１１４は回路遅延補正回路であり、第１のディレイ
ライン１０３から出力されるクロックが第２のディレイ
ライン１０４に入力されるまでの間の回路遅延分を補正
する。そして、１１５は制御回路であり、マッチドフィ
ルタ１０５の出力からプリアンブル期間検出及びクロッ
ク同期捕捉制御等を行う。
１１１は複数位相を持つクロックと受信信号から得られ
た相関信号タイミングの位相関係を検出するためのクロ
ック位相検出回路である。この回路では、各位相を持つ
クロックに番号を割り当て（例えば、ディレイ無しのク
ロックを０番、最初のディレイタップ出力を１番）、そ
の番号によって選択クロックを示す。１１２，１１３は
クロックセレクタ回路であり、クロック位相検出回路１
１０，１１１の情報に従ってクロックを選択し出力す
る。１１４は回路遅延補正回路であり、第１のディレイ
ライン１０３から出力されるクロックが第２のディレイ
ライン１０４に入力されるまでの間の回路遅延分を補正
する。そして、１１５は制御回路であり、マッチドフィ
ルタ１０５の出力からプリアンブル期間検出及びクロッ
ク同期捕捉制御等を行う。
【００１６】以上の構成からなる本実施形態におけるバ
ースト通信同期回路の動作について説明する。
ースト通信同期回路の動作について説明する。
【００１７】図２は、本実施形態におけるバースト通信
同期回路の動作タイミングチャートである。同図におい
て、２０１はマッチドフィルタ１０５の出力であり、２
０６は同信号２０１の拡大図である。２０２，２０４は
クロック位相検出タイミング信号、２０３，２０５は選
択された選択クロックを示すデータである。２０７は第
１のディレイライン１０３から出力される複数の位相ク
ロック、２０８は第２のディレイライン１０４から出力
される複数の位相クロックである。
同期回路の動作タイミングチャートである。同図におい
て、２０１はマッチドフィルタ１０５の出力であり、２
０６は同信号２０１の拡大図である。２０２，２０４は
クロック位相検出タイミング信号、２０３，２０５は選
択された選択クロックを示すデータである。２０７は第
１のディレイライン１０３から出力される複数の位相ク
ロック、２０８は第２のディレイライン１０４から出力
される複数の位相クロックである。
【００１８】まず、高周波部（図示せず）より受信信号
が入力されると、マッチドフィルタ１０５でこの受信信
号に対して相関がとられ、受信信号が希望波であった場
合、相関出力としてマッチドフィルタ出力２０１がピー
ク検出回路１０９に出力される。一方、これを受けたピ
ーク検出回路１０９は、制御回路１１５及びクロック位
相検出回路１１０，１１１に対し相関ピーク信号２０
１，２０６を出力する。これにより、制御回路１１５は
一定期間相関ピークによるプリアンブル検出を行った
後、クロック位相検出タイミング信号２０２をクロック
位相検出回路１１０に出力する。そして、クロック位相
検出回路１０５で次のマッチドフィルタ出力２０６を第
１のディレイライン１０３より出力される複数位相クロ
ック２０７によりサンプリングを行い、マッチドフィル
タ出力２０６に最も近いマッチドフィルタ出力２０６よ
り前にある位相クロック選択を行った後、第１のクロッ
ク選択終了信号を制御回路１１５に出力する。この信号
を受けた制御回路１１２では、クロック位相検出回路１
１１に対し位相検出信号２０４を出力する。
が入力されると、マッチドフィルタ１０５でこの受信信
号に対して相関がとられ、受信信号が希望波であった場
合、相関出力としてマッチドフィルタ出力２０１がピー
ク検出回路１０９に出力される。一方、これを受けたピ
ーク検出回路１０９は、制御回路１１５及びクロック位
相検出回路１１０，１１１に対し相関ピーク信号２０
１，２０６を出力する。これにより、制御回路１１５は
一定期間相関ピークによるプリアンブル検出を行った
後、クロック位相検出タイミング信号２０２をクロック
位相検出回路１１０に出力する。そして、クロック位相
検出回路１０５で次のマッチドフィルタ出力２０６を第
１のディレイライン１０３より出力される複数位相クロ
ック２０７によりサンプリングを行い、マッチドフィル
タ出力２０６に最も近いマッチドフィルタ出力２０６よ
り前にある位相クロック選択を行った後、第１のクロッ
ク選択終了信号を制御回路１１５に出力する。この信号
を受けた制御回路１１２では、クロック位相検出回路１
１１に対し位相検出信号２０４を出力する。
【００１９】例えば、図２において、マッチドフィルタ
出力２０６が第１のディレイライン１０３の出力クロッ
ク２０７のうち、ｃｋ１が最も近くにあることからクロ
ック位相検出回路１１０で１番のデータ２０３としてｃ
ｋ１が選択され回路遅延補正回路１１４に出力される。
これを受けた回路遅延補正回路１１４では、クロックセ
レクタ回路１１２でクロックが選択され、出力されるま
での遅延量がディレイライン１タップ分のディレイ量を
越える場合、その値に応じてクロック位相検出回路１１
０から出力されるデータより前の値を選択（例えば回路
遅延が１タップ分ある場合、１つ前のクロックを選択す
るデータ０番を出力）し、クロックセレクタ回路１１２
に出力する。
出力２０６が第１のディレイライン１０３の出力クロッ
ク２０７のうち、ｃｋ１が最も近くにあることからクロ
ック位相検出回路１１０で１番のデータ２０３としてｃ
ｋ１が選択され回路遅延補正回路１１４に出力される。
これを受けた回路遅延補正回路１１４では、クロックセ
レクタ回路１１２でクロックが選択され、出力されるま
での遅延量がディレイライン１タップ分のディレイ量を
越える場合、その値に応じてクロック位相検出回路１１
０から出力されるデータより前の値を選択（例えば回路
遅延が１タップ分ある場合、１つ前のクロックを選択す
るデータ０番を出力）し、クロックセレクタ回路１１２
に出力する。
【００２０】尚、クロック位相検出回路１１０が上述の
遅延量を考慮してマルチドフィルタ出力２０６に最も近
いマッチドフィルタ出力２０６より前にある位相クロッ
クより前のクロックを選択するようにしてもよい。
遅延量を考慮してマルチドフィルタ出力２０６に最も近
いマッチドフィルタ出力２０６より前にある位相クロッ
クより前のクロックを選択するようにしてもよい。
【００２１】次に、クロックセレクタ回路１１２がその
値に従ってクロックを出力すると、このクロックは第２
のディレイライン１０４に入力され、今度は第１のディ
レイライン１０３の１タップを分を分割する複数位相ク
ロックを出力する。そして、この位相検出信号２０４を
受けたクロック位相検出回路１１１では、上述同様の動
作により分割されたクロック２０８の中からクロック位
相を検出し、選択番号２０５をクロックセレクタ回路１
１３に出力する。これにより、クロックセレクタ１０８
はやはり上述同様にクロックを選択し、マッチドフィル
タ出力２０６に位相同期したクロックを出力して一連の
動作を終了し、選択されたクロック出力を保持する。
値に従ってクロックを出力すると、このクロックは第２
のディレイライン１０４に入力され、今度は第１のディ
レイライン１０３の１タップを分を分割する複数位相ク
ロックを出力する。そして、この位相検出信号２０４を
受けたクロック位相検出回路１１１では、上述同様の動
作により分割されたクロック２０８の中からクロック位
相を検出し、選択番号２０５をクロックセレクタ回路１
１３に出力する。これにより、クロックセレクタ１０８
はやはり上述同様にクロックを選択し、マッチドフィル
タ出力２０６に位相同期したクロックを出力して一連の
動作を終了し、選択されたクロック出力を保持する。
【００２２】そして、制御回路１１５は一連の動作終了
後、状態を保持したまま、新たなプリアンブルの検出が
行われるまで待機し、新たにマッチドフィルタ出力２０
６が入力され、プリアンブルが検出された時点で一連の
動作を再度行う。
後、状態を保持したまま、新たなプリアンブルの検出が
行われるまで待機し、新たにマッチドフィルタ出力２０
６が入力され、プリアンブルが検出された時点で一連の
動作を再度行う。
【００２３】以上説明した実施形態によれば、バースト
データの開始前のプリアンブル期間において、クロック
同期をとるために各々ディレイ量の異なったディレイラ
インを用いて複数のクロック位相を生成し、そのクロッ
クからマッチドフィルタ出力に位相同期したクロックを
再生する構成により、少ないディレイラインより高速に
高精度でジッタ量の小さな同期クロックを再生すること
が可能となり、同期捕捉に必要なプリアンブル期間の短
縮を保持しつつ、回路規模も小さくすることが可能とな
り、スループットの向上を実現でき更に、部品コストを
下げるといった効果が得られる。
データの開始前のプリアンブル期間において、クロック
同期をとるために各々ディレイ量の異なったディレイラ
インを用いて複数のクロック位相を生成し、そのクロッ
クからマッチドフィルタ出力に位相同期したクロックを
再生する構成により、少ないディレイラインより高速に
高精度でジッタ量の小さな同期クロックを再生すること
が可能となり、同期捕捉に必要なプリアンブル期間の短
縮を保持しつつ、回路規模も小さくすることが可能とな
り、スループットの向上を実現でき更に、部品コストを
下げるといった効果が得られる。
【００２４】また、１度のサンプリング時に最小のディ
レイラインを用いる構成にすることにより、ディレイラ
インの直列接続を行わずに構成でき、部品バラツキや温
度変化による誤差の拡大を減らすことが可能となり、シ
ステムの信頼性を向上させることが可能となると言った
効果も得られる。
レイラインを用いる構成にすることにより、ディレイラ
インの直列接続を行わずに構成でき、部品バラツキや温
度変化による誤差の拡大を減らすことが可能となり、シ
ステムの信頼性を向上させることが可能となると言った
効果も得られる。
【００２５】［他の実施の形態］前述した実施形態にお
いては、クロック同期捕捉動作をプリアンブルの検出の
みによって行っているが、復調データからバーストデー
タの終了を検出し、このバースト終了信号によりクロッ
ク同期保持動作を終了することも可能である。
いては、クロック同期捕捉動作をプリアンブルの検出の
みによって行っているが、復調データからバーストデー
タの終了を検出し、このバースト終了信号によりクロッ
ク同期保持動作を終了することも可能である。
【００２６】また、使用するディレイラインの種類にお
いても、例えばディレイライン、クロック位相検出検出
回路、クロックセレクタ回路を３つ設け、３つ目のクロ
ックセレクタ回路の出力を同期クロックとしても良い。
いても、例えばディレイライン、クロック位相検出検出
回路、クロックセレクタ回路を３つ設け、３つ目のクロ
ックセレクタ回路の出力を同期クロックとしても良い。
【００２７】更に、前述した実施形態では、第１及び第
２のクロックセレクタ回路１１２，１１３で１度のマッ
チドフィルタ出力を用いてクロック位相選択を行ってい
るが、クロック位相検出回路１１０，１１１において、
複数のマッチドフィルタ出力を用いてサンプリングを行
い、その値の平均をとってクロック位相を選択すること
も可能である。また、位相検出を行った後にクロックと
マッチドフィルタ出力の位相関係をモニタし、正しい位
置にいない場合、再度クロック位相選択を行う構成をと
ることも可能である。
２のクロックセレクタ回路１１２，１１３で１度のマッ
チドフィルタ出力を用いてクロック位相選択を行ってい
るが、クロック位相検出回路１１０，１１１において、
複数のマッチドフィルタ出力を用いてサンプリングを行
い、その値の平均をとってクロック位相を選択すること
も可能である。また、位相検出を行った後にクロックと
マッチドフィルタ出力の位相関係をモニタし、正しい位
置にいない場合、再度クロック位相選択を行う構成をと
ることも可能である。
【００２８】尚、本発明は複数の機器（例えば、ホスト
コンピュータ，インタフェイス機器，リーダ，プリンタ
など）から構成されるシステムに適用しても、一つの機
器からなる装置（例えば、複写機，ファクシミリ装置な
ど）に適用してもよい。
コンピュータ，インタフェイス機器，リーダ，プリンタ
など）から構成されるシステムに適用しても、一つの機
器からなる装置（例えば、複写機，ファクシミリ装置な
ど）に適用してもよい。
【００２９】また、本発明の目的は前述した実施形態の
機能を実現するソフトウェアのプログラムコードを記録
した記憶媒体を、システム或いは装置に供給し、そのシ
ステム或いは装置のコンピュータ（ＣＰＵ若しくはＭＰ
Ｕ）が記憶媒体に格納されたプログラムコードを読出し
実行することによっても、達成されることは言うまでも
ない。
機能を実現するソフトウェアのプログラムコードを記録
した記憶媒体を、システム或いは装置に供給し、そのシ
ステム或いは装置のコンピュータ（ＣＰＵ若しくはＭＰ
Ｕ）が記憶媒体に格納されたプログラムコードを読出し
実行することによっても、達成されることは言うまでも
ない。
【００３０】この場合、記憶媒体から読出されたプログ
ラムコード自体が前述した実施形態の機能を実現するこ
とになり、そのプログラムコードを記憶した記憶媒体は
本発明を構成することになる。
ラムコード自体が前述した実施形態の機能を実現するこ
とになり、そのプログラムコードを記憶した記憶媒体は
本発明を構成することになる。
【００３１】プログラムコードを供給するための記憶媒
体としては、例えばフロッピーディスク，ハードディス
ク，光ディスク，光磁気ディスク，ＣＤ−ＲＯＭ，ＣＤ
−Ｒ，磁気テープ，不揮発性のメモリカード，ＲＯＭな
どを用いることができる。
体としては、例えばフロッピーディスク，ハードディス
ク，光ディスク，光磁気ディスク，ＣＤ−ＲＯＭ，ＣＤ
−Ｒ，磁気テープ，不揮発性のメモリカード，ＲＯＭな
どを用いることができる。
【００３２】また、コンピュータが読出したプログラム
コードを実行することにより、前述した実施形態の機能
が実現されるだけでなく、そのプログラムコードの指示
に基づき、コンピュータ上で稼働しているＯＳ（オペレ
ーティングシステム）などが実際の処理の一部又は全部
を行い、その処理によって前述した実施形態の機能が実
現される場合も含まれることは言うまでもない。
コードを実行することにより、前述した実施形態の機能
が実現されるだけでなく、そのプログラムコードの指示
に基づき、コンピュータ上で稼働しているＯＳ（オペレ
ーティングシステム）などが実際の処理の一部又は全部
を行い、その処理によって前述した実施形態の機能が実
現される場合も含まれることは言うまでもない。
【００３３】更に、記憶媒体から読出されたプログラム
コードが、コンピュータに挿入された機能拡張ボードや
コンピュータに接続された機能拡張ユニットに備わるメ
モリに書込まれた後、そのプログラムコードの指示に基
づき、その機能拡張ボードや機能拡張ユニットに備わる
ＣＰＵなどが実際の処理の一部又は全部を行い、その処
理によって前述した実施形態の機能が実現される場合も
含まれることは言うまでもない。
コードが、コンピュータに挿入された機能拡張ボードや
コンピュータに接続された機能拡張ユニットに備わるメ
モリに書込まれた後、そのプログラムコードの指示に基
づき、その機能拡張ボードや機能拡張ユニットに備わる
ＣＰＵなどが実際の処理の一部又は全部を行い、その処
理によって前述した実施形態の機能が実現される場合も
含まれることは言うまでもない。
【００３４】
【発明の効果】以上説明したように本発明によれば、小
規模な回路構成を可能とすると共に、スループットを向
上させることが可能となる。
規模な回路構成を可能とすると共に、スループットを向
上させることが可能となる。
【００３５】
【図１】本実施形態におけるバースト通信同期回路の構
成を示すブロック図である。
成を示すブロック図である。
【図２】本実施形態におけるバースト通信同期回路の動
作タイミングチャートである。
作タイミングチャートである。
１０１ クロック同期部 １０２ クロック発振素子 １０３，１０４ ディレイライン １０５ マッチドフィルタ １０６ ＢＰＦ １０７ 増幅器 １０８ 検波器 １０９ ピーク検出回路 １１０，１１１ クロック位相検出回路 １１２，１１３ クロックセレクタ回路 １１４ 回路遅延補正回路 １１５ 制御回路
Claims (8)
- 【請求項１】 受信信号から相関をとるための相関手段
と、 前記相関手段により生成された相関信号のピークを検出
する検出手段と、 第１のディレイラインを用いて複数の位相クロックを生
成する第１のクロック生成手段と、 前記複数の位相クロックの１つを前記検出手段で検出さ
れた相関信号のピークに基づいて選択する第１のクロッ
ク選択手段と、 前記選択された位相クロックから第２のディレイライン
を用いて第２の複数の位相クロックを生成する第２のク
ロック生成手段と、 前記第２の複数の位相クロックの１つを前記検出手段で
検出された相関信号のピークに基づいて選択する第２の
クロック選択手段と、 前記第２のクロック選択手段で選択された位相クロック
を同期クロックとして出力する出力手段とを有すること
を特徴とするバースト通信同期装置。 - 【請求項２】 前記相関手段は、マッチドフィルタであ
ることを特徴とする請求項１記載のバースト通信同期装
置。 - 【請求項３】 前記第２のディレイラインは、前記第１
のディレイラインよりディレイ量の少ないものであるこ
とを特徴とする請求項１記載のバースト通信同期装置。 - 【請求項４】 更に、前記第１のクロック生成手段によ
り生成された複数の位相クロックを前記第１のクロック
選択手段での遅延量に従って位相補正を行う補正手段を
有することを特徴とする請求項１記載のバースト通信同
期装置。 - 【請求項５】 受信信号から相関をとるための相関工程
と、 前記相関工程により生成された相関信号のピークを検出
する検出工程と、 第１のディレイラインを用いて複数の位相クロックを生
成する第１のクロック生成工程と、 前記複数の位相クロックの１つを前記検出工程で検出さ
れた相関信号のピークに基づいて選択する第１のクロッ
ク選択工程と、 前記選択された位相クロックから第２のディレイライン
を用いて第２の複数の位相クロックを生成する第２のク
ロック生成工程と、 前記第２の複数の位相クロックの１つを前記検出工程で
検出された相関信号のピークに基づいて選択する第２の
クロック選択工程と、 前記第２のクロック選択工程で選択された位相クロック
を同期クロックとして出力する出力工程とを有すること
を特徴とするバースト通信同期方法。 - 【請求項６】 前記相関工程は、マッチドフィルタによ
り相関をとることを特徴とする請求項５記載のバースト
通信同期方法。 - 【請求項７】 前記第２のディレイラインは、前記第１
のディレイラインよりディレイ量の少ないものであるこ
とを特徴とする請求項５記載のバースト通信同期方法。 - 【請求項８】 更に、前記第１のクロック生成手段によ
り生成された複数の位相クロックを前記第１のクロック
選択工程での遅延量に従って位相補正を行う補正工程を
有することを特徴とする請求項５記載のバースト通信同
期方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8089531A JPH09284253A (ja) | 1996-04-11 | 1996-04-11 | バースト通信同期方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8089531A JPH09284253A (ja) | 1996-04-11 | 1996-04-11 | バースト通信同期方法及び装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09284253A true JPH09284253A (ja) | 1997-10-31 |
Family
ID=13973405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8089531A Withdrawn JPH09284253A (ja) | 1996-04-11 | 1996-04-11 | バースト通信同期方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09284253A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007181207A (ja) * | 2005-12-28 | 2007-07-12 | Honeywell Internatl Inc | サブフレームによる同期多重化 |
| JP2008160355A (ja) * | 2006-12-22 | 2008-07-10 | Japan Radio Co Ltd | バースト信号検出法及びａｒｑ通信復調器 |
| JP2016034083A (ja) * | 2014-07-31 | 2016-03-10 | 株式会社デンソー | 波形等化装置 |
-
1996
- 1996-04-11 JP JP8089531A patent/JPH09284253A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007181207A (ja) * | 2005-12-28 | 2007-07-12 | Honeywell Internatl Inc | サブフレームによる同期多重化 |
| JP2008160355A (ja) * | 2006-12-22 | 2008-07-10 | Japan Radio Co Ltd | バースト信号検出法及びａｒｑ通信復調器 |
| JP2016034083A (ja) * | 2014-07-31 | 2016-03-10 | 株式会社デンソー | 波形等化装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030701 |