JPH09275197A - Manufacture of semiconductor storage device, and semiconductor storage device - Google Patents
Manufacture of semiconductor storage device, and semiconductor storage deviceInfo
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- JPH09275197A JPH09275197A JP8084194A JP8419496A JPH09275197A JP H09275197 A JPH09275197 A JP H09275197A JP 8084194 A JP8084194 A JP 8084194A JP 8419496 A JP8419496 A JP 8419496A JP H09275197 A JPH09275197 A JP H09275197A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体記憶装置の
製造方法及び半導体記憶装置に関し、特にトレンチ型の
素子分離領域を用いた半導体記憶装置の製造方法及び半
導体記憶装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor memory device and a semiconductor memory device, and more particularly to a method for manufacturing a semiconductor memory device using a trench type element isolation region and a semiconductor memory device.
【０００２】[0002]
【従来の技術】従来、素子分離法としてＬＯＣＯＳが知
られている。これは、隣接する素子間に膜厚を厚くした
酸化膜の領域を設け、素子間を電気的に分離する方法で
ある。しかしこの方法では、ある程度以下に素子分離領
域を小さくすることができず、サブミクロンデバイスに
用いるには限界がある。2. Description of the Related Art Conventionally, LOCOS is known as an element isolation method. This is a method in which a thick oxide film region is provided between adjacent elements to electrically isolate the elements. However, with this method, the element isolation region cannot be made smaller than a certain degree, and there is a limit in using it for submicron devices.
【０００３】近年、ＬＯＣＯＳに代わる新しい素子分離
法としてトレンチ素子分離が提案されている。これは、
素子分離領域のシリコン基板を掘り下げて溝（トレン
チ）を形成し、この溝に絶縁物質を埋め込むというもの
である。Recently, trench element isolation has been proposed as a new element isolation method replacing LOCOS. this is,
The silicon substrate in the element isolation region is dug down to form a trench, and the trench is filled with an insulating material.
【０００４】このトレンチ素子分離の典型的な作成方法
は次の通りである。まずシリコン（Ｓｉ）基板に適当な
厚さのバッファ酸化膜を形成した後、その上にポリシリ
コン膜を積層する。さらに、その上にＣＶＤによってＳ
ｉＯ2 膜を適当な厚さに積層する。素子領域となる領域
のＳｉＯ2 膜上にレジストを形成し、このレジストをマ
スクとして、ＳｉＯ2 膜、ポリシリコン膜、バッファ酸
化膜をエッチングする。次にレジストを除去し、ＳｉＯ
2 膜をマスクとして基板をエッチングしてトレンチを形
成する。そして最後に、このトレンチに絶縁物質（たと
えばＴＥＯＳ）を埋め込み、基板表面と埋め込み材の表
面とが同一になるように、平坦化を行うことによって素
子分離領域が完成する。A typical method for producing this trench element isolation is as follows. First, a buffer oxide film having an appropriate thickness is formed on a silicon (Si) substrate, and then a polysilicon film is laminated thereon. In addition, S
An iO 2 film is laminated to an appropriate thickness. A resist is formed on the SiO 2 film in the region to be the element region, and the SiO 2 film, the polysilicon film, and the buffer oxide film are etched using the resist as a mask. Next, the resist is removed, and SiO
The substrate is etched using the two films as a mask to form trenches. Finally, an insulating material (for example, TEOS) is embedded in the trench, and planarization is performed so that the surface of the substrate and the surface of the filling material are the same, thereby completing the element isolation region.
【０００５】トレンチ素子分離法は、溝（トレンチ）の
幅が即素子分離領域の幅になるので、溝に絶縁物質を埋
め込める限りは、素子分離領域を小さくすることがで
き、ＬＯＣＯＳ法に比べて素子分離領域を縮小すること
ができる。In the trench element isolation method, since the width of the trench (trench) immediately becomes the width of the element isolation region, the element isolation region can be made small as long as the trench is filled with an insulating material, and the trench element isolation method is smaller than the LOCOS method. The element isolation region can be reduced.
【０００６】トレンチ型の素子分離領域をメモリのセル
アレイ領域に形成した例を図８に示す。７は基板で、１
６は埋め込み材（素子分離領域）で、３０はＬＯＣＯＳ
による素子分離領域、３１はゲート電極である。メモリ
のセルアレイに素子分離領域を形成するに際し、基板上
のレジストに素子分離領域のパターンを転写すると、セ
ルアレイの端部（ＬＯＣＯＳ３０方向）で素子分離領域
のパターンが所望の寸法より狭くなるために、素子分離
領域の幅が狭くなるという問題があった。セル領域の端
部で素子分離領域の幅が狭くなるのは、マスクのパター
ンの周期性が端部で途切れるために起こる現象であると
考えられている。また、セルアレイの隣接する部分に周
辺回路と分離するためのＬＯＣＯＳ３０の段差によって
光の反射が起こり、リソグラフの条件が変わるために起
こる現象であると考えられている。FIG. 8 shows an example in which a trench type element isolation region is formed in a memory cell array region. 7 is a substrate, 1
6 is a filling material (element isolation region), 30 is LOCOS
Is an element isolation region, and 31 is a gate electrode. When the pattern of the element isolation region is transferred to the resist on the substrate when forming the element isolation region in the memory cell array, the pattern of the element isolation region becomes narrower than a desired dimension at the end portion (LOCOS30 direction) of the cell array. There is a problem that the width of the element isolation region becomes narrow. The narrowing of the element isolation region at the end of the cell region is considered to be a phenomenon that occurs because the periodicity of the mask pattern is interrupted at the end. In addition, it is considered that this is a phenomenon that occurs because a step of LOCOS 30 for separating from a peripheral circuit causes light to be reflected in an adjacent portion of the cell array and the lithographic condition is changed.
【０００７】この現象は、光リソグラフィー技術にとっ
ては本質にかかわる問題であり、同じマスク形状からセ
ルアレイの中心と端を同じにすることは現在の技術では
マージンが無く、非常に難しい。This phenomenon is an essential problem for the photolithography technique, and it is very difficult to make the center and the edge of the cell array the same from the same mask shape because there is no margin in the present technique.
【０００８】しかし、トレンチ素子分離の場合、メモリ
セル内の素子領域及び素子分離領域の幅をセルアレイ内
で一定値にすることが必要になる。その理由の一つとし
ては、素子領域の幅がセルアレイ内でばらついている
と、素子特性（例えばしきい値、セル電流値）がばらつ
いてしまう。However, in the case of trench element isolation, it is necessary to make the widths of the element region and the element isolation region in the memory cell constant in the cell array. One of the reasons is that if the width of the element region varies within the cell array, the element characteristics (for example, threshold value, cell current value) also vary.
【０００９】また二つめとして、トレンチ素子分離に特
有な理由としては、素子分離領域の溝に絶縁体を埋め込
むと、絶縁体の溝底からの高さが溝の幅によって変わる
ため、後で平坦化することが困難になってくることが挙
げられる。その具体例を以下に図９に示す。ここで図８
と同一な部分には、同一符号を付しその説明を省略す
る。Secondly, as a reason peculiar to trench element isolation, when an insulator is embedded in the trench of the element isolation region, the height of the insulator from the groove bottom changes depending on the width of the trench, so that the trench is flattened later. It may be difficult to make it into a product. A specific example thereof is shown below in FIG. Here, FIG.
The same parts as those in FIG.
【００１０】まず図９の（ａ）に示すように、溝の幅が
所望の幅より広くなると平坦化時に埋め込み材２７が基
板の表面より低くなり、その結果として、ゲート電極３
１に高電圧を印加したときに溝のエッジの部分で絶縁破
壊が起こりやすくなってしまう。また図９の（ｂ）に示
すように、溝の幅が狭くなると、溝のアスペクト比が高
くなってくるため、埋め込み材２７がきれいに埋め込ま
れず、ボイドやシームと呼ばれるものが発生してしま
う。さらに、両者が混在すると、素子領域と素子分離領
域の段差が大きくなってしまうため、ゲート電極３１の
加工も困難になるという問題もある。First, as shown in FIG. 9A, when the width of the groove is wider than a desired width, the filling material 27 becomes lower than the surface of the substrate during the flattening, and as a result, the gate electrode 3 is formed.
When a high voltage is applied to No. 1, dielectric breakdown easily occurs at the edge portion of the groove. Further, as shown in FIG. 9B, when the width of the groove becomes narrow, the aspect ratio of the groove becomes high, so that the embedding material 27 is not properly embedded, and voids or seams occur. Further, when both are mixed, the step difference between the element region and the element isolation region becomes large, which makes it difficult to process the gate electrode 31.
【００１１】ところで、ＮＡＮＤ型ＥＥＰＲＯＭ等の不
揮発性メモリは、メモリセルと、メモリセルを選択する
選択トランジスタが形成された選択トランジスタからな
るメモリセルユニットを２次元配置して構成されてい
る。図１０は不揮発性メモリの製造途中の断面図で、図
１０の（ａ）は選択トランジスタ部の断面図で、図１０
の（ｂ）はメモリセル部の断面図である。７は基板で、
２７は素子分離領域となる埋め込み材２７で、８はトン
ネル絶縁膜で、１１は制御ゲート絶縁膜である。この種
の不揮発性メモリにおいては、基板表面上に選択ゲート
部のゲート絶縁膜１１とセル部のトンネル絶縁膜８との
二種類の絶縁膜が存在する。これを作成するには、セル
部及び選択トランジスタ部の素子領域にゲート絶縁膜を
形成し、セル部でのゲート絶縁膜１１をウエットエッチ
ングにより除去した後、セル部にトンネル絶縁膜８を形
成する。そのため、選択ゲート部とセル部では全体のウ
エットエッチングの量が異なる。従って、セル部と選択
トランジスタ部の素子分離幅を同一にし、平坦化時に同
じ埋め込み高さにしても、後のウエットエッチングによ
る埋め込み材２７の後退の量が異なるので、最終的には
セル部と選択トランジスタ部とで埋め込み材２７の高さ
が異なってしまうという問題がある。A non-volatile memory such as a NAND type EEPROM is formed by two-dimensionally arranging a memory cell and a memory cell unit composed of a selection transistor having a selection transistor for selecting the memory cell. 10 is a cross-sectional view of the nonvolatile memory in the process of manufacturing, and FIG. 10A is a cross-sectional view of the selection transistor portion.
(B) is a cross-sectional view of the memory cell portion. 7 is a substrate,
Reference numeral 27 is a filling material 27 which becomes an element isolation region, 8 is a tunnel insulating film, and 11 is a control gate insulating film. In this type of non-volatile memory, there are two kinds of insulating films on the surface of the substrate: the gate insulating film 11 in the select gate portion and the tunnel insulating film 8 in the cell portion. To make this, a gate insulating film is formed in the element regions of the cell portion and the select transistor portion, the gate insulating film 11 in the cell portion is removed by wet etching, and then the tunnel insulating film 8 is formed in the cell portion. . Therefore, the total amount of wet etching is different between the select gate portion and the cell portion. Therefore, even if the element isolation widths of the cell portion and the selection transistor portion are made the same and the same filling height is used at the time of planarization, the amount of recession of the filling material 27 due to the subsequent wet etching is different, and finally the cell portion and There is a problem that the height of the filling material 27 is different from that of the selection transistor portion.
【００１２】[0012]
【発明が解決しようとする課題】従来、フォトリソグラ
フィー等によりセルアレイ領域にトレンチ型素子分離領
域を形成すると、セルアレイの中央部と端部との素子分
離領域の幅が異なるために、素子特性がばらついたり、
トレンチのエッジ部で絶縁破壊がおきたり、絶縁物質を
きれいに埋め込めないという問題があった。Conventionally, when a trench type element isolation region is formed in a cell array region by photolithography or the like, the element characteristics vary due to the difference in the width of the element isolation region between the central portion and the end portion of the cell array. Or
There were problems that dielectric breakdown occurred at the edge of the trench and that the insulating material could not be embedded properly.
【００１３】また不揮発性メモリにおいて、選択トラン
ジスタ部とセルアレイ部のエッチングとの回数が異なる
ため、セル部と選択トランジスタ部とに形成された埋め
込み材の高さが異なるという問題があった。Further, in the non-volatile memory, the number of times of etching the select transistor portion and the cell array portion is different, so that there is a problem that the height of the filling material formed in the cell portion and the height of the select transistor portion are different.
【００１４】本発明の目的は、セルアレイのトレンチ型
素子分離領域の幅を均一にし、素子特性のバラツキをな
くし信頼性の向上をはかり得る半導体記憶装置の製造方
法を提供することにある。また本発明の他の目的は、セ
ル部と選択トランジスタ部との素子分離領域に形成され
た埋め込み材の高さが均一な半導体記憶装置を提供する
ことにある。An object of the present invention is to provide a method of manufacturing a semiconductor memory device which can make the width of a trench type element isolation region of a cell array uniform, eliminate variations in element characteristics, and improve reliability. Another object of the present invention is to provide a semiconductor memory device in which the height of the filling material formed in the element isolation region of the cell portion and the selection transistor portion is uniform.
【００１５】[0015]
（構成） （１）半導体基板に素子領域と素子分離領域とが交互に
かつ平行に配列されたセルアレイ領域を含む半導体記憶
装置の製造方法において、前記セルアレイ領域に露光用
マスクを用いて前記素子分離領域を形成するに際し、前
記素子分離領域の長手方向と直交方向で、前記セルアレ
イ領域の端部に対応する前記マスクの開口幅が、前記セ
ルアレイ領域の中心部に対応する前記マスクの開口幅よ
り広くなっている。(Structure) (1) In a method of manufacturing a semiconductor memory device including a cell array region in which device regions and device isolation regions are arranged alternately and in parallel on a semiconductor substrate, the device isolation is performed using an exposure mask in the cell array region. When forming the region, the opening width of the mask corresponding to the end portion of the cell array region is wider than the opening width of the mask corresponding to the center portion of the cell array region in the direction orthogonal to the longitudinal direction of the element isolation region. Has become.
【００１６】（２）半導体基板に素子領域と素子分離領
域とが交互にかつ平行に配列され、前記素子領域にメモ
リセル部と、該セルを選択する選択トランジスタ部とが
配置された半導体記憶装置において、前記メモリセル部
に隣接する前記素子分離領域の幅が、前記選択トランジ
スタ部に隣接する前記素子分離領域の幅より狭くなって
いる。(2) A semiconductor memory device in which element regions and element isolation regions are arranged alternately and in parallel on a semiconductor substrate, and a memory cell portion and a selection transistor portion for selecting the cell are arranged in the element region. In, the width of the element isolation region adjacent to the memory cell portion is narrower than the width of the element isolation region adjacent to the select transistor portion.
【００１７】（３）前記セルアレイ領域の端部に１〜数
十本の実際には動作しないダミーの素子領域及び素子分
離領域がが形成されている。 （４）前記ダミーの素子領域及び素子分離領域の幅が、
実際に動作する素子領域及び素子分離領域の幅と同一で
ある。(3) One to several tens of dummy device regions and device isolation regions that do not actually operate are formed at the ends of the cell array region. (4) The width of the dummy element region and the element isolation region is
The width is the same as the width of the element region and the element isolation region that actually operate.
【００１８】（作用）本発明によれば、マスク上での寸
法をアレイの場所によって微妙に調節することにより、
できあがりの層間絶縁領域の幅がアレイの中心と端とで
均一になるようにする。また、選択ゲート部とセルアレ
イ部での素子分離領域の幅を変えることにより、ウエッ
トエッチングの量が異なっても最終的な段差は両者で同
じになるようにする。(Operation) According to the present invention, by finely adjusting the size on the mask according to the location of the array,
The width of the completed interlayer insulating region is made uniform at the center and edge of the array. Further, by changing the widths of the element isolation regions in the select gate portion and the cell array portion, the final step difference is the same even if the amount of wet etching is different.
【００１９】[0019]
（第１実施形態）図１は、ＮＡＮＤ型ＥＥＰＲＯＭのセ
ルアレイ部の平面図である。トレンチ型の素子分離領域
１と素子領域２とが平行に交互に配置されている。素子
分離領域１及び素子領域２と直交して複数本の制御ゲー
ト電極３が配置されている。ここで制御ゲート電極３が
配置されている領域が、「請求項１」中のセルアレイ領
域に対応する。複数本の制御ゲート電極３を挟んで２本
の選択ゲート電極４が配置され、これらの２本の選択ゲ
ート電極４の一方の端部の素子領域２上にはビット線コ
ンタクト５が配置され、もう一方の端部にはソースコン
タクト６が配置されている。(First Embodiment) FIG. 1 is a plan view of a cell array portion of a NAND type EEPROM. The trench type element isolation regions 1 and the element regions 2 are alternately arranged in parallel. A plurality of control gate electrodes 3 are arranged orthogonal to the element isolation region 1 and the element region 2. The area where the control gate electrode 3 is arranged corresponds to the cell array area in claim 1. Two selection gate electrodes 4 are arranged with a plurality of control gate electrodes 3 sandwiched therebetween, and a bit line contact 5 is arranged on the element region 2 at one end of these two selection gate electrodes 4. The source contact 6 is arranged at the other end.
【００２０】図２は図１のＥＥＰＲＯＭの断面を示すも
ので、図２の（ａ）はＡ−Ａ’部の断面図で、図２の
（ｂ）はＢ−Ｂ’部の断面図である。図２の（ａ）にお
いて、シリコン基板７上にトンネル酸化膜８を介して浮
遊ゲート電極９が複数本形成されている。そして、浮遊
ゲート電極９上に制御ゲート絶縁膜１０を介して制御ゲ
ート電極３が形成されている。また、基板７上に選択ゲ
ート絶縁膜１１を介して選択ゲート電極４が形成されて
いる。基板７中の浮遊ゲート電極９間及び浮遊ゲート電
極９と選択ゲート電極４との間には、拡散層１２，１３
（１３ａ，１３ｂ）が形成されている。基板７及び制御
ゲート電極３及び選択ゲート電極４上に層間絶縁膜（例
えばＢＰＳＧ）１４が形成されている。層間絶縁膜１４
上に、選択ゲート電極間の拡散層１３ａに接続するビッ
ト線１５が形成されている。また、拡散層１３ｂはソー
ス線とするものである。2 is a sectional view of the EEPROM shown in FIG. 1. FIG. 2A is a sectional view taken along the line AA 'and FIG. 2B is a sectional view taken along the line BB'. is there. In FIG. 2A, a plurality of floating gate electrodes 9 are formed on the silicon substrate 7 with the tunnel oxide film 8 interposed therebetween. The control gate electrode 3 is formed on the floating gate electrode 9 via the control gate insulating film 10. Further, the select gate electrode 4 is formed on the substrate 7 via the select gate insulating film 11. Diffusion layers 12, 13 are provided between the floating gate electrodes 9 in the substrate 7 and between the floating gate electrodes 9 and the selection gate electrodes 4.
(13a, 13b) are formed. An interlayer insulating film (for example, BPSG) 14 is formed on the substrate 7, the control gate electrode 3 and the select gate electrode 4. Interlayer insulation film 14
A bit line 15 connected to the diffusion layer 13a between the select gate electrodes is formed thereover. The diffusion layer 13b is used as the source line.
【００２１】図２の（ｂ）において、基板７中に素子分
離絶縁領域となる埋め込み材１６（例えばＴＥＯＳ）が
形成されている。埋め込み材１６の間の基板上にはトン
ネル酸化膜８を介して、浮遊ゲート電極９が形成されて
いる。浮遊ゲート電極９上に制御ゲート絶縁膜１０を介
して、制御ゲート電極３が形成されている。ゲート電極
３上に層間絶縁膜１４が形成され、その上部にビット線
１５が形成されている。In FIG. 2B, an embedding material 16 (for example, TEOS) which becomes an element isolation insulating region is formed in the substrate 7. A floating gate electrode 9 is formed on the substrate between the filling materials 16 with a tunnel oxide film 8 interposed therebetween. The control gate electrode 3 is formed on the floating gate electrode 9 via the control gate insulating film 10. An interlayer insulating film 14 is formed on the gate electrode 3, and a bit line 15 is formed on the interlayer insulating film 14.
【００２２】図３はセルアレイ領域の端部の平面図であ
る。ここで図１と同一な部分には同一符号を付し、詳し
い説明を省略する。１７はＬＯＣＯＳ法による素子分離
領域で、ＳＴＩ1 、ＳＴＩ2 ．．．は素子分離領域で、
ＳＤＧ1 、ＳＤＧ2 ．．．は素子領域である。ここで、
ＳＤＧ1 からＳＤＧ3 までの素子領域は、実際の動作に
は用いられないもので、ダミーセル領域と呼ばれるもの
で、ＳＤＧ４以降が実際に動作する動作領域である。し
かし、ダミーセルは動作はしないが、ダミーセル領域の
素子分離領域を管理することは重要である。なぜなら
ば、ダミーセルの上方にも制御ゲート電極３や選択ゲー
ト電極４が通過するため、ダミーセルと実際のセル部と
の素子分離領域による段差が大きくなると、ゲート電極
３，４のショートや耐電圧性の低下等が起こるからであ
る。ここで、ダミー領域と動作領域が、それぞれ「請求
項１」中のセルアレイの端部と中央部に相当する。FIG. 3 is a plan view of an end portion of the cell array region. Here, the same parts as those in FIG. 1 are designated by the same reference numerals, and detailed description thereof will be omitted. Numeral 17 is an element isolation region by the LOCOS method, which is STI1, STI2. . . Is the element isolation region,
SDG1, SDG2. . . Is an element region. here,
The element regions from SDG1 to SDG3 are not used for the actual operation and are called dummy cell regions, and SDG4 and the subsequent regions are the actual operation regions. However, although the dummy cell does not operate, it is important to manage the element isolation region of the dummy cell region. This is because the control gate electrode 3 and the select gate electrode 4 also pass above the dummy cell, so that when the step difference due to the element isolation region between the dummy cell and the actual cell portion becomes large, the gate electrodes 3 and 4 are short-circuited or withstand voltage is increased. This is because the decrease of Here, the dummy area and the operation area correspond to the end portion and the center portion of the cell array in "claim 1", respectively.
【００２３】図４の（ａ）は第１実施形態に係わるマス
クの平面図で、図４の（ｂ）はこのマスクを用いて形成
したパターンの断面図である。図４の（ａ）において、
マスク１９には素子分離領域を定義する開口部２０と遮
光部２１とが交互に形成されている。素子分離領域パタ
ーン２０の幅が「請求項１」のマスクの開口幅に対応す
る。また、図４の（ｂ）において、基板７上にバッファ
酸化膜２２、ポリシリコン２３、ＳｉＯ2 膜２４が積層
され、ＳｉＯ2 膜２４上に図４の（ａ）のマスク１９を
用いたパターンのレジスト２５が形成されている。FIG. 4A is a plan view of the mask according to the first embodiment, and FIG. 4B is a sectional view of a pattern formed using this mask. In FIG. 4 (a),
Openings 20 and light-shielding portions 21 that define element isolation regions are alternately formed on the mask 19. The width of the element isolation region pattern 20 corresponds to the opening width of the mask according to claim 1. Further, in FIG. 4B, a buffer oxide film 22, polysilicon 23, and SiO 2 film 24 are laminated on the substrate 7, and a pattern using the mask 19 of FIG. 4A on the SiO 2 film 24. Resist 25 is formed.
【００２４】レジスト２５上に均一な素子分離領域のパ
ターンの幅を形成するために、マスク１９上でダミー領
域の開口部２０の幅が動作領域の開口部２０の幅より広
くなっている。すると、リソグラフィー時にダミーセル
においてパターンの幅が狭くなるという性質が相殺され
る。すると、図４の（ｂ）に示すように、ダミー領域と
動作領域とにおいて、レジスト２５のパターンの幅が同
一になる。In order to form a uniform pattern width of the element isolation region on the resist 25, the width of the opening 20 in the dummy region is larger than the width of the opening 20 in the operating region on the mask 19. Then, the property that the width of the pattern is narrowed in the dummy cell during lithography is canceled. Then, as shown in FIG. 4B, the pattern width of the resist 25 becomes the same in the dummy area and the operation area.
【００２５】その後、ＳｉＯ2 膜２４、ポリシリコン２
３、バッファ酸化膜２２、基板７に対してエッチングし
て溝を形成し、溝に埋め込み材（絶縁体）を埋め込むこ
とによって、均一な幅の素子分離領域を形成することが
できる。After that, the SiO 2 film 24 and the polysilicon 2 are formed.
3, the buffer oxide film 22 and the substrate 7 are etched to form a groove, and an embedding material (insulator) is embedded in the groove to form an element isolation region having a uniform width.
【００２６】本実施形態では、ＮＡＮＤ型のＥＥＰＲＯ
Ｍに適用したが、他の半導体記憶装置に適用することも
可能である。 （第２実施形態）図５の（ａ）はＮＡＮＤ型ＥＥＰＲＯ
Ｍの選択ゲート電極周辺部の平面図で、図５の（ｂ）は
Ａ−Ａ’部の断面図で、図５の（ｃ）はＢ−Ｂ’部の断
面図である。ここで図１，２と同一な部分には同一符号
を付し、その説明を省略する。ここで、制御ゲート電極
３が配置されている素子領域２が「請求項２」中のメモ
リセル部で、選択ゲート電極４が配置されている素子領
域２が「請求項２」中の選択トランジスタ部である。In this embodiment, a NAND type EEPRO is used.
Although it is applied to M, it can be applied to other semiconductor memory devices. (Second Embodiment) FIG. 5A shows a NAND type EEPROM.
FIG. 5B is a plan view of the peripheral portion of the M select gate electrode, FIG. 5B is a sectional view taken along the line AA ′, and FIG. 5C is a sectional view taken along the line BB ′. Here, the same parts as those in FIGS. 1 and 2 are designated by the same reference numerals, and the description thereof will be omitted. Here, the element region 2 in which the control gate electrode 3 is arranged is the memory cell part in "claim 2," and the element region 2 in which the selection gate electrode 4 is arranged is the select transistor in "claim 2." It is a department.
【００２７】選択ゲート電極４周辺の素子分離領域１の
幅が、制御ゲート電極３周辺の素子分離領域１の幅より
も広くなっているという構造である。この構造のため
に、図５の（ｂ），（ｃ）に示すように、両者の埋め込
み材１６の高さは同じになっている。The width of the element isolation region 1 around the select gate electrode 4 is wider than the width of the element isolation region 1 around the control gate electrode 3. Due to this structure, as shown in FIGS. 5B and 5C, the heights of the embedding materials 16 are the same.
【００２８】以下に本実施形態の具体的な製造方法を図
６，７の工程断面図を用いて説明する。図６，７におい
て、左側はＡ−Ａ’部の断面図で、右側はＢ−Ｂ’部の
断面図である。また、Ａ−Ａ’部を選択トランジスタ
部、Ｂ−Ｂ’部をセル部とする。A specific manufacturing method of this embodiment will be described below with reference to process sectional views of FIGS. 6 and 7, the left side is a cross-sectional view of the AA 'portion, and the right side is a cross-sectional view of the BB' portion. Further, the AA 'portion is a selection transistor portion, and the BB' portion is a cell portion.
【００２９】図６の（ａ）に示すように、Ｓｉ基板７上
にバッファ酸化膜２２を全面に形成する。そして、ポリ
シリコン膜２３を４００ｎｍ積層し、さらにＣＶＤ法に
よってＳｉＯ2 膜２４を積層する。そして、セル部の開
口パターンが選択トランジスタ部より狭い開口パターン
のレジスト２５を形成する。レジスト２５を形成する際
のマスクは、第１実施形態に示した、セルアレイの端部
と中心部とでマスクに変換差が設けられたマスクを用い
てパターンを形成し、セルアレイ領域の長手方向と直交
方向の素子分離領域の幅が同一であるようにする。As shown in FIG. 6A, a buffer oxide film 22 is formed on the entire surface of the Si substrate 7. Then, a polysilicon film 23 having a thickness of 400 nm is stacked, and a SiO 2 film 24 is further stacked by the CVD method. Then, a resist 25 having an opening pattern in which the opening pattern of the cell portion is narrower than that of the selection transistor portion is formed. As a mask for forming the resist 25, a pattern is formed by using the mask shown in the first embodiment in which a conversion difference is provided between the end portion and the center portion of the cell array, and the pattern is formed in the longitudinal direction of the cell array region. The widths of the element isolation regions in the orthogonal direction should be the same.
【００３０】図６の（ｂ）に示すように、レジスト２５
をマスクとしてＳｉＯ2 膜２４をエッチングする。その
後、レジスト２５を除去し、ＳｉＯ2 膜２４をマスクと
してポリシリコン２３，バッファ酸化膜２２，Ｓｉ基板
７をエッチングし、トレンチを形成する。As shown in FIG. 6B, the resist 25
Using the as a mask, the SiO 2 film 24 is etched. After that, the resist 25 is removed, and the polysilicon 23, the buffer oxide film 22, and the Si substrate 7 are etched by using the SiO 2 film 24 as a mask to form a trench.
【００３１】図６の（ｃ）に示すように、トレンチの側
壁に酸化膜２６を形成し、トレンチ内に埋め込み材２７
（例えばＴＥＯＳ）を埋め込む。この時、選択トランジ
スタ部とセル部とに形成されたトレンチの幅は異なるの
で、選択トランジスタ部とセル部との埋め込み材２７の
厚さは異なっている。As shown in FIG. 6C, an oxide film 26 is formed on the sidewall of the trench, and a filling material 27 is formed in the trench.
(For example, TEOS) is embedded. At this time, since the widths of the trenches formed in the selection transistor portion and the cell portion are different, the thickness of the filling material 27 in the selection transistor portion and the cell portion is different.
【００３２】図７の（ｄ）に示すように、埋め込み材２
７の全面をエッチバックし、平坦化する。そして、ポリ
シリコン２３を剥離する。この状態では、選択トランジ
スタ部の埋め込み材２７が、セル部のものよりも低くな
っている。この後、セル部、周辺部にチャネルインプラ
を行う。As shown in FIG. 7D, the filling material 2
The entire surface of 7 is etched back and flattened. Then, the polysilicon 23 is peeled off. In this state, the filling material 27 of the selection transistor section is lower than that of the cell section. After that, channel implantation is performed on the cell portion and the peripheral portion.
【００３３】図７の（ｅ）に示すように、バッファ酸化
膜２２をウエットエッチングによって除去する。この
時、埋め込み材２７も一緒にエッチングされるが、ゲー
ト部とセル部との埋め込み材２７の段差は変わらない。
この後、全面にゲート酸化膜１１を形成する。As shown in FIG. 7E, the buffer oxide film 22 is removed by wet etching. At this time, the filling material 27 is also etched, but the step difference of the filling material 27 between the gate portion and the cell portion does not change.
After that, the gate oxide film 11 is formed on the entire surface.
【００３４】図７の（ｆ）に示すように、選択トランジ
スタ部にレジスト２８を形成して保護し、セル部に形成
されているゲート酸化膜１１をウエットエッチングで除
去する。この状態でセル部と選択トランジスタ部との埋
め込み材２７の段差がなくなる。そして、セル部にトン
ネル酸化膜８を形成する。As shown in FIG. 7F, a resist 28 is formed on the select transistor portion to protect it, and the gate oxide film 11 formed on the cell portion is removed by wet etching. In this state, the step of the filling material 27 between the cell portion and the selection transistor portion disappears. Then, the tunnel oxide film 8 is formed in the cell portion.
【００３５】その後、図７の（ｇ）に示すように、浮遊
ゲート電極となるポリシリコン９を積層し、セル部のポ
リシリコン９にスリット加工を施し、その後セル部にゲ
ート絶縁膜１０を形成し、ゲート電極３，４を形成す
る。After that, as shown in FIG. 7G, polysilicon 9 to be a floating gate electrode is laminated, the polysilicon 9 in the cell portion is slit, and then the gate insulating film 10 is formed in the cell portion. Then, the gate electrodes 3 and 4 are formed.
【００３６】このように、埋め込み材２７の出来上がり
の段差が、セル部と選択トランジスタ部で均一になるよ
うに、あらかじめセル部の素子分離領域の幅を狭くする
ことによって、セル部と選択トランジスタ部との素子分
離絶縁膜の最終的な高さを均一にすることができる。In this way, the width of the element isolation region of the cell portion is narrowed in advance so that the finished step of the filling material 27 becomes uniform in the cell portion and the selection transistor portion, and thus the cell portion and the selection transistor portion are formed. The final heights of the element isolation insulating films can be made uniform.
【００３７】本実施形態では、ＮＡＮＤ型のＥＥＰＲＯ
Ｍについて説明したが、他の型の不揮発性半導体記憶装
置に適用することも可能である。第１実施形態におい
て、セルアレイ領域の端部に、実際に動作しないダミー
領域が配置されていたが、配置されていなくても良い。
なお、本発明は上記した各実施形態に限定するものでは
なく、本発明の要旨を逸脱しない範囲で、種々変形して
実施することが可能である。In this embodiment, a NAND type EEPRO is used.
Although M has been described, it can be applied to other types of nonvolatile semiconductor memory devices. In the first embodiment, the dummy region that does not actually operate is arranged at the end of the cell array region, but it may not be arranged.
It should be noted that the present invention is not limited to the above-described embodiments, and various modifications can be carried out without departing from the scope of the present invention.
【００３８】[0038]
【発明の効果】本発明の半導体記憶装置の製造方法にお
いては、マスク上の素子分離領域のパターンにおいて、
端部の幅を中心部の幅より広くすることによって、セル
アレイの中央部と端部とで素子分離領域の幅が変わるこ
とがない。According to the method of manufacturing a semiconductor memory device of the present invention, in the pattern of the element isolation region on the mask,
By making the width of the end portion wider than the width of the central portion, the width of the element isolation region does not change between the central portion and the end portion of the cell array.
【００３９】また本発明の半導体記憶装置においては、
選択トランジスタ部の素子分離領域の幅を、メモリセル
部の素子分離領域の幅より広くすることによって素子分
離領域に埋め込まれた絶縁膜の高さを一定にすることが
できる。In the semiconductor memory device of the present invention,
By making the width of the element isolation region of the selection transistor portion wider than the width of the element isolation region of the memory cell portion, the height of the insulating film embedded in the element isolation region can be made constant.
【図１】第１実施形態に係わるＮＡＮＤ型ＥＥＰＲＯＭ
を示す平面図。FIG. 1 is a NAND-type EEPROM according to a first embodiment.
FIG.
【図２】図１のＥＥＰＲＯＭの断面図。FIG. 2 is a sectional view of the EEPROM shown in FIG.
【図３】図１のＥＥＰＲＯＭのセルアレイ領域端部の平
面図。3 is a plan view of an end portion of a cell array region of the EEPROM of FIG.
【図４】図１のＥＥＰＲＯＭの形成にし要するマスクの
断面図及び工程断面図。4A and 4B are cross-sectional views and process cross-sectional views of a mask required for forming the EEPROM of FIG.
【図５】第２実施形態にかかわるＥＥＰＲＯＭの平面図
及び工程断面図FIG. 5 is a plan view and process cross-sectional view of the EEPROM according to the second embodiment.
【図６】図４のＥＥＰＲＯＭの工程断面図（１）。6A and 6B are process sectional views (1) of the EEPROM of FIG.
【図７】図４のＥＥＰＲＯＭの工程断面図（２）。FIG. 7 is a process sectional view (2) of the EEPROM of FIG. 4;
【図８】従来のトレンチ型素子分離領域の断面図。FIG. 8 is a cross-sectional view of a conventional trench type element isolation region.
【図９】図８のトレンチ型素子分離領域の問題を示す断
面図。9 is a cross-sectional view showing a problem of the trench type element isolation region of FIG.
【図１０】従来のＥＥＰＲＯＭの製造途中の断面図。FIG. 10 is a sectional view of the conventional EEPROM during manufacturing.
１…素子分離領域 ２…素子領域 ３…制御ゲート電極 ４…選択ゲート電極 ５…ビット線コンタクト ６…ソースコンタクト ７…シリコン基板 ８…トンネル酸化膜 ９…浮遊ゲート電極 １０…制御ゲート絶縁膜 １１…選択ゲート絶縁膜 １２…拡散層 １３…拡散層 １４…層間絶縁膜 １５…ビット線 １６…埋め込み材 １７…ＬＯＣＯＳ １９…マスク ２０…開口部 ２１…遮光部 ２２…バッファ酸化膜 ２３…ポリシリコン ２４…ＳｉＯ2 膜 ２５…レジスト ２６…酸化膜 ２７…埋め込み材 ２８…レジストDESCRIPTION OF SYMBOLS 1 ... Element isolation region 2 ... Element region 3 ... Control gate electrode 4 ... Select gate electrode 5 ... Bit line contact 6 ... Source contact 7 ... Silicon substrate 8 ... Tunnel oxide film 9 ... Floating gate electrode 10 ... Control gate insulating film 11 ... Select gate insulating film 12 ... Diffusion layer 13 ... Diffusion layer 14 ... Interlayer insulating film 15 ... Bit line 16 ... Filling material 17 ... LOCOS 19 ... Mask 20 ... Opening 21 ... Shading 22 ... Buffer oxide 23 ... Polysilicon 24 ... SiO 2 film 25 ... Resist 26 ... Oxide film 27 ... Filling material 28 ... Resist
Claims (2)
交互にかつ平行に配列されたセルアレイ領域を含む半導
体記憶装置の製造方法において、 前記セルアレイ領域に露光用マスクを用いて前記素子分
離領域を形成するに際し、前記素子分離領域の長手方向
と直交方向で、前記セルアレイ領域の端部に対応する前
記マスクの開口幅が、前記セルアレイ領域の中心部に対
応する前記マスクの開口幅より広くなっていることを特
徴とする半導体記憶装置の製造方法。1. A method of manufacturing a semiconductor memory device including a cell array region in which a device region and a device isolation region are arranged alternately and in parallel on a semiconductor substrate, wherein the device isolation region is formed in the cell array region using an exposure mask. When forming, the opening width of the mask corresponding to the end portion of the cell array region is wider than the opening width of the mask corresponding to the center portion of the cell array region in the direction orthogonal to the longitudinal direction of the element isolation region. A method of manufacturing a semiconductor memory device, comprising:
交互にかつ平行に配列され、前記素子領域にメモリセル
部と、該セルを選択する選択トランジスタ部とが配置さ
れた半導体記憶装置において、 前記メモリセル部に隣接する前記素子分離領域の幅が、
前記選択トランジスタ部に隣接する前記素子分離領域の
幅より狭くなっていることを特徴とする半導体記憶装
置。2. A semiconductor memory device in which element regions and element isolation regions are arranged alternately and in parallel on a semiconductor substrate, and a memory cell portion and a selection transistor portion for selecting the cell are arranged in the element region. The width of the element isolation region adjacent to the memory cell portion is
The semiconductor memory device is characterized in that it is narrower than the width of the element isolation region adjacent to the select transistor portion.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8084194A JPH09275197A (en) | 1996-04-05 | 1996-04-05 | Manufacture of semiconductor storage device, and semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8084194A JPH09275197A (en) | 1996-04-05 | 1996-04-05 | Manufacture of semiconductor storage device, and semiconductor storage device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09275197A true JPH09275197A (en) | 1997-10-21 |
Family
ID=13823668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8084194A Withdrawn JPH09275197A (en) | 1996-04-05 | 1996-04-05 | Manufacture of semiconductor storage device, and semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09275197A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6433384B1 (en) | 1999-07-29 | 2002-08-13 | Fujitsu Limited | Semiconductor memory device having sources connected to source lines |
| US7859038B2 (en) | 2008-10-31 | 2010-12-28 | Elpida Memory, Inc. | Semiconductor device |
-
1996
- 1996-04-05 JP JP8084194A patent/JPH09275197A/en not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6433384B1 (en) | 1999-07-29 | 2002-08-13 | Fujitsu Limited | Semiconductor memory device having sources connected to source lines |
| US6716703B2 (en) | 1999-07-29 | 2004-04-06 | Fujitsu Limited | Method of making semiconductor memory device having sources connected to source lines |
| US7859038B2 (en) | 2008-10-31 | 2010-12-28 | Elpida Memory, Inc. | Semiconductor device |
| US8134398B2 (en) | 2008-10-31 | 2012-03-13 | Elpida Memory, Inc. | Device having gate with two buried portions with different widths |
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