JP2000049112A - Formation of self-alignment contact of semiconductor device - Google Patents
Formation of self-alignment contact of semiconductor deviceInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するものであり、より詳しくは、半導体装置の
自己整列コンタクト(self-aligned contact)形成方法に
関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a self-aligned contact of a semiconductor device.
【０００２】[0002]
【従来の技術】半導体素子が高集積化されることによっ
て、要求されるパターン(pattern)の大きさが小さくな
っている。2. Description of the Related Art As semiconductor devices become more highly integrated, the required size of patterns becomes smaller.
【０００３】これにより、露光工程に用いられる光源(l
ight source)がg-line、i-line、そしてＫｒＦエキサイ
マレイザ（ＫｒＦ eximer laser)等で発展されることに
よって、その波長(wavelength)が４３６ｎｍ、３６５ｎ
ｍ、そして２４８ｎｍ等で持続的に減少されている。[0003] Thus, the light source (l
ight source) has been developed with g-line, i-line, KrF eximer laser, etc., so that its wavelength is 436 nm, 365 n.
m, and 248 nm.
【０００４】しかし、パターンを形成することができる
フォトリソグラフィ(photolithography)の分解能(resol
ution)は、素子が高集積化される速度を追い付くことが
できない。特にＤＲＡＭのセルアレー(cell array)領域
は、デザインルール(designrule)が一番厳しいところ
に、セル内でのフォトリソグラフィ工程のとき、誤整列
マージン(misalign margin)が殆どないため、自己整列
コンタクト工程を使用している。[0004] However, the resolution of photolithography that can form a pattern (resolving power).
Note) cannot keep up with the speed at which elements are highly integrated. In particular, the DRAM cell array (cell array) area has the strictest design rule, and there is almost no misalignment margin during the photolithography process in the cell. I'm using
【０００５】しかし、既存の自己整列コンタクト工程も
コンタクト形成のためのフォトリソグラフィ分解能限界
のために、セル内にストレージノードコンタクト及びビ
ットラインコンタクトを同一平面上に形成することが難
しい。即ち、デザインルールが小さくなることによっ
て、フォトリソグラフィ進行のとき、近接効果のために
コンタクトが正常的に形成されず、隣接コンタクトと合
わせて各々の独立されたコンタクトを形成できない。However, it is difficult to form a storage node contact and a bit line contact on the same plane in a cell due to the limitation of photolithography resolution for forming a contact in the existing self-aligned contact process. That is, when the photolithography progresses, the contacts are not formed normally due to the proximity effect due to the small design rule, and each independent contact cannot be formed together with the adjacent contact.
【０００６】従って、このような問題を解決するため
に、コンタクトパターンそのものを大きく形成して、よ
り詳しくは、ストレージノードコンタクト領域とビット
ラインコンタクト領域を１つで統合し、フォトレジスト
パターン(photoresist pattern)及びゲートライン(gate
line or wordline)をエッチングマスクとして使用し
て、自己整列コンタクトを形成している(Y.kohyama et.
al.,“A FULLY PRINTABLE、SELF-ALIGNED AND PLANARIZE
D STACKED CAPACITOR DRAM CELL TECHNOLOGY FOR 1GBIT
DRAM AND BEYOND"、Symp.on VLSI Tech.Digest of Techn
ical Papers、pp.17-18、1997)。Therefore, in order to solve such a problem, a contact pattern itself is formed large, and more specifically, a storage node contact region and a bit line contact region are integrated into one, and a photoresist pattern is formed. ) And gate line (gate
line or wordline) as an etching mask to form self-aligned contacts (Y.kohyama et.
al., “A FULLY PRINTABLE, SELF-ALIGNED AND PLANARIZE
D STACKED CAPACITOR DRAM CELL TECHNOLOGY FOR 1GBIT
DRAM AND BEYOND ", Symp.on VLSI Tech.Digest of Techn
ical Papers, pp. 17-18, 1997).
【０００７】図１は、従来半導体装置の自己整列コンタ
クト形成のためのフォトレジストパターンが形成された
形状を示す平面図であり、図２及び図３は、図１のＡ−
Ａ’ラインによって切取りした断面図として、従来の半
導体装置の自己整列コンタクト形成方法の工程を概略的
に示す図である。FIG. 1 is a plan view showing a shape in which a photoresist pattern for forming a self-aligned contact of a conventional semiconductor device is formed. FIGS.
FIG. 5 is a cross-sectional view taken along line A ′, schematically illustrating the steps of a conventional method for forming a self-aligned contact in a semiconductor device.
【０００８】図１を参照すると、半導体装置の自己整列
コンタクト構造は、バー(bar)形態の活性領域(active r
egion)１１が形成されている。活性領域１１を交差する
ゲートライン(gate line or word line)ＷＬが形成され
ている。ゲートラインＷＬを含んで半導体基板全面に酸
化膜である層間絶縁膜(inter-layer dielectric layer)
１８が形成されている。層間絶縁膜１８上に活性領域１
１と同一の面積の自己整列コンタクトマスク(SAC mask)
（フォトレジストパターン）２０が形成されている。Referring to FIG. 1, a self-aligned contact structure of a semiconductor device has a bar-shaped active region.
egion) 11 is formed. A gate line (gate line or word line) WL crossing the active region 11 is formed. Inter-layer dielectric layer which is an oxide film on the entire surface of the semiconductor substrate including the gate line WL
18 are formed. Active region 1 on interlayer insulating film 18
Self-aligned contact mask (SAC mask) with the same area as 1
(Photoresist pattern) 20 is formed.
【０００９】上述のような従来半導体装置の自己整列コ
ンタクト構造の製造方法は、次のようである。図２を参
照すると、従来半導体装置の自己整列コンタクト形成方
法は、まず半導体基板（未図示）上に活性領域と非活性
領域を定義するため素子隔離膜１０が形成される。次
に、素子隔離膜１０を含んで半導体基板上にゲートライ
ンＷＬが形成される。ゲートラインＷＬは、一般にゲー
ト電極用導電層１２、１３とゲートラインＷＬを覆う層
間絶縁膜１８に対して各々エッチング選択比を有する物
質で形成されたゲートマスク層１４及びゲートスペーサ
１６を含む複合構造で形成される。ゲート導電層１２、
１３は、通常、ポリシリコン膜１２とタングステンシリ
サイド膜１３が積層された多層膜で形成され、ゲートマ
スク層１４及びゲートスペーサ１６は、シリコン窒化膜
で形成される。A method for manufacturing the self-aligned contact structure of the conventional semiconductor device as described above is as follows. Referring to FIG. 2, in a conventional method for forming a self-aligned contact of a semiconductor device, an element isolation layer 10 is first formed on a semiconductor substrate (not shown) to define an active region and an inactive region. Next, a gate line WL is formed on the semiconductor substrate including the element isolation film 10. The gate line WL generally has a composite structure including a gate mask layer 14 and a gate spacer 16 each formed of a material having an etching selectivity with respect to the gate electrode conductive layers 12 and 13 and the interlayer insulating film 18 covering the gate line WL. Is formed. Gate conductive layer 12,
Normally, the gate mask layer 14 and the gate spacer 16 are formed of a silicon nitride film.
【００１０】半導体基板全面に、酸化膜で層間絶縁膜１
８が形成された後、層間絶縁膜１８の上部表面が平坦化
エッチング(planarization etch)される。層間絶縁膜１
８上にフォトレジストパターンである自己整列コンタク
トマスク２０が形成される。図３において、自己整列コ
ンタクトマスク２０を使用してゲートスペーサ１６の間
の半導体基板の上部表面が露出されるときまで、層間絶
縁膜１８がエッチングされてビットラインコンタクトホ
ール２２が形成される。An interlayer insulating film 1 made of an oxide film is formed on the entire surface of the semiconductor substrate.
After the formation of 8, the upper surface of the interlayer insulating film 18 is planarized etch. Interlayer insulating film 1
8, a self-aligned contact mask 20 as a photoresist pattern is formed. In FIG. 3, the interlayer insulating layer 18 is etched to form the bit line contact holes 22 until the upper surface of the semiconductor substrate between the gate spacers 16 is exposed using the self-aligned contact mask 20.
【００１１】しかし、このときシリコン窒化膜が酸化膜
と十分なエッチング選択比を有しない場合、エッチング
停止層として使用されるシリコン窒化膜がある程度エッ
チングされる。特に、ゲート電極用導電層１２、１３の
上部側壁のシリコン窒化膜がエッチングされて薄くなる
（参照番号２３）。これは、層間絶縁膜１８エッチング
後蒸着されるパッド(pad)形成用導電層とゲート導電層
との間の電気的漏洩電流(leakage current)を誘発する
ようになる。However, if the silicon nitride film does not have a sufficient etching selectivity with the oxide film at this time, the silicon nitride film used as an etching stop layer is etched to some extent. In particular, the silicon nitride film on the upper sidewalls of the gate electrode conductive layers 12 and 13 is etched and thinned (reference numeral 23). This induces an electric leakage current between the pad forming conductive layer and the gate conductive layer, which are deposited after etching the interlayer insulating layer 18.
【００１２】これを克服するために、ゲートマスク層１
４を厚く形成することができるが、その厚さが増加され
れば増加されるほどゲートラインＷＬとゲートラインＷ
Ｌとの間に領域に層間絶縁膜１８を充填する工程が難し
くなる。即ち、層間絶縁膜１８内にボイド(void)が発生
される。このようなボイドは、隣接セルの間のブリッジ
(bridge)を発生させる。In order to overcome this, the gate mask layer 1
4 can be formed thicker, but as the thickness is increased, the gate lines WL and the gate lines W are increased.
The step of filling the region with the interlayer insulating film 18 between the first and second regions becomes difficult. That is, voids are generated in the interlayer insulating film 18. Such voids can cause bridges between adjacent cells.
(bridge).
【００１３】[0013]
【発明が解決しようとする課題】本発明は、上述の問題
点を解決するために提案されたものとして、自己整列コ
ンタクトエッチングのとき、ゲート電極を囲むシリコン
窒化膜がエッチングされて薄くなることを防止すること
ができ、従ってゲート電極とコンタクトパッドとの間の
漏洩電流発生を防止することができる半導体装置の自己
整列コンタクト形成方法を提供するものである。本発明
の他の目的は、ゲートマスク層の厚さを薄く形成するこ
とができ、従って層間絶縁膜内に発生されるボイドを防
止することができる半導体装置の自己整列コンタクト形
成方法を提供することである。SUMMARY OF THE INVENTION The present invention has been proposed to solve the above-mentioned problems, and it is proposed that a silicon nitride film surrounding a gate electrode is etched and thinned during self-aligned contact etching. It is an object of the present invention to provide a method for forming a self-aligned contact of a semiconductor device, which can prevent the occurrence of a leakage current between a gate electrode and a contact pad. It is another object of the present invention to provide a method of forming a self-aligned contact in a semiconductor device, in which the thickness of a gate mask layer can be reduced, thereby preventing voids generated in an interlayer insulating film. It is.
【００１４】[0014]
【課題を解決するための手段】上述の目的を達成するた
めの本発明によると、半導体装置の自己整列コンタクト
形成方法は、素子隔離膜を有する半導体基板上にゲート
酸化膜、ゲート電極層、第１ゲートマスク層、そして第
２ゲートマスク層を順次形成する段階と、第２ゲートマ
スク層、第１ゲートマスク層、そしてゲート電極層を順
次エッチングしてゲート構造物を形成する段階と、各ゲ
ート構造物の両側壁にゲートスペーサを形成する段階
と、半導体基板全面に層間絶縁膜を形成する段階と、自
己整列コンタクトマスクパターンを用いてゲートスペー
サの間に半導体基板の上部表面が露出されるときまで、
層間絶縁膜をエッチングして自己整列コンタクトホール
を形成する段階とを含み、第１ゲートマスク層、第２ゲ
ートマスク層、そしてゲートスペーサは、層間絶縁膜と
エッチング選択比を有する物質で形成され、第２ゲート
マスク層は、第１ゲートマスク層より層間絶縁膜と比較
してさらに高いエッチング選択比を有する物質で形成さ
れる。According to the present invention, there is provided a method for forming a self-aligned contact of a semiconductor device, comprising the steps of: forming a gate oxide film, a gate electrode layer, a gate electrode film on a semiconductor substrate having an element isolation film; Sequentially forming a first gate mask layer and a second gate mask layer, sequentially etching a second gate mask layer, a first gate mask layer, and a gate electrode layer to form a gate structure; Forming gate spacers on both side walls of the structure, forming an interlayer insulating film over the entire surface of the semiconductor substrate, and exposing an upper surface of the semiconductor substrate between the gate spacers using a self-aligned contact mask pattern. Until,
Forming a self-aligned contact hole by etching the interlayer insulating layer, wherein the first gate mask layer, the second gate mask layer, and the gate spacer are formed of a material having an etching selectivity with the interlayer insulating layer; The second gate mask layer is formed of a material having a higher etching selectivity than the first gate mask layer as compared with the interlayer insulating film.
【００１５】この望ましい実施形態において、第２ゲー
トマスク層上に、ゲート電極層とエッチング選択比を有
する第３ゲートマスク層を形成する段階をさらに含み、
第３ゲートマスク層は、ゲート電極層のエッチングマス
クで用い、ゲートスペーサ形成のためのエッチング工程
のとき、除去される。In a preferred embodiment, the method further includes forming a third gate mask layer having an etching selectivity with respect to the gate electrode layer on the second gate mask layer,
The third gate mask layer is used as an etching mask for the gate electrode layer, and is removed at the time of an etching step for forming a gate spacer.
【００１６】この望ましい実施形態において、層間絶縁
膜形成前に半導体基板全面に、素子隔離膜を保護するた
めの薄い物質層を蒸着する段階をさらに含む。この望ま
しい実施形態において、自己整列コンタクトホール形成
前に層間絶縁膜の上部表面を平坦化エッチングする段階
をさらに含む。この望ましい実施形態において、自己整
列コンタクトホール形成前に第２ゲートマスク層をエッ
チング停止層として用いて層間絶縁膜を平坦化エッチン
グする段階をさらに含む。The method may further include depositing a thin material layer on the entire surface of the semiconductor substrate to protect the device isolation layer before forming the interlayer insulating layer. In this preferred embodiment, the method further includes flattening and etching the upper surface of the interlayer insulating film before forming the self-aligned contact hole. The method may further include, before forming the self-aligned contact hole, planarizing and etching the interlayer insulating layer using the second gate mask layer as an etch stop layer.
【００１７】この望ましい実施形態において、自己整列
コンタクトホール形成後、自己整列コンタクトマスクパ
ターンを除去する段階と、自己整列コンタクトホールが
充填されるときまで、半導体基板上に導電層を蒸着する
段階と、第１ゲートマスク層をエッチング停止層として
用いて導電層及び第２ゲートマスク層を平坦化エッチン
グする段階をさらに含む。In this preferred embodiment, after forming the self-aligned contact hole, removing the self-aligned contact mask pattern; depositing a conductive layer on the semiconductor substrate until the self-aligned contact hole is filled; The method further includes planarizing and etching the conductive layer and the second gate mask layer using the first gate mask layer as an etch stop layer.
【００１８】図１０及び図１１を参照すると、本発明の
実施形態による新たな半導体装置の自己整列コンタクト
形成方法は、シリコン窒化膜より層間絶縁膜に対するエ
ッチング選択比がさらに高いポリシリコン膜を形成する
ことによって、自己整列コンタクトエッチングのとき、
ゲートマスク層のエッチングを防止でき、従ってゲート
電極とコンタクトパッドの間の漏洩電流発生が防止でき
る。又、ゲートマスク層の厚さを減らすことができ、従
ってゲートスペーサの間の狭い領域に対する層間絶縁膜
内のボイド発生が防止できる。Referring to FIGS. 10 and 11, a new method for forming a self-aligned contact in a semiconductor device according to an embodiment of the present invention forms a polysilicon film having a higher etching selectivity to an interlayer insulating film than a silicon nitride film. This allows for self-aligned contact etching
Etching of the gate mask layer can be prevented, and therefore, generation of leakage current between the gate electrode and the contact pad can be prevented. In addition, the thickness of the gate mask layer can be reduced, so that voids in the interlayer insulating film in a narrow region between the gate spacers can be prevented.
【００１９】[0019]
【発明の実施の形態】以下、図４から図１０を参照し
て、本発明の実施形態を詳細に説明する。図４乃至図１
０は、図１のＡ−Ａ’ラインに沿って切り取りした断面
図として、本発明の実施形態による半導体装置の自己整
列コンタクト形成方法を工程の流れの順に示す図であ
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below in detail with reference to FIGS. 4 to 1
0 is a cross-sectional view taken along the line AA ′ of FIG. 1 and shows a method of forming a self-aligned contact of a semiconductor device according to an embodiment of the present invention in the order of process flow.
【００２０】図４を参照すると、本発明の実施の形態に
よる半導体装置の自己整列コンタクト形成方法は、まず
半導体基板（未図示）上に活性領域と非活性領域を定義
するために素子隔離膜(device isolation layer)１００
が形成される。素子隔離膜１００は、ＬＯＣＯＳ方法乃
至浅いトレンチ隔離(shallow trench isolation)方法等
で形成される。ここで、素子隔離膜１００は、トレンチ
を酸化膜で充填する浅いトレンチ隔離(shallow trench
isolation)方法で形成される。Referring to FIG. 4, a method of forming a self-aligned contact of a semiconductor device according to an embodiment of the present invention includes first forming an element isolation film (not shown) on a semiconductor substrate (not shown) to define an active region and an inactive region. device isolation layer) 100
Is formed. The element isolation film 100 is formed by a LOCOS method or a shallow trench isolation method. Here, the element isolation film 100 is a shallow trench isolation (shallow trench isolation) that fills the trench with an oxide film.
isolation) method.
【００２１】ウェル(well)イオン注入工程及びトランジ
スター(transistor)のスレショルド電圧(threshold vol
tage)調節のためのイオン注入(ion implantion)工程が
行われる。半導体基板上にゲート酸化膜（未図示）が形
成された後、ゲート酸化膜上にゲート電極用導電層１０
２、１０３、第１ゲートマスク層１０４、第２ゲートマ
スク層１０５、そしてＨＴＯ(high temperature oxide)
膜１０６が順次に蒸着される。A well ion implantation process and a threshold voltage of a transistor are described.
An ion implantation process for adjusting the stage is performed. After a gate oxide film (not shown) is formed on the semiconductor substrate, the gate electrode conductive layer 10 is formed on the gate oxide film.
2, 103, first gate mask layer 104, second gate mask layer 105, and HTO (high temperature oxide)
Films 106 are sequentially deposited.
【００２２】ゲート電極用導電層１０２、１０３は、例
えば、ポリシリコン膜１０２及びタングステンシリサイ
ド膜１０３が順次に積層された多層膜である。ここで、
ポリシリコン膜１０２及びタングステンシリサイド膜１
０３は、各々約１０００Åの厚さで形成される。第１ゲ
ートマスク層１０４は、後続工程で形成される酸化膜と
エッチング選択比を有する物質で形成され、一般にシリ
コン窒化膜で形成される。The gate electrode conductive layers 102 and 103 are, for example, a multilayer film in which a polysilicon film 102 and a tungsten silicide film 103 are sequentially laminated. here,
Polysilicon film 102 and tungsten silicide film 1
03 are each formed to a thickness of about 1000 °. The first gate mask layer 104 is formed of a material having an etch selectivity with respect to an oxide film formed in a subsequent process, and is generally formed of a silicon nitride film.
【００２３】シリコン窒化膜は、酸化膜と十分なエッチ
ング選択比を有さないため従来には、約１５００Å以上
に厚く形成された。しかし、本発明では、シリコン窒化
膜より酸化膜に対してエッチング選択比がさらに優れて
いる物質で第２ゲートマスク層１０５が形成されるため
従来より薄い厚さで第１ゲートマスク層１０４の形成が
可能である。Since the silicon nitride film does not have a sufficient etching selectivity with respect to the oxide film, the silicon nitride film is conventionally formed to be thicker than about 1500 °. However, in the present invention, since the second gate mask layer 105 is formed of a material having a higher etching selectivity with respect to the oxide film than the silicon nitride film, the first gate mask layer 104 is formed to be thinner than the conventional one. Is possible.
【００２４】第１ゲートマスク層１０４は、後続コンタ
クトパッド(contact pad)形成のための平坦化エッチン
グ工程のとき、エッチング停止層として使用されるが、
第１ゲートマスク層１０４の厚さは、このような平坦化
エッチング工程の均一度(uniformity)範囲内で決定され
る。ここで、第１マスク層１０４は、約５００〜１００
０Åの厚さ範囲内で形成される。The first gate mask layer 104 is used as an etch stop layer during a planarization etching process for forming a subsequent contact pad.
The thickness of the first gate mask layer 104 is determined within a uniformity range of the planarization etching process. Here, the first mask layer 104 has a thickness of about 500 to 100.
It is formed within a thickness range of 0 °.
【００２５】第２ゲートマスク層１０５は、例えばポリ
シリコンで形成され、後続自己整列コンタクトエッチン
グのとき、第１ゲートマスク層１０４がエッチングされ
て損傷されることを防止する機能を有する。第２ゲート
マスク層１０５は、約３００Å〜５００Åの厚さ範囲内
で形成される。The second gate mask layer 105 is formed of, for example, polysilicon and has a function of preventing the first gate mask layer 104 from being damaged by etching in the subsequent self-aligned contact etching. The second gate mask layer 105 is formed within a thickness range of about 300 to 500 degrees.
【００２６】ＨＴＯ膜１０６上にゲート電極形成用フォ
トレジストパターン１０８が形成される。図５におい
て、フォトレジストパターン１０８をマスクとして使用
してＨＴＯ膜１０６、第２ゲートマスク層１０５、そし
て第１ゲートマスク層１０４が順次エッチングされる。
フォトレジストパターン１０８が灰化(ashing)及びスト
リップ(strip)工程で除去される。A photoresist pattern 108 for forming a gate electrode is formed on the HTO film 106. In FIG. 5, the HTO film 106, the second gate mask layer 105, and the first gate mask layer 104 are sequentially etched using the photoresist pattern 108 as a mask.
The photoresist pattern 108 is removed by an asking and stripping process.
【００２７】ＨＴＯ膜１０６は、フォトレジストパター
ン１０８をマスクとして使用してタングステンシリサイ
ド膜１０３をエッチングする場合、フォトレジストパタ
ーン１０８とタングステンシリサイド膜１０３が十分な
エッチング選択比を有さないため使用される。When the tungsten silicide film 103 is etched using the photoresist pattern 108 as a mask, the HTO film 106 is used because the photoresist pattern 108 and the tungsten silicide film 103 do not have a sufficient etching selectivity. .
【００２８】図６を参照すると、ＨＴＯ膜１０６をマス
クとして使用してタングステンシリサイド膜１０３及び
ポリシリコン膜１０２が順次エッチングされてゲート構
造物１１０が形成される。このとき、ＨＴＯ膜１０６の
厚さが十分でないため、タングステンシリサイド膜１０
３エッチングのときＨＴＯ膜１０６が全部エッチングさ
れる場合、ポリシリコン膜１０２エッチングのとき、ポ
リシリコン膜１０５と共にエッチングされる問題点が発
生されるため、適切な厚さを有するように形成しなけれ
ばならない。Referring to FIG. 6, the tungsten silicide film 103 and the polysilicon film 102 are sequentially etched using the HTO film 106 as a mask to form a gate structure 110. At this time, since the thickness of the HTO film 106 is not sufficient, the tungsten silicide film 10
If the HTO film 106 is entirely etched in the third etching, there is a problem that the HTO film 106 is etched together with the polysilicon film 105 in the etching of the polysilicon film 102. Therefore, unless the HTO film 106 is formed to have an appropriate thickness. No.
【００２９】ここで、ＨＴＯ膜１０６は、ゲート電極用
導電層１０２、１０３の種類及び厚さによって違うが、
ポリシリコン膜１０２及びタングステンシリサイド膜１
０３が各々１０００Åの厚さで形成される場合、ＨＴＯ
膜１０６は、３００〜５００Åの厚さ範囲内で形成され
る。ゲート構造物１１０の間の半導体基板上にＬＤＤ構
造のソース／ドレーン領域を形成するための不純物イオ
ンが注入される。Here, the HTO film 106 varies depending on the type and thickness of the gate electrode conductive layers 102 and 103.
Polysilicon film 102 and tungsten silicide film 1
03 are each formed to a thickness of 1000 °, HTO
The film 106 is formed within a thickness range of 300 to 500 °. Impurity ions for forming a source / drain region having an LDD structure are implanted between the gate structures 110 on the semiconductor substrate.
【００３０】半導体基板全面にゲートスペーサ形成用絶
縁層が蒸着される。この絶縁層は、第１ゲートマスク層
１０４のように酸化膜とエッチング選択比を有する物
質、即ちシリコン窒化膜で形成される。この絶縁層は、
約５００Åの厚さを有するように形成される。絶縁層が
乾式エッチング工程でエッチングされても図７のよう
に、ゲート構造物１１０の両側壁にゲートスペーサ１１
２が形成される。このとき、一部残っているＨＴＯ膜１
０６が全部除去される。An insulating layer for forming a gate spacer is deposited on the entire surface of the semiconductor substrate. This insulating layer is formed of a material having an etching selectivity with respect to an oxide film, such as the first gate mask layer 104, that is, a silicon nitride film. This insulating layer
It is formed to have a thickness of about 500 °. Even if the insulating layer is etched by the dry etching process, as shown in FIG.
2 are formed. At this time, the partially remaining HTO film 1
06 are all removed.
【００３１】次に、素子隔離膜１００が自己整列コンタ
クトエッチングのとき、エッチングされることを防止す
るために半導体基板全面に保護膜（未図示）、例えばシ
リコン窒化膜が蒸着される。このシリコン窒化膜は、約
１００Åの厚さを有するように薄く形成される。Next, a protective film (not shown), for example, a silicon nitride film is deposited on the entire surface of the semiconductor substrate to prevent the device isolation film 100 from being etched during self-aligned contact etching. This silicon nitride film is formed thin so as to have a thickness of about 100 °.
【００３２】図８を参照すると、保護膜上にゲートスペ
ーサ１１２の間の領域が完全に充填されるときまで層間
絶縁膜１１４である酸化膜が蒸着される。層間絶縁膜１
１４内にボイドを存在させないため、層間絶縁膜１１４
がＨＤＰ(high density plasma)設備を用いて蒸着され
る。ＨＤＰ設備の特徴は、蒸着(deposition)及びエッチ
ング(etching)を並行して進行されるもので、既存の酸
化膜蒸着設備より狭い領域でのボイド発生を減らすよう
になる。Referring to FIG. 8, an oxide film serving as an interlayer insulating film 114 is deposited on the passivation film until the region between the gate spacers 112 is completely filled. Interlayer insulating film 1
In order to prevent the presence of voids in the substrate 14, the interlayer insulating film 114
Is deposited using HDP (high density plasma) equipment. The feature of the HDP equipment is that deposition and etching are performed in parallel, which reduces the generation of voids in a smaller area than existing oxide film deposition equipment.
【００３３】しかし、ボイド発生を防止するためには、
ゲート構造物１１０の高さを減少させることが非常に重
要であり、本発明は、従来よりゲートマスク層がさらに
薄く形成されることによって、ゲート構造物１１０の高
さを従来より減少させることができ、従ってボイド発生
を防止するようになる。However, in order to prevent the generation of voids,
It is very important to reduce the height of the gate structure 110. According to the present invention, the height of the gate structure 110 can be reduced by making the gate mask layer thinner than before. And thus prevent the occurrence of voids.
【００３４】層間絶縁膜１１４の上部表面が平坦化エッ
チングされる。この平坦化エッチング工程は、ＣＭＰ工
程で実施され、ゲート構造物１１０上部に残る層間絶縁
膜１１４の厚さは、エッチング時間で調節することがで
きる。一方、本発明では第２ゲートマスク層１０５をエ
ッチング停止層として使用して層間絶縁膜１１４の平坦
化エッチングも可能である。これは、自己整列コンタク
トエッチングのとき、第２ゲートマスク層１０５が層間
絶縁膜１１４と十分なエッチング選択比を有するため可
能である。The upper surface of interlayer insulating film 114 is planarized and etched. This planarization etching process is performed by a CMP process, and the thickness of the interlayer insulating film 114 remaining on the gate structure 110 can be adjusted by the etching time. On the other hand, in the present invention, planarization etching of the interlayer insulating film 114 can be performed using the second gate mask layer 105 as an etching stop layer. This is possible because the second gate mask layer 105 has a sufficient etching selectivity with the interlayer insulating film 114 during self-aligned contact etching.
【００３５】図９において、半導体基板上に自己整列コ
ンタクト形成領域がオープンされたフォトレジストパタ
ーン１１６が形成される。フォトレジストパターン１１
６をマスクとして使用して、第２ゲートマスク層１０５
をエッチング停止層として使用して、ゲートスペーサ１
１２の間の保護層が露出されるときまで、層間絶縁膜１
１４がエッチングされる。このとき、シリコン窒化膜１
０４と層間絶縁膜１１４のエッチング選択比よりポリシ
リコン膜１０５と層間絶縁膜１１４のエッチング選択比
がさらに高いため、第１ゲートマスク層１０４が殆どエ
ッチングされず、又ゲートスペーサ１１２も殆ど損傷さ
れないようになる。In FIG. 9, a photoresist pattern 116 having a self-aligned contact formation region opened on a semiconductor substrate is formed. Photoresist pattern 11
6 as a mask, the second gate mask layer 105
Is used as an etching stop layer to form a gate spacer 1
12 until the protection layer between layers 12 is exposed.
14 is etched. At this time, the silicon nitride film 1
Since the etching selectivity between the polysilicon film 105 and the interlayer insulating film 114 is higher than the etching selectivity between the polysilicon film 105 and the interlayer insulating film 114, the first gate mask layer 104 is hardly etched, and the gate spacer 112 is hardly damaged. become.
【００３６】層間絶縁膜１１４がエッチングされた後、
ゲートスペーサ１１２の間の半導体基板の上部表面が露
出されるときまで、保護層が乾式エッチング工程で除去
される。とすると、図１０のように、ビットラインコン
タクトホール(bit line contact hole)１１８が形成さ
れる。図面には図示されなかったが、ビットラインコン
タクトホール１１８と同時にストレージノードコンタク
トホールも形成される。After the interlayer insulating film 114 is etched,
The protection layer is removed by a dry etching process until the upper surface of the semiconductor substrate between the gate spacers 112 is exposed. Then, as shown in FIG. 10, a bit line contact hole 118 is formed. Although not shown in the drawing, a storage node contact hole is formed simultaneously with the bit line contact hole 118.
【００３７】最後に、フォトレジストパターン１１６が
除去された後、コンタクトホールを充填するときまで、
半導体基板全面にコンタクトパッド形成用導電層、例え
ばドーピングされたポリシリコン(doped polysilicon)
が蒸着される。このドーピングされたポリシリコン膜
は、約４０００〜６０００Åの厚さ範囲内に蒸着され
る。Finally, after the photoresist pattern 116 is removed, until the contact hole is filled.
Conductive layer for forming contact pads on the entire surface of the semiconductor substrate, for example, doped polysilicon
Is deposited. The doped polysilicon film is deposited in a thickness range of about 4000-6000 °.
【００３８】第１ゲートマスク層１０４をエッチング停
止層として使用してドーピングされたポリシリコン膜及
びポリシリコン膜１０５が平坦化エッチングされると、
図１１のように、ビットラインコンタクトパッド１２０
が完成される。平坦化エッチングは、ＣＭＰ工程で実施
され、シリコン窒化膜に対してエッチング選択比を有す
るスラリー(slurry)を使用して行われる。図面には図示
されなかったが、ビットラインコンタクトパッド１２０
と同時にストレージノードコンタクトパッドも形成され
る。When the doped polysilicon film and the polysilicon film 105 are flattened and etched using the first gate mask layer 104 as an etching stop layer,
As shown in FIG.
Is completed. The planarization etching is performed in a CMP process, and is performed using a slurry having an etching selectivity to a silicon nitride film. Although not shown in the drawing, the bit line contact pad 120
At the same time, storage node contact pads are formed.
【００３９】[0039]
【発明の効果】本発明は、従来の自己整列コンタクトエ
ッチング工程のとき、ゲートマスク層であるシリコン窒
化膜と酸化膜のエッチング選択比が十分でないため、シ
リコン窒化膜がエッチングされる問題点と、これによっ
てゲート電極とコンタクトパッドの間の漏洩電流発生及
びゲートマスク厚さ増加による層間絶縁膜内のボイド発
生問題点を解決したものである。According to the present invention, there is a problem that the silicon nitride film is etched because the etching selectivity between the silicon nitride film and the oxide film as the gate mask layer is not sufficient in the conventional self-aligned contact etching process. This solves the problem of the generation of leakage current between the gate electrode and the contact pad and the generation of voids in the interlayer insulating film due to the increase in the thickness of the gate mask.
【００４０】本発明は、シリコン窒化膜上にシリコン窒
化膜より層間絶縁膜に対するエッチング選択比がさらに
高いポリシリコン膜を形成することによって、自己整列
コンタクトエッチングのとき、ゲートマスク層のエッチ
ングを防止でき、従ってゲート電極とコンタクトパッド
の間の漏洩電流発生が防止できる。又、ゲートマスク層
の厚さを減らすことができ、従ってゲートスペーサの間
の狭い領域に対する層間絶縁膜内のボイド発生が防止で
きる。According to the present invention, the gate mask layer can be prevented from being etched at the time of self-aligned contact etching by forming a polysilicon film having a higher etching selectivity to the interlayer insulating film than the silicon nitride film on the silicon nitride film. Therefore, generation of leakage current between the gate electrode and the contact pad can be prevented. In addition, the thickness of the gate mask layer can be reduced, so that voids in the interlayer insulating film in a narrow region between the gate spacers can be prevented.
【図１】 従来半導体装置の自己整列コンタクト形成の
ためのフォトレジストパターンが形成された形状を示す
平面図である。FIG. 1 is a plan view showing a shape in which a photoresist pattern for forming a self-aligned contact of a conventional semiconductor device is formed.
【図２】 図１のＡ−Ａ’ラインに沿って切り取りした
断面図として、従来の半導体装置の自己整列コンタクト
形成方法の工程を概略的に示す図である。FIG. 2 is a cross-sectional view taken along the line AA ′ of FIG. 1 and schematically illustrates steps of a conventional method for forming a self-aligned contact of a semiconductor device.
【図３】 図１のＡ−Ａ’ラインに沿って切り取りした
断面図として、従来の半導体装置の自己整列コンタクト
形成方法の工程を概略的に示す図である。FIG. 3 is a cross-sectional view taken along the line AA ′ of FIG. 1 and schematically illustrates steps of a conventional method for forming a self-aligned contact of a semiconductor device.
【図４】 図１のＡ−Ａ’ラインに沿って切り取りした
断面図として、本発明の実施の形態による半導体装置の
自己整列コンタクト形成方法を工程の流れ順に示す図で
ある。FIG. 4 is a cross-sectional view taken along the line AA ′ of FIG. 1, illustrating a method of forming a self-aligned contact of a semiconductor device according to an embodiment of the present invention in the order of steps.
【図５】 図１のＡ−Ａ’ラインに沿って切り取りした
断面図として、本発明の実施の形態による半導体装置の
自己整列コンタクト形成方法を工程の流れ順に示す図で
ある。FIG. 5 is a cross-sectional view taken along the line AA ′ of FIG. 1, illustrating a method of forming a self-aligned contact of a semiconductor device according to an embodiment of the present invention in the order of process flow.
【図６】 図１のＡ−Ａ’ラインに沿って切り取りした
断面図として、本発明の実施の形態による半導体装置の
自己整列コンタクト形成方法を工程の流れ順に示す図で
ある。FIG. 6 is a cross-sectional view taken along line AA ′ of FIG. 1, illustrating a method for forming a self-aligned contact of a semiconductor device according to an embodiment of the present invention in the order of process flow.
【図７】 図１のＡ−Ａ’ラインに沿って切り取りした
断面図として、本発明の実施の形態による半導体装置の
自己整列コンタクト形成方法を工程の流れ順に示す図で
ある。FIG. 7 is a cross-sectional view taken along the line AA ′ of FIG. 1, illustrating a method of forming a self-aligned contact of a semiconductor device according to an embodiment of the present invention in the order of steps.
【図８】 図１のＡ−Ａ’ラインに沿って切り取りした
断面図として、本発明の実施の形態による半導体装置の
自己整列コンタクト形成方法を工程の流れ順に示す図で
ある。FIG. 8 is a cross-sectional view taken along the line AA ′ of FIG. 1, showing a method of forming a self-aligned contact of a semiconductor device according to an embodiment of the present invention in the order of process flow.
【図９】 図１のＡ−Ａ’ラインに沿って切り取りした
断面図として、本発明の実施の形態による半導体装置の
自己整列コンタクト形成方法を工程の流れ順に示す図で
ある。FIG. 9 is a cross-sectional view taken along the line AA ′ of FIG. 1, illustrating a method of forming a self-aligned contact of a semiconductor device according to an embodiment of the present invention in the order of process flow.
【図１０】 図１のＡ−Ａ’ラインに沿って切り取りし
た断面図として、本発明の実施の形態による半導体装置
の自己整列コンタクト形成方法を工程の流れ順に示す図
である。FIG. 10 is a cross-sectional view taken along the line AA ′ of FIG. 1, illustrating a method of forming a self-aligned contact of a semiconductor device according to an embodiment of the present invention in the order of steps.
【図１１】 図１のＡ−Ａ’ラインに沿って切り取りし
た断面図として、本発明の実施の形態による半導体装置
の自己整列コンタクト形成方法を工程の流れ順に示す図
である。FIG. 11 is a cross-sectional view taken along the line AA ′ of FIG. 1, illustrating a method of forming a self-aligned contact of a semiconductor device according to an embodiment of the present invention in the order of process flow.
ＷＬ ゲートライン，ワードライン １０，１００ 素子隔離膜 １１ 活性領域 １２，１０２ ポリシリコン膜 １３，１０３ タングステンシリサイド膜 １４ ゲートマスク層 １６，１１２ ゲートスペーサ １８，１１４ 層間絶縁膜 ２０ 自己整列コンタクトマスク ２２，１１８ ビットラインコンタクトホール １０４ 第１ゲートマスク層 １０５ 第２ゲートマスク層 １０６ ＨＴＯ膜 １０８，１１６ フォトレジストパターン １１０ ゲート構造物 １２０ ビットラインコンタクトパッド WL gate line, word line 10, 100 device isolation film 11 active region 12, 102 polysilicon film 13, 103 tungsten silicide film 14 gate mask layer 16, 112 gate spacer 18, 114 interlayer insulating film 20 self-aligned contact mask 22, 118 Bit line contact hole 104 First gate mask layer 105 Second gate mask layer 106 HTO film 108, 116 Photoresist pattern 110 Gate structure 120 Bit line contact pad
Claims (10)
ート酸化膜、ゲート電極層、第１ゲートマスク層、そし
て第２ゲートマスク層を順次形成する段階と、 前記第２ゲートマスク層、第１ゲートマスク層、そして
ゲート電極層を順次エッチングしてゲート構造物を形成
する段階と、 前記各ゲート構造物の両側壁にゲートスペーサを形成す
る段階と、 前記半導体基板全面に層間絶縁膜を形成する段階と、 自己整列コンタクトマスクパターンを用いてゲートスペ
ーサの間に半導体基板の上部表面が露出されるときま
で、前記層間絶縁膜をエッチングして自己整列コンタク
トホールを形成する段階とを含み、前記第１ゲートマス
ク層、第２ゲートマスク層、そしてゲートスペーサは、
前記層間絶縁膜とエッチング選択比を有する物質で形成
され、前記第２ゲートマスク層は、前記第１ゲートマス
ク層より前記層間絶縁膜と比較してさらに高いエッチン
グ選択比を有する物質で形成されることを特徴とする半
導体装置の自己整列コンタクト形成方法。A step of sequentially forming a gate oxide film, a gate electrode layer, a first gate mask layer, and a second gate mask layer on a semiconductor substrate having an element isolation film; Forming a gate structure by sequentially etching the gate mask layer and the gate electrode layer; forming gate spacers on both side walls of each gate structure; and forming an interlayer insulating film on the entire surface of the semiconductor substrate. Etching the interlayer insulating layer until a top surface of the semiconductor substrate is exposed between the gate spacers using a self-aligned contact mask pattern to form a self-aligned contact hole. The first gate mask layer, the second gate mask layer, and the gate spacer
The second gate mask layer is formed of a material having an etch selectivity higher than the first gate mask layer than the first gate mask layer. A method for forming a self-aligned contact in a semiconductor device.
ペーサは、シリコン窒化膜で形成され、前記第２ゲート
マスク層は、ポリシリコンで形成され、前記層間絶縁膜
は、酸化膜で形成されることを特徴とする請求項１に記
載の半導体装置の自己整列コンタクト形成方法。2. The method of claim 1, wherein the first gate mask layer and the gate spacer are formed of a silicon nitride film, the second gate mask layer is formed of polysilicon, and the interlayer insulating film is formed of an oxide film. 2. The method according to claim 1, wherein the self-aligned contact of the semiconductor device is formed.
ることを特徴とする請求項２に記載の半導体装置の自己
整列コンタクト形成方法。3. The method according to claim 2, wherein the interlayer insulating film is an HDP oxide film.
〜１０００Åの厚さ範囲内で形成され、前記第２ゲート
マスク層は、約３００〜５００Åの厚さ範囲内で形成さ
れることを特徴とする請求項１に記載の半導体装置の自
己整列コンタクト形成方法。4. The method of claim 1, wherein the first gate mask layer has a thickness of about 500.
The self-aligned contact formation of a semiconductor device according to claim 1, wherein the second gate mask layer is formed within a thickness range of about 300 to 500 degrees. Method.
ート電極層とエッチング選択比を有する第３ゲートマス
ク層を形成する段階をさらに含み、前記第３ゲートマス
ク層は、前記ゲート電極層のエッチングマスクとして用
い、前記ゲートスペーサ形成のためのエッチング工程の
とき、除去されることを特徴とする請求項１に記載の半
導体装置の自己整列コンタクト形成方法。5. The method according to claim 1, further comprising forming a third gate mask layer having an etching selectivity with respect to the gate electrode layer on the second gate mask layer, wherein the third gate mask layer is formed of the gate electrode layer. 2. The method of claim 1, wherein the contact is used as an etching mask and is removed during an etching process for forming the gate spacer.
面に、前記素子隔離膜を保護するための薄い物質層を蒸
着する段階をさらに含むことを特徴とする請求項１に記
載の半導体装置の自己整列コンタクト形成方法。6. The semiconductor device according to claim 1, further comprising a step of depositing a thin material layer for protecting the device isolation layer over the entire surface of the semiconductor substrate before forming the interlayer insulating film. Method for forming self-aligned contacts.
て、約１００Å厚さで蒸着されることを特徴とする請求
項６に記載の半導体装置の自己整列コンタクト形成方
法。7. The method as claimed in claim 6, wherein the material layer is deposited as a silicon nitride film to a thickness of about 100 °.
に前記層間絶縁膜の上部表面を平坦化エッチングする段
階をさらに含むことを特徴とする請求項１に記載の半導
体装置の自己整列コンタクト形成方法。8. The method of claim 1, further comprising, before forming the self-aligned contact hole, planarizing and etching an upper surface of the interlayer insulating film.
に前記第２ゲートマスク層をエッチング停止層として用
いて前記層間絶縁膜を平坦化エッチングする段階をさら
に含むことを特徴とする請求項１に記載の半導体装置の
自己整列コンタクト形成方法。9. The method of claim 1, further comprising, before forming the self-aligned contact hole, planarizing and etching the interlayer insulating film using the second gate mask layer as an etching stop layer. A method for forming a self-aligned contact in a semiconductor device.
後、前記自己整列コンタクトマスクパターンを除去する
段階と、 前記自己整列コンタクトホールが充填されるときまで、
半導体基板上に導電層を蒸着する段階と、 前記第１ゲートマスク層をエッチング停止層として用い
て前記導電層及び第２ゲートマスク層を平坦化エッチン
グする段階とをさらに含むことを特徴とする請求項１に
記載の半導体装置の自己整列コンタクト形成方法。10. After forming the self-aligned contact hole, removing the self-aligned contact mask pattern, and until the self-aligned contact hole is filled.
The method of claim 1, further comprising: depositing a conductive layer on the semiconductor substrate; and planarizing and etching the conductive layer and the second gate mask layer using the first gate mask layer as an etch stop layer. Item 2. The method for forming a self-aligned contact of a semiconductor device according to Item 1.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980028192A KR100299257B1 (en) | 1998-07-13 | 1998-07-13 | Self-aligned contact formation method of semiconductor device |
| KR199828192 | 1998-07-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000049112A true JP2000049112A (en) | 2000-02-18 |
Family
ID=19543995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11197783A Pending JP2000049112A (en) | 1998-07-13 | 1999-07-12 | Formation of self-alignment contact of semiconductor device |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2000049112A (en) |
| KR (1) | KR100299257B1 (en) |
| TW (1) | TW404013B (en) |
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| CN116075153B (en) * | 2023-04-06 | 2023-08-18 | 长鑫存储技术有限公司 | Semiconductor structure and preparation method thereof |
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1998
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-
1999
- 1999-05-04 TW TW088107222A patent/TW404013B/en not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| TW404013B (en) | 2000-09-01 |
| KR20000008402A (en) | 2000-02-07 |
| KR100299257B1 (en) | 2001-11-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050405 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071217 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080701 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081001 |
|
| A131 | Notification of reasons for refusal |
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|
| A02 | Decision of refusal |
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