JPH09275137A - Semiconductor device and its manufacture - Google Patents
Semiconductor device and its manufactureInfo
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- JPH09275137A JPH09275137A JP8138296A JP8138296A JPH09275137A JP H09275137 A JPH09275137 A JP H09275137A JP 8138296 A JP8138296 A JP 8138296A JP 8138296 A JP8138296 A JP 8138296A JP H09275137 A JPH09275137 A JP H09275137A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、自己整合型コンタクト
を改良した半導体装置及びその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having an improved self-aligned contact and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】近年、半導体装置の更なる微細化が要求
されている。これを実現するために、トランジスタ自身
の微細化だけでなく、素子をつなぐ配線の微細化を行っ
ていかなければならない。2. Description of the Related Art In recent years, further miniaturization of semiconductor devices has been required. In order to realize this, not only the miniaturization of the transistor itself but also the miniaturization of the wiring connecting the elements must be performed.
【０００３】この配線の微細化を実現する手段のひとつ
として、自己整合型のコンタクト（Self Aligned Conta
ct：以下、ＳＡＣと略記する。）がある。この技術は、
コンタクトを下地の素子に対して自己整合的に形成する
ことで、合わせ余裕をとる必要をなくし、面積を縮小す
る技術である。As one of means for realizing the miniaturization of the wiring, a self-aligned contact (Self Aligned Conta
ct: Hereinafter, abbreviated as SAC. ). This technology is
This is a technique for forming a contact in a self-aligned manner with respect to the underlying element, thereby eliminating the need for a margin for alignment and reducing the area.
【０００４】以下、従来のＳＡＣ形成方法を簡単に説明
する。まず、図５（ａ）に示すように、半導体基板１０
上にゲート酸化膜２０を形成し、更に後にゲート電極と
なる不純物を導入したポリシリコン３１ａとＷＳｉ３１
ｂを積層した後、オフセットとなる例えばＳｉ3 Ｎ4 か
らなるオフセット絶縁膜２１を堆積し、レジストＲ１の
パターニングを行う。A conventional SAC forming method will be briefly described below. First, as shown in FIG. 5A, the semiconductor substrate 10
A gate oxide film 20 is formed on the gate oxide film 20, and polysilicon 31a and WSi 31 into which an impurity to be a gate electrode is introduced later are formed.
After b is laminated, an offset insulating film 21 made of, for example, Si 3 N 4 serving as an offset is deposited, and the resist R1 is patterned.
【０００５】次に、このレジストＲ１をストッパーとし
て、オフセット絶縁膜２１、ゲート電極材料３１ａ、３
１ｂをエッチングすることにより、図５（ｂ）に示すよ
うな互いに離間して対向する一対のゲート電極３１、３
１とこのゲート電極の上部を被覆するオフセット絶縁膜
２１を形成する。ここで、例えばリンなどの不純物をイ
オン注入することにより、第１拡散層１１を形成する。
次に、例えばＳｉ3 Ｎ 4 からなる第２絶縁膜２２ａを形
成し、これを異方的にエッチングすることにより、図５
（ｄ）に示すように、サイドウオール２２を形成する。
更に、ここで不純物のイオン注入を行い、第２拡散層１
２を形成する。ゲート電極３１、３１間の上記第１拡散
層１１と第２拡散層１２とが、これらの素子の共通拡散
層となる。Next, the resist R1 is used as a stopper.
The offset insulating film 21, the gate electrode materials 31a, 3
By etching 1b, it is shown in Fig. 5 (b).
Such a pair of gate electrodes 31 and 3 facing each other apart from each other.
1 and offset insulating film covering the upper part of this gate electrode
21 is formed. Here, impurities such as phosphorus are removed.
The first diffusion layer 11 is formed by the ON implantation.
Next, for example, SiThreeN FourA second insulating film 22a made of
And then anisotropically etching it, as shown in FIG.
As shown in (d), the sidewall 22 is formed.
Further, ion implantation of impurities is performed here, and the second diffusion layer 1
Form 2 The first diffusion between the gate electrodes 31 and 31
The layer 11 and the second diffusion layer 12 form a common diffusion of these elements.
Become a layer.
【０００６】次に、図６（ｅ）に示すように、例えばＳ
ｉＯ2 からなる層間絶縁膜２３により層間の平坦化を行
った後、コンタクトのレジストパターニングＲ２を行
う。これをマスクとして、層間絶縁膜２３を第１絶縁膜
２１、第２絶縁膜２２と選択比を確保しながら、エッチ
ングすることにより、図６（ｆ）に示すようなコンタク
ト４０が得られる。このコンタクト４０に配線材料を埋
め込むことによって、図６（ｇ）に示すように、配線層
３２を形成する。Next, as shown in FIG. 6 (e), for example, S
After planarization of the interlayer with an interlayer insulating film 23 made of iO 2, the resist pattern R2 contacts. Using this as a mask, the interlayer insulating film 23 is etched while ensuring a selection ratio with the first insulating film 21 and the second insulating film 22, so that a contact 40 as shown in FIG. 6F is obtained. By embedding a wiring material in the contact 40, the wiring layer 32 is formed as shown in FIG.
【０００７】以上のようなプロセスを用いると、コンタ
クトを素子に対して、自己整合的に形成することができ
るため、コンタクトと素子の合わせ余裕を確保する必要
がなく、面積を縮小することができる。By using the above-described process, the contact can be formed in self-alignment with the element, so that it is not necessary to secure a margin for aligning the contact and the element, and the area can be reduced. .
【０００８】[0008]
【発明が解決しようとする課題】しかしながら、上に述
べたような従来の方法では、コンタクトのエッチングに
おいて層間絶縁膜２３のエッチング選択比を、オフセッ
ト絶縁膜２１、サイドウオール２２と十分に確保する必
要がある。これを確保できないと、図７（ａ）に示すよ
うに、層間絶縁膜２３のエッチングが進行する際に、オ
フセット絶縁膜２１、サイドウオール２２が現れたとこ
ろでもエッチングが進行し、その結果、図７（ｂ）に示
すように、オフセット絶縁膜２１とサイドウオール２２
が矢印で示す如くエッチングされ、ゲート電極３１を被
覆する絶縁膜２１、２２が薄くなり、配線層３２とゲー
ト電極３１との絶縁耐圧を十分に確保できなくなるとい
う問題が生じてしまう。However, in the conventional method as described above, it is necessary to sufficiently secure the etching selection ratio of the interlayer insulating film 23 to the offset insulating film 21 and the side wall 22 in the contact etching. There is. If this is not ensured, as shown in FIG. 7A, when the etching of the interlayer insulating film 23 proceeds, the etching proceeds even when the offset insulating film 21 and the sidewalls 22 appear, and as a result, as shown in FIG. As shown in FIG. 7B, the offset insulating film 21 and the side wall 22
Is etched as indicated by an arrow, the insulating films 21 and 22 covering the gate electrode 31 are thinned, and there arises a problem that a sufficient dielectric strength voltage between the wiring layer 32 and the gate electrode 31 cannot be secured.
【０００９】通常、エッチング選択比をとるため、オフ
セット絶縁膜２１とサイドウオール２２にはＳｉ3 Ｎ4
（シリコンナイトライド）、層間絶縁膜２３にはＳｉＯ
2 （酸化シリコン）が用いられているが、異方性のドラ
イエッチングでは、十分な選択比をとることが困難であ
り、実現できてもその安定性や面内分布が問題になって
いた。Usually, in order to obtain an etching selection ratio, Si 3 N 4 is used for the offset insulating film 21 and the side wall 22.
(Silicon nitride), SiO 2 for the interlayer insulating film 23
Although 2 (silicon oxide) is used, it is difficult to obtain a sufficient selection ratio by anisotropic dry etching, and even if it can be realized, its stability and in-plane distribution have been problems.
【００１０】また、サイドウオール２２にＳｉ3 Ｎ4 を
用いると、素子のホットキャリア耐性が不十分であると
いう問題もある。本発明は、上記事情に鑑みなされたも
ので、セルフアラインコンタクトにおいて、素子を直接
覆う絶縁膜がエッチングされておらず、配線層との耐圧
が十分に確保され、また、ホットキャリア耐性にも優れ
ている半導体装置、及び該半導体装置の製造方法を提供
することを目的とする。Further, if Si 3 N 4 is used for the side wall 22, there is a problem that the hot carrier resistance of the device is insufficient. The present invention has been made in view of the above circumstances, and in the self-aligned contact, the insulating film that directly covers the element is not etched, a sufficient breakdown voltage with the wiring layer is ensured, and the hot carrier resistance is also excellent. It is an object of the present invention to provide a semiconductor device having the same and a method for manufacturing the semiconductor device.
【００１１】[0011]
【課題を解決するための手段】本発明は、上記目的を達
成するため、基板に互いに離間して対向する素子が形成
され、この素子の電極が、上側を被覆する第１絶縁膜と
側壁を被覆する第２絶縁膜とで被覆され、これらの素子
間の基板に配線層が自己整合的に接続されてなる半導体
装置であって、上記第１絶縁膜及び第２絶縁膜と、上記
素子を埋める層間絶縁膜としての第３絶縁膜との間に、
上記配線層が基板と接続する近傍を除いて、該第３絶縁
膜とエッチング比が異なるエッチングストッパー膜が介
在することを特徴とする半導体装置を提供する また、本発明は、上記目的を達成するため、互いに離間
して基板に対向配置された素子を構成する電極と、該電
極の上部を被覆する第１絶縁膜と、該電極の側壁を被覆
する第２絶縁膜とを形成する工程と、上記第１絶縁膜、
第２絶縁膜、及び上記素子間の基板面をエッチングスト
ッパー膜で被覆する工程と、該エッチングストッパー膜
を第３絶縁膜で被覆する工程と、該第３絶縁膜に上記素
子間の基板面に存するエッチングストッパー膜に達する
スルーホールを形成して、エッチングストッパー膜の一
部を露出させる工程と、該露出したエッチングストッパ
ー層を除去して基板面を露出させる工程と、上記スルー
ホールを配線層で埋める工程とを有することを特徴とす
る半導体装置の製造方法を提供する。According to the present invention, in order to achieve the above-mentioned object, elements which are spaced apart from each other and face each other are formed on the substrate, and the electrodes of the elements form a first insulating film covering the upper side and a side wall. What is claimed is: 1. A semiconductor device which is covered with a second insulating film which covers and in which a wiring layer is connected to a substrate between these elements in a self-aligned manner, wherein the first insulating film and the second insulating film are combined with the element. Between the third insulating film as an interlayer insulating film to be filled,
There is provided a semiconductor device characterized in that an etching stopper film having an etching ratio different from that of the third insulating film is present except in the vicinity where the wiring layer is connected to a substrate. The present invention also achieves the above object. Therefore, a step of forming an electrode that constitutes an element that is spaced apart from each other and faces the substrate, a first insulating film that covers an upper portion of the electrode, and a second insulating film that covers a sidewall of the electrode, The first insulating film,
A step of covering the second insulating film and the substrate surface between the elements with an etching stopper film; a step of covering the etching stopper film with a third insulating film; and a step of covering the substrate surface between the elements with the third insulating film. Forming a through hole reaching the existing etching stopper film to expose a part of the etching stopper film; removing the exposed etching stopper layer to expose the substrate surface; A method for manufacturing a semiconductor device is provided, which comprises a filling step.
【００１２】本発明の半導体装置の製造方法は、基板上
に対向して配置された素子の電極を直接被覆する第１絶
縁膜（オフセット絶縁膜）と第２絶縁膜（サイドウオー
ル）とこれらの素子間の基板とをエッチングストッパー
膜で覆い、更にこれらの素子を第３絶縁膜（層間絶縁
膜）で覆い、そして、層間絶縁膜にスルーホールを形成
する。このスルーホール形成時のエッチングは、素子を
覆うエッチングストッパー膜で停止するため、素子を被
覆する絶縁膜をエッチングすることがない。そのため、
スルーホールを形成し、基板面にある露出したエッチン
グストッパー膜を除去することで、素子を覆う絶縁膜を
保護しながらスルーホールを形成することができる。According to the method of manufacturing a semiconductor device of the present invention, a first insulating film (offset insulating film) and a second insulating film (sidewall) which directly cover the electrodes of the elements arranged facing each other on the substrate, The substrate between the elements is covered with an etching stopper film, these elements are further covered with a third insulating film (interlayer insulating film), and a through hole is formed in the interlayer insulating film. Since the etching at the time of forming the through hole is stopped by the etching stopper film covering the element, the insulating film covering the element is not etched. for that reason,
By forming the through hole and removing the exposed etching stopper film on the substrate surface, the through hole can be formed while protecting the insulating film covering the element.
【００１３】このように、素子を覆う絶縁膜はエッチン
グストッパー膜で保護されるので、従来のように層間絶
縁膜とエッチング比が異なる材料を選択する必要がな
く、例えば、サイドウオールとしてホットキャリア耐性
が悪いシリコンナイトライドの代わりにホットキャリア
耐性の良好な酸化シリコンを使用でき、素子のホットキ
ャリア耐性を向上させることができる。Since the insulating film covering the element is protected by the etching stopper film as described above, it is not necessary to select a material having an etching ratio different from that of the interlayer insulating film as in the conventional case. However, silicon oxide having good hot carrier resistance can be used instead of bad silicon nitride, and the hot carrier resistance of the device can be improved.
【００１４】上記半導体装置の製造方法によって製造さ
れた半導体装置は、上記エッチングストッパー膜が素子
を覆っており、スルーホールの基板との接続箇所近傍部
分が除去され、エッチングストッパー膜がその除去され
た部分で、エッチングストッパーとしての機能を果たし
た状態の構造となっている。In the semiconductor device manufactured by the method for manufacturing a semiconductor device described above, the etching stopper film covers the element, the portion of the through hole near the connection portion with the substrate is removed, and the etching stopper film is removed. Part of the structure is such that it functions as an etching stopper.
【００１５】[0015]
【発明の実施の形態】以下、本発明の実施の形態につい
て具体的に説明するが、本発明は、下記の実施形態に限
定されるものではない。本発明の半導体装置の製造方法
の一例について、図１〜図３を用いて説明する。まず、
図１（ａ）に示すように、図示しない素子分離酸化膜を
形成した後、半導体基板１０上に熱酸化法などでゲート
酸化膜２０を形成し、その後、ゲート電極を構成する不
純物導入ポリシリコン３１ａと例えばＷＳｉ３１ｂとを
順次成膜する。次に、オフセット絶縁膜（第１絶縁膜）
２１として、例えば酸化シリコンを５０〜１００ｎｍ程
度の膜厚で成膜する。従来のＳＡＣでは、オフセット絶
縁膜の材料は、層間絶縁層の酸化珪素とエッチング比が
異なるシリコンナイトライドなどを用いる必要があった
が、本発明では、自由に選択することができ、層間絶縁
膜と同じ材料でもなんら差し支えない。その後、レジス
トＲ１をスピンコートなどで成膜し、露光、現像によ
り、ゲート電極配線の形状にパターニングする。BEST MODE FOR CARRYING OUT THE INVENTION The embodiments of the present invention will be specifically described below, but the present invention is not limited to the following embodiments. An example of a method for manufacturing a semiconductor device of the present invention will be described with reference to FIGS. First,
As shown in FIG. 1A, after a device isolation oxide film (not shown) is formed, a gate oxide film 20 is formed on the semiconductor substrate 10 by a thermal oxidation method or the like, and then impurity-doped polysilicon forming a gate electrode is formed. 31a and WSi31b, for example, are sequentially formed. Next, the offset insulating film (first insulating film)
21. For example, silicon oxide is deposited to a film thickness of about 50 to 100 nm. In the conventional SAC, it was necessary to use silicon nitride or the like having a different etching ratio from that of silicon oxide of the interlayer insulating layer in the material of the offset insulating film, but in the present invention, it can be freely selected and the interlayer insulating film can be selected. You can use the same material as. After that, a resist R1 is formed by spin coating or the like, and is exposed and developed to be patterned into the shape of the gate electrode wiring.
【００１６】次に、図１（ｂ）に示すように、このレジ
ストＲ１をマスクとしてオフセット絶縁膜２１、ゲート
電極材料３１ｂ、３１ａを順次エッチングし、互いに離
間して対向する一対のゲート電極３１とゲート電極３１
の上部を被覆するオフセット絶縁膜２１を形成する。そ
の後、ゲート電極３１をマスクとして、リンなどの不純
物をイオン注入してＬＤＤ（Lightly Doped Drain ）１
１を形成する。Next, as shown in FIG. 1B, the offset insulating film 21 and the gate electrode materials 31b and 31a are sequentially etched using the resist R1 as a mask to form a pair of gate electrodes 31 facing each other with a space therebetween. Gate electrode 31
An offset insulating film 21 is formed to cover the upper part of the. Then, using the gate electrode 31 as a mask, impurities such as phosphorus are ion-implanted and LDD (Lightly Doped Drain) 1
Form one.
【００１７】そして、図１（ｃ）に示すように、サイド
ウオールを構成する例えば酸化シリコンを第２絶縁膜２
２ａとして堆積する。この場合も、従来は層間絶縁膜の
酸化シリコンとエッチング比が異なるシリコンナイトラ
イドなどを用いる必要があったが、本発明では、自由に
選択することができ、層間絶縁膜と同じ材料でもなんら
差し支えない。Then, as shown in FIG. 1C, the second insulating film 2 is made of, for example, silicon oxide which constitutes the sidewall.
Deposited as 2a. In this case as well, conventionally, it was necessary to use silicon nitride or the like having an etching ratio different from that of silicon oxide of the interlayer insulating film, but in the present invention, it is possible to freely select and use the same material as the interlayer insulating film. Absent.
【００１８】その後、図１（ｄ）に示すように、第２絶
縁膜をＲＩＥ（Reactive Ion Etching）等で異方的にエ
ッチングし、サイドウオール２２を形成する。そして、
ソース・ドレイン領域１２を不純物のイオン注入により
形成する。一対のゲート電極３１、３１間の拡散層１
１、１２が両素子の共通拡散層を構成する。Thereafter, as shown in FIG. 1D, the second insulating film is anisotropically etched by RIE (Reactive Ion Etching) or the like to form the sidewall 22. And
The source / drain regions 12 are formed by ion implantation of impurities. Diffusion layer 1 between the pair of gate electrodes 31, 31
Reference numerals 1 and 12 form a common diffusion layer of both elements.
【００１９】次に、図２（ｅ）に示すように、本発明の
特徴であるエッチングストッパー膜２４を半導体基板１
０全面に形成する。このエッチングストッパー膜２４
は、例えば、Ｔｉ、Ｗ、Ａｌ等の金属膜を形成した後、
酸素をイオン注入することによって金属膜をそれぞれ、
酸化チタン、酸化タングステン、アルミナ等の酸化膜に
し、絶縁化することにより形成することができる。ま
た、酸化は、例えば低温高圧の酸化でもよい。更に、直
接金属酸化膜をスパッタリングなどで形成してもよい。Next, as shown in FIG. 2E, the etching stopper film 24, which is a feature of the present invention, is formed on the semiconductor substrate 1.
0 Formed on the entire surface. This etching stopper film 24
For example, after forming a metal film of Ti, W, Al, etc.,
By implanting oxygen into the metal film,
It can be formed by forming an oxide film of titanium oxide, tungsten oxide, alumina or the like and insulating the film. Further, the oxidation may be, for example, low temperature and high pressure oxidation. Further, the metal oxide film may be directly formed by sputtering or the like.
【００２０】なお、アルミニウムをシリコン基板に直接
成膜すると、これらが反応するので、アルミニウムとシ
リコン基板の間にバリア膜を介在させる必要がある。即
ち、図４に示すように、バリア膜として例えばシリコン
ナイトライド膜２４ａを形成した後、そのシリコンナイ
トライド膜２４ａ上にアルミニウム膜を形成し、次にア
ルミニウム膜を酸化してアルミナ膜２４ｂを形成する。
この場合、エッチングストッパー膜２４は、２層で構成
されることになる。勿論、その他の膜を加えて３層以上
で構成してもよい。When aluminum is directly formed on a silicon substrate, these react with each other. Therefore, it is necessary to interpose a barrier film between the aluminum and the silicon substrate. That is, as shown in FIG. 4, after forming, for example, a silicon nitride film 24a as a barrier film, an aluminum film is formed on the silicon nitride film 24a, and then the aluminum film is oxidized to form an alumina film 24b. To do.
In this case, the etching stopper film 24 is composed of two layers. Of course, other films may be added to form three or more layers.
【００２１】エッチングストッパー膜２４を金属酸化膜
で構成すると、金属酸化膜は絶縁性に富み、非常に固い
ため、通常の反応性イオンイオンやラジカルとの反応に
よってエッチングすることは困難であるため、次の工程
で成膜する層間絶縁膜と十分なエッチング選択比を確保
することができる。エッチングストッパー膜２４の厚さ
は、例えば５〜１０ｎｍ程度とすることができる。When the etching stopper film 24 is composed of a metal oxide film, the metal oxide film is rich in insulating properties and is very hard, so that it is difficult to etch it by a reaction with usual reactive ion ions or radicals. It is possible to secure a sufficient etching selectivity with the interlayer insulating film formed in the next step. The thickness of the etching stopper film 24 can be, for example, about 5 to 10 nm.
【００２２】次に、図２（ｆ）に示すように、層間絶縁
膜（第３絶縁膜）２３を、例えばＢＰＳＧを成膜した
後、フローして平坦化することにより形成する。平坦化
は例えばＣＭＰ（化学的機械的研磨）でも行うことがで
きる。その後、レジスト膜Ｒ２を形成した後、露光、現
像してコンタクト孔を形成すべき箇所が開孔した形状の
パターニングを行う。Next, as shown in FIG. 2F, an interlayer insulating film (third insulating film) 23 is formed by, for example, forming a film of BPSG and then flowing and flattening it. The planarization can also be performed by CMP (chemical mechanical polishing), for example. Then, after forming the resist film R2, exposure and development are performed to perform patterning of a shape in which a portion where a contact hole is to be formed is opened.
【００２３】そして、図２（ｇ）に示すように、反応性
イオンエッチングなどでレジストＲ２をマスクとして第
１のエッチングでスルーホール４０を形成する。エッチ
ングストッパー膜２４は、層間絶縁膜２３と十分なエッ
チング選択比があるため、エッチングはエッチングスト
ッパー膜２４で停止する。その結果、スルーホール４０
の底面には、基板１０、オフセット絶縁膜２１、サイド
ウオール２２を被覆するエッチングストッパー膜２４が
露出する。Then, as shown in FIG. 2G, the through hole 40 is formed by the first etching using the resist R2 as a mask by reactive ion etching or the like. Since the etching stopper film 24 has a sufficient etching selectivity with the interlayer insulating film 23, etching stops at the etching stopper film 24. As a result, the through hole 40
An etching stopper film 24 that covers the substrate 10, the offset insulating film 21, and the sidewalls 22 is exposed on the bottom surface of the.
【００２４】上記第１のエッチング後、更に第２のエッ
チングを行い、図３（ｈ）に示すように、スルーホール
４０底面に露出したエッチングストッパー膜２４を除去
し、基板表面を露出させる。この第２のエッチングは、
物理的なエッチング機構のみで加工するイオンミリング
やスパッタエッチングを採用することができる。After the first etching, second etching is further performed to remove the etching stopper film 24 exposed on the bottom surface of the through hole 40 to expose the substrate surface, as shown in FIG. 3 (h). This second etching is
Ion milling or sputter etching that processes only by a physical etching mechanism can be adopted.
【００２５】その後、図３（ｉ）に示すように、レジス
トＲ２を剥離した後、配線材料３２を成膜し、スルーホ
ール４０を配線材料で埋め、セルフアラインコンタクト
を形成することができる。こうして形成されたセルフア
ラインコンタクトは、層間絶縁膜２３にスルーホールを
形成するときのエッチングが、エッチングストッパー膜
２４で確実に停止するため、オフセット絶縁膜２１、サ
イドウオール２２を削ることがない。また、スルーホー
ル４０の底面に露出したエッチングストッパー膜を除去
する際のエッチングは、薄いエッチングストッパー膜を
均一に除去するので、このエッチングでもオフセット絶
縁膜２１、サイドウオール２２を過度にエッチングする
ことはない。After that, as shown in FIG. 3 (i), after removing the resist R2, the wiring material 32 is formed into a film, and the through hole 40 is filled with the wiring material to form a self-aligned contact. In the self-aligned contact thus formed, the etching for forming the through hole in the interlayer insulating film 23 is stopped by the etching stopper film 24 without fail, so that the offset insulating film 21 and the side wall 22 are not scraped. Further, the etching for removing the etching stopper film exposed on the bottom surface of the through hole 40 uniformly removes the thin etching stopper film. Therefore, even in this etching, the offset insulating film 21 and the sidewalls 22 are not excessively etched. Absent.
【００２６】従って、従来例で説明したような絶縁耐圧
がとれない形状になることはなく、歩留まり、信頼性が
向上する。また、ゲート電極を覆う絶縁膜が目減りして
しまうことがなく、コンタクトとゲート電極の距離、配
線とゲート電極の距離を確実に保つことができるため、
更なる微細化が可能である。Therefore, the shape and the breakdown voltage as described in the conventional example cannot be obtained, and the yield and reliability are improved. Further, the insulating film covering the gate electrode is not worn out, and the distance between the contact and the gate electrode and the distance between the wiring and the gate electrode can be reliably maintained,
Further miniaturization is possible.
【００２７】しかも、オフセット絶縁膜とサイドウオー
ルはエッチングストッパー膜で保護されているので、オ
フセット絶縁膜とサイドウオールの材質は、従来のよう
に、層間絶縁膜とのエッチング選択比の観点から制限さ
れることはなく、上記実施形態のように酸化シリコンを
用いることができる。そのため、ホットキャリア耐性が
低いシリコンナイトライドを用いる必要がないので、ホ
ットキャリア耐性に優れた素子を得ることができる。Moreover, since the offset insulating film and the side wall are protected by the etching stopper film, the materials of the offset insulating film and the side wall are limited from the viewpoint of the etching selection ratio with the interlayer insulating film as in the conventional case. However, silicon oxide can be used as in the above embodiment. Therefore, it is not necessary to use silicon nitride having low hot carrier resistance, and thus an element having excellent hot carrier resistance can be obtained.
【００２８】上記工程で製造された半導体装置の構造に
ついて説明すると、半導体装置の一部である素子が、基
板１０に互いに離間して対向して形成されている。この
素子のゲート電極３１は、上側をオフセット絶縁膜２１
で、側面をサイドウオール２２で被覆されている。ま
た、ゲート電極３１間の基板１０には、共通拡散層１
１、１２が形成されている。層間絶縁膜２３が、これら
の素子を被覆している。また、配線層３２が層間絶縁膜
２３を貫通して素子間の基板の拡散層１２に接続され、
拡散層１２に配線層３２が自己整合的に接続されてい
る。更に、配線層３２が基板１０と接触する近傍を除い
て、ゲート電極３１を被覆するオフセット絶縁膜２１、
サイドウオール２２と、層間絶縁膜２３との間には、エ
ッチングストッパー膜２４が介在している。Explaining the structure of the semiconductor device manufactured in the above steps, the elements that are a part of the semiconductor device are formed on the substrate 10 so as to be spaced apart from each other and face each other. The gate electrode 31 of this element has an offset insulating film 21 on the upper side.
The side surface is covered with the side wall 22. The common diffusion layer 1 is formed on the substrate 10 between the gate electrodes 31.
1 and 12 are formed. The interlayer insulating film 23 covers these elements. Further, the wiring layer 32 penetrates the interlayer insulating film 23 and is connected to the diffusion layer 12 of the substrate between the elements,
The wiring layer 32 is connected to the diffusion layer 12 in a self-aligned manner. Further, except for the vicinity where the wiring layer 32 contacts the substrate 10, the offset insulating film 21 that covers the gate electrode 31,
An etching stopper film 24 is interposed between the sidewall 22 and the interlayer insulating film 23.
【００２９】上記構造の半導体装置は、ゲート電極３１
を被覆する絶縁層２１、２２がエッチングされていない
ため、ゲート電極３１と配線層３２との間の絶縁耐圧が
確保されている。また、サイドウオール２２がホットキ
ャリア耐性に優れている酸化シリコンで構成されている
ので、従来の窒化シリコンで構成された半導体より、ホ
ットキャリア耐性に優れている。The semiconductor device having the above structure has the gate electrode 31.
Since the insulating layers 21 and 22 covering the are not etched, the dielectric strength between the gate electrode 31 and the wiring layer 32 is secured. Further, since the side wall 22 is made of silicon oxide having excellent hot carrier resistance, it is more excellent in hot carrier resistance than the semiconductor made of conventional silicon nitride.
【００３０】上記例では、素子として電界効果型トラン
ジスタを例にとって説明したが、フローティングゲート
を有する不揮発性メモリに対しても有効であり、その
他、本発明の要旨を逸脱しない範囲で種々変更可能であ
る。In the above example, the field effect transistor was used as an element for description, but it is also effective for a non-volatile memory having a floating gate and can be variously modified without departing from the scope of the present invention. is there.
【００３１】[0031]
【発明の効果】本発明の半導体装置は、セルフアライン
コンタクトにおける耐圧が確保されているものである。
また、本発明の半導体装置の製造方法によれば、セルフ
アラインコンタクトのエッチングを素子の絶縁耐圧を確
保しながら安定に行うことができ、歩留まり、信頼性が
向上する。According to the semiconductor device of the present invention, the breakdown voltage in the self-aligned contact is ensured.
Further, according to the method of manufacturing a semiconductor device of the present invention, etching of the self-aligned contact can be stably performed while ensuring the withstand voltage of the element, and the yield and reliability are improved.
【図１】（ａ）〜（ｄ）は、本発明の半導体装置の製造
工程を示すそれぞれ断面図である。1A to 1D are cross-sectional views showing a manufacturing process of a semiconductor device of the present invention.
【図２】（ｅ）〜（ｇ）は、図１に続く製造工程を示す
それぞれ断面図である。2 (e) to 2 (g) are cross-sectional views showing the manufacturing process subsequent to FIG.
【図３】（ｈ）、（ｉ）は、図２に続く製造工程を示す
それぞれ断面図である。3 (h) and 3 (i) are cross-sectional views showing the manufacturing process following FIG.
【図４】エッチングストッパー膜を２層にした形態を示
す断面図である。FIG. 4 is a cross-sectional view showing a form in which an etching stopper film has two layers.
【図５】（ａ）〜（ｄ）は、従来のセルフアラインコン
タクトを形成する工程を示すそれぞれ断面図である。5A to 5D are cross-sectional views each showing a process of forming a conventional self-aligned contact.
【図６】（ｅ）〜（ｇ）は、図５に続く従来の工程を示
すそれぞれ断面図である。6 (e) to 6 (g) are cross-sectional views showing a conventional process following FIG.
【図７】（ａ）、（ｂ）は、従来工程の問題点を示すそ
れぞれ断面図である。7A and 7B are cross-sectional views showing problems in the conventional process.
１０…基板、２０…ゲート絶縁膜、２１…オフセット絶
縁膜（第１絶縁膜）、２２…サイドウオール（第２絶縁
膜）、２３…層間絶縁膜（第３絶縁膜）、２４…エッチ
ングストッパー膜、３１…ゲート電極、４０…コンタク
トホール。10 ... Substrate, 20 ... Gate insulating film, 21 ... Offset insulating film (first insulating film), 22 ... Side wall (second insulating film), 23 ... Interlayer insulating film (third insulating film), 24 ... Etching stopper film , 31 ... Gate electrode, 40 ... Contact hole.
Claims (6)
され、この素子の電極が、上側を被覆する第１絶縁膜と
側壁を被覆する第２絶縁膜とで被覆され、これらの素子
間の基板に配線層が自己整合的に接続されてなる半導体
装置であって、 上記第１絶縁膜及び第２絶縁膜と、上記素子を埋める層
間絶縁膜としての第３絶縁膜との間に、上記配線層が基
板と接続する近傍を除いて、該第３絶縁膜とエッチング
比が異なるエッチングストッパー膜が介在することを特
徴とする半導体装置。1. An element is formed on a substrate so as to be opposed to each other with a space therebetween, and an electrode of the element is covered with a first insulating film covering an upper side and a second insulating film covering a side wall. A semiconductor device in which a wiring layer is connected to the substrate in a self-aligned manner, wherein a wiring layer is provided between the first insulating film and the second insulating film and a third insulating film as an interlayer insulating film filling the element, A semiconductor device, wherein an etching stopper film having an etching ratio different from that of the third insulating film is interposed except in the vicinity where the wiring layer is connected to the substrate.
求項１記載の半導体装置。2. The semiconductor device according to claim 1, wherein the second insulating film is made of silicon oxide.
を構成する電極と、該電極の上部を被覆する第１絶縁膜
と、該電極の側壁を被覆する第２絶縁膜とを形成する工
程と、 上記第１絶縁膜、第２絶縁膜、及び上記素子間の基板面
をエッチングストッパー膜で被覆する工程と、 該エッチングストッパー膜を第３絶縁膜で被覆する工程
と、 該第３絶縁膜に上記素子間の基板面に存するエッチング
ストッパー膜に達するスルーホールを形成して、エッチ
ングストッパー膜の一部を露出させる工程と、 該露出したエッチングストッパー層を除去して基板面を
露出させる工程と、 上記スルーホールを配線層で埋める工程とを有すること
を特徴とする半導体装置の製造方法。3. An electrode, which is spaced apart from each other and is opposed to a substrate, which constitutes an element, a first insulating film which covers an upper portion of the electrode, and a second insulating film which covers a side wall of the electrode. A step of covering the substrate surface between the first insulating film, the second insulating film, and the element with an etching stopper film; a step of covering the etching stopper film with a third insulating film; A step of forming a through hole reaching the etching stopper film existing on the substrate surface between the elements to expose a part of the etching stopper film, and a step of removing the exposed etching stopper layer to expose the substrate surface And a step of filling the through hole with a wiring layer.
成される請求項３記載の半導体装置の製造方法。4. The method of manufacturing a semiconductor device according to claim 3, wherein the etching stopper film is composed of a metal oxide film.
を形成した後、該金属膜を酸化する工程である請求項４
記載の半導体装置の製造方法。5. The step of forming the etching stopper film is a step of oxidizing the metal film after forming the metal film.
The manufacturing method of the semiconductor device described in the above.
ら構成される請求項３記載の半導体装置の製造方法。6. The method of manufacturing a semiconductor device according to claim 3, wherein the etching stopper film is composed of two or more layers.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8138296A JPH09275137A (en) | 1996-04-03 | 1996-04-03 | Semiconductor device and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8138296A JPH09275137A (en) | 1996-04-03 | 1996-04-03 | Semiconductor device and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09275137A true JPH09275137A (en) | 1997-10-21 |
Family
ID=13744754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8138296A Pending JPH09275137A (en) | 1996-04-03 | 1996-04-03 | Semiconductor device and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09275137A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100369355B1 (en) * | 1999-06-28 | 2003-01-24 | 주식회사 하이닉스반도체 | Method for fabricating highly integrated semiconductor device |
| US6586809B2 (en) | 2001-03-15 | 2003-07-01 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP2021507522A (en) * | 2017-12-20 | 2021-02-22 | アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ | High pressure oxidation of metal film |
-
1996
- 1996-04-03 JP JP8138296A patent/JPH09275137A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100369355B1 (en) * | 1999-06-28 | 2003-01-24 | 주식회사 하이닉스반도체 | Method for fabricating highly integrated semiconductor device |
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| US6806178B2 (en) | 2001-03-15 | 2004-10-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP2021507522A (en) * | 2017-12-20 | 2021-02-22 | アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ | High pressure oxidation of metal film |
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