JPH09270518A

JPH09270518A - 表示装置

Info

Publication number: JPH09270518A
Application number: JP10185696A
Authority: JP
Inventors: Shunpei Yamazaki; 舜平山崎; Jun Koyama; 潤小山; Yoshiharu Hirakata; 吉晴平形; Satoshi Teramoto; 聡寺本
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1996-04-01
Filing date: 1996-04-01
Publication date: 1997-10-14
Anticipated expiration: 2016-04-01
Also published as: JP3934173B2

Abstract

(57)【要約】【目的】アクティブマトリクス型の表示装置におい
て、高耐圧を有する薄膜トランジスタで回路を構成す
る。【構成】Ｎチャネル型の薄膜トランジスタにおいて、
チャネル形成領域１０２内にＮ型の領域１０４と１０６
と１０７を配置する。このようにすることで、ゲイト電
極に負の電圧を印加したＯＦＦ動作時には、１０９で示
される経路でＯＦＦ電流が流れる。一方、ゲイト電極に
正の電圧を印加したＯＮ動作時には、１１１で示される
経路でＯＮ電流が流れる。このような構成の薄膜トラン
ジスタをアクティブマトリクス型の液晶表示装置の高耐
圧が要求される部分に配置する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本明細書で開示する発明は、
アクティブマトリクス型の表示装置の構成に関する。代
表的には、アクティブマトリクス型の液晶表示装置の構
成に関する。

【０００２】

【従来の技術】近年、フラットパネルディスプレイと呼
ばれる表示装置が注目されている。フラットパネルディ
スプレイとは、液晶や発光材料、さらには蛍光材料を用
いた厚さが数ｃｍ以下の薄型の表示装置の総称である。

【０００３】例えば、液晶表示装置は一対のガラス基板
間に液晶を挟んで保持した構造を有している。そして液
晶に電界を加え、その光学特性を変化させることによ
り、液晶層を透過する光を変調する機能を有している。

【０００４】フラットパネルディスプレイのさらに進ん
だ構造としてアクティブマトリクス型と称されるものが
知られている。これは、マトリクス状に配置された各画
素電極のそれぞれにスイッチング素子を配置した構成を
有している。スイッチング素子としては、珪素薄膜を用
いた薄膜トランジスタが一般には利用されている。

【０００５】薄膜トランジスタを構成する珪素薄膜と
は、非晶質珪素膜と結晶性珪素膜とに大別される。現状
において実用化されているのは、非晶質珪素膜を用いた
ものである。

【０００６】しかし、非晶質珪素膜を用いた薄膜トラン
ジスタは、その動作速度が遅く、またＰチャネル型が実
用にならないことから、周辺駆動回路を一体化すること
ができないという問題がある。

【０００７】これに対して、結晶性珪素膜を用いた場合
には、高速動作可能なものが得られ、またＰチャネル型
のものも得られる。よって、周辺駆動回路を薄膜トラン
ジスタで構成することができる。そして周辺駆動回路を
アクティブマトリクス回路と同一基板上に集積化するこ
とができる。

【０００８】

【発明が解決しようとする課題】液晶表示装置において
は、液晶に加える電圧が液晶材料によって決まるので、
それに応じてアクティブマトリクス回路、およびアクテ
ィブマトリクス回路を駆動するための周辺駆動回路に必
要とされる駆動電圧が決まる。

【０００９】アクティブマトリクス型の液晶表示装置を
必要する駆動電圧でもって動作させた場合、一般的に薄
膜トランジスタでは耐圧が不足する。この耐圧の不足
は、薄膜トランジスタの特性の劣化、回路動作の不良、
さらにリーク電流の増加といった問題を引き起こす。一
般にこれらの問題は、装置の信頼性の低下として認識さ
れる。

【００１０】本明細書で開示する発明は、上記耐圧の問
題を解決した周辺駆動回路一体型のアクティブマトリク
ス型の表示装置を提供することを課題とする。即ち、高
い信頼性を有した周辺駆動回路一体型のアクティブマト
リクス型の表示装置を提供することを課題とする。

【００１１】

【課題を解決するための手段】本明細書で開示する発明
は、同一基板上に形成されたアクティブマトリクス回路
と周辺駆動回路とを集積化した構成において、各回路を
構成する薄膜トランジスタを必要とする駆動電圧に耐え
るものとする。また同時に各回路に必要とされる特性を
備えた薄膜トランジスタを選択的に配置することを特徴
とする。即ち、アクティブマトリクス回路と周辺駆動回
路とにおいて、それぞれ異なる構造および異なる動作原
理で動作する薄膜トランジスタを配置する。このような
構成は、必要とする特性を要求する結果とて得られる。

【００１２】上記の必要とする駆動電圧に耐える薄膜ト
ランジスタ、換言すれば耐圧を高めた薄膜トランジスタ
として、以下に示すような構成を採用する。

【００１３】本明細書で開示する発明においては、高い
耐圧と高速動作、さらに大ＯＮ電流特性が必要とされる
周辺駆動回路のバッファー回路に以下に示すような構成
上の特徴を有する素子を配置することを特徴とする。

【００１４】この素子は、基本的に絶縁ゲイト型電界効
果ランジスタの構成を有している。そして、ＯＮ動作時
の電流経路とＯＦＦ動作時のリーク電流の経路とを異な
らせた構造を有している。

【００１５】即ち、ＯＮ動作時におけるキャリア（Ｎチ
ャネル型であれば電子）の移動経路とＯＦＦ動作時のキ
ャリア（Ｎチャネル型であればホール）の移動経路とを
異ならせた構成を有している。

【００１６】このような構成とすることにより、低ＯＦ
Ｆ電流特性、高耐圧、高信頼性を有した構成とすること
ができる。そして、高速動作させることができ、さらに
大きなＯＮ電流値を流すことができる。

【００１７】上記のような構成を実現するために、Ｎチ
ャネル型の薄膜トランジスタであれば、実質的に真性ま
たは真性に近い導電型を有するチャネル形成領域内にＮ
型の領域を配置する。（以下Ｎチャネル型を例として説
明を加える）

【００１８】一般にチャネル形成領域には、ＯＮ動作時
においてＮ型層が形成される。従って、ＯＮ動作時にお
いては、上記のＮ型の領域はチャネル形成領域を移動す
るキャリアの大きな障害とはならない。

【００１９】一方、ゲイト電極に負の電圧が印加さえる
ＯＦＦ動作時（Ｎチャネル型の場合）においては、上記
チャネル形成領域にはＰ型反転層が形成される。

【００２０】しかし、前述のＮ型領域が存在する関係で
このＰ型半導体層はその通路幅が狭められたり、またそ
の経路が曲がりくねった長いものとなる。勿論このよう
にするためには、前述のＮ型領域をこのＯＦＦ動作時の
Ｐ型反転層でなる経路（ソースとドレインを結ぶ経路）
の幅が狭くなるように、また長くなるように配置する必
要がある。

【００２１】このようにすることで、ＯＦＦ動作時にソ
ース／ドレイン間を移動するキャリアの経路をＯＮ動作
時のキャリアの移動経路（ソース／ドレイン間をつなぐ
最短距離）に比較して長くすることができる。

【００２２】そして、ＯＦＦ動作時におけるキャリアの
移動を抑制し、耐圧を上げることができる。そして同時
にＯＦＦ電流値を下げることができる。また、高い信頼
性を得ることができる。

【００２３】この素子の具体的な構成例を図１に示す。
図１に示す構成は、ソース領域１０１およびドレイン領
域１０３の間において、ＯＮ電流の経路１１１とＯＦＦ
電流の経路１０９とが異なっている構成を有している。

【００２４】即ち、チャネル領域内にソース領域及びド
レイン領域と同一導電型を有する領域１０４、１０６、
１０７を配置することにより、ＯＦＦ動作時において、
これらの領域によって、Ｐ型反転経路１０９が曲がりく
ねったものとなる。この経路１０９は、ソース領域とド
レイン領域とを結ぶ距離（ＯＮ動作時のチャネル長）よ
りも長くなる。

【００２５】またＯＦＦ動作時において、活性層１００
の側面を経由して伝導するキャリアの経路を無くす構成
とできることも耐圧や信頼性を向上させる上で重要とな
る。

【００２６】活性層の側面には、パターニングの際に形
成された高密度のトラップが存在しており、そこを経由
してのキャリアの移動経路が形成されやすい。特にＯＦ
Ｆ動作時におけるＯＦＦ電流の原因は、この活性層の側
面を経由したキャリアの移動によるものが大きい。ま
た、この活性層の側面におけるキャリア移動経路は、不
安定なもので装置の信頼性の低下を招く要因ともなる。

【００２７】よって、ＯＦＦ動作におけるキャリアの移
動経路を図１の１０９で示されるようなものとすること
はＯＦＦ動作時の耐圧を高め、また高い信頼性を与える
ことに有用なものとなる。

【００２８】また、図１に示す薄膜トランジスタは、Ｏ
Ｎ動作時のキャリアの移動経路が短く（ＯＦＦ動作時に
比較して）、またその幅が広いものとなるので、高速動
作が可能でまた大電流を流すことができる特性を有して
いる。

【００２９】図２にアクティブマトリクス回路と周辺駆
動回路とを同一ガラス基板上に集積化した構成例を示
す。図２に示す構成においては、周辺駆動回路としてゲ
イトドライバー回路が示されている。また図３に図２に
示す回路の詳細を示す。

【００３０】なお、図示されていないソースドライバー
回路は、図２に示すゲイトドライバー回路のバッファー
回路の後にサンプリング回路が配置された構成となる。

【００３１】図２に示すゲイトドライバー回路で特に高
耐圧が要求されるのは、バッファー回路である。例え
ば、液晶電気光学装置においては、液晶を応答させるた
めに所定の電圧が必要とされる。例えば、現状において
は最低でもバッファー回路には１６Ｖ程度の耐圧が要求
される。なおこの場合、シフトレジスタ回路は１２Ｖ程
度の耐圧があればよいことが分かっている。

【００３２】この場合、画素マトリクス回路に配置され
る薄膜トランジスタにもバッファー回路と同様な耐圧が
要求される。しかし、画素に配置される薄膜トランジス
タは、ＬＤＤ領域やオフセットゲイト領域を配置するこ
とで、その耐圧を高めることができる。また後述する等
価的に複数の薄膜トランジスタが直列に接続された構成
を採用することで、その耐圧を高めることができる。

【００３３】一方、バッファー回路は高速動作が要求さ
れるので、ＬＤＤ領域やオフセットゲイト領域を配置す
ることによる耐圧の向上には限界がある。これは、ＬＤ
Ｄ領域やオフセットゲイト領域を配置すると、ソース／
ドレイン間の抵抗が高くなり、高速動作には不利な構造
となるからである。

【００３４】またバッファー回路を構成する薄膜トラン
ジスタは、大きなＯＮ電流を流す必要があり、この観点
からもソース／ドレイン間の抵抗を高くするＬＤＤ領域
やオフセットゲイト領域を配置することは不利となる。

【００３５】また、後述する複数の薄膜トランジスタを
等価的に直列に接続した構成もソース／ドレイン間の距
離が長くなるという意味で高速動作や大ＯＮ電流特性を
得るには不利なものとなる。

【００３６】そこで図１に示すような薄膜トランジスタ
をバッファー回路に配置する。こうすることで、バッフ
ァー回路に必要とされる高速動作と高ＯＮ電流特性、さ
らに高耐圧特性を得ることができる。特に動作や大きな
ＯＮ電流が流れるような動作を行わした場合の信頼性を
高いものとすることができる。

【００３７】本明細書で開示する発明は、アクティブマ
トリクス型の液晶表示装置のみではなく、アクティブマ
トリクス型を有するフラットパネルディスプレイに利用
することができる。例えば、ＥＬ素子を用いたアクティ
ブマトリクス型の液晶表示装置に利用することができ
る。

【００３８】また直視型のフラットパネルディスプレイ
のではなく、ディスプテイで光学変調された像をスクリ
ーンに投影する形式のプロジェクション型の表示装置に
利用することができる。

【００３９】本明細書で開示する発明の一つは、アクテ
ィブマトリクス回路と周辺駆動回路とが同一基板上に集
積化された構成を有し、前記アクティブマトリクス回路
に配置された薄膜トランジスタと前記周辺駆動回路に配
置された薄膜トランジスタとは本質的に動作原理が異な
ることを特徴とする。

【００４０】上記構成の具体的な例を図１、図２、図１
０を用いて説明する。図２には、周辺駆動回路一体型の
アクティブマトリクス表示装置の一方の基板の概略の構
成が示されている。

【００４１】ここで周辺駆動回路２０４には、図１に示
すような構成を有した薄膜トランジスタを配置する。ま
た、周辺駆動回路のシフトレジスタ回路２０１には、図
９（Ｂ）の左側の２つで示されるような薄膜トランジス
タを配置する。また、アクティブマトリクス回路２０５
には、図９（Ｂ）の右側に示されるような薄膜トランジ
スタを配置する。

【００４２】ここで、図９に示される薄膜トランジスタ
は、本質的に同じ構造を有し、また同じ原理に基づいて
動作する。しかし、図１に示す薄膜トランジスタは、そ
れらとは異なる構造を有し、また異なる動作原理に基づ
いて動作する。

【００４３】このような構成とするのは、それぞれの回
路に必要とされる諸特性や特徴を満たすようにするため
である。

【００４４】他の発明は、アクティブマトリクス回路と
周辺駆動回路とが同一基板上に集積化された構成を有
し、前記アクティブマトリクス回路に配置された薄膜ト
ランジスタと前記周辺駆動回路に配置された薄膜トラン
ジスタとは本質的に異なる構造を有していることを特徴
とする。

【００４５】ここでいう本質的に異なる構造の例として
は、例えば、プレナー型とスタガー型、プレナー型と逆
スタガー型、図１に示す構造と図９に示す構造とを挙げ
ることができる。なお、ＬＤＤ領域の有無やその寸法の
違い、また活性層の大きさの違い、電極の大きさの違
い、ソース／ドレイン領域の抵抗や不純物濃度の違い、
特性の違い（例えば活性層の大きさが異なると特性が異
なるものとなる）、というような違いは、本質的に異な
る構造とは見なされない。即ち、このような違いがあっ
ても同じ構造と見なされる。

【００４６】なお、一般に本質的に異なる動作原理に従
う場合、当然その構造は本質的に異なるものとなる。

【００４７】他の発明は、アクティブマトリクス回路と
周辺駆動回路とが同一基板上に集積化された構成を有
し、前記周辺駆動回路には本質的に異なる構造を有する
少なくとも２種類の薄膜トランジスタが配置されてお
り、前記２種類の薄膜トランジスタの一方はアクティブ
マトリクス回路に配置された薄膜トランジスタと本質的
に同一の構造を有し、前記２種類の薄膜トランジスタの
他方はアクティブマトリクス回路に配置された薄膜トラ
ンジスタと本質的に異なる構造を有することを特徴とす
る。

【００４８】他の発明は、アクティブマトリクス回路と
周辺駆動回路とが同一基板上に集積化された構成を有
し、前記周辺駆動回路には本質的に異なる動作原理で動
作する少なくとも２種類の薄膜トランジスタが配置され
ており、前記２種類の薄膜トランジスタの一方はアクテ
ィブマトリクス回路に配置された薄膜トランジスタと本
質的に同一の動作原理で動作し、前記２種類の薄膜トラ
ンジスタの他方はアクティブマトリクス回路に配置され
た薄膜トランジスタと本質的に異なる動作原理で動作す
ることを特徴とする。

【００４９】他の発明の構成は、アクティブマトリクス
回路と周辺駆動回路とが同一基板上に集積化された構成
を有し、前記アクティブマトリクス回路に配置された薄
膜トランジスタと前記周辺駆動回路に配置された薄膜ト
ランジスタとは本質的に異なる断面構造を有しているこ
とを特徴とする。

【００５０】他の発明の構成は、アクティブマトリクス
回路と周辺駆動回路とが同一基板上に集積化された構成
を有し、前記アクティブマトリクス回路に配置された薄
膜トランジスタと前記周辺駆動回路に配置された薄膜ト
ランジスタとは異なる構造を有し、前記周辺駆動回路に
配置された薄膜トランジスタはＯＮ電流の経路とＯＦＦ
電流の経路とが異なる構造を有していることを特徴とす
る。

【００５１】他の発明の構成は、アクティブマトリクス
回路と周辺駆動回路とが同一基板上に集積化された構成
を有し、前記アクティブマトリクス回路に配置された薄
膜トランジスタと前記周辺駆動回路に配置された薄膜ト
ランジスタとは異なる構造を有し、前記周辺駆動回路に
配置された薄膜トランジスタはチャネル形成領域中にソ
ース及びドレイン領域と同じ導電型を有する領域が複数
配置されていることを特徴とする。

【００５２】

【発明の実施の形態】図２に示すような周辺駆動回路一
体型のアクティブマトリクス型の液晶表示装置におい
て、特にバッファー回路２０４に図１に示すような構造
を有する薄膜トランジスタを配置する。そしてアクティ
ブマトリクス領域２０５には、ＬＤＤ領域を配置した薄
膜トランジスタや図１３に示す等価的に複数の薄膜トラ
ンジスタが直列に接続された薄膜トランジスタを配置す
る。

【００５３】このように周辺駆動回路とアクティブマト
リクス回路とに本質的に異なる構造、異なる動作原理を
有する薄膜トタンジスタを選択的に配置する。このよう
にすることで、各回路に必要とされる耐圧や特性に見合
った回路構成とすることができる。そして、高い性能を
有し、また信頼性の高いアクティブマトリクス型の表示
装置を得ることができる。

【００５４】

【実施例】

〔実施例１〕本実施例は、アクティブマトリクス型を有
する液晶表示装置に本明細書で開示する発明を利用する
例を示す。図２に示すのは、アクティブマトリクス回路
（画素マトリクス回路）とアクティブマトリクス回路を
駆動するための周辺駆動回路の概略が示されている。

【００５５】図２に示す構成においては、シフトレジス
タ回路２０１、ＮＡＮＤ回路２０２、レベルシフタ２０
４でもって周辺駆動回路であるゲイトドライバー回路が
構成されている。しかしこの構成のみをもって周辺駆動
回路が構成されるとは限らない。例えば所定の演算機能
を有した回路や所定の機能を有した集積回路が必要に応
じて配置される。なお本明細書でいう周辺駆動回路に
は、薄膜集積回路に加えて、外付けの集積回路（ＩＣチ
ップ）を配置したような構成も含まれる。

【００５６】なお図２には示されていないが、ソースド
ライバー回路は、ゲイトドライバー回路のバッファー回
路の後にサンプリング回路を配置した構造を有してい
る。

【００５７】本明細書に開示する発明は、特にバッファ
ー回路に図１に示すような構成を有する薄膜トランジス
タを配置することを特徴とする。

【００５８】図１に示すような薄膜トランジスタは、占
有面積が大きくなるという欠点がある。これは、不純物
領域１０４〜１０７のような複雑なパターンを形成する
必要があるので、マスク合わせのマージン等を考慮する
と、全体を小型化することが困難であるからである。

【００５９】液晶表示装置においては、光が透過する必
要のあるアクティブマトリクス領域の開口率を極力大き
くすることが要求される。

【００６０】従って、占有面積の大きい図１に示すよう
な構成を有する薄膜トランジスタをアクティブマトリク
ス領域に配置することは開口率の確保という観点からは
不利なものとなる。

【００６１】そこで、本実施例に示す構成では、耐圧が
最も求められる周辺駆動回路のバッファー回路（図２の
２０４）を図１に示すような構成を有する薄膜トランジ
スタで構成する。バッファー回路は図１に示す構成を有
するＮチャネル型の薄膜トランジスタと同様な構成を有
するＰチャネル型の薄膜トランジスタとで構成される相
補型の回路が基本となって構成される。

【００６２】以下に図１に示す薄膜トランジスタについ
て説明する。ここでは、Ｎチャネル型の薄膜トランジス
タの構成について説明する。

【００６３】図１（Ａ）に薄膜トランジスタを上面から
見た概略を示す。図１（Ａ）に示す構成において、１０
１がソース領域、１０２がチャネル形成領域、１０３が
ドレイン領域である。そして、この３つの領域を主要な
構成要素として薄膜トランジスタの活性層１００が構成
されている。

【００６４】なお、チャネル形成領域１０２は、その内
部の少なくとも一部にチャネルとなる通路（ソース領域
とドレイン領域とを結ぶ通路）が形成される領域として
定義される。

【００６５】ソース領域１０１とドレイン領域１０３と
はＮ型を有している。また、チャネル形成領域１０２に
は実質的に真性な導電型（Ｉ型）を有している領域１０
５が形成されている。この１０５で示される領域がＯＦ
Ｆ動作時にキャリアが移動する経路となる。

【００６６】なお、ＴＦＴのしきい値特性を制御するた
めに１０５で示される領域を弱いＰ型（一般にＰ^-型と
かＰ^--型とか表記される）とすることも有効である。

【００６７】１０４、１０６、１０７で示されるのがチ
ャネル形成領域１０２内に形成されたＮ型の領域であ
る。また１０８で示されるのがゲイト電極である。図１
に示す構成においては、活性層１００を覆って図示しな
いゲイト絶縁膜が形成され、その上にゲイト電極１０８
が配置されている構成となっている。

【００６８】ＯＮ動作時においては、ゲイト電極１０８
に加えられる正の電圧により、静電誘導効果に従ってチ
ャネルとなる１０５の領域はＮ型化する。この状態にお
いては、１０４、１０６、１０７で示されるＮ型領域は
チャネル形成領域内においてチャネルと一体となる。

【００６９】従って、チャネル形成領域１０２の全体が
キャリアの移動経路となる状態が実現される。即ち、Ｏ
Ｎ電流の担体となるキャリアの移動は、１０２で示され
るチャネル形成領域の全体において行われる。

【００７０】このようにＯＮ電流の担体である電子は、
ソース領域１０１からドレイン領域１０３へとチャネル
形成領域１０２を最短距離でもって、またチャネル形成
領域の全体を利用して移動する。

【００７１】ゲイト電極１０８に負の電圧が印加される
ＯＦＦ動作時においては、１０５で示される真性な領域
の導電型がＰ型に反転する。しかし、Ｎ型領域１０４、
１０６、１０７の領域の導電型は反転せずＮ型のままで
ある。

【００７２】ＯＦＦ電流（リーク電流）は、ドレイン領
域１０３からチャネル形成領域１０２へとキャリア（こ
の場合はホール）がトラップ準位や不純物準位を経由し
てＰＮ接合の障壁を乗り越えて移動することによって生
じる。

【００７３】しかし図１に示す構成においては、ドレイ
ン領域１０３からソース領域１０１の方向へと移動する
キャリア（ホール）の移動経路であるＰ型反転層は、１
０５で示されるように細く曲がりくねったものとなって
いる。

【００７４】よって結果的にＯＦＦ動作時において、ド
レイン領域１０３からソース領域１０１へのキャリアの
移動は大きく抑制されることになる。そして、その結果
としてＯＦＦ電流値は大きく抑制される。また逆方向耐
圧を高くすることができる。また、高い信頼性を得るこ
とができる。

【００７５】以上説明したように図１（Ａ）に示す構成
においては、ＯＦＦ動作時においてチャネル形成領域１
０２内に障壁となるＮ型領域１０４、１０６、１０７が
配置され、そのことによりＯＦＦ動作時のキャリアの移
動経路が制限される。そしてそのことにより、ＯＦＦ電
流を低減させ、また耐圧を高めることができる。

【００７６】また、ＯＮ動作時はＮ型となるチャネル形
成領域１０５内において、Ｎ型の領域１０４、１０６、
１０７は大きな障壁とならない。従って、ＯＮ動作時の
キャリアの移動が阻害されず、大電流を流すことができ
る。また高速動作を行わすことができる。

【００７７】このようなＴＦＴの動作の状態を図４を用
いて説明する。図４においてＶｇはゲイト電圧（Ｖｇ＞
０）、Ｅｃは伝導帯、Ｅｖは価電子帯、Ｅｆはフェルミ
レベルを表している。

【００７８】まず、Ｎチャネル型ＴＦＴがオン状態（ゲ
イトに正電圧が印加された状態）の時を考える。

【００７９】この場合、１０５で示される領域は図４
（Ｃ）のようなバンド状態となっている。即ち、電子が
半導体表面に蓄積され電子が移動し易い状態となってい
る。

【００８０】この時、１０４、１０６、１０７の領域に
おいては図４（Ｄ）のようなバンド状態となっている。
図４（Ｄ）の状態においては、元々フェルミレベルＥｆ
は伝導帯Ｅｃの近くに押し上げられているため、伝導体
には多数の電子が常に存在している。

【００８１】従って、ゲイトに正電圧を印加した場合、
１０５の領域と同様、１０４、１０６、１０７の領域も
電子が移動し易いバンド状態となっている。そして、そ
れらの領域間におけるポテンシャルバリアも大きなもの
とはならない。従って、多数キャリアである電子がソー
ス領域１０１からドレイン領域１０３へと移動する。即
ち、１１１で示される経路を電子が移動する。

【００８２】次にＮチャネル型ＴＦＴがＯＦＦ状態（ゲ
イトに負電圧が印加された状態）の場合を考える。この
時、ＯＮ動作時にチャネルとなる領域１０５においては
図４（Ａ）のようなバンド状態となっている。即ち、ホ
ールが半導体表面（ゲイト絶縁膜との界面）に集まり、
電子が払われた状態にある。このため、ソース／ドレイ
ン間の電子の移動は極めて少ないものとなる。

【００８３】一方、１０４、１０６、１０７で示される
Ｎ型領域は、フェルミレベルＥｆが伝導帯Ｅｃの近くへ
と押し上げられている。この状態では、ホールは少数キ
ャリアであり、半導体表面の表面に集まらない。よって
上記のＯＦＦ動作時において、上記Ｎ型領域は図４
（Ｂ）に示すように、エネルギーバンドが僅かにしか曲
がらない状態となる。即ち、ＯＦＦ動作時において１０
４、１０６、１０７で示されるＮ型領域は、そのままＮ
型を維持する。

【００８４】ＯＦＦ動作時においては、図４（Ａ）と図
４（Ｂ）を比較すれば判るようにＥｖ及びＥｃの値が異
なる。この差がポテンシャルバリアとなる。このポテン
シャルバリアが存在するためにホールにしろ電子にしろ
ソース／ドレイン間を最短距離で移動することは阻害さ
れる。

【００８５】図４（Ａ）に示されるようにＯＦＦ動作時
にＰ型反転層が形成される１０５の領域においては、多
数キャリアはホールとなる。しかし、上述のポテンシャ
ルバリアが存在するので、この多数キャリアが移動する
のは、１０９で示される曲がりくねった経路となる。

【００８６】以上の様に、ＯＮ状態では１１１で示され
る経路がキャリアの移動経路となり、ＯＦＦ状態では１
０９で示される経路がキャリアの移動経路となる。

【００８７】ここでは、Ｎチャネル型の薄膜トランジス
タの場合の例を示した。Ｐチャネル型の薄膜トランジス
タの場合は、基本的にＮ型であった領域をＰ型に変更す
ればよい。

【００８８】図５以下に図２のシフトレジスタ回路を構
成するＣＭＯＳ構成の薄膜トランジスタ回路と、アクテ
ィブマトリクス回路の各画素に配置されるＮチャネル型
の薄膜トランジスタとを同一ガラス基板上に形成する工
程を示す。なお、図５に示す薄膜トランジスタは、その
配置位置が異なるもの、その形状や動作原理は本質的に
同じである。

【００８９】図において、左側にＣＭＯＳ回路の作製工
程を示す。また右側にアクティブマトリクス回路に配置
されるＮチャネル型の薄膜トランジスタの作製工程を示
す。

【００９０】なお以下に示す作製工程における数値や条
件は、１例を示すものである。即ち、必要に応じて変更
あるいは最適化が可能なものであり、記載された値のみ
に限定されるものではない。

【００９１】まず、ガラス基板（または石英基板）５０
１上に下地膜５０２として酸化珪素膜を３０００Åの厚
さに成膜する。成膜方法は、スパッタ法を用いる。

【００９２】次に下地膜５０２上に非晶質珪素膜５０３
を１０００Åの厚さにプラズマＣＶＤ法で成膜する。成
膜方法は、減圧熱ＣＶＤ法で用いるのでもよい。こうし
て図５（Ａ）に示す状態を得る。

【００９３】次に加熱処理を施すことにより、非晶質珪
素膜１０３を結晶化させる。結晶化の方法は、レーザー
光の照射やランプアニール、さらにそれらの方法と加熱
処理を併用した方法を利用するのでもよい。

【００９４】非晶質珪素膜５０３を結晶化させたら、パ
ターニングを施すことにより、５０４、５０５、５０６
で示される島状の領域を形成する。（図５（Ｂ））

【００９５】図５（Ｂ）において、５０４は後にＣＭＯ
Ｓ回路を構成するＰチャネル型の薄膜トランジスタの活
性層となる。５０５は後にＣＭＯＳ回路を構成するＮチ
ャネル型の薄膜トランジスタの活性層となる。５０６は
後に画素マトリクス回路に配置されるＮチャネル型の薄
膜トランジスタの活性層となる。

【００９６】こうして図５（Ｂ）に示す状態を得る。次
にゲイト電極を構成するためのアルミニウム膜５０７を
５０００Åの厚さにスパッタ法によって成膜する。この
アルミニウム膜５０７中には、後にアルミニウムの異常
成長に起因するヒロックやウィスカーの発生を抑制する
ためにスカンジウム（またはイットリウム）を0.1 〜0.
2 重量％含有させる。（図５（Ｃ））

【００９７】ヒロックやウィスカーというのは、加熱に
従うアルミニウムの異常成長による針状あるいは刺状の
突起物のことである。

【００９８】アルミニウム膜５０７を成膜したら、緻密
な膜質を有する陽極酸化膜５０８を形成する。この緻密
な膜質を有する陽極酸化膜５０８の形成は、電解溶液と
して３％の酒石酸を含んだエチレングルコール溶液を用
いて行う。

【００９９】即ち、この電解溶液中において、アルミニ
ウム膜５０７を陽極、白金を陰極として陽極酸化電流を
流すことによって形成される。ここでは、印加電圧を制
御して、陽極酸化膜５０８の膜厚を１００Å程度とす
る。

【０１００】この陽極酸化膜は、後の工程において配置
されるレジストマスクの密着性を向上させるために機能
する。

【０１０１】こうして図５（Ｃ）に示す状態を得る。次
に図６（Ａ）に示すようにレジストマスク５１５、５１
６、５１７を配置し、アルミニウム膜５０７（図５
（Ｃ）参照）のパターニングを行う。この際、陽極酸化
膜５０８（図５（Ｃ）参照）の膜厚が厚いとアルミニウ
ム膜５０７のパターニングが困難になるので注意が必要
である。

【０１０２】図６（Ａ）において、５０９、５１１、５
１３がそれぞれゲイト電極の原型となる（基となる）ア
ルミニウムパターンである。また、５１０、５１２、５
１４がアルミニウムパターン上に残存する緻密な膜質を
有する陽極酸化膜である。

【０１０３】図６（Ａ）に示す状態を得たら、再び陽極
酸化を行う。ここでは、５１８、５１９、５２０で示さ
れる多孔質状を有する陽極酸化膜を形成する。（図６
（Ｂ））

【０１０４】この工程は、電解溶液として３％のシュウ
酸を含んだ水溶液を用いる。そしてこの電解溶液中にお
いて、５０９、５１１、５１３で示されるアルンニウム
パターンを陽極、また白金を陰極として陽極酸化を行
う。

【０１０５】この工程においては、レジストマスク５１
５、５１６、５１７、さらに緻密な陽極酸化膜５１０、
５１２、５１４が存在するために、アルミニウムパター
ン５０９、５１１、５１３の側面において陽極酸化が進
行する。

【０１０６】従って、図２（Ｂ）の５１８、５１９、５
２０で示される部分が多孔質状の陽極酸化膜として形成
される。この多孔質状の陽極酸化膜は、陽極酸化時間に
よって制御することができる。

【０１０７】ここでは、この多孔質状の陽極酸化膜５１
８、５１９、５２０を５０００Åの厚さに形成する。こ
の多孔質状の陽極酸化膜は、後に低濃度不純物領域（Ｌ
ＤＤ領域）を形成する際に利用される。

【０１０８】図６（Ｂ）に示す状態を得たら、レジスト
マスク５１５、５１６、５１７を専用の剥離液で除去す
る。そして再度、緻密な膜質を有する陽極酸化膜を形成
する条件で陽極酸化を行う。

【０１０９】この結果、５１、５２、５３で示される緻
密な膜質を有する陽極酸化膜が形成される。ここでは、
先に形成された陽極酸化膜５１０、５１２、５１４と一
体化した状態で５１、５２、５３で示される陽極酸化膜
が形成される。（図６（Ｃ））

【０１１０】この工程においては、多孔質状の陽極酸化
膜５１８〜５２０の内部に電解溶液が侵入するので、図
６（Ｃ）の５１、５２、５３で示されるような状態で緻
密な膜質を有する陽極酸化膜が形成される。

【０１１１】なお、緻密な膜質を有する陽極酸化膜５
１、５２、５３の膜厚は、１０００Åとする。この陽極
酸化膜は、ゲイト電極（およびそこから延在したゲイト
配線）の表面を電気的および機械的に保護する機能を有
している。具体的には、電気的絶縁性の向上、及びヒロ
ックやウィスカーの発生を抑制する機能を有している。

【０１１２】図６（Ｃ）に示す工程において、Ｐチャネ
ル型の薄膜トランジスタのゲイト電極５２１、さらにＮ
チャネル型の薄膜トランジスタのゲイト電極５２２、５
２３が画定する。

【０１１３】図６（Ｃ）に示す状態を得たら、Ｐ（リ
ン）イオンの注入を行う。この工程では、ソース及びド
レイン領域を形成するためのドーズ量でもってＰイオン
の注入を行う。Ｐイオンの注入は公知のプラズマドーピ
ング法でもって行う。（図７（Ａ））

【０１１４】この工程において、５２４、５２６、５２
７、５２９、５３０、５３２の各領域に比較的高濃度に
Ｐイオンが注入される。この工程におけるドーズ量は、
１×１０¹⁵／ｃｍ² とする。またイオンの加速電圧は８
０ｋＶとする。

【０１１５】図７（Ａ）に示すＰイオンの注入工程にお
いて、５２５、５２８、５３１の各領域には、Ｐイオン
は注入されない。従って、そのまま真性または実質的に
真性な状態が維持される。

【０１１６】図７（Ａ）に示すＰイオンの注入が終了し
たら、燐酸と酢酸と硝酸とを混合した混酸を用いて多孔
質状の陽極酸化膜５１８、５１９、５２０を除去する。

【０１１７】そして図７（Ｂ）に示すように再度Ｐイオ
ンの注入を行う。この工程では、図７（Ａ）の工程にお
けるドーズ量よりも低いドーズ量でもってＰイオンの注
入を行う。ここでは、ドーズ量を0.5 〜１×１０¹⁴／ｃ
ｍ² とする。またイオンの加速電圧を７０ｋＶとする。

【０１１８】この工程の結果、５３３、５３５、５３
６、５３８、５５９、５４１で示される各領域がＮ^-型
（弱いＮ型）領域となる。即ち、５２４、５２６、５２
７、５２９、５３０、５３２の各領域よりも低い濃度で
Ｐイオンが添加された低濃度不純物領域となる。（図７
（Ｂ））

【０１１９】そして、ゲイト電極直下の５３４、５３
７、５４０の各領域がチャネル形成領域として画定す
る。

【０１２０】なお、厳密にいうならば、図６（Ｃ）の工
程で形成した緻密な膜質を有する陽極酸化膜５１、５
２、５３の膜厚でもって、チャネル形成領域の両側にフ
セットゲイト領域が形成される。しかし、本実施例にお
いては、陽極酸化膜５１、５２、５３の膜厚が１０００
Å程度であるので、図中においては、オフセットゲイト
領域の記載は省略してある。

【０１２１】図７（Ｂ）に示す不純物イオンの注入が終
了したら、図８（Ａ）に示すようにレジストマスク５４
２を配置し、今度はＢ（ボロン）イオンの注入を行う。

【０１２２】このＢイオンの注入によって、５４３、５
４４、５４５、５４６の各領域は、Ｎ型からＰ型へと導
電型が反転する。ここでは、Ｂイオンのドーズ量を２×
１０¹⁵／ｃｍ² とする。またその加速電圧を６０ｋＶと
する。

【０１２３】図４（Ａ）に示すＢイオンの注入終了後、
レジストマスク５４２を除去する。そして、全体にＫｒ
Ｆエキシマレーザーを照射して、不純物イオンが注入さ
れた領域のアニールと注入された不純物イオンの活性化
とを行う。

【０１２４】こうして、ＣＭＯＳ回路を構成するＰ及び
Ｎチャネル型の薄膜トランジスタとアクティブマトリク
ス領域に配置されるＮチャネル型の薄膜トランジスタと
を同時に形成する。

【０１２５】そして図９（Ａ）に示すように層間絶縁膜
５５１を成膜する。層間絶縁膜５５１は、酸化珪素膜で
構成する。酸化珪素膜以外には、窒化珪素膜と酸化珪素
膜の積層膜、酸化珪素膜や窒化珪素膜と樹脂膜との積層
膜を利用することができる。

【０１２６】層間絶縁膜５５１を成膜したら、コンタク
トホールの形成を行う。そして、Ｐチャネル型の薄膜ト
ランジスタのソース電極５５２とドレイン電極５５３、
さらにＮチャネル型の薄膜トランジスタのドレイン電極
５５３とソース電極５５４を形成する。

【０１２７】こうして、Ｐチャネル型の薄膜トランジス
タとＮチャネル型の薄膜トランジスタを相補型に構成し
たＣＭＯＳ回路が完成する。さらに同時にソース電極５
５５（一般にマトリクス状に配置された画像信号線（ソ
ース配線）から延在して設けられる）とドレイン電極５
５６を形成し、画素マトリクス部のＮチャネル型の薄膜
トランジスタを完成させる。

【０１２８】図９（Ａ）に状態を得たら、第２の層間絶
縁膜５５７を成膜する。そしてコンタクトホールの形成
を行い、ＩＴＯでなる画素電極５５８を形成する。

【０１２９】そして、３５０℃の水素雰囲気中において
１時間の加熱処理を行い、活性層中の欠陥の修復を行
う。こうして、アクティブマトリクス回路（画素マトリ
クス回路）と周辺駆動回路の一部とを同時に配置した構
成を得る。

【０１３０】〔実施例２〕本実施例は、図１に示す構造
とは異なる薄膜トランジスタに関する。図１０（Ａ）に
示すのが上面から見た本実施例の薄膜トランジスタの概
略である。本実施例では、Ｎチャネル型の薄膜トランジ
スタの例を示す。

【０１３１】なお図１０（Ｂ）に示すのは、図１０
（Ａ）にその上面概略図を示す薄膜トランジスタの動作
状態を示す模式図である。

【０１３２】図１０（Ａ）において、１００１が薄膜ト
ランジスタの活性層を構成する島状の珪素薄膜でなる半
導体層である。１００２はＮ型を有する領域であり、ソ
ース領域として機能する領域である。

【０１３３】１００３はゲイト電極１００６の下部に存
在する活性層の領域でチャネル形成領域となる領域であ
る。チャネル形成領域１００３内にはＮ型を有する領域
１００５が形成されている。チャネル形成領域の１００
５で示される領域以外の領域は、真性または実質的に真
性な導電型を有している。

【０１３４】１００５で示される領域は、ＯＮ動作時に
おいてＮ型となるチャネルと一体化する。またこの領域
は、ＯＦＦ動作時において反転Ｐ型層となるチャネル形
成領域１００３中においてＯＦＦ電流の原因となるキャ
リアの移動を阻害する障壁となる。

【０１３５】１００４で示されるのがＮ型を有するドレ
イン領域である。また１００７で示されるのが、チャネ
ル形成領域１００３とドレイン領域１００４との間に配
置されたＬＤＤ（ライトドープドレイン）領域である。
このＬＤＤ領域１００７は、ドレイン領域１００４より
も低濃度にＮ型を付与する不純物を含んでいる。

【０１３６】このＬＤＤ領域１００７は、ＯＦＦ動作時
において、チャネル形成領域１００３とドレイン領域１
００４との間に形成される強電界を緩和し、ドレイン領
域からチャネル形成領域へのキャリアの移動を抑制する
機能を有している。

【０１３７】図１０（Ａ）に示す構成の動作状態を以下
に示す。図１０（Ｂ）に示すのは、本実施例で示す薄膜
トランジスタのＯＮ動作時とＯＦＦ動作時とにおけるキ
ャリアの移動の状態（経路）を示す模式図である。

【０１３８】図１０の１００８で示すのは、薄膜トラン
ジスタのＯＮ動作時においてキャリアが移動する経路で
ある。ＯＮ動作時においては、ゲイト電極１００６に正
の電圧が加わり、チャネル形成領域１００３はＮ型とな
る。この時、Ｎ型領域１００５はチャネル形成領域１０
０３と実質的に一体化してしまうので、ソース領域１０
０２からドレイン領域１００４へと１００８で示す経路
を通ってキャリア（電子）は移動する。即ち、ＯＮ動作
時においては、キャリアの移動はソース／ドレイン間を
最短距離で、しかもチャネル形成領域１０３全体におい
て移動する。

【０１３９】一方で、ＯＦＦ動作時においてはゲイト電
極１００６には負の電圧が印加される。そして、チャネ
ル形成領域１００３中の１００５で示される領域以外の
領域の表面はＰ型に反転する。この時、１００５で示す
領域はＮ型のまま残存する。

【０１４０】このＯＦＦ動作時においては、Ｎ型の領域
１００５が障壁となるので、ドレイン領域１００４から
ソース領域１００２へと移動するキャリア（ホール）の
移動は１００９や１０１０で示される経路が大部分とな
る。

【０１４１】しかし、１００９や１０１０で示される経
路はＯＮ動作時におけるキャリアの移動経路１００８に
比較して長く、またその幅が狭い。

【０１４２】即ち、ＯＮ電流の経路は短くかつその幅が
広く、ＯＦＦ電流の経路は長くかつその幅が狭い状態と
なる。

【０１４３】このようにすることにより、相対的に大き
なＯＮ電流値と小さなＯＦＦ電流値とを有する構成を実
現することができる。そして高い耐圧を有したものとす
ることができる。また、高速動作が可能で高い信頼性を
有したものとすることができる。

【０１４４】〔実施例３〕本実施例は、図１に示す薄膜
トランジスタの作製工程を示す。図１１に図１に示す薄
膜トランジスタの作製工程を示す。図１１において図１
と同じ符号は、図１と同じ箇所を示す。図１１に示すの
は、図１のＡ−Ａ’で切った断面部分の作製工程であ
る。

【０１４５】まず、ガラス基板１１０１上に下地膜とし
て酸化珪素膜を３０００Åの厚さにスパッタ法を用いて
成膜する。そして結晶性珪素膜でなる活性層１００を形
成する。ここでは活性層の厚さは１０００Åとする。こ
うして図１１（Ａ）に示す状態を得る。

【０１４６】次にゲイト絶縁膜として機能する酸化珪素
膜１１０４をプラズマＣＶＤ法でもって成膜する。酸化
珪素膜１１０４の厚さは１０００Åとする。

【０１４７】次にレジストマスク１１０３を配置する。
このレジストマスク１１０３は、図１の１０５で示され
る斜線部分のパターンを有している。こうして図１１
（Ｂ）に示す状態を得る。

【０１４８】次にＰイオンの注入を行う。この工程にお
いて、１０１、１０４、１０６、１０７、１０３で示さ
れる領域がＮ型化する。ここで、１０１はソース領域、
１０３はドレイン領域、１０４、１０６、１０７はＮ型
領域となる。こうして図１１（Ｃ）に示す状態を得る。

【０１４９】次にゲイト電極１０８を形成する。ゲイト
電極はアルミニウムでもって形成する。なお、図示され
ていないが、アルミニウムでなるゲイト電極１０８の表
面には陽極酸化膜を形成する。こうして図１１（Ｄ）に
示す状態を得る。

【０１５０】ゲイト電極はアルミニウム以外に各種金属
材料やシリサイド材料を利用して構成することもでき
る。

【０１５１】次に層間絶縁膜として酸化珪素膜１１０５
を５０００Åの厚さにプラズマＣＶＤ法でもって成膜す
る。

【０１５２】そしてコンタクトホールの形成を行い、ソ
ース電極１１０６とドレイン電極１１０７を形成する。
さらに３５０℃の水素雰囲気中において１時間の加熱処
理を行うことにより、図１１（Ｅ）に示す薄膜トランジ
スタを完成させる。

【０１５３】〔実施例４〕本実施例を図１２を用いて説
明する。本実施例に示す薄膜トランジスタは、ゲイト電
極の位置が基板側にあるボトムゲイト型のものである。
本実施例の半導体装置の主要な作製工程は下記の通りで
ある。

【０１５４】ゲイト電極・配線、ゲイト絶縁膜、半導
体活性層（薄膜半導体）の形成ドーピングマスクの形成ドーピングおよびドーピングされた不純物の活性化層間絶縁物の成膜ソース、ドレイン領域へのコンタクトホールの形成上層の導電性材料（金属等）を用いた配線の形成

【０１５５】本実施例では、特開平５−２７５４５２、
もしくは、同７−９９３１７公報に記載されるように、
ボトムゲイト型の薄膜トランジスタを得るために、自己
整合的なドーピングマスクの形成、薄膜半導体へのイオ
ンドーピングと活性化を実施する。本実施例の詳細な条
件、被膜の厚さ等は上記公報を参考にするとよい。

【０１５６】まず工程を図１２（Ａ）を用いて説明す
る。まず、ガラス基板４００上にゲイト電極４０９を形
成する。ガラス基板は裏面露光技術を使用するため、露
光に用いる光を透過することが要求される。

【０１５７】ゲイト電極は各種金属材料やシリサイド材
料を用いて形成する。ゲイト電極４０９上にはゲイト絶
縁膜として機能する酸化珪素膜４１９をプラズマＣＶＤ
法でもって成膜する。

【０１５８】さらにゲイト絶縁膜４１９上には、図示し
ない非晶質のシリコン膜を減圧熱ＣＶＤ法でもって成膜
する。この非晶質珪素膜は、レーザーアニール法によっ
て結晶化させ結晶性珪素膜とする。さらにこれをパター
ニングすることにより、結晶性珪素膜でなる活性層４０
８を形成する。

【０１５９】次に工程を説明する。この工程は裏面露
光技術を用いる。すなわち、窒化珪素の被膜を堆積し、
その上にフォトレジストを塗布した後、裏面より光を照
射して、フォトレジストの露光をおこなう。そして、こ
れによって窒化珪素膜のエッチングをおこない、ドーピ
ングマスク４６５を得る。ドーピングマスク４６５は図
では別々になっているように見えるが、裏面露光技術を
採用したためゲイト電極４０９と同様、全てつながって
いる。（図１２（Ｂ））

【０１６０】次に工程を説明する。この工程は、公知
の不純物ドーピング法を用いておこなう。ここではＰ
（リン）イオンの注入を行う。

【０１６１】この結果、ソース領域４０１、ドレイン領
域４０２、Ｎ型領域４０３〜４０５が自己整合的に形成
される。（図１２（Ｂ））

【０１６２】さらに、ドーピングによって薄膜半導体中
に導入された不純物は、ランプアニールによって活性化
される。

【０１６３】次に工程を図１２（Ｃ）を用いて説明す
る。この工程では、公知の絶縁被膜成膜技術によって、
層間絶縁物として機能する酸化珪素被膜４５６を成膜す
る。（図１２（Ｃ））

【０１６４】次に工程を図１２（Ｄ）を用いて説明す
る。この工程は公知のコンタクトホール形成技術を用い
ておこなう。層間絶縁物４５６をエッチングして、ソー
ス領域４０１およびドレイン領域４０２へのコンタクト
ホール４５７、４５８を形成する。（図１２（Ｄ））

【０１６５】次に工程を図１２（Ｅ）を用いて説明す
る。この工程は公知の金属被膜成膜技術およびエッチン
グ技術を用いて行う。この工程の結果、ソース電極・配
線４１０、ドレイン電極・配線４１２が形成される。さ
らに３５０℃の水素雰囲気中での加熱処理を行うことに
より、図１２（Ｅ）に示す薄膜トランジスタを完成させ
る。

【０１６６】〔実施例５〕本実施例は、アクティブマト
リクス領域にＯＦＦ電流値を軽減した薄膜トランジスタ
を配置した構成に関する。この薄膜トランジスタは、等
価的に複数の薄膜トランジスタを直列に接続した構成を
有している。

【０１６７】ここで示す薄膜トランジスタは、以下に示
すような構成を有している。即ち、マトリクス状に配置
された画像信号線（ソース線）およびゲイト信号線）
と、前記画像信号線およびゲイト信号線で囲まれた領域
に配置された画素電極と、を有し、前記画素電極に隣接
して同一導電型のｎ個の薄膜トランジスタが直列に接続
されて配置されており、前記複数の薄膜トランジスタの
ｎ＝１番目の薄膜トランジスタのソースまたはドレイン
領域は前記画像信号線に接続されており、前記複数の薄
膜トランジスタのｎ番目の薄膜トランジスタのドレイン
またはソース領域は前記画素電極に接続されており、ｎ
−ｍ（ｎ＞ｍ）個の薄膜トランジスタのゲイト電極は共
通にゲイト信号線に接続されており、ｍ個の薄膜トラン
ジスタにおいて、チャネル形成領域がソース及びドレイ
ン領域と同一導電型となる電位にゲイト電位が固定され
る構成となっていることを特徴とする。

【０１６８】図１３に本実施例の概要を示す。ここでは
代表的な例をとしてアクティブマトリクス領域の一部の
概略の構成を示す。

【０１６９】図１３に示す構成は、ゲイト信号線方向に
隣合う２つの画素に配置される薄膜トランジスタ群にお
いて、容量線を共通にした構成を有している。このよう
な構成は、開口率を高めるために有用なものとなる。

【０１７０】図１３において、９０１が画像信号線であ
り、９０２と９０４がゲイト信号線である。９０５と９
０６は画素電極であり、それぞれゲイト信号線９０２と
９０４からの信号によって駆動される。

【０１７１】９０７と９０８とが結晶性珪素膜で構成さ
れる島状の半導体領域（活性層）である。この島状の半
導体領域がそれぞれ薄膜トランジスタの活性層を構成す
る。

【０１７２】図１４に図１３の構成に対応する等価回路
を示す。本実施例に示す構成においては、容量線の数を
半分にすることができるので、画素の開口率を高めるこ
とができる。

【０１７３】本実施例に示す薄膜トランジスタは、図１
４の等価回路からも分かるように、複数の薄膜トランジ
スタが直列に接続され、またその間に容量が配置された
構成となっている。

【０１７４】このような構成とすることにより、画素電
極９０５から画像信号線９０１に漏れ出る電荷の量、ま
たはその割合を減少させることができる。このことは、
画素電極から漏れ出る電荷を少なくする構成が最優先で
必要とされるアクティブマトリクス回路において重要な
こととなる。

【０１７５】しかし一方で、等価的に複数の薄膜トラン
ジスタを直列に接続した構造となるので、キャリアの移
動する距離が長く、また移動するキャリアが多数の接合
（少なからず障壁が存在する）を移動しなければらない
構造となる。このことは、動作速度やＯＮ電流値を大き
くとるためには不利となる。

【０１７６】従って、図１３や図１４に示す薄膜トラン
ジスタは、アクティブマトリクス回路に配置するには、
最適なものといえるが、周辺駆動回路に配置するには不
適当なものといえる。

【０１７７】アクティブマトリクス回路を本実施例で示
す薄膜トランジスタで構成し、周辺駆動回路を図９の左
側で示されるＣＭＯＳ回路や図１に示す薄膜トランジス
タでもって構成した場合、それぞれの回路に配置される
薄膜トランジスタは本質的に異なる構造を有することに
なる。

【０１７８】特に図１に示す薄膜トランジスタは、図９
の左側のＣＭＯＳ回路を構成する薄膜トランジスタや図
１３に示す薄膜トランジスタとは、動作原理をも本質的
に異なるものとなる。

【０１７９】このような配置は、周辺回路一体型のアク
ティブマトリクス構成において、各部分に必要とされる
薄膜トランジスタの特性が異なることに起因する。即
ち、各部分（例えばアクティブマトリクス回路やバッフ
ァー回路等）にそれぞれ最適な特性を有する薄膜トラン
ジスタを配置することにその理由がある。

【０１８０】〔実施例６〕本実施例は、１枚のガラス基
板上にプレナー型の薄膜トランジスタと逆スタガー型の
薄膜トランジスタとを形成する工程に関する。本実施例
に示す構成を採用した場合、動作原理は同じであるが、
構造が本質的に異なる薄膜トランジスタを集積化した構
成となる。（当然断面構造も異なるものとなる）

【０１８１】図１５に本実施例の作製工程を示す。まず
ガラス基板６０１上に図示しあに下地膜として酸化珪素
膜を成膜する。次に非晶質珪素膜を成膜し、加熱により
結晶化させ、図示しない結晶性珪素膜を得る。

【０１８２】この図示しない結晶性珪素膜をパターニン
グして６０２、６０３、６０４で示されるプレナー型の
薄膜トランジスタの活性層を形成する。

【０１８３】次に右側のプレナー型の薄膜トランジスタ
のゲイト絶縁膜として機能する酸化珪素膜６００を成膜
する。

【０１８４】さらにゲイト電極を形成するためのアルミ
ニウム膜をスパッタ法でもって成膜する。そして多孔質
状の陽極酸化膜６０６、６０９を形成し、さらに緻密な
膜質を有する陽極酸化膜６０７、６１０を形成する。

【０１８５】この工程でゲイト電極６０５と６０８が画
定する。そして１回目の不純物イオンの注入を行い、ソ
ース領域６０２とドレイン領域６０４を形成する。この
工程においては、６０３の領域に不純物イオンは注入さ
れない。（図１５（Ａ））

【０１８６】次に多孔質状の陽極酸化膜６０９を除去し
て、２回目の不純物イオンの注入を行う。この工程は、
１回目の不純物イオンの注入よりも低いドーズ量でもっ
て行う。こうして、低濃度不純物領域６１と６２が形成
される。（図１５（Ａ））

【０１８７】次に左側の逆スタガー型の薄膜トランジス
タのゲイト絶縁膜を構成する酸化珪素膜６１１を成膜す
る。こうして図１５（Ｂ）に示す状態を得る。

【０１８８】次に左側の逆スタガー型の薄膜トランジス
タの活性層を構成するための図示しない非晶質珪素膜を
成膜する。そしてこの非晶質珪素膜にレーザー光を照射
して結晶性珪素膜に変成する。さらにパターニングを施
すことにより、活性層６１２を形成する。こうして図１
５（Ｃ）に示す状態を得る。

【０１８９】次にレジストマスク６１３と６１４を配置
して、不純物イオンの注入を行う。そしてソース領域６
１５とドレイン領域６１７を形成する。この際、６１６
の領域には不純物イオンの注入はされない。（図１５
（Ｄ））

【０１９０】次に等方性のエッチングを行い、レジスト
マスク６１３を後退させ、再度の不純物イオンの注入を
（Ｄ）で示す工程よりも低いドーズ量でもって行う。こ
うして低濃度不純物領域６１８と６１９を形成する。

【０１９１】次に層間絶縁膜６２０を形成する。さらに
コンタクトホールの形成を行い。逆スタガー型を有する
薄膜トランジスタのソース電極６２１、ドレイン電極６
２２、さらにプレナー型の薄膜トランジスタのソース電
極６２３、ドレイン電極６２４を形成する。

【０１９２】こうして本質的に異なる構造を有する（本
質的な動作原理は同じである）２つの薄膜トランジスタ
を同一基板上に形成する。

【０１９３】以上の本明細書においては、発明の応用例
として液晶表示装置の場合を中心とした。しかし、本明
細書で開示する発明は、アクティブマトリクス型を有す
る他の表示装置に利用することができる。例えば、アク
ティブマトリクス型を有するＥＬ型の表示装置に利用す
ることができる。

【０１９４】

【発明の効果】本明細書に開示する発明を採用すること
により、薄膜トランジスタの耐圧不足に起因する問題を
解決することができる。そして、安定した優れた性能を
有する周辺駆動回路一体型構成を有するアクティブマト
リクス型の表示装置を得ることができる。

【図面の簡単な説明】

【図１】薄膜トランジスタの構成を示す図。

【図２】周辺駆動回路とアクティブマトリクス回路
が一体化された構成を示す図。

【図３】回路の構成を示す図。

【図４】薄膜トランジスタの動作状態を示すエネル
ギーバンド図。

【図５】薄膜トランジスタの作製工程を示す図。

【図６】薄膜トランジスタの作製工程を示す図。

【図７】薄膜トランジスタの作製工程を示す図。

【図８】薄膜トランジスタの作製工程を示す図。

【図９】薄膜トランジスタの作製工程を示す図。

【図１０】薄膜トランジスタの構成を示す図。

【図１１】薄膜トランジスタの作製工程を示す図。

【図１２】薄膜トランジスタの作製工程を示す図。

【図１３】アクティブマトリクス回路の一部を示す
図。

【図１４】図１３の等価回路を示す図。

【図１５】薄膜トランジスタの作製工程を示す。

【符号の説明】

１００活性層１０１ソース領域１０２チャネル形成領域１０３ドレイン領域１０４Ｎ型領域１０５チャネル１０６Ｎ型領域１０７Ｎ型領域１０８ゲイト電極１０９ＯＦＦ動作時のキャリアの移動経路１１０ＬＤＤ（ライトドープドレイン）領域１１１ＯＮ動作時のキャリアの移動経路

───────────────────────────────────────────────────── フロントページの続き (72)発明者寺本聡神奈川県厚木市長谷398番地株式会社半導体エネルギー研究所内

Claims

【特許請求の範囲】

【請求項１】アクティブマトリクス回路と周辺駆動回路
とが同一基板上に集積化された構成を有し、前記アクティブマトリクス回路に配置された薄膜トラン
ジスタと前記周辺駆動回路に配置された薄膜トランジス
タとは本質的に動作原理が異なることを特徴とする表示
装置。
【請求項２】アクティブマトリクス回路と周辺駆動回路
とが同一基板上に集積化された構成を有し、前記アクティブマトリクス回路に配置された薄膜トラン
ジスタと前記周辺駆動回路に配置された薄膜トランジス
タとは本質的に異なる構造を有していることを特徴とす
る表示装置。
【請求項３】アクティブマトリクス回路と周辺駆動回路
とが同一基板上に集積化された構成を有し、前記周辺駆動回路には本質的に異なる構造を有する少な
くとも２種類の薄膜トランジスタが配置されており、前記２種類の薄膜トランジスタの一方はアクティブマト
リクス回路に配置された薄膜トランジスタと本質的に同
一の構造を有し、前記２種類の薄膜トランジスタの他方はアクティブマト
リクス回路に配置された薄膜トランジスタと本質的に異
なる構造を有することを特徴とする表示装置。
【請求項４】アクティブマトリクス回路と周辺駆動回路
とが同一基板上に集積化された構成を有し、前記周辺駆動回路には本質的に異なる動作原理で動作す
る少なくとも２種類の薄膜トランジスタが配置されてお
り、前記２種類の薄膜トランジスタの一方はアクティブマト
リクス回路に配置された薄膜トランジスタと本質的に同
一の動作原理で動作し、前記２種類の薄膜トランジスタの他方はアクティブマト
リクス回路に配置された薄膜トランジスタと本質的に異
なる動作原理で動作することを特徴とする表示装置。
【請求項５】アクティブマトリクス回路と周辺駆動回路
とが同一基板上に集積化された構成を有し、前記アクティブマトリクス回路に配置された薄膜トラン
ジスタと前記周辺駆動回路に配置された薄膜トランジス
タとは本質的に異なる断面構造を有していることを特徴
とする表示装置。
【請求項６】アクティブマトリクス回路と周辺駆動回路
とが同一基板上に集積化された構成を有し、前記アクティブマトリクス回路に配置された薄膜トラン
ジスタと前記周辺駆動回路に配置された薄膜トランジス
タとは異なる構造を有し、前記周辺駆動回路に配置された薄膜トランジスタはＯＮ
電流の経路とＯＦＦ電流の経路とが異なる構造を有して
いることを特徴とする表示装置。
【請求項７】アクティブマトリクス回路と周辺駆動回路
とが同一基板上に集積化された構成を有し、前記アクティブマトリクス回路に配置された薄膜トラン
ジスタと前記周辺駆動回路に配置された薄膜トランジス
タとは異なる構造を有し、前記周辺駆動回路に配置された薄膜トランジスタはチャ
ネル形成領域中にソース及びドレイン領域と同じ導電型
を有する領域が複数配置されていることを特徴とする表
示装置。
【請求項８】請求項７において、ソース及びドレイン領
域と同じ導電型を有する領域が存在することによりＯＮ
電流の経路とＯＦＦ電流の経路とが異なったものとなっ
ていることを特徴とする表示装置。
【請求項９】請求項７において、チャネル形成領域中にソース及びドレイン領域と同じ導
電型を有する領域が複数配置された薄膜トランジスタ
は、周辺駆動回路中の最も高い耐圧が要求される箇所に
配置されていることを特徴とする表示装置。