JPH09259767A - Ａｃ型ｐｄｐ及びその駆動方法 - Google Patents
Ａｃ型ｐｄｐ及びその駆動方法Info
- Publication number
- JPH09259767A JPH09259767A JP8063403A JP6340396A JPH09259767A JP H09259767 A JPH09259767 A JP H09259767A JP 8063403 A JP8063403 A JP 8063403A JP 6340396 A JP6340396 A JP 6340396A JP H09259767 A JPH09259767 A JP H09259767A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- sustain
- discharge
- pulse
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Gas-Filled Discharge Tubes (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of Gas Discharge Display Tubes (AREA)
Abstract
(57)【要約】
【課題】アドレッシングにおける印加電圧の設定の自由
度を高め、放電空間の間隙寸法の増大による輝度の向上
を可能にすることを目的とする。 【解決手段】第１の基板１１上に第１及び第２のサステ
イン電極Ｘ，Ｙが設けられ、第２の基板２１上にアドレ
ス電極Ａが設けられており、第２のサステイン電極Ｙと
アドレス電極Ａとの間でアドレッシングのための放電を
生じさせるように構成されたＡＣ型ＰＤＰにおいて、第
２のサステイン電極Ｙとアドレス電極Ａとの対向距離
を、第１のサステイン電極Ｘとアドレス電極Ａとの対向
距離より小さくする。駆動に際して、サステイン期間で
は、第２のサステイン電極Ｙが陰極となる放電を生じさ
せるための電圧パルスを、前縁の電圧遷移が緩やかなパ
ルスとする。
度を高め、放電空間の間隙寸法の増大による輝度の向上
を可能にすることを目的とする。 【解決手段】第１の基板１１上に第１及び第２のサステ
イン電極Ｘ，Ｙが設けられ、第２の基板２１上にアドレ
ス電極Ａが設けられており、第２のサステイン電極Ｙと
アドレス電極Ａとの間でアドレッシングのための放電を
生じさせるように構成されたＡＣ型ＰＤＰにおいて、第
２のサステイン電極Ｙとアドレス電極Ａとの対向距離
を、第１のサステイン電極Ｘとアドレス電極Ａとの対向
距離より小さくする。駆動に際して、サステイン期間で
は、第２のサステイン電極Ｙが陰極となる放電を生じさ
せるための電圧パルスを、前縁の電圧遷移が緩やかなパ
ルスとする。
Description
【０００１】
【発明の属する技術分野】本発明は、面放電セルを画定
する電極対を有したマトリクス表示形式のＡＣ型のＰＤ
Ｐ（プラズマディスプレイパネル）及びその駆動方法に
関する。
する電極対を有したマトリクス表示形式のＡＣ型のＰＤ
Ｐ（プラズマディスプレイパネル）及びその駆動方法に
関する。
【０００２】選択発光に壁電荷を利用するＡＣ駆動形式
のＰＤＰの内、特に面放電型ＰＤＰは蛍光体によるカラ
ー表示に適しており、ハイビジョン用の大画面表示デバ
イスとして注目されている。
のＰＤＰの内、特に面放電型ＰＤＰは蛍光体によるカラ
ー表示に適しており、ハイビジョン用の大画面表示デバ
イスとして注目されている。
【０００３】
【従来の技術】面放電型ＰＤＰの電極マトリクスは、ラ
イン方向に延びる複数のサステイン電極対と、列方向に
延びる複数のアドレス電極とから構成されている。サス
テイン電極対は、パネル外囲器を構成する基板対の一方
の基板上にライン毎に設けられており、画面全体に拡が
る誘電体層によって放電空間に対して被覆されている。
したがって、サステイン放電は誘電体層の表面に沿った
いわゆる面放電となる。面放電型ＰＤＰでは、カラー表
示のための蛍光体層が、サステイン電極対を配置した基
板と対向する他方の基板上に配置される。これによっ
て、蛍光体層を面放電から遠ざけて、イオン衝撃による
蛍光体層の劣化を軽減することができる。通常、アドレ
ス電極は、サステイン電極対との間の容量結合による消
費電力の増大を避けるために、蛍光体層を配置した側の
基板上に配置される。
イン方向に延びる複数のサステイン電極対と、列方向に
延びる複数のアドレス電極とから構成されている。サス
テイン電極対は、パネル外囲器を構成する基板対の一方
の基板上にライン毎に設けられており、画面全体に拡が
る誘電体層によって放電空間に対して被覆されている。
したがって、サステイン放電は誘電体層の表面に沿った
いわゆる面放電となる。面放電型ＰＤＰでは、カラー表
示のための蛍光体層が、サステイン電極対を配置した基
板と対向する他方の基板上に配置される。これによっ
て、蛍光体層を面放電から遠ざけて、イオン衝撃による
蛍光体層の劣化を軽減することができる。通常、アドレ
ス電極は、サステイン電極対との間の容量結合による消
費電力の増大を避けるために、蛍光体層を配置した側の
基板上に配置される。
【０００４】表示に際しては、表示内容に応じて各セル
（表示素子）の点灯（発光）／非点灯を設定するアドレ
ッシングに、アドレス電極とサステイン電極対の一方の
サステイン電極とが用いられる。すなわち、ｎ本（ｎは
ライン数）のサステイン電極Ｙに対して１本ずつ順にス
キャンパルスを印加することによってライン走査が行わ
れ、放電空間を挟んで交差するサステイン電極とアドレ
ス電極との間での放電（アドレス放電）によって、ライ
ン毎に所定の帯電状態が形成される。アドレッシングの
後、サステイン電極対の一方の電極と他方の電極とに対
して交互に所定波高値のサステインパルスを印加する
と、アドレッシングの終了時点で所定量の壁電荷が存在
したセルで面放電（サステイン放電）が生じる。面放電
によって放電ガスが紫外線を発し、この紫外線で励起さ
れた部分の蛍光体層が発光する。
（表示素子）の点灯（発光）／非点灯を設定するアドレ
ッシングに、アドレス電極とサステイン電極対の一方の
サステイン電極とが用いられる。すなわち、ｎ本（ｎは
ライン数）のサステイン電極Ｙに対して１本ずつ順にス
キャンパルスを印加することによってライン走査が行わ
れ、放電空間を挟んで交差するサステイン電極とアドレ
ス電極との間での放電（アドレス放電）によって、ライ
ン毎に所定の帯電状態が形成される。アドレッシングの
後、サステイン電極対の一方の電極と他方の電極とに対
して交互に所定波高値のサステインパルスを印加する
と、アドレッシングの終了時点で所定量の壁電荷が存在
したセルで面放電（サステイン放電）が生じる。面放電
によって放電ガスが紫外線を発し、この紫外線で励起さ
れた部分の蛍光体層が発光する。
【０００５】
【発明が解決しようとする課題】従来においては、アド
レス電極とサステイン電極との間でアドレス放電を生じ
させるために必要な印加電圧が大きいという問題があっ
た。このため、放電空間の間隙寸法を増大してセルの輝
度を高めることが困難であった。特に大画面のＰＤＰで
は消費電力が大きいので、一定以上の発光効率を確保す
るためにセルの輝度を高める必要がある。
レス電極とサステイン電極との間でアドレス放電を生じ
させるために必要な印加電圧が大きいという問題があっ
た。このため、放電空間の間隙寸法を増大してセルの輝
度を高めることが困難であった。特に大画面のＰＤＰで
は消費電力が大きいので、一定以上の発光効率を確保す
るためにセルの輝度を高める必要がある。
【０００６】本発明は、アドレッシングにおける印加電
圧の設定の自由度を高め、放電空間の間隙寸法の増大に
よる輝度の向上を可能にすることを目的としている。ア
ドレッシングの容易化による電極保護層の劣化を防止す
ることにある。
圧の設定の自由度を高め、放電空間の間隙寸法の増大に
よる輝度の向上を可能にすることを目的としている。ア
ドレッシングの容易化による電極保護層の劣化を防止す
ることにある。
【０００７】
【課題を解決するための手段】アドレッシングに用いる
サステイン電極（走査用の第２サステイン電極）を、誘
電体層の内部で且つ他方のサステイン電極（第１サステ
イン電極）よりも誘電体層の表面に近い位置に配置する
ことによって、アドレス電極との距離を短くする。誘電
体層の厚さを低減すると、壁電荷の帯電特性が損なわれ
るからである。
サステイン電極（走査用の第２サステイン電極）を、誘
電体層の内部で且つ他方のサステイン電極（第１サステ
イン電極）よりも誘電体層の表面に近い位置に配置する
ことによって、アドレス電極との距離を短くする。誘電
体層の厚さを低減すると、壁電荷の帯電特性が損なわれ
るからである。
【０００８】請求項１の発明のＰＤＰは、第１の基板上
に行方向に延びる第１及び第２のサステイン電極が設け
られ、放電空間を介して前記第１の基板と対向する第２
の基板上に列方向に延びるアドレス電極が設けられてお
り、前記第２のサステイン電極と前記アドレス電極との
間でアドレッシングのための放電を生じさせるように構
成されたマトリクス表示形式のＡＣ型ＰＤＰであって、
前記第２のサステイン電極と前記アドレス電極Ａとの対
向距離が、前記第１のサステイン電極と前記アドレス電
極との対向距離より小さい電極構造のＰＤＰである。
に行方向に延びる第１及び第２のサステイン電極が設け
られ、放電空間を介して前記第１の基板と対向する第２
の基板上に列方向に延びるアドレス電極が設けられてお
り、前記第２のサステイン電極と前記アドレス電極との
間でアドレッシングのための放電を生じさせるように構
成されたマトリクス表示形式のＡＣ型ＰＤＰであって、
前記第２のサステイン電極と前記アドレス電極Ａとの対
向距離が、前記第１のサステイン電極と前記アドレス電
極との対向距離より小さい電極構造のＰＤＰである。
【０００９】第２サステイン電極とアドレス電極との距
離を短くすれば、アドレス放電は生じ易くなる。ただ
し、第２サステイン電極を覆う部分の誘電体層が第１サ
ステイン電極を覆う部分よりも薄くなるので、第２サス
テイン電極が陰極となる放電における電流制限機能が低
下する。そのため、放電電流量が過大になり、イオン衝
撃（スパッタリング）による電極保護層の劣化が顕著に
なる。したがって、スパッタリングを抑制する工夫が必
要である。
離を短くすれば、アドレス放電は生じ易くなる。ただ
し、第２サステイン電極を覆う部分の誘電体層が第１サ
ステイン電極を覆う部分よりも薄くなるので、第２サス
テイン電極が陰極となる放電における電流制限機能が低
下する。そのため、放電電流量が過大になり、イオン衝
撃（スパッタリング）による電極保護層の劣化が顕著に
なる。したがって、スパッタリングを抑制する工夫が必
要である。
【００１０】請求項２の発明の駆動方法は、前記第１の
サステイン電極と前記第２のサステイン電極とに対して
交互に同一極性の電圧パルスを印加して周期的に放電を
生じさせるサステイン期間において、当該第２のサステ
イン電極が陰極となる放電を生じさせるための電圧パル
スを、当該第２のサステイン電極が陽極となる放電を生
じさせるための電圧パルスと比べて前縁の電圧遷移が緩
やかなパルスとするものである。
サステイン電極と前記第２のサステイン電極とに対して
交互に同一極性の電圧パルスを印加して周期的に放電を
生じさせるサステイン期間において、当該第２のサステ
イン電極が陰極となる放電を生じさせるための電圧パル
スを、当該第２のサステイン電極が陽極となる放電を生
じさせるための電圧パルスと比べて前縁の電圧遷移が緩
やかなパルスとするものである。
【００１１】例えば、正極性のサステインパルス（電圧
パルス）を印加する場合には、第１サステイン電極に対
して印加するサステインパルスを、第２サステイン電極
に対して印加するサステインパルスよりも立上がりの緩
やかな波形のパルスとする。逆に、負極性のサステイン
パルスを印加する場合には、第２サステイン電極に対し
て印加するサステインパルスを、第１サステイン電極に
対して印加するサステインパルスよりも立下がりの緩や
かな波形のパルスとする。
パルス）を印加する場合には、第１サステイン電極に対
して印加するサステインパルスを、第２サステイン電極
に対して印加するサステインパルスよりも立上がりの緩
やかな波形のパルスとする。逆に、負極性のサステイン
パルスを印加する場合には、第２サステイン電極に対し
て印加するサステインパルスを、第１サステイン電極に
対して印加するサステインパルスよりも立下がりの緩や
かな波形のパルスとする。
【００１２】立上がり（又は立下がり）の緩やかなサス
テインパルスを印加したときには、電極電位がパルスト
ップ電位（波高値）に達する以前に放電が生じる。つま
り、立上がり（又は立下がり）の急峻なサステインパル
スを印加したときよりも、放電開始時の印加電圧が低
い。これによって放電強度（イオンの衝突エネルギー）
が小さくなるので、電流制限機能の低下分が補われてス
パッタリングが軽減される。
テインパルスを印加したときには、電極電位がパルスト
ップ電位（波高値）に達する以前に放電が生じる。つま
り、立上がり（又は立下がり）の急峻なサステインパル
スを印加したときよりも、放電開始時の印加電圧が低
い。これによって放電強度（イオンの衝突エネルギー）
が小さくなるので、電流制限機能の低下分が補われてス
パッタリングが軽減される。
【００１３】
【発明の実施の形態】図１は本発明のＰＤＰ１の電極マ
トリクスを示す平面図、図２は本発明のＰＤＰ１の内部
構造を示す部分断面図である。
トリクスを示す平面図、図２は本発明のＰＤＰ１の内部
構造を示す部分断面図である。
【００１４】図１のように、ＰＤＰ１は、互いに平行に
延びる第１及び第２のサステイン電極Ｘ，Ｙからなる複
数の電極対１２と、サステイン電極Ｘ，Ｙと直交する複
数のアドレス電極Ａとを有する。ガラス基板１１，２１
を接合する枠状の封止材３１の内側の領域の内、サステ
イン電極群とアドレス電極群とが交差する範囲の領域が
表示画面（スクリーン）ＳＣである。各電極対１２はマ
トリクス表示の１ライン（行）に対応し、各アドレス電
極Ａは１列に対応する。つまり、ＰＤＰ１のセルの電極
構造は、電極対１２とアドレス電極Ａとが交差する３電
極構造である。
延びる第１及び第２のサステイン電極Ｘ，Ｙからなる複
数の電極対１２と、サステイン電極Ｘ，Ｙと直交する複
数のアドレス電極Ａとを有する。ガラス基板１１，２１
を接合する枠状の封止材３１の内側の領域の内、サステ
イン電極群とアドレス電極群とが交差する範囲の領域が
表示画面（スクリーン）ＳＣである。各電極対１２はマ
トリクス表示の１ライン（行）に対応し、各アドレス電
極Ａは１列に対応する。つまり、ＰＤＰ１のセルの電極
構造は、電極対１２とアドレス電極Ａとが交差する３電
極構造である。
【００１５】図２のように、サステイン電極Ｘ、Ｙは、
前面側のガラス基板１１の内面上に配列されており、そ
れぞれが透明導電膜４１と導電性を確保するための金属
膜４２とから構成されている。透明導電膜４１は、面放
電が拡がるように金属膜４２より幅の広い帯状にパター
ニングされている。これらサステイン電極Ｘ、Ｙを被覆
する所定厚（例えば３０μｍ）の誘電体層１７の表面に
は、耐熱性及び２次電子放出特性に優れたＭｇＯ膜１８
が蒸着されている。誘電体層１７及びＭｇＯ膜１８の両
者が電極保護層である。
前面側のガラス基板１１の内面上に配列されており、そ
れぞれが透明導電膜４１と導電性を確保するための金属
膜４２とから構成されている。透明導電膜４１は、面放
電が拡がるように金属膜４２より幅の広い帯状にパター
ニングされている。これらサステイン電極Ｘ、Ｙを被覆
する所定厚（例えば３０μｍ）の誘電体層１７の表面に
は、耐熱性及び２次電子放出特性に優れたＭｇＯ膜１８
が蒸着されている。誘電体層１７及びＭｇＯ膜１８の両
者が電極保護層である。
【００１６】ＰＤＰ１においては、誘電体層１７の厚さ
方向の中間位置にサステイン電極Ｙが埋め込まれてい
る。すなわち、誘電体層１７は下層１７１と上層１７２
とからなり、下層１７１と上層１７２との間にサステイ
ン電極Ｙが配置されている。サステイン電極Ｙは、サス
テイン電極Ｘとの比較の上で下層１７１の厚さ分だけ放
電空間３０に近い位置に存在する。下層１７１の厚さは
例えば１５μｍである。
方向の中間位置にサステイン電極Ｙが埋め込まれてい
る。すなわち、誘電体層１７は下層１７１と上層１７２
とからなり、下層１７１と上層１７２との間にサステイ
ン電極Ｙが配置されている。サステイン電極Ｙは、サス
テイン電極Ｘとの比較の上で下層１７１の厚さ分だけ放
電空間３０に近い位置に存在する。下層１７１の厚さは
例えば１５μｍである。
【００１７】背面側のガラス基板２１の内面には、アド
レス電極Ａ、絶縁層２４、平面視値直線状（図１参照）
の隔壁２９、及びＲ，Ｇ，Ｂの３色の蛍光体層２８が順
に設けられている。隔壁２９は、放電空間３０をライン
方向にセル毎に区画するとともに、前面側の壁面と当接
して放電空間３０の間隙寸法を規定する。隔壁２９の高
さは１５０〜２００μｍ程度である。蛍光体層２８は、
発光面積を増大するため、隔壁２９の側面を含む背面側
の内壁面のほぼ全面を覆うように設けられている。紫外
線励起によって蛍光体層２８の表層面（放電空間と接す
る面）で発光した可視光の内、ガラス基板１１を透過す
る光が表示光となる。
レス電極Ａ、絶縁層２４、平面視値直線状（図１参照）
の隔壁２９、及びＲ，Ｇ，Ｂの３色の蛍光体層２８が順
に設けられている。隔壁２９は、放電空間３０をライン
方向にセル毎に区画するとともに、前面側の壁面と当接
して放電空間３０の間隙寸法を規定する。隔壁２９の高
さは１５０〜２００μｍ程度である。蛍光体層２８は、
発光面積を増大するため、隔壁２９の側面を含む背面側
の内壁面のほぼ全面を覆うように設けられている。紫外
線励起によって蛍光体層２８の表層面（放電空間と接す
る面）で発光した可視光の内、ガラス基板１１を透過す
る光が表示光となる。
【００１８】表示画面ＳＣのピクセル（画素）は、ライ
ン方向に並ぶ３つのサブピクセル（単位発光領域）から
なる。これらサブピクセルの発光色（Ｒ，Ｇ，Ｂ）は互
いに異なり、Ｒ，Ｇ，Ｂの組み合わせによってカラー表
示が行われる。隔壁２９の配置パターンはストライプパ
ターンであるので、放電空間３０の内の各列に対応した
部分は、全てのラインに跨がって列方向に連続してい
る。各列内のサブピクセルの発光色は同一である。
ン方向に並ぶ３つのサブピクセル（単位発光領域）から
なる。これらサブピクセルの発光色（Ｒ，Ｇ，Ｂ）は互
いに異なり、Ｒ，Ｇ，Ｂの組み合わせによってカラー表
示が行われる。隔壁２９の配置パターンはストライプパ
ターンであるので、放電空間３０の内の各列に対応した
部分は、全てのラインに跨がって列方向に連続してい
る。各列内のサブピクセルの発光色は同一である。
【００１９】ＰＤＰ１による表示に際しては、アドレス
電極Ａとサステイン電極Ｙとの間でアドレス放電を生じ
させる。アドレス放電の開始電圧を左右する電極間距
離、すなわちサステイン電極Ｙとアドレス電極Ａとの対
向距離ＤAYは、サステイン電極Ｘとアドレス電極Ａとの
対向距離ＤXAより小さい（ＤAY＜ＤXA）。また、サステ
イン電極Ｙを覆う部分の誘電体層１７は、サステイン電
極Ｘを覆う部分の誘電体層１７よりも薄い。これらのこ
とから、ＰＤＰ１では従来の構造の場合と比べて低い印
加電圧でアドレス放電が生じる。
電極Ａとサステイン電極Ｙとの間でアドレス放電を生じ
させる。アドレス放電の開始電圧を左右する電極間距
離、すなわちサステイン電極Ｙとアドレス電極Ａとの対
向距離ＤAYは、サステイン電極Ｘとアドレス電極Ａとの
対向距離ＤXAより小さい（ＤAY＜ＤXA）。また、サステ
イン電極Ｙを覆う部分の誘電体層１７は、サステイン電
極Ｘを覆う部分の誘電体層１７よりも薄い。これらのこ
とから、ＰＤＰ１では従来の構造の場合と比べて低い印
加電圧でアドレス放電が生じる。
【００２０】次にＰＤＰ１の駆動方法を説明する。図３
は印加電圧の波形図である。１画面（１シーン）には例
えば１つのフィールドを対応づける。ただし、テレビジ
ョンのようにインタレース形式で走査された画面を再生
する場合には、１画面の表示に２つのフィールドを用い
る。
は印加電圧の波形図である。１画面（１シーン）には例
えば１つのフィールドを対応づける。ただし、テレビジ
ョンのようにインタレース形式で走査された画面を再生
する場合には、１画面の表示に２つのフィールドを用い
る。
【００２１】階調表示を行うためにフィールドを例えば
６〜８個程度のサブフィールドｓｆに分割する。各サブ
フィールドｓｆは、リセット期間ＴＲ、アドレス期間Ｔ
Ａ、及びサステイン期間ＴＳからなる。各サブフィール
ドｓｆの輝度に適切な重み付けをして、各サブフィール
ドｓｆのサステイン期間ＴＳにおける発光回数を設定す
る。各サブフィールドｓｆは１つの階調レベルの画面表
示期間である。
６〜８個程度のサブフィールドｓｆに分割する。各サブ
フィールドｓｆは、リセット期間ＴＲ、アドレス期間Ｔ
Ａ、及びサステイン期間ＴＳからなる。各サブフィール
ドｓｆの輝度に適切な重み付けをして、各サブフィール
ドｓｆのサステイン期間ＴＳにおける発光回数を設定す
る。各サブフィールドｓｆは１つの階調レベルの画面表
示期間である。
【００２２】リセット期間ＴＲは、それ以前の点灯状態
の影響を防ぐため、表示画面ＳＣの壁電荷の消去（全面
消去）を行う期間である。全てのラインのサステイン電
極Ｘに面放電開始電圧ＶｆXYを越える波高値の書込みパ
ルスＰＷを印加し、同時に全てのアドレス電極Ａにパル
スＰａｗ（書込みパルスＰＷと同極性）を印加する。書
込みパルスＰＷの立上がりに呼応して全てのラインで強
い面放電が生じ、誘電体層１７に一旦、壁電荷が蓄積す
る。その後、書込みパルスＰＷの立下がりに呼応して、
壁電荷によるいわゆる自己放電が生じ、誘電体層１７の
壁電荷が消失する。パルスＰａｗは、背面側の帯電及び
イオン衝撃を抑えるために印加される。
の影響を防ぐため、表示画面ＳＣの壁電荷の消去（全面
消去）を行う期間である。全てのラインのサステイン電
極Ｘに面放電開始電圧ＶｆXYを越える波高値の書込みパ
ルスＰＷを印加し、同時に全てのアドレス電極Ａにパル
スＰａｗ（書込みパルスＰＷと同極性）を印加する。書
込みパルスＰＷの立上がりに呼応して全てのラインで強
い面放電が生じ、誘電体層１７に一旦、壁電荷が蓄積す
る。その後、書込みパルスＰＷの立下がりに呼応して、
壁電荷によるいわゆる自己放電が生じ、誘電体層１７の
壁電荷が消失する。パルスＰａｗは、背面側の帯電及び
イオン衝撃を抑えるために印加される。
【００２３】アドレス期間ＴＡは、ライン順次のアドレ
ッシングを行う期間である。全てのサステイン電極Ｘを
接地電位に対して正電位Ｖａｘにバイアスし、全てのサ
ステイン電極Ｙを負電位Ｖｓｃにバイアスする。この状
態で、先頭のラインから１ラインずつ順に各ラインを選
択し、サステイン電極Ｙに負極性のスキャンパルスＰｙ
を印加する。ラインの選択と同時に、点灯（発光）すべ
きセルに対応したアドレス電極Ａに対して、波高値Ｖａ
の正極性のアドレスパルスＰａを印加する。選択された
ラインにおいて、アドレスパルスＰａの印加されたセル
では、アドレス放電が起こる。サステイン電極Ｘがアド
レスパルスＰａと同極性の電位にバイアスされているの
で、そのバイアスでアドレスパルスＰａが打ち消され、
サステイン電極Ｘとアドレス電極Ａとの間では放電は起
きない。
ッシングを行う期間である。全てのサステイン電極Ｘを
接地電位に対して正電位Ｖａｘにバイアスし、全てのサ
ステイン電極Ｙを負電位Ｖｓｃにバイアスする。この状
態で、先頭のラインから１ラインずつ順に各ラインを選
択し、サステイン電極Ｙに負極性のスキャンパルスＰｙ
を印加する。ラインの選択と同時に、点灯（発光）すべ
きセルに対応したアドレス電極Ａに対して、波高値Ｖａ
の正極性のアドレスパルスＰａを印加する。選択された
ラインにおいて、アドレスパルスＰａの印加されたセル
では、アドレス放電が起こる。サステイン電極Ｘがアド
レスパルスＰａと同極性の電位にバイアスされているの
で、そのバイアスでアドレスパルスＰａが打ち消され、
サステイン電極Ｘとアドレス電極Ａとの間では放電は起
きない。
【００２４】サステイン期間ＴＳは、階調レベルに応じ
た輝度を確保するために、アドレッシングによって設定
された点灯状態を維持する期間である。背面側の帯電を
防止するため、全てのアドレス電極Ａを正極性の電位に
バイアスし、最初に全てのサステイン電極Ｙに波高値Ｖ
ｓの正極性のサステインパルスＰｓを印加する。その
後、サステイン電極Ｘに対するサステインパルスＰｓｘ
の印加とサステイン電極Ｙに対するサステインパルスＰ
ｓの印加とを交互に繰り返す。サステインパルスＰｓ
ｘ，Ｐｓを印加する毎に、アドレス期間ＴＡの終了時点
で所定の壁電荷が存在したセルで面放電（サステイン放
電）が生じ、壁電荷の極性が反転する。
た輝度を確保するために、アドレッシングによって設定
された点灯状態を維持する期間である。背面側の帯電を
防止するため、全てのアドレス電極Ａを正極性の電位に
バイアスし、最初に全てのサステイン電極Ｙに波高値Ｖ
ｓの正極性のサステインパルスＰｓを印加する。その
後、サステイン電極Ｘに対するサステインパルスＰｓｘ
の印加とサステイン電極Ｙに対するサステインパルスＰ
ｓの印加とを交互に繰り返す。サステインパルスＰｓ
ｘ，Ｐｓを印加する毎に、アドレス期間ＴＡの終了時点
で所定の壁電荷が存在したセルで面放電（サステイン放
電）が生じ、壁電荷の極性が反転する。
【００２５】ここで、サステイン電極Ｙを陰極とするサ
ステイン放電を生じさせるためのパルス、すなわちサス
テイン電極Ｘに印加するサステインパルスＰｓｘは、サ
ステイン電極Ｙを陽極とするサステイン放電を生じさせ
るためのサステインパルスＰｓと同じく波高値Ｖｓの正
極性の電圧パルスである。ただし、サステインパルスＰ
ｓｘの立上がりはサステインパルスＰｓよりも緩やかで
ある。このようにサステインパルスＰｓｘの波形を意図
的に立上がりの鈍い波形とすることにより、誘電体層１
７におけるサステイン電極Ｙを覆う部分に対するイオン
衝撃を緩和することができる。
ステイン放電を生じさせるためのパルス、すなわちサス
テイン電極Ｘに印加するサステインパルスＰｓｘは、サ
ステイン電極Ｙを陽極とするサステイン放電を生じさせ
るためのサステインパルスＰｓと同じく波高値Ｖｓの正
極性の電圧パルスである。ただし、サステインパルスＰ
ｓｘの立上がりはサステインパルスＰｓよりも緩やかで
ある。このようにサステインパルスＰｓｘの波形を意図
的に立上がりの鈍い波形とすることにより、誘電体層１
７におけるサステイン電極Ｙを覆う部分に対するイオン
衝撃を緩和することができる。
【００２６】図４はサステイン期間における実効電圧の
波形図である。図４（Ａ）はサステインパルスＰｓを印
加した場合の例を示し、図４（Ｂ）はサステインパルス
Ｐｓｘを印加した場合の例を示す。
波形図である。図４（Ａ）はサステインパルスＰｓを印
加した場合の例を示し、図４（Ｂ）はサステインパルス
Ｐｓｘを印加した場合の例を示す。
【００２７】図４（Ａ）のようにサステイン電極Ｘ，Ｙ
間の実効電圧（セル電圧ともいう）Ｖｅｆｆは、サステ
インパルスＰｓの印加によって壁電圧Ｖｗａｌｌから急
激に上昇して面放電開始電圧ＶｆXYを越える。セルには
充電電流が供給される。立上がり時間は数十ナノ秒程度
である。サステインパルスＰｓの立上がりから若干遅れ
て面放電が生じる。このとき、実効電圧Ｖｅｆｆは最大
値に達しており、放電強度は比較的に大きい。実効電圧
Ｖｅｆｆは以前の反対極性の壁電荷の蓄積にともなって
降下し、サステインパルスＰｓの立上がりに呼応してそ
の極性が反転する。
間の実効電圧（セル電圧ともいう）Ｖｅｆｆは、サステ
インパルスＰｓの印加によって壁電圧Ｖｗａｌｌから急
激に上昇して面放電開始電圧ＶｆXYを越える。セルには
充電電流が供給される。立上がり時間は数十ナノ秒程度
である。サステインパルスＰｓの立上がりから若干遅れ
て面放電が生じる。このとき、実効電圧Ｖｅｆｆは最大
値に達しており、放電強度は比較的に大きい。実効電圧
Ｖｅｆｆは以前の反対極性の壁電荷の蓄積にともなって
降下し、サステインパルスＰｓの立上がりに呼応してそ
の極性が反転する。
【００２８】一方、図４（Ｂ）のように、サステインパ
ルスＰｓｘを印加した場合には、実効電圧Ｖｅｆｆは壁
電圧Ｖｗａｌｌから緩やかに上昇する。そして、実効電
圧Ｖｅｆｆが面放電開始電圧ＶｆXYを越えた時点から若
干遅れて面放電が生じる。この場合は実効電圧Ｖｅｆｆ
が最大値に達する以前の段階で面放電が生じるので、放
電強度は比較的に小さい。
ルスＰｓｘを印加した場合には、実効電圧Ｖｅｆｆは壁
電圧Ｖｗａｌｌから緩やかに上昇する。そして、実効電
圧Ｖｅｆｆが面放電開始電圧ＶｆXYを越えた時点から若
干遅れて面放電が生じる。この場合は実効電圧Ｖｅｆｆ
が最大値に達する以前の段階で面放電が生じるので、放
電強度は比較的に小さい。
【００２９】図５は駆動回路の要部の構成を示す図であ
る。サステイン電極Ｘ，Ｙのバイアス電位は、スイッチ
ング回路１１０，１２０によって接地電位とサステイン
電位（Ｖｓ）とに切換えられる。スイッチング回路１１
０，１２０には図示しないコントローラから切換え制御
信号が入力される。
る。サステイン電極Ｘ，Ｙのバイアス電位は、スイッチ
ング回路１１０，１２０によって接地電位とサステイン
電位（Ｖｓ）とに切換えられる。スイッチング回路１１
０，１２０には図示しないコントローラから切換え制御
信号が入力される。
【００３０】サステイン電極Ｙは、スイッチング回路１
２０の出力端子と直接に接続されている。一方、サステ
イン電極Ｘは、抵抗１１５を介してスイッチング回路１
１０の出力端子と直接に接続されている。抵抗１１５が
介在する分だけ電圧遷移の時定数が増大し、サステイン
パルスＰｓｘの立上がりがサステインパルスＰｓよりも
緩やかになる。
２０の出力端子と直接に接続されている。一方、サステ
イン電極Ｘは、抵抗１１５を介してスイッチング回路１
１０の出力端子と直接に接続されている。抵抗１１５が
介在する分だけ電圧遷移の時定数が増大し、サステイン
パルスＰｓｘの立上がりがサステインパルスＰｓよりも
緩やかになる。
【００３１】上述の実施形態において、サステイン電極
Ｙを放電空間３０に近づけてアドレス放電を生じ易くし
た分だけ放電空間３０の間隙寸法を増大することができ
る。その場合には、アドレス放電を生じさせるために従
来と同程度の電圧を印加する必要があるが、面放電が拡
がり易くなり、しかも隔壁２９の高さが増大する分だけ
蛍光体層２８の配置面積を拡大することができるので、
輝度及び発光効率を高めることができる。
Ｙを放電空間３０に近づけてアドレス放電を生じ易くし
た分だけ放電空間３０の間隙寸法を増大することができ
る。その場合には、アドレス放電を生じさせるために従
来と同程度の電圧を印加する必要があるが、面放電が拡
がり易くなり、しかも隔壁２９の高さが増大する分だけ
蛍光体層２８の配置面積を拡大することができるので、
輝度及び発光効率を高めることができる。
【００３２】
【発明の効果】請求項１の発明によれば、アドレス放電
を生じさせるための駆動電圧の設定の自由度を高めるこ
とができ、放電空間の間隙寸法の増大による輝度の向上
を図ることができる。
を生じさせるための駆動電圧の設定の自由度を高めるこ
とができ、放電空間の間隙寸法の増大による輝度の向上
を図ることができる。
【００３３】請求項２の発明によれば、アドレッシング
に用いるサステイン電極を覆う電極保護層の劣化を防止
することができる。
に用いるサステイン電極を覆う電極保護層の劣化を防止
することができる。
【図１】本発明のＰＤＰの電極マトリクスを示す平面図
である。
である。
【図２】本発明のＰＤＰの内部構造を示す部分断面図で
ある。
ある。
【図３】印加電圧の波形図である。
【図４】サステイン期間における実効電圧の波形図であ
る。
る。
【図５】駆動回路の要部の構成を示す図である。
１ ＰＤＰ（ＡＣ型ＰＤＰ） １１ ガラス基板（第１の基板） ２１ ガラス基板（第２の基板） ３０ 放電空間 Ａ アドレス電極 ＤYA 対向距離（第２のサステイン電極とアドレス電極
との対向距離） ＤXA 対向距離（第１のサステイン電極とアドレス電極
との対向距離） Ｐｓｘ サステインパルス（第２のサステイン電極を陰
極とする電圧パルス） Ｐｓ サステインパルス（第２のサステイン電極を陽極
とする電圧パルス） ＴＳ サステイン期間 Ｘ サステイン電極（第１のサステイン電極） Ｙ サステイン電極（第２のサステイン電極）
との対向距離） ＤXA 対向距離（第１のサステイン電極とアドレス電極
との対向距離） Ｐｓｘ サステインパルス（第２のサステイン電極を陰
極とする電圧パルス） Ｐｓ サステインパルス（第２のサステイン電極を陽極
とする電圧パルス） ＴＳ サステイン期間 Ｘ サステイン電極（第１のサステイン電極） Ｙ サステイン電極（第２のサステイン電極）
Claims (2)
- 【請求項１】第１の基板上に行方向に延びる第１及び第
２のサステイン電極が設けられ、放電空間を介して前記
第１の基板と対向する第２の基板上に列方向に延びるア
ドレス電極が設けられており、前記第２のサステイン電
極と前記アドレス電極との間でアドレッシングのための
放電を生じさせるように構成されたマトリクス表示形式
のＡＣ型ＰＤＰであって、 前記第２のサステイン電極と前記アドレス電極との対向
距離が、前記第１のサステイン電極と前記アドレス電極
との対向距離より小さいことを特徴とするＡＣ型ＰＤＰ - 【請求項２】請求項１記載のＡＣ型ＰＤＰによる画面表
示に際して、 前記第１のサステイン電極と前記第２のサステイン電極
とに対して交互に同一極性の電圧パルスを印加して周期
的に放電を生じさせるサステイン期間において、当該第
２のサステイン電極が陰極となる放電を生じさせるため
の電圧パルスを、当該第２のサステイン電極が陽極とな
る放電を生じさせるための電圧パルスと比べて前縁の電
圧遷移が緩やかなパルスとすることを特徴とするＡＣ型
ＰＤＰの駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8063403A JPH09259767A (ja) | 1996-03-19 | 1996-03-19 | Ａｃ型ｐｄｐ及びその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8063403A JPH09259767A (ja) | 1996-03-19 | 1996-03-19 | Ａｃ型ｐｄｐ及びその駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09259767A true JPH09259767A (ja) | 1997-10-03 |
Family
ID=13228313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8063403A Withdrawn JPH09259767A (ja) | 1996-03-19 | 1996-03-19 | Ａｃ型ｐｄｐ及びその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09259767A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6160530A (en) * | 1997-04-02 | 2000-12-12 | Nec Corporation | Method and device for driving a plasma display panel |
| KR100363428B1 (ko) * | 1999-06-28 | 2002-11-30 | 현대 프라즈마 주식회사 | 적층 투명전극 구조를 구비하는 플라즈마 디스플레이 패널 |
| KR100400377B1 (ko) * | 2001-02-01 | 2003-10-01 | 엘지전자 주식회사 | 플라즈마 디스플레이 패널 |
| EP1720151A2 (en) | 1998-11-13 | 2006-11-08 | Matsushita Electric Industrial Co., Ltd. | High resolution and high luminance plasma display panel and drive method for the same |
| KR100696476B1 (ko) * | 2004-11-05 | 2007-03-19 | 삼성에스디아이 주식회사 | 플라즈마 디스플레이 패널 |
| US7468714B2 (en) | 1998-09-04 | 2008-12-23 | Panasonic Corporation | Plasma display panel driving method and plasma display panel apparatus capable of displaying high-quality images with high luminous efficiency |
-
1996
- 1996-03-19 JP JP8063403A patent/JPH09259767A/ja not_active Withdrawn
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6160530A (en) * | 1997-04-02 | 2000-12-12 | Nec Corporation | Method and device for driving a plasma display panel |
| US7701418B2 (en) | 1998-09-04 | 2010-04-20 | Panasonic Corporation | Plasma display panel driving method and plasma display panel apparatus capable of displaying high-quality images with high luminous efficiency |
| US7701417B2 (en) | 1998-09-04 | 2010-04-20 | Panasonic Corporation | Plasma display panel driving method and plasma display panel apparatus capable of displaying high-quality images with high luminous efficiency |
| US7649511B2 (en) | 1998-09-04 | 2010-01-19 | Panasonic Corporation | Plasma display panel driving method and plasma display panel apparatus capable of displaying high-quality images with high luminous efficiency |
| US7683859B2 (en) | 1998-09-04 | 2010-03-23 | Panasonic Corporation | Plasma display panel driving method and plasma display panel apparatus capable of displaying high-quality images with high luminous efficiency |
| EP2051231A3 (en) * | 1998-09-04 | 2009-06-03 | Panasonic Corporation | A plasma display panel driving method and plasma display panel apparatus capable of displaying high-quality images with high luminous efficiency |
| US7728793B2 (en) | 1998-09-04 | 2010-06-01 | Panasonic Corporation | Plasma display panel driving method and plasma display panel apparatus capable of displaying high-quality images with high luminous efficiency |
| US7728795B2 (en) | 1998-09-04 | 2010-06-01 | Panasonic Corporation | Plasma display panel driving method and plasma display panel apparatus capable of displaying high-quality images with high luminous efficiency |
| US7468714B2 (en) | 1998-09-04 | 2008-12-23 | Panasonic Corporation | Plasma display panel driving method and plasma display panel apparatus capable of displaying high-quality images with high luminous efficiency |
| US7728794B2 (en) | 1998-09-04 | 2010-06-01 | Panasonic Corporation | Plasma display panel driving method and plasma display panel apparatus capable of displaying high-quality images with high luminous efficiency |
| US7724214B2 (en) | 1998-09-04 | 2010-05-25 | Panasonic Corporation | Plasma display panel driving method and plasma display panel apparatus capable of displaying high-quality images with high luminous efficiency |
| US7705807B2 (en) | 1998-09-04 | 2010-04-27 | Panasonic Corporation | Plasma display panel driving method and plasma display panel apparatus capable of displaying high-quality images with high luminous efficiency |
| EP1720151A3 (en) * | 1998-11-13 | 2007-08-08 | Matsushita Electric Industrial Co., Ltd. | High resolution and high luminance plasma display panel and drive method for the same |
| EP1720150A2 (en) | 1998-11-13 | 2006-11-08 | Matsushita Electric Industrial Co., Ltd. | High resolution and high luminance plasma display panel and drive method for the same |
| EP1720151A2 (en) | 1998-11-13 | 2006-11-08 | Matsushita Electric Industrial Co., Ltd. | High resolution and high luminance plasma display panel and drive method for the same |
| EP1720150A3 (en) * | 1998-11-13 | 2007-08-08 | Matsushita Electric Industrial Co., Ltd. | High resolution and high luminance plasma display panel and drive method for the same |
| KR100363428B1 (ko) * | 1999-06-28 | 2002-11-30 | 현대 프라즈마 주식회사 | 적층 투명전극 구조를 구비하는 플라즈마 디스플레이 패널 |
| KR100400377B1 (ko) * | 2001-02-01 | 2003-10-01 | 엘지전자 주식회사 | 플라즈마 디스플레이 패널 |
| KR100696476B1 (ko) * | 2004-11-05 | 2007-03-19 | 삼성에스디아이 주식회사 | 플라즈마 디스플레이 패널 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100264088B1 (ko) | Ac형 pdp의 구동방법 및 표시장치 | |
| US7514870B2 (en) | Plasma display panel having first and second electrode groups | |
| JP2003151445A (ja) | プラズマディスプレイパネルおよびその駆動方法 | |
| JP3259766B2 (ja) | プラズマディスプレイパネルの駆動方法 | |
| JP2000331615A (ja) | プラズマディスプレイパネル及びその駆動方法 | |
| JP2007538291A (ja) | 分割電極を備えたプラズマディスプレイ | |
| JP2001013913A (ja) | 放電式表示装置及びその駆動方法 | |
| JP3532317B2 (ja) | Ａｃ型ｐｄｐの駆動方法 | |
| JP3591971B2 (ja) | Ａｃ型ｐｄｐ及びその駆動方法 | |
| JP4675517B2 (ja) | プラズマディスプレイ装置 | |
| JP4610720B2 (ja) | プラズマディスプレイ装置 | |
| US6906689B2 (en) | Plasma display panel and driving method thereof | |
| JPH09259767A (ja) | Ａｃ型ｐｄｐ及びその駆動方法 | |
| JPH11238462A (ja) | プラズマディスプレイパネル | |
| JP3111949B2 (ja) | 面放電型プラズマディスプレイパネルおよびその駆動方法 | |
| JP3644789B2 (ja) | プラズマディスプレイパネル及びその駆動方法 | |
| JPH08339766A (ja) | プラズマパネル、その製造方法及び画像表示装置 | |
| JP3454969B2 (ja) | Ａｃ型ｐｄｐの駆動方法 | |
| JP2963515B2 (ja) | プラズマディスプレイパネル及びその駆動方法 | |
| KR100450517B1 (ko) | 다전극플라즈마표시소자 | |
| JP3764897B2 (ja) | プラズマディスプレイパネルの駆動方法 | |
| JPH08137431A (ja) | ガス放電表示装置 | |
| JP3272396B2 (ja) | プラズマディスプレイ装置 | |
| JPH10133622A (ja) | プラズマディスプレイパネルの駆動方法 | |
| WO2009092209A1 (zh) | 一种等离子体显示板的驱动方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030603 |