JPH09252114A - Manufacture of semiconductor device - Google Patents
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- JPH09252114A JPH09252114A JP8059788A JP5978896A JPH09252114A JP H09252114 A JPH09252114 A JP H09252114A JP 8059788 A JP8059788 A JP 8059788A JP 5978896 A JP5978896 A JP 5978896A JP H09252114 A JPH09252114 A JP H09252114A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に特性が改善されたＭＯＳトランジスタ
の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a MOS transistor having improved characteristics.
【０００２】[0002]
【従来の技術】集積回路の微細化に伴い、素子分離領域
に許容される面積も縮小しており、従来のＬＯＣＯＳ
（Local Oxidation Of Silicon）法による素子分離領域
では対応しきれなくなってきている。そこで微細化に対
応できる新規な方法としてトレンチ素子分離が提案され
ている。しかしながらこの方法による素子分離領域に囲
まれた微細な素子領域にＭＯＳトランジスタを形成する
と、完成したトランジスタの特性に新たな問題が生じて
きた。2. Description of the Related Art With the miniaturization of integrated circuits, the area allowed for element isolation regions has been reduced.
The device isolation area by the (Local Oxidation Of Silicon) method is no longer sufficient. Therefore, trench element isolation has been proposed as a new method capable of coping with miniaturization. However, when a MOS transistor is formed in a fine element region surrounded by an element isolation region by this method, a new problem arises in the characteristics of the completed transistor.
【０００３】まず、図２０〜２２を参照して、トレンチ
素子分離領域に囲まれたＭＯＳトランジスタの構成を説
明する。図２０（ａ）はトレンチ素子分離領域（不図
示）に囲まれたＭＯＳトランジスタの平面図であり、図
２０（ｂ）、２０（ｃ）は、図２０（ａ）のＡ−Ａ′
線、Ｂ−Ｂ′線にそれぞれ沿った模式的な断面図であ
る。First, the structure of a MOS transistor surrounded by a trench element isolation region will be described with reference to FIGS. 20A is a plan view of a MOS transistor surrounded by a trench element isolation region (not shown), and FIGS. 20B and 20C are AA ′ of FIG. 20A.
FIG. 3 is a schematic cross-sectional view taken along a line BB ′ and a line BB ′.
【０００４】例えばｎ型シリコン基板１０１に、トレン
チ素子分離領域１０３に囲まれたｐ型ウェル１０２が形
成されている（図２０（ａ），（ｂ））。前記基板１０
１の表面にはゲート絶縁膜１０４が全面に形成され、そ
の上にゲート電極１０５が選択的に形成されている。こ
のゲート電極１０５の例えば長手方向の両端は素子分離
領域１０３の上にオーバーラップするごとく形成されて
いる（図２０（ｃ））。For example, a p-type well 102 surrounded by a trench element isolation region 103 is formed on an n-type silicon substrate 101 (FIGS. 20A and 20B). The substrate 10
A gate insulating film 104 is formed on the entire surface of No. 1 and a gate electrode 105 is selectively formed thereon. For example, both ends in the longitudinal direction of the gate electrode 105 are formed so as to overlap the element isolation region 103 (FIG. 20C).
【０００５】他の短手方向の両側には図２０（ｂ）に示
すように、素子分離領域１０３とゲート電極１０５に囲
まれたオープンスペースがある。このオープンスペース
にＰあるいはＡｓ等の不純物がイオン注入されて、ソー
ス、ドレイン領域となるｎ型拡散層１０６、１０７が形
成されトランジスタが構成されている。On both sides in the other lateral direction, as shown in FIG. 20B, there is an open space surrounded by the element isolation region 103 and the gate electrode 105. Impurities such as P or As are ion-implanted into the open space to form n-type diffusion layers 106 and 107 serving as source and drain regions, thereby forming a transistor.
【０００６】図２０（ａ）において、参照番号１０８、
１０９、１１０はそれぞれゲート、ソース、ドレインの
コンタクトである。In FIG. 20 (a), reference numeral 108,
Reference numerals 109 and 110 denote contacts for the gate, the source and the drain, respectively.
【０００７】次にこのトランジスタの形成法およびその
問題点を図２１、２２を参照して説明する。図２１、２
２は図２０（ａ）のＢ−Ｂ’線に沿った断面図に相当す
る。なおウェルの形成については説明の簡略化のために
省略する。Next, a method of forming this transistor and its problems will be described with reference to FIGS. FIG. 21, 2
2 corresponds to a sectional view taken along the line BB ′ of FIG. The formation of wells is omitted for the sake of simplification of description.
【０００８】先ず、図２１（ａ）に示すように、シリコ
ン基板１０１上にシリコン酸化膜１１２を１０ｎｍ程度
形成する。酸化膜１１２上にマスク材として多結晶シリ
コン層１１３を厚さ１００ｎｍ程度堆積する。First, as shown in FIG. 21A, a silicon oxide film 112 is formed on the silicon substrate 101 to have a thickness of about 10 nm. A polycrystalline silicon layer 113 is deposited on the oxide film 112 as a mask material to a thickness of about 100 nm.
【０００９】次に、図２１（ｂ）に示すように、レジス
ト（不図示）をマスクに多結晶シリコン層１１３と酸化
膜１１２をリアクティブエッチング（ＲＩＥ）法を用い
てエッチングする。Next, as shown in FIG. 21B, the polycrystalline silicon layer 113 and the oxide film 112 are etched by a reactive etching (RIE) method using a resist (not shown) as a mask.
【００１０】次に、図２１（ｃ）に示すように、ＲＩＥ
法により多結晶シリコン層１１３をマスクとしてシリコ
ン基板１０１をエッチングし、トランジスタ形成領域を
形成する。Next, as shown in FIG. 21C, RIE
Method is used to etch the silicon substrate 101 using the polycrystalline silicon layer 113 as a mask to form a transistor formation region.
【００１１】その後、図２１（ｄ）に示すように、全面
を酸化させて酸化膜１１４を形成する。さらに図２２
（ａ）に示すように、絶縁膜１１５を全面に厚く形成し
てトランジスタ形成領域を埋め込んだ後、ＣＭＰ（Chem
ical and Mechanical Polish-ing ）法により研磨して
表面を平坦化する（図２２（ｂ））。After that, as shown in FIG. 21D, the entire surface is oxidized to form an oxide film 114. Furthermore, FIG.
As shown in (a), after the insulating film 115 is formed thickly on the entire surface to fill the transistor formation region, CMP (Chem
The surface is flattened by polishing by the ical and Mechanical Polishing method (FIG. 22B).
【００１２】その後、マスクとして用いた多結晶シリコ
ン層１１３を除去した後、酸化膜１１２を弗化アンモニ
ウム等を用いて除去する（図２２（ｃ））。After that, after removing the polycrystalline silicon layer 113 used as the mask, the oxide film 112 is removed using ammonium fluoride or the like (FIG. 22C).
【００１３】その後、新たにゲート酸化膜１１６を形成
し、ゲート電極材として例えばボロンをドープした多結
晶シリコン層１１７を全面に堆積させ、図示しないレジ
ストをマスクにゲート電極を形成する。After that, a new gate oxide film 116 is formed, a polycrystalline silicon layer 117 doped with, for example, boron is deposited on the entire surface as a gate electrode material, and a gate electrode is formed using a resist (not shown) as a mask.
【００１４】次にゲート電極１１７をマスクにしてイオ
ン注入法によりｎ型不純物（例えばＡｓ）を注入してソ
ース／ドレイン領域（図２０（ａ），（ｂ）の参照番号
１０６、１０７）を形成する。Next, using the gate electrode 117 as a mask, n-type impurities (such as As) are implanted by ion implantation to form source / drain regions (reference numerals 106 and 107 in FIGS. 20A and 20B). To do.
【００１５】このようなトレンチ素子分離領域１１５を
形成する際に、酸化膜１１２の除去工程に対してプロセ
ス的なマ−ジンを見込む必要があるために、所定のオー
バエッチングが必要となる。その結果、エッチング後の
素子分離領域１１５の側面は、若干後退し、シリコン基
板１０１の凸部の周囲において若干落ち込んだ形状とな
る（図２２（ｃ））。従って、シリコン基板１０１の凸
部（トランジスタ形成領域）のエッジは、ほぼ直角に近
い形状で素子形成領域内に露出される。When forming such a trench element isolation region 115, it is necessary to allow a process margin for the removal process of the oxide film 112, and therefore a predetermined over-etching is required. As a result, the side surface of the element isolation region 115 after etching is slightly recessed, and has a shape slightly depressed around the convex portion of the silicon substrate 101 (FIG. 22C). Therefore, the edge of the convex portion (transistor formation region) of the silicon substrate 101 is exposed in the element formation region in a shape close to a right angle.
【００１６】上述のような形状であると、シリコン基板
１０１の凸部の上にゲート絶縁膜１１６を形成し、その
後ゲート電極１１７を形成した際、シリコン基板１０１
の凸部のエッジ部分に強い電界が作用してＭＯＳトラン
ジスタのしきい値の低下を招く。With the above-described shape, when the gate insulating film 116 is formed on the convex portion of the silicon substrate 101 and then the gate electrode 117 is formed, the silicon substrate 101 is formed.
A strong electric field acts on the edge portion of the convex portion of the MOS transistor to cause a decrease in the threshold value of the MOS transistor.
【００１７】特にゲ−ト幅の狭いＭＯＳトランジスタに
おいては、このエッジ部分での電界の集中による閾値電
圧の低下が顕著に現れる。これはエッジ部分に見かけ上
閾値の低い寄生ＭＯＳトランジスタができることによる
現象である。Particularly in a MOS transistor having a narrow gate width, the threshold voltage is remarkably lowered due to the concentration of the electric field at this edge portion. This is a phenomenon caused by the formation of a parasitic MOS transistor having an apparently low threshold value at the edge portion.
【００１８】ゲート幅の異なるＭＯＳトランジスタが多
数集積されるＭＯＳ集積回路では、ＭＯＳトランジスタ
間に閾値のばらつきが生じるので、この現象は集積回路
にとって好ましくない。またこの現象を呈するＭＯＳト
ランジスタは、スタンバイ電流の増大やトランジスタの
信頼性低下が懸念されるので、この現象を除くことが望
まれる。In a MOS integrated circuit in which a large number of MOS transistors having different gate widths are integrated, this phenomenon is not preferable for the integrated circuit because the threshold value varies among the MOS transistors. Further, in a MOS transistor exhibiting this phenomenon, there is a concern that the standby current may increase and the reliability of the transistor may deteriorate, so it is desirable to eliminate this phenomenon.
【００１９】[0019]
【発明が解決しようとする課題】従来の技術では、トラ
ンジスタを形成する際、素子領域のマスク材をエッチン
グした後、引き続き素子領域をエッチングするため、素
子（トランジスタ）領域のコーナー部分がほぼ直角に形
成される。このため、ゲートエッジでの電界集中、ゲー
ト絶縁膜の耐圧劣化やコーナー部での寄生トランジスタ
が形成されるという問題が生じていた。In the prior art, when a transistor is formed, the mask material in the element region is etched and then the element region is continuously etched. Therefore, the corner portion of the element (transistor) region is formed at a substantially right angle. It is formed. Therefore, there are problems that electric fields are concentrated at the gate edge, breakdown voltage of the gate insulating film is deteriorated, and a parasitic transistor is formed at the corner.
【００２０】本発明は、上記問題に鑑みて為されたもの
で、トランジスタ形成領域のコーナー部を丸めることに
より、コーナー（エッジ）部での電界集中を排除できる
半導体装置の製造方法を提供することを目的とする。The present invention has been made in view of the above problems, and provides a method for manufacturing a semiconductor device in which the electric field concentration at the corner (edge) portion can be eliminated by rounding the corner portion of the transistor formation region. With the goal.
【００２１】[0021]
【課題を解決するための手段】上記課題を解決するため
に本発明の半導体装置の製造方法は、半導体基板の主面
上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜
上にマスク層を形成する工程と、前記マスク層をパター
ニングして島状領域を形成する工程と、前記島状領域の
前記マスク層の上面および側面と、前記半導体基板の前
記主面の前記マスク層に覆われない部分を酸化させ、第
２の絶縁膜を形成する工程と、前記島状領域の前記マス
ク層の前記上面と、前記半導体基板の前記主面上に形成
された前記第２の絶縁膜とを、異方性エッチングにより
除去し、同時に前記マスク層の前記側面に前記第２の絶
縁膜を残置する工程と、前記島状領域の前記マスク層
と、前記島状領域の前記側面に残置された前記第２の絶
縁膜とをマスクとして、前記半導体基板の前記主面を異
方性エッチングにより前記主面に概略垂直にエッチング
する工程と、前記半導体基板の前記主面全体に、前記島
状領域の周囲を埋め込むように第３の絶縁膜を形成する
工程と、前記第３の絶縁膜を前記主面に概略平行な平面
に後退させ、前記マスク層を露出させる工程と、露出さ
れた前記マスク層を除去する工程と、前記マスク層が除
去された部分に導電膜を形成する工程と、前記導電膜を
パターニングしてゲート電極を形成する工程とを具備す
ることを特徴とする。In order to solve the above problems, a method of manufacturing a semiconductor device according to the present invention comprises a step of forming a first insulating film on a main surface of a semiconductor substrate, and the first insulating film. Forming a mask layer thereon, patterning the mask layer to form island regions, upper and side surfaces of the mask layer in the island regions, and the mask on the main surface of the semiconductor substrate. Oxidizing a portion not covered with a layer to form a second insulating film; the upper surface of the mask layer in the island region and the second surface formed on the main surface of the semiconductor substrate. Removing the insulating film by anisotropic etching, and at the same time leaving the second insulating film on the side surface of the mask layer, the mask layer in the island region, and the side surface of the island region. Is used as a mask with the second insulating film left on Etching the main surface of the semiconductor substrate substantially perpendicularly to the main surface by anisotropic etching, and providing a third insulating film so as to fill the periphery of the island-shaped region in the entire main surface of the semiconductor substrate. A step of forming a film, a step of retracting the third insulating film to a plane substantially parallel to the main surface to expose the mask layer, a step of removing the exposed mask layer, and a mask layer And a step of forming a gate electrode by patterning the conductive film.
【００２２】上記課題を解決するために本発明の半導体
装置の他の製造方法は、半導体基板の主面上に第１の絶
縁膜を形成する工程と、前記第１の絶縁膜上に第１のゲ
ートとなる第１の導電層を形成する工程と、前記第１の
導電層をパターニングして島状領域を形成する工程と、
前記島状領域の前記第１の導電層の上面および側面と、
前記半導体基板の前記主面の前記第１の導電層に覆われ
ない部分を酸化させ、第２の絶縁膜を形成する工程と、
前記島状領域の前記第１の導電層の前記上面と、前記半
導体基板の前記主面上に形成された前記第２の絶縁膜と
を、異方性エッチングにより除去し、同時に前記第１の
導電層の前記側面に前記第２の絶縁膜を残置する工程
と、前記島状領域の前記第１の導電層と、前記島状領域
の前記側面に残置された前記第２の絶縁膜とをマスクと
して、前記半導体基板の前記主面を異方性エッチングに
より前記主面に概略垂直にエッチングする工程と、前記
半導体基板の前記主面全体に、前記島状領域の周囲を埋
め込むように第３の絶縁膜を形成する工程と、前記第３
の絶縁膜を前記主面に概略平行な平面に後退させ、前記
第１の導電層を露出させる工程と、第２のゲートとなる
第２の導電層を前記露出した第１の導電層上に形成する
工程と、前記第１および第２の導電層をパターニングし
て、前記第１および第２のゲートからなるゲート電極を
形成する工程とを具備することを特徴とする。In order to solve the above problems, another method of manufacturing a semiconductor device according to the present invention comprises a step of forming a first insulating film on the main surface of a semiconductor substrate, and a first step on the first insulating film. A step of forming a first conductive layer to be a gate of, and a step of patterning the first conductive layer to form an island region.
An upper surface and a side surface of the first conductive layer in the island region,
A step of oxidizing a portion of the main surface of the semiconductor substrate which is not covered with the first conductive layer to form a second insulating film;
The upper surface of the first conductive layer in the island region and the second insulating film formed on the main surface of the semiconductor substrate are removed by anisotropic etching, and at the same time, the first insulating film is removed. A step of leaving the second insulating film on the side surface of the conductive layer; the first conductive layer of the island-shaped region; and the second insulating film left on the side surface of the island-shaped region. As a mask, a step of anisotropically etching the main surface of the semiconductor substrate substantially perpendicular to the main surface; and a third step of filling the entire main surface of the semiconductor substrate with the periphery of the island-shaped region. The step of forming an insulating film of
A step of retreating the insulating film to a plane substantially parallel to the main surface to expose the first conductive layer, and a second conductive layer to be a second gate on the exposed first conductive layer. And a step of patterning the first and second conductive layers to form a gate electrode composed of the first and second gates.
【００２３】さらに、前記マスク層が除去されて露出し
た前記第１の絶縁膜を除去する工程と、前記第１の絶縁
膜が除去されて露出した前記半導体基板の前記主面に、
第４の絶縁膜を形成する工程とを、前記ゲート電極を形
成する工程の前に具備させてもよい。Further, the step of removing the first insulating film exposed by removing the mask layer, and the step of removing the first insulating film exposed on the main surface of the semiconductor substrate,
A step of forming a fourth insulating film may be provided before the step of forming the gate electrode.
【００２４】前記半導体基板は、半導体支持基板上に絶
縁膜を介して薄膜半導体層が形成され、前記島状領域が
前記薄膜半導体層上に形成されたものであってもよい。The semiconductor substrate may be one in which a thin film semiconductor layer is formed on a semiconductor supporting substrate via an insulating film, and the island regions are formed on the thin film semiconductor layer.
【００２５】また、前記半導体基板は半導体層で構成さ
れ、前記半導体基板の異方性エッチングにより、前記半
導体基板の表面に前記半導体層からなる凹凸が形成され
るものであってもよい。The semiconductor substrate may be composed of a semiconductor layer, and the semiconductor substrate may be anisotropically etched to form irregularities made of the semiconductor layer on the surface of the semiconductor substrate.
【００２６】また、前記島状領域を形成する工程は、前
記マスク層若しくは前記第１の導電層と前記第１の絶縁
膜とを同一マスクを用いて選択的にエッチングし、それ
ぞれ前記マスク層若しくは前記第１の導電層と前記第１
の絶縁膜とが積層された島状領域を形成する工程であっ
てもよい。Further, in the step of forming the island-shaped region, the mask layer or the first conductive layer and the first insulating film are selectively etched using the same mask, and the mask layer or The first conductive layer and the first
The step may be a step of forming an island-shaped region in which the above-mentioned insulating film is laminated.
【００２７】また、前記異方性エッチングによりエッチ
ングされた前記半導体基板の前記主面を酸化する工程を
さらに具備させてもよい。The method may further include a step of oxidizing the main surface of the semiconductor substrate etched by the anisotropic etching.
【００２８】また、前記マスク層若しくは前記第１の導
電層を形成する工程は、第１のマスク層若しくは前記第
１の導電層を形成したのち、前記第１のマスク層若しく
は前記第１の導電層とエッチング特性の異なる第２のマ
スク層若しくは第３の導電層をそれぞれ形成する工程を
含むようにしてもよい。In the step of forming the mask layer or the first conductive layer, after forming the first mask layer or the first conductive layer, the first mask layer or the first conductive layer is formed. A step of forming a second mask layer or a third conductive layer having different etching characteristics from the layer may be included.
【００２９】本発明の半導体装置の製造方法は、トラン
ジスタ形成領域のマスク層を、レジストを用いてパター
ニングした後酸化させることにより、トランジスタ形成
領域となる箇所のコーナーを予め丸める。その後、リア
クティブエッチングによりトランジスタ形成領域を形成
する。さらにこの後、トランジスタ形成領域を酸化させ
ることにより、トランジスタ形成領域のコーナー部をさ
らに充分に丸めてもよい。In the method for manufacturing a semiconductor device of the present invention, the mask layer in the transistor formation region is patterned using a resist and then oxidized to round the corners of the portions to be the transistor formation region in advance. After that, a transistor formation region is formed by reactive etching. After that, the corners of the transistor formation region may be further sufficiently rounded by oxidizing the transistor formation region.
【００３０】本発明によれば、トランジスタ形成領域の
コーナー部分を丸めることによって、電界集中等を緩和
することができ、ゲート絶縁膜の耐圧劣化やコーナー部
での寄生トランジスタの形成が緩和・軽減される。According to the present invention, by rounding the corner portion of the transistor formation region, electric field concentration can be alleviated, and the breakdown voltage deterioration of the gate insulating film and the formation of the parasitic transistor at the corner portion can be alleviated / reduced. It
【００３１】[0031]
【発明の実施の形態】以下、図面を参照しながら実施例
を説明する。 （第１の実施形態）図１〜図４は本発明の第１の実施形
態に係るｎチャネルＭＯＳトランジスタの製造方法を段
階的に示した断面図である。これらの図は、従来技術を
説明した図２０（ａ）のＢ−Ｂ’線に沿った断面図に相
当する。平面図は図２０（ａ）と同一になるので省略す
る。また、ｐ型ウェルに形成法は、説明の簡略化のため
に省略し、単にｐ型単結晶シリコン基板とする。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments will be described below with reference to the drawings. (First Embodiment) FIGS. 1 to 4 are sectional views showing stepwise a method for manufacturing an n-channel MOS transistor according to a first embodiment of the present invention. These drawings correspond to the cross-sectional view taken along the line BB ′ of FIG. 20A for explaining the conventional technique. The plan view is the same as that of FIG. Further, the method of forming the p-type well is omitted for simplification of the description, and the p-type single crystal silicon substrate is simply used.
【００３２】まず、図１（ａ）に示すように、ｐ型単結
晶シリコン基板１の上に厚さが１０ｎｍ程度のシリコン
酸化膜２を形成し、さらにその上にマスク材として例え
ば厚さ１００ｎｍ程度の多結晶シリコン層３を堆積させ
る。First, as shown in FIG. 1A, a silicon oxide film 2 having a thickness of about 10 nm is formed on a p-type single crystal silicon substrate 1, and a silicon oxide film 2 having a thickness of, for example, 100 nm is formed thereon. The polycrystalline silicon layer 3 is deposited to a certain degree.
【００３３】次に、図１（ｂ）に示すように、図示しな
いレジストをマスクに使用して、多結晶シリコン層３と
酸化膜２をリアクティブイオンエッチング（ＲＩＥ）法
を用いてエッチングする。Next, as shown in FIG. 1B, the polycrystalline silicon layer 3 and the oxide film 2 are etched by the reactive ion etching (RIE) method using a resist (not shown) as a mask.
【００３４】次に、図１（ｃ）に示すように、エッチン
グされた多結晶シリコン層３を１０ｎｍ程度酸化させて
酸化膜４を形成する。なお、酸化膜２を除去せずに酸化
工程を行い、酸化膜４を形成してもよい。このとき同時
に単結晶シリコン基板１や多結晶シリコン層３の上面も
酸化され、また多結晶シリコン層３のエッジ（角部）が
丸められる。次に、図２（ａ）に示すように、ＲＩＥに
よりシリコン酸化膜４をエッチングし、多結晶シリコン
層３および単結晶シリコン基板１の上面に形成された酸
化膜４を除去する。このとき、多結晶シリコン層３の側
面に形成された酸化膜４は残置される。Next, as shown in FIG. 1C, the etched polycrystalline silicon layer 3 is oxidized by about 10 nm to form an oxide film 4. The oxide film 4 may be formed by performing the oxidation process without removing the oxide film 2. At this time, the upper surfaces of the single crystal silicon substrate 1 and the polycrystalline silicon layer 3 are simultaneously oxidized, and the edges (corners) of the polycrystalline silicon layer 3 are rounded. Next, as shown in FIG. 2A, the silicon oxide film 4 is etched by RIE to remove the polycrystalline silicon layer 3 and the oxide film 4 formed on the upper surface of the single crystal silicon substrate 1. At this time, the oxide film 4 formed on the side surface of the polycrystalline silicon layer 3 is left.
【００３５】その後、図２（ｂ）に示すように、ＲＩＥ
法により単結晶シリコン基板１をエッチングし、凸型の
トランジスタ形成領域１′を形成する。このとき、多結
晶シリコン層３の上面も若干エッチングされる。Then, as shown in FIG. 2B, RIE is performed.
The single crystal silicon substrate 1 is etched by the method to form a convex transistor forming region 1 '. At this time, the upper surface of the polycrystalline silicon layer 3 is also slightly etched.
【００３６】その後、図２（ｃ）に示すように、全面を
酸化させて酸化膜５を形成し、トランジスタ形成領域
１′のコーナー部分を丸める。After that, as shown in FIG. 2C, the entire surface is oxidized to form an oxide film 5, and the corner portion of the transistor forming region 1'is rounded.
【００３７】その後は通常のＭＯＳトランジスタの製造
方法を用いる。すなわち、図３（ａ）に示すように、絶
縁膜６（例えばＣＶＤシリコン酸化膜）を全面に厚く形
成し、トランジスタ形成領域１′の周辺を埋め込む。After that, a usual MOS transistor manufacturing method is used. That is, as shown in FIG. 3A, an insulating film 6 (for example, a CVD silicon oxide film) is thickly formed on the entire surface and the periphery of the transistor formation region 1'is embedded.
【００３８】次に、図３（ｂ）に示すように、ＣＭＰ
（Chemical and Mechanical Polish-ing ） 法等によ
って表面を平坦化し、多結晶シリコン層３を表面に露出
させる。その後、マスクとして用いた多結晶シリコン層
３とその下の酸化膜２を除去する。Next, as shown in FIG. 3B, CMP is performed.
The surface is flattened by a (Chemical and Mechanical Polishing) method or the like to expose the polycrystalline silicon layer 3 on the surface. Then, the polycrystalline silicon layer 3 used as a mask and the oxide film 2 thereunder are removed.
【００３９】その後、図３（ｃ）に示すように、トラン
ジスタ形成領域１′に新たにゲート酸化膜７を形成し、
図４に示すようにゲート電極材として、例えばボロンを
ドープした多結晶シリコンを全面に堆積させ、図示しな
いレジストをマスクにパターニングして、ゲート電極８
を形成する。なお、酸化膜２を除去せずに、ゲート電極
８をその上に形成してもよい。After that, as shown in FIG. 3C, a new gate oxide film 7 is formed in the transistor formation region 1 ',
As shown in FIG. 4, as the gate electrode material, for example, boron-doped polycrystalline silicon is deposited on the entire surface, and patterned using a resist (not shown) as a mask to form the gate electrode 8.
To form The gate electrode 8 may be formed on the oxide film 2 without removing it.
【００４０】次に、図５に示すように、このゲート電極
８をマスクとして、イオン注入法によりｎ型不純物（例
えばＡｓ）を注入してソース／ドレイン領域９、１０を
形成する。図５は図４のＡ−Ａ′線に沿った断面図であ
る。Next, as shown in FIG. 5, using the gate electrode 8 as a mask, n-type impurities (such as As) are implanted by ion implantation to form source / drain regions 9 and 10. FIG. 5 is a sectional view taken along the line AA ′ of FIG.
【００４１】図示は省略するが、最後にコンタクト形
成、アルミニウム配線を行い、ＭＯＳトランジスタを完
成する。Although illustration is omitted, finally, a contact is formed and aluminum wiring is performed to complete a MOS transistor.
【００４２】本発明によれば、マスク用の多結晶シリコ
ン層３をパターニング後、１度表面を酸化させ多結晶シ
リコン層３のマスクとしての有効面積を減少させてい
る。この酸化の際に、後にトランジスタ形成領域１′と
なる領域の基板表面が若干丸められる（図１（ｃ））。
酸化膜５を形成する段階で、トランジスタ形成領域１′
のコーナーはさらに丸められる（図２（ｃ））。According to the present invention, after patterning the polycrystalline silicon layer 3 for a mask, the surface is oxidized once to reduce the effective area of the polycrystalline silicon layer 3 as a mask. During this oxidization, the substrate surface in the region which will later become the transistor formation region 1'is slightly rounded (FIG. 1C).
At the stage of forming the oxide film 5, the transistor formation region 1 '
Is further rounded (Fig. 2 (c)).
【００４３】さらに、図３（ｂ）の段階から多結晶シリ
コン層３と酸化膜２を除去する際に、多結晶シリコン層
のマスクとしての有効面積が減少しているので、トラン
ジスタ形成領域１′の周囲に沿って酸化膜５がえぐられ
るという問題は生じない。Further, when the polycrystalline silicon layer 3 and the oxide film 2 are removed from the step of FIG. 3B, the effective area of the polycrystalline silicon layer as a mask is reduced, so that the transistor forming region 1'is formed. There is no problem that the oxide film 5 is dug along the periphery of the.
【００４４】上記のトランジスタ形成領域１′のコーナ
ーが丸められる効果と、そのコーナー部の酸化膜がえぐ
られる（薄くなる）ということが無くなる効果との二重
の効果により、信頼性の高いＭＯＳトランジスタを提供
することができる。A highly reliable MOS transistor due to the dual effect of rounding the corners of the transistor forming region 1'and eliminating the oxide film at the corners being removed (thinned). Can be provided.
【００４５】（第２の実施形態）図６は本発明の第２の
実施形態に係わるＭＯＳトランジスタの断面図である。
第１の実施形態では、トランジスタ形成領域１′を形成
し、マスク用多結晶シリコン層３を除去した後、酸化膜
２を除去し新たにゲート酸化膜７およびゲート電極８を
形成していた。本実施形態では、酸化膜２をゲート酸化
膜として、マスク用多結晶シリコン層３をゲート電極と
して使用するものである。(Second Embodiment) FIG. 6 is a sectional view of a MOS transistor according to a second embodiment of the present invention.
In the first embodiment, the transistor formation region 1 ′ is formed, the mask polycrystalline silicon layer 3 is removed, the oxide film 2 is removed, and the gate oxide film 7 and the gate electrode 8 are newly formed. In this embodiment, the oxide film 2 is used as a gate oxide film, and the mask polycrystalline silicon layer 3 is used as a gate electrode.
【００４６】すなわち、図３（ｂ）の工程までは、第１
の実施形態と同様に行われる。この後、多結晶シリコン
層３の表面に形成された自然酸化膜を除去し、図６に示
すようにゲート電極となる膜８′を形成する。その後ゲ
ート電極形成のための加工を、多結晶シリコン層３およ
びゲート電極となる膜８′に対して施して、ゲート電極
を形成する。このような形成方法であっても、第１の実
施形態と同様な効果を得ることができる。That is, up to the step of FIG.
The same operation as in the above embodiment is performed. After that, the natural oxide film formed on the surface of the polycrystalline silicon layer 3 is removed to form a film 8'which will be a gate electrode as shown in FIG. After that, a process for forming a gate electrode is performed on the polycrystalline silicon layer 3 and the film 8'which will be a gate electrode to form a gate electrode. Even with such a forming method, the same effect as that of the first embodiment can be obtained.
【００４７】（第３の実施形態）図７〜９は、本発明の
第３の実施形態に係わるｎチャネルＭＯＳトランジスタ
の製造方法を段階的に示した要部断面図である。本図
は、図１９のＢ−Ｂ’線に沿った断面図に相当する。(Third Embodiment) FIGS. 7 to 9 are cross-sectional views of essential parts showing stepwise a method of manufacturing an n-channel MOS transistor according to a third embodiment of the present invention. This figure corresponds to a cross-sectional view taken along the line BB ′ of FIG. 19.
【００４８】まず、図７（ａ）に示すように、ｐ型単結
晶シリコン基板１１の上に厚さが１０ｎｍ程度のシリコ
ン酸化膜１２を形成し、さらにその上にマスク材とし
て、例えば厚さ１００ｎｍ程度の多結晶シリコン層１
３、その上に５０ｎｍ程度のシリコン酸化膜１４を堆積
させる。First, as shown in FIG. 7A, a silicon oxide film 12 having a thickness of about 10 nm is formed on a p-type single crystal silicon substrate 11, and a silicon oxide film 12 having a thickness of about 10 nm is formed on the silicon oxide film 12, for example. Polycrystalline silicon layer 1 of about 100 nm
3. A silicon oxide film 14 having a thickness of about 50 nm is deposited thereon.
【００４９】次に、図７（ｂ）に示すように、図示しな
いレジストをマスクに酸化膜層１４、多結晶シリコン層
１３と酸化膜１２をリアクティブイオンエッチング（Ｒ
ＩＥ）法を用いてエッチングする。Next, as shown in FIG. 7B, the oxide film layer 14, the polycrystalline silicon layer 13 and the oxide film 12 are subjected to reactive ion etching (R) using a resist (not shown) as a mask.
Etching is performed using the IE) method.
【００５０】次に、図７（ｃ）に示すように、エッチン
グされた多結晶シリコン層１３の側面や単結晶シリコン
基板１１の表面を１０ｎｍ程度酸化させて、シリコン酸
化膜１５を形成する。なお、酸化膜１２を除去せずに酸
化工程を行い、酸化膜１５を形成してもよい。このとき
多結晶シリコン層１３の上面の酸化膜は、比較的厚い酸
化膜１４′となる。また多結晶シリコン層１３のコーナ
ーが丸められる。Next, as shown in FIG. 7C, the side surface of the etched polycrystalline silicon layer 13 and the surface of the single crystal silicon substrate 11 are oxidized by about 10 nm to form a silicon oxide film 15. Alternatively, the oxide film 15 may be formed by performing the oxidation process without removing the oxide film 12. At this time, the oxide film on the upper surface of the polycrystalline silicon layer 13 becomes a relatively thick oxide film 14 '. Further, the corners of the polycrystalline silicon layer 13 are rounded.
【００５１】次に、ＲＩＥ法によりシリコン酸化膜１
４′、１５をエッチングし、図８（ａ）に示すように、
単結晶シリコン基板１１上に形成された酸化膜１５を除
去するとともに、多結晶シリコン層１３上面の酸化膜１
４′をエッチングして薄い酸化膜１４″とする。Next, the silicon oxide film 1 is formed by the RIE method.
4'and 15 are etched, and as shown in FIG.
The oxide film 15 formed on the single crystal silicon substrate 11 is removed, and the oxide film 1 on the upper surface of the polycrystalline silicon layer 13 is removed.
4'is etched to form a thin oxide film 14 ".
【００５２】その後、図８（ｂ）に示すように、ＲＩＥ
法により単結晶シリコン基板１１をエッチングし、トラ
ンジスタ形成領域１１′を形成した後、図８（ｃ）に示
すように全面を酸化させ、露出部分に酸化膜１６を形成
する。このとき、多結晶シリコン層１４の側面と上面は
比較的厚い酸化膜１５′と１４′″に覆われる。このと
きトランジスタ形成領域のコーナー部分は酸化により丸
くなる。After that, as shown in FIG. 8B, RIE is performed.
After the single crystal silicon substrate 11 is etched by the method to form a transistor formation region 11 ', the entire surface is oxidized as shown in FIG. 8C, and an oxide film 16 is formed on the exposed portion. At this time, the side surfaces and the upper surface of the polycrystalline silicon layer 14 are covered with relatively thick oxide films 15 'and 14'". At this time, the corner portions of the transistor formation region are rounded by oxidation.
【００５３】その後は、通常のＭＯＳトランジスタの製
造方法を用いる。すなわち、図９（ａ）に示すように、
基板全面に厚い絶縁膜１７（例えばＣＶＤシリコン酸化
膜）を形成し、トランジスタ形成領域１１′を埋め込ん
だ後に、ＣＭＰ法等によって表面を平坦化させる（図９
（ｂ））。After that, a usual MOS transistor manufacturing method is used. That is, as shown in FIG.
After forming a thick insulating film 17 (for example, a CVD silicon oxide film) on the entire surface of the substrate and filling the transistor formation region 11 ', the surface is planarized by the CMP method or the like (FIG. 9).
(B)).
【００５４】その後、マスクとして用いた多結晶シリコ
ン層１３とその下の酸化膜１２を除去したのち、新たに
ゲート酸化膜１８を形成し、ゲート電極材として例えば
ボロンをドープした多結晶シリコン層１９を全面に堆積
させ、図示しないレジストをマスクにゲート電極１９を
形成する。なお、酸化膜１２を除去せずにゲート電極１
９をその上に形成してもよい。Then, after removing the polycrystalline silicon layer 13 used as a mask and the oxide film 12 thereunder, a gate oxide film 18 is newly formed, and a polycrystalline silicon layer 19 doped with, for example, boron is used as a gate electrode material. Is deposited on the entire surface, and a gate electrode 19 is formed using a resist (not shown) as a mask. The gate electrode 1 is formed without removing the oxide film 12.
9 may be formed thereon.
【００５５】後は第１の実施形態と同様に、ゲート電極
をマスクとして、イオン注入法によりｎ型不純物（例え
ばＡｓ）を導入しソース／ドレイン領域を形成する。最
後に、コンタクト形成、アルミニウム配線を行い、ＭＯ
Ｓトランジスタを完成する。After that, as in the first embodiment, using the gate electrode as a mask, an n-type impurity (for example, As) is introduced by ion implantation to form source / drain regions. Finally, contact formation and aluminum wiring are performed, and MO
The S transistor is completed.
【００５６】本実施形態においては、マスク用の多結晶
シリコン層１３の表面に酸化膜１４を予め形成してある
ので、トランジスタ形成領域１１′を形成するエッチン
グ工程において、マスク用多結晶シリコン層１３がエッ
チングによって消滅することがない。従って、多結晶シ
リコン層１３の厚さを薄くすることができる。従って素
子分離の絶縁膜１７とトランジスタ形成領域１１との間
の段差を緩和することができる。さらに、第１の実施形
態と同様な効果を得ることができる。In this embodiment, since the oxide film 14 is previously formed on the surface of the mask polycrystalline silicon layer 13, the mask polycrystalline silicon layer 13 is formed in the etching step for forming the transistor forming region 11 '. Does not disappear by etching. Therefore, the thickness of the polycrystalline silicon layer 13 can be reduced. Therefore, the step between the insulating film 17 for element isolation and the transistor formation region 11 can be relaxed. Further, the same effect as that of the first embodiment can be obtained.
【００５７】（第４の実施形態）図１０は本発明の第４
の実施形態に係わるＭＯＳトランジスタの断面図であ
る。第３の実施形態では、トランジスタ形成領域１１′
を形成し、マスク用多結晶シリコン層１３を除去した
後、酸化膜１２を除去し新たにゲート酸化膜１８および
ゲート電極１９を形成していた。本実施形態では、酸化
膜１２をゲート酸化膜とし、マスク用多結晶シリコン層
１３をゲート電極として使用するものである。(Fourth Embodiment) FIG. 10 shows a fourth embodiment of the present invention.
FIG. 3 is a cross-sectional view of a MOS transistor according to the embodiment. In the third embodiment, the transistor formation region 11 '
After removing the polycrystalline silicon layer 13 for a mask, the oxide film 12 was removed and a gate oxide film 18 and a gate electrode 19 were newly formed. In this embodiment, the oxide film 12 is used as a gate oxide film and the mask polycrystalline silicon layer 13 is used as a gate electrode.
【００５８】すなわち、図９（ｂ）の工程までは、第３
の実施形態と同様に行われる。この後、多結晶シリコン
層１３の表面に形成された自然酸化膜を除去し、図１０
に示すようにゲート電極となる膜１９′を形成する。そ
の後ゲート電極形成のための加工を多結晶シリコン層お
よびゲート電極となる膜１９′に対して施してゲート電
極を形成する。このような形成方法であっても、第３の
実施形態と同様な効果を得ることができる。That is, up to the step of FIG.
The same operation as in the above embodiment is performed. Then, the natural oxide film formed on the surface of the polycrystalline silicon layer 13 is removed,
A film 19 'which will become the gate electrode is formed as shown in FIG. After that, a process for forming a gate electrode is performed on the polycrystalline silicon layer and the film 19 'to be a gate electrode to form a gate electrode. Even with such a forming method, the same effect as that of the third embodiment can be obtained.
【００５９】（第５の実施形態）図１１〜１４は、本発
明の第５の実施形態に関するｎチャネルＭＯＳトランジ
スタの製造方法を段階的に示す断面図である。本実施形
態は、第１の実施形態における単結晶シリコン基板の代
わりにＳＯＩ（Silicon On Insulator）基板を用いたも
のである。(Fifth Embodiment) FIGS. 11 to 14 are sectional views showing stepwise a method of manufacturing an n-channel MOS transistor according to a fifth embodiment of the present invention. In the present embodiment, an SOI (Silicon On Insulator) substrate is used instead of the single crystal silicon substrate in the first embodiment.
【００６０】まず、シリコン基板２１ａ上に厚さ１００
ｎｍのシリコン酸化膜（埋め込み酸化膜）２１ｂ、さら
にその上に厚さ１００ｎｍのｐ型単結晶半導体薄膜層
（ＳＯＩ層、単結晶シリコン層）２１ｃからなるＳＯＩ
基板２１を用意する。First, a silicon substrate 21a having a thickness of 100 is formed.
of a 100 nm thick p-type single crystal semiconductor thin film layer (SOI layer, single crystal silicon layer) 21c thereon.
The substrate 21 is prepared.
【００６１】次に、図１１（ａ）に示すように、ＳＯＩ
基板２１の上に厚さが１０ｎｍ程度のシリコン酸化膜２
２を形成し、さらにその上にマスク材として例えば厚さ
１００ｎｍ程度の多結晶シリコン層２３を堆積させる。
本実施例においては、酸化膜２２をゲート酸化膜として
使用する。Next, as shown in FIG. 11A, the SOI
The silicon oxide film 2 having a thickness of about 10 nm is formed on the substrate 21.
2 is formed, and a polycrystalline silicon layer 23 having a thickness of, for example, about 100 nm is deposited thereon as a mask material.
In this embodiment, the oxide film 22 is used as the gate oxide film.
【００６２】続いて、図１１（ｂ）に示すように、図示
しないレジストをマスクに多結晶シリコン層２３と酸化
膜２２をリアクティブイオンエッチング（ＲＩＥ）法を
用いてエッチングする。Subsequently, as shown in FIG. 11B, the polycrystalline silicon layer 23 and the oxide film 22 are etched by a reactive ion etching (RIE) method using a resist (not shown) as a mask.
【００６３】次に図１２（ａ）に示すように、エッチン
グされた多結晶シリコン層２３を１０ｎｍ程度酸化さ
せ、酸化膜２４を形成する。なお、酸化膜２２を除去せ
ずに酸化工程を行い、酸化膜２４を形成してもよい。こ
のとき同時に単結晶シリコン基板２１ｃの上面も酸化さ
れ、また多結晶シリコン層２３のコーナー部分が酸化に
より丸められ、後にトラジスタ形成領域となる部分のエ
ッジも丸みを帯びる。Next, as shown in FIG. 12A, the etched polycrystalline silicon layer 23 is oxidized by about 10 nm to form an oxide film 24. The oxide film 24 may be formed by performing the oxidation process without removing the oxide film 22. At this time, at the same time, the upper surface of the single crystal silicon substrate 21c is also oxidized, and the corner portions of the polycrystalline silicon layer 23 are rounded by the oxidation, and the edges of the portions that will later become transistor formation regions are also rounded.
【００６４】次に、図１２（ｂ）に示すように、ＲＩＥ
法によりシリコン酸化膜２４をエッチングし、多結晶シ
リコン層２３および単結晶シリコン基板２１ｃの上面に
形成された酸化膜２４を除去する。このとき、多結晶シ
リコン層２３の側面に形成された酸化膜２４は残置され
る。Next, as shown in FIG. 12B, RIE
The silicon oxide film 24 is etched by a method to remove the polycrystalline silicon layer 23 and the oxide film 24 formed on the upper surface of the single crystal silicon substrate 21c. At this time, the oxide film 24 formed on the side surface of the polycrystalline silicon layer 23 is left.
【００６５】その後、図１２（ｃ）に示すように、ＲＩ
Ｅ法により単結晶シリコン層２１ｃをエッチングし、ト
ラジスタ形成領域２１ｃ′を形成した後、図１３（ａ）
に示すように、全面を酸化させ酸化膜２５を形成すると
共に、トランジスタ形成領域２１ｃ′のコーナー部分を
酸化により丸める。After that, as shown in FIG.
After the single crystal silicon layer 21c is etched by the E method to form the transistor forming region 21c ', FIG.
As shown in FIG. 5, the entire surface is oxidized to form an oxide film 25, and the corners of the transistor formation region 21c 'are rounded by oxidation.
【００６６】その後は、通常のＭＯＳトランジスタの製
造方法を用いる。すなわち、基板全面に絶縁膜２６（例
えばＣＶＤシリコン酸化膜）を形成し、トランジスタ形
成領域２１ｃ′を埋め込んだ後、図１３（ｃ）に示すよ
うに、ＣＭＰ法等によって表面を平坦化させる。その
後、マスクとして用いた多結晶シリコン層２３の表面に
形成された自然酸化膜をエッチングにより除去する。After that, a usual MOS transistor manufacturing method is used. That is, after the insulating film 26 (for example, a CVD silicon oxide film) is formed on the entire surface of the substrate and the transistor formation region 21c 'is buried, the surface is flattened by the CMP method or the like as shown in FIG. 13C. Then, the natural oxide film formed on the surface of the polycrystalline silicon layer 23 used as the mask is removed by etching.
【００６７】この後、第２の実施形態と同様に、ゲート
電極材として例えばボロンをドープした多結晶シリコン
膜２７を全面に堆積させ、レジストをマスクに多結晶シ
リコン膜２７およびマスクとして用いた多結晶シリコン
層２３をゲート形状にパターニングする（図１４）。Thereafter, as in the second embodiment, a polycrystalline silicon film 27 doped with, for example, boron is deposited on the entire surface as a gate electrode material, and the polycrystalline silicon film 27 using the resist as a mask and the polycrystalline silicon film 27 used as a mask are used. The crystalline silicon layer 23 is patterned into a gate shape (FIG. 14).
【００６８】この後は図示しないが、ゲート電極をマス
クにして、イオン注入法によりｎ型不純物（例えばＡ
ｓ）を導入し、ソース／ドレイン領域を形成する。最後
にコンタクト形成、アルミニウム配線を行い、ＭＯＳト
ランジスタを完成する。After that, although not shown, an n-type impurity (for example, A
s) is introduced to form source / drain regions. Finally, contact formation and aluminum wiring are performed to complete the MOS transistor.
【００６９】本実施形態においては、酸化膜２２をゲー
ト酸化膜として使用したが、第１の実施形態と同様に、
図１３（ｃ）の段階で多結晶シリコン層２３と酸化膜２
２を除去し、新たにゲート酸化膜を形成してもよい。こ
の場合、ゲート電極２７は新しいゲート酸化膜に直接接
するように形成される。In this embodiment, the oxide film 22 is used as the gate oxide film, but as in the first embodiment,
At the stage of FIG. 13C, the polycrystalline silicon layer 23 and the oxide film 2 are
2 may be removed and a gate oxide film may be newly formed. In this case, the gate electrode 27 is formed so as to be in direct contact with the new gate oxide film.
【００７０】このような実施形態をとることにより、第
２もしくは第１の実施形態と同様な効果を得ることがで
きる。By adopting such an embodiment, it is possible to obtain the same effect as that of the second or first embodiment.
【００７１】（第６の実施形態）図１５〜１８は、本発
明の第６の実施形態に係わるｎチャネルＭＯＳトランジ
スタの製造方法を段階的に示す断面図である。本実施形
態は、第２の実施形態での単結晶シリコン基板の代わり
にＳＯＩ（Silicon On Insulator）基板を用いたもので
ある。すなわち、単結晶基板３１ａ上に厚さ１００ｎｍ
のシリコン酸化膜（埋め込み酸化膜）３１ｂ、さらにそ
の上に厚さ１００ｎｍの単結晶半導体薄膜層（ＳＯＩ
層）３１ｃから成るＳＯＩ基板３１を用意する。(Sixth Embodiment) FIGS. 15 to 18 are sectional views showing stepwise a method of manufacturing an n-channel MOS transistor according to a sixth embodiment of the present invention. In the present embodiment, an SOI (Silicon On Insulator) substrate is used instead of the single crystal silicon substrate in the second embodiment. That is, a thickness of 100 nm is formed on the single crystal substrate 31a.
Of the silicon oxide film (buried oxide film) 31b, and a single-crystal semiconductor thin film layer (SOI) having a thickness of 100 nm thereon.
An SOI substrate 31 including a layer 31c is prepared.
【００７２】まず、図１５（ａ）に示すように、ＳＯＩ
基板３１の上に厚さが１０ｎｍ程のシリコン酸化膜３２
を形成し、さらにその上にマスク材として例えば厚さ１
００ｎｍ程度の多結晶シリコン層３３、その上に５０ｎ
ｍ程度のシリコン酸化膜３４を堆積させる。First, as shown in FIG.
A silicon oxide film 32 having a thickness of about 10 nm is formed on the substrate 31.
Is formed, and a mask material, for example, having a thickness of 1
Polycrystalline silicon layer 33 with a thickness of about 00 nm and 50 n on it
A silicon oxide film 34 of about m is deposited.
【００７３】次に、図１５（ｂ）に示すように、図示し
ないレジストをマスクに酸化膜３４、多結晶シリコン層
３３と酸化膜３２をリアクティブイオンエッチング（Ｒ
ＩＥ）法を用いてエッチングする。Next, as shown in FIG. 15B, the oxide film 34, the polycrystalline silicon layer 33 and the oxide film 32 are subjected to reactive ion etching (R) using a resist (not shown) as a mask.
Etching is performed using the IE) method.
【００７４】次に、図１６（ａ）に示すように、エッチ
ングされた多結晶シリコン層３３の露出部分と単結晶半
導体薄膜層３１ｃの表面を１０ｎｍ程度酸化させ、酸化
膜３５を形成する。このとき同時に多結晶シリコン層３
３の上面に比較的厚い酸化膜３４′が形成され、多結晶
シリコン層３３のコーナー部分が酸化により丸められ
る。Next, as shown in FIG. 16A, the exposed portion of the etched polycrystalline silicon layer 33 and the surface of the single crystal semiconductor thin film layer 31c are oxidized by about 10 nm to form an oxide film 35. At this time, the polycrystalline silicon layer 3 is simultaneously formed.
A relatively thick oxide film 34 'is formed on the upper surface of the polycrystalline silicon layer 3 and the corner portions of the polycrystalline silicon layer 33 are rounded by oxidation.
【００７５】次に、図１６（ｂ）に示すように、ＲＩＥ
によりシリコン酸化膜３５をエッチングし、単結晶半導
体薄膜層３１ｃ上に形成された酸化膜３５を除去する。
なお、酸化膜３２を除去せずに酸化工程を行い、酸化膜
３５を形成してもよい。このとき、多結晶半導体層３３
上の酸化膜３５は薄い酸化膜３４′となり、側面の酸化
膜３５は残置される。Next, as shown in FIG. 16B, RIE is performed.
Thus, the silicon oxide film 35 is etched to remove the oxide film 35 formed on the single crystal semiconductor thin film layer 31c.
Alternatively, the oxide film 35 may be formed by performing the oxidation process without removing the oxide film 32. At this time, the polycrystalline semiconductor layer 33
The upper oxide film 35 becomes a thin oxide film 34 'and the side oxide film 35 is left.
【００７６】その後、図１６（ｃ）に示すように、ＲＩ
Ｅ法により単結晶半導体薄膜層３１ｃをエッチングし、
トランジスタ形成領域３１ｃ′を形成した後、図１７
（ａ）に示すように、露出面を酸化させ酸化膜３６を形
成する。このとき、トランジスタ形成領域３１ｃ′のコ
ーナー部分は酸化により丸くなる。Then, as shown in FIG. 16C, RI
The single crystal semiconductor thin film layer 31c is etched by the E method,
After forming the transistor formation region 31c ', FIG.
As shown in (a), the exposed surface is oxidized to form an oxide film 36. At this time, the corners of the transistor formation region 31c 'are rounded by oxidation.
【００７７】その後は、通常のＭＯＳトランジスタの製
造方法を用いる。すなわち、図１７（ｂ）に示すよう
に、基板全面に絶縁膜３７（たとえばＣＶＤシリコン酸
化膜）を形成し、トランジスタ形成領域３１ｃ′を埋め
込んだ後、ＣＭＰ等によって表面を平坦化させ、多結晶
シリコン層３３を露出させる。続いて、この多結晶シリ
コン層３３の表面に形成された自然酸化膜をエッチング
除去する。After that, a usual MOS transistor manufacturing method is used. That is, as shown in FIG. 17B, an insulating film 37 (for example, a CVD silicon oxide film) is formed on the entire surface of the substrate, the transistor formation region 31c 'is buried, and then the surface is flattened by CMP or the like to form a polycrystalline film. The silicon layer 33 is exposed. Then, the natural oxide film formed on the surface of the polycrystalline silicon layer 33 is removed by etching.
【００７８】この後は図示しないが、第５の実施形態と
同様に、ゲート電極材として例えばボロンをドープした
多結晶シリコンを全面に堆積させ、レジストをマスクに
エッチングを行いゲート電極を形成することにより、第
５の実施形態における図１４と同様な構造が得られる。After that, although not shown, as in the fifth embodiment, as the gate electrode material, for example, boron-doped polycrystalline silicon is deposited on the entire surface, and etching is performed using a resist as a mask to form a gate electrode. Thereby, a structure similar to that of FIG. 14 in the fifth embodiment can be obtained.
【００７９】次にゲート電極をマスクにして、イオン注
入法によりｎ型不純物（例えばＡｓ）を導入し、ソース
／ドレイン領域を形成する。最後にコンタクト形成、ア
ルミニウム配線を行い、ＭＯＳトランジスタを完成す
る。Next, using the gate electrode as a mask, n-type impurities (such as As) are introduced by ion implantation to form source / drain regions. Finally, contact formation and aluminum wiring are performed to complete the MOS transistor.
【００８０】本実施形態においては、酸化膜３２をゲー
ト酸化膜として使用したが、第１の実施形態と同様に、
図１７（ｃ）の段階で多結晶シリコン層３３と酸化膜３
２を除去し、新たにゲート酸化膜を形成してもよい。こ
の場合、ゲート電極は新しい酸化膜に直接接するように
形成される。In the present embodiment, the oxide film 32 is used as the gate oxide film, but like the first embodiment,
At the stage of FIG. 17C, the polycrystalline silicon layer 33 and the oxide film 3 are formed.
2 may be removed and a gate oxide film may be newly formed. In this case, the gate electrode is formed so as to be in direct contact with the new oxide film.
【００８１】このような実施形態をとることにより、第
４もしくは第３の実施形態と同様な効果を得ることがで
きる。By adopting such an embodiment, the same effect as that of the fourth or third embodiment can be obtained.
【００８２】（第７の実施形態）本発明のゲート電極の
形成方法は、二重ゲート構造のＥＥＰＲＯＭ（Electri-
cally Erasable Progrmmable Read Only Memory ） に
適用することもできる。図１８は浮遊ゲート電極と制御
ゲート電極の製造方法を示した第７の実施形態に係わる
ＥＥＰＲＯＭの断面図、図１９はソース／ドレインの形
成工程を示した他の断面図（図１８（ｂ）のＡ−Ａ′線
に沿った断面図）である。(Seventh Embodiment) A method of forming a gate electrode according to the present invention is a double gate structure EEPROM (Electri-type).
It can also be applied to cally Erasable Progrmmable Read Only Memory). FIG. 18 is a sectional view of an EEPROM according to the seventh embodiment showing a method of manufacturing a floating gate electrode and a control gate electrode, and FIG. 19 is another sectional view showing a source / drain forming step (FIG. 18B). 2 is a sectional view taken along line AA ′ in FIG.
【００８３】浮遊ゲート電極を形成する工程までは、第
１の実施形態の図１〜図３（ｂ）迄と同様な工程で行わ
れる。図１８（ａ）は図３（ｂ）に対応する図面で、ｐ
型単結晶シリコン基板４１の素子形成領域４１′の上に
は、厚さ１０ｎｍ程度のゲート絶縁膜（トンネル酸化
膜）４２を介して厚さ２００ｎｍ程度のボロンがドープ
された多結晶シリコン層から成る浮遊ゲート電極４３が
形成されている。参照番号４５は素子形成領域４１およ
び浮遊ゲート電極のコーナー部分に丸みを持たせるため
に形成されたシリコン酸化膜であり、参照番号４６は素
子分離絶縁膜（例えばシリコン酸化膜）である。Up to the step of forming the floating gate electrode, the steps similar to those of FIGS. 1 to 3B of the first embodiment are performed. FIG. 18A is a drawing corresponding to FIG.
On the element forming region 41 'of the monocrystalline silicon substrate 41, a polycrystalline silicon layer doped with boron having a thickness of about 200 nm is formed through a gate insulating film (tunnel oxide film) 42 having a thickness of about 10 nm. The floating gate electrode 43 is formed. Reference numeral 45 is a silicon oxide film formed to have roundness at the corners of the element formation region 41 and the floating gate electrode, and reference numeral 46 is an element isolation insulating film (for example, a silicon oxide film).
【００８４】上記の構造体に対し、図１８（ｂ）に示す
ように、多結晶シリコン層（浮遊ゲート電極）４３の上
面に形成された自然酸化膜を除去した後、厚さ２０ｎｍ
程度のＯＮＯ（Oxide Nitride Oxide ） 膜等から成る
ゲート電極間絶縁膜４７を形成する。この上に厚さ３０
０ｎｍ程度のボロンがドープされた多結晶シリコン層４
８を、ＣＶＤ法等で堆積する。After removing the natural oxide film formed on the upper surface of the polycrystalline silicon layer (floating gate electrode) 43 from the above structure, as shown in FIG.
An inter-gate electrode insulating film 47 made of an ONO (Oxide Nitride Oxide) film or the like is formed. Thickness 30 on this
Polycrystalline silicon layer 4 doped with boron of about 0 nm
8 is deposited by the CVD method or the like.
【００８５】続いてＲＩＥ法等で、多結晶シリコン層４
８、ゲート電極間絶縁膜４７、多結晶シリコン膜４３を
同一マスクで順次パターニングして、制御ゲート電極４
８、ゲート電極間絶縁膜４７、浮遊ゲート電極４３を形
成する（図１９）。Then, the polycrystalline silicon layer 4 is formed by the RIE method or the like.
8, the inter-gate electrode insulating film 47, and the polycrystalline silicon film 43 are sequentially patterned using the same mask to form the control gate electrode 4
8, the inter-gate electrode insulating film 47, and the floating gate electrode 43 are formed (FIG. 19).
【００８６】次に、制御ゲート電極をマスクにしてｎ型
不純物（例えばＡｓ）をｐ型シリコン基板にイオン注入
し、ソース／ドレインとなるｎ型拡散層４９、５０を自
己整合的に形成してＥＥＰＲＯＭのメモリセルを完成す
る（図１９）。Next, using the control gate electrode as a mask, n-type impurities (such as As) are ion-implanted into the p-type silicon substrate to form the n-type diffusion layers 49 and 50 to be the source / drain in a self-aligned manner. The memory cell of the EEPROM is completed (FIG. 19).
【００８７】上記のような製造方法を採ることにより、
素子形成領域４１′のコーナーが丸められる効果と、そ
のコーナー部の酸化膜がえぐられる（薄くなる）という
ことが無くなる効果との二重の効果により、信頼性の高
いＥＥＰＲＯＭを提供することができる。By adopting the above manufacturing method,
A highly reliable EEPROM can be provided by the double effect of rounding the corners of the element forming region 41 'and eliminating the oxide film at the corners from being cut (thinned). .
【００８８】以上本発明の実施形態を説明したが、本発
明は上述した各実施形態に限定されるものではなく、そ
の要旨を逸脱しない範囲において、それぞれ変形して実
施できる。例えば形成するトランジシタはｎチャネルに
限らず、ｐチャネルでもよい。また、マスク材は多結晶
シリコン限定されるものではなく、シリコン窒化膜でも
よい。Although the embodiments of the present invention have been described above, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the scope of the invention. For example, the formed transistor is not limited to the n channel, but may be the p channel. The mask material is not limited to polycrystalline silicon, and may be a silicon nitride film.
【００８９】ゲート電極材料にはボロンがドープされた
多結晶シリコンを用いたが、燐を拡散した多結晶シリコ
ン、あるいは高い融点の金属材料、金属とシリコンの化
合物であってもよい。Although boron-doped polycrystalline silicon is used as the gate electrode material, polycrystalline silicon in which phosphorus is diffused, a metal material having a high melting point, or a compound of metal and silicon may be used.
【００９０】埋め込み材を平坦化する方法もＣＭＰ法に
限らず、エッチバックでもよい。また、ＳＯＩ基板上に
素子を形成する場合、コーナー丸め処理後のトランジス
タ形成工程では、絶縁材を素子分離領域全面に埋め込ま
ずに、絶縁材をＲＩＥ法により側壁部分にのみ残置した
メサ型とすることもできる。The method of flattening the filling material is not limited to the CMP method, and etching back may be used. Further, in the case of forming an element on an SOI substrate, in the transistor forming step after the corner rounding process, the insulating material is not embedded in the entire surface of the element isolation region, but the insulating material is left as a mesa type only by the RIE method on the side wall portion. You can also
【００９１】[0091]
【発明の効果】本発明の半導体装置の製造方法によれ
ば、半導体活性領域（トランジスタ形成領域）のコーナ
ー部における電界集中を緩和することができ、ゲート酸
化膜の耐圧劣化や、コーナー部での寄生トランジスタの
発生を防止することができる。According to the method of manufacturing a semiconductor device of the present invention, electric field concentration in the corner portion of the semiconductor active region (transistor formation region) can be mitigated, the breakdown voltage of the gate oxide film is deteriorated, and the corner portion of the semiconductor active region (transistor formation region) is reduced. Generation of parasitic transistors can be prevented.
【図面の簡単な説明】[Brief description of drawings]
【図１】本発明の第１の実施形態に係るＭＯＳトランジ
スタの製造方法を示す断面図FIG. 1 is a sectional view showing a method of manufacturing a MOS transistor according to a first embodiment of the present invention.
【図２】図１に続く工程を示す断面図FIG. 2 is a cross-sectional view showing a step that follows FIG.
【図３】図２に続く工程を示す断面図FIG. 3 is a cross-sectional view showing a step that follows FIG.
【図４】図３に続く工程を示す断面図FIG. 4 is a cross-sectional view showing a step that follows FIG.
【図５】図３のＡ−Ａ′線に沿った断面図5 is a sectional view taken along the line AA ′ of FIG.
【図６】本発明の第２の実施形態に係るＭＯＳトランジ
スタの製造方法を示す断面図FIG. 6 is a sectional view showing a method of manufacturing a MOS transistor according to a second embodiment of the present invention.
【図７】本発明の第３の実施形態に係るＭＯＳトランジ
スタの製造方法を示す断面図FIG. 7 is a sectional view showing a method of manufacturing a MOS transistor according to a third embodiment of the present invention.
【図８】図７に続く工程を示す断面図FIG. 8 is a cross-sectional view showing a step that follows FIG.
【図９】図８に続く工程を示す断面図9 is a cross-sectional view showing a step that follows FIG.
【図１０】本発明の第４の実施形態に係るＭＯＳトラン
ジスタの製造方法を示す断面図FIG. 10 is a sectional view showing a method of manufacturing a MOS transistor according to a fourth embodiment of the present invention.
【図１１】本発明の第５の実施形態に係るＭＯＳトラン
ジスタの製造方法を示す断面図FIG. 11 is a sectional view showing a method of manufacturing a MOS transistor according to a fifth embodiment of the present invention.
【図１２】図１１に続く工程を示す断面図FIG. 12 is a cross-sectional view showing a step that follows FIG. 11.
【図１３】図１２に続く工程を示す断面図13 is a cross-sectional view showing a step that follows FIG.
【図１４】図１３に続く工程を示す断面図FIG. 14 is a cross-sectional view showing a step that follows FIG.
【図１５】本発明の第６の実施形態に係るＭＯＳトラン
ジスタの製造方法を示す断面図FIG. 15 is a sectional view showing the method of manufacturing the MOS transistor according to the sixth embodiment of the present invention.
【図１６】図１５に続く工程を示す断面図16 is a cross-sectional view showing a step that follows FIG.
【図１７】図１６に続く工程を示す断面図FIG. 17 is a cross-sectional view showing a step that follows FIG.
【図１８】本発明の第７の実施形態に係わるＥＥＰＲＯ
Ｍの製造方法を示す断面図FIG. 18 is an EEPRO according to a seventh embodiment of the present invention.
Sectional drawing which shows the manufacturing method of M.
【図１９】図１８のＡ−Ａ′線に沿った断面図19 is a sectional view taken along the line AA ′ in FIG.
【図２０】従来のＭＯＳトランジスタの構成を示す図面
で、（ａ）は平面図、（ｂ），（ｃ）は（ａ）のＡ−
Ａ′線，Ｂ−Ｂ′線にそれぞれ沿った断面図FIG. 20 is a drawing showing a configuration of a conventional MOS transistor, (a) is a plan view, and (b) and (c) are A- of (a).
Sectional views along line A'and line BB ', respectively
【図２１】従来のＭＯＳトランジスタの製造方法を示す
断面図FIG. 21 is a cross-sectional view showing a method for manufacturing a conventional MOS transistor.
【図２２】図２１に続く工程を示す断面図FIG. 22 is a cross-sectional view showing a step that follows FIG. 21.
１ … ｐ型単結晶シリコン基板 １′… トランジスタ形成領域 ２ … シリコン絶縁膜 ３ … 多結晶シリコン層 ４ … シリコン絶縁膜 ５ … シリコン絶縁膜 ６ … 素子分離絶縁膜 ７ … ゲート絶縁膜 ８ … ゲート電極 ９、１０ … ソース／ドレイン領域 DESCRIPTION OF SYMBOLS 1 ... P-type single crystal silicon substrate 1 '... Transistor formation region 2 ... Silicon insulating film 3 ... Polycrystalline silicon layer 4 ... Silicon insulating film 5 ... Silicon insulating film 6 ... Element isolation insulating film 7 ... Gate insulating film 8 ... Gate electrode 9, 10 ... Source / drain regions
Claims (6)
成する工程と、 前記第１の絶縁膜上にマスク層を形成する工程と、 前記マスク層をパターニングして島状領域を形成する工
程と、 前記島状領域の前記マスク層の上面および側面と、前記
半導体基板の前記主面の前記マスク層に覆われない部分
を酸化させ、第２の絶縁膜を形成する工程と、 前記島状領域の前記マスク層の前記上面と、前記半導体
基板の前記主面上に形成された前記第２の絶縁膜とを、
異方性エッチングにより除去し、同時に前記マスク層の
前記側面に前記第２の絶縁膜を残置する工程と、 前記島状領域の前記マスク層と、前記島状領域の前記側
面に残置された前記第２の絶縁膜とをマスクとして、前
記半導体基板の前記主面を異方性エッチングにより前記
主面に概略垂直にエッチングする工程と、 前記半導体基板の前記主面全体に、前記島状領域の周囲
を埋め込むように第３の絶縁膜を形成する工程と、 前記第３の絶縁膜を前記主面に概略平行な平面に後退さ
せ、前記マスク層を露出させる工程と、 露出された前記マスク層を除去する工程と、 前記マスク層が除去された部分に導電膜を形成する工程
と、 前記導電膜をパターニングしてゲート電極を形成する工
程と、を具備することを特徴とする半導体装置の製造方
法。1. A step of forming a first insulating film on a main surface of a semiconductor substrate, a step of forming a mask layer on the first insulating film, and patterning the mask layer to form island regions. Forming a second insulating film by oxidizing a top surface and a side surface of the mask layer in the island region and a portion of the main surface of the semiconductor substrate that is not covered by the mask layer; The upper surface of the mask layer in the island region and the second insulating film formed on the main surface of the semiconductor substrate,
Removing by anisotropic etching, and at the same time leaving the second insulating film on the side surface of the mask layer; the mask layer in the island region, and the remaining on the side surface of the island region. Etching the main surface of the semiconductor substrate by anisotropic etching substantially perpendicular to the main surface using the second insulating film as a mask; and forming the island-shaped region on the entire main surface of the semiconductor substrate. A step of forming a third insulating film so as to fill the surroundings, a step of retracting the third insulating film to a plane substantially parallel to the main surface to expose the mask layer, and the exposed mask layer And a step of forming a conductive film in a portion where the mask layer is removed, and a step of patterning the conductive film to form a gate electrode. Method.
成する工程と、 前記第１の絶縁膜上に第１のゲートとなる第１の導電層
を形成する工程と、 前記第１の導電層をパターニングして島状領域を形成す
る工程と、 前記島状領域の前記第１の導電層の上面および側面と、
前記半導体基板の前記主面の前記第１の導電層に覆われ
ない部分を酸化させ、第２の絶縁膜を形成する工程と、 前記島状領域の前記第１の導電層の前記上面と、前記半
導体基板の前記主面上に形成された前記第２の絶縁膜と
を、異方性エッチングにより除去し、同時に前記第１の
導電層の前記側面に前記第２の絶縁膜を残置する工程
と、 前記島状領域の前記第１の導電層と、前記島状領域の前
記側面に残置された前記第２の絶縁膜とをマスクとし
て、前記半導体基板の前記主面を異方性エッチングによ
り前記主面に概略垂直にエッチングする工程と、 前記半導体基板の前記主面全体に、前記島状領域の周囲
を埋め込むように第３の絶縁膜を形成する工程と、 前記第３の絶縁膜を前記主面に概略平行な平面に後退さ
せ、前記第１の導電層を露出させる工程と、 第２のゲートとなる第２の導電層を前記露出した第１の
導電層上に形成する工程と、 前記第１および第２の導電層をパターニングして、前記
第１および第２のゲートからなるゲート電極を形成する
工程と、を具備することを特徴とする半導体装置の製造
方法。2. A step of forming a first insulating film on a main surface of a semiconductor substrate; a step of forming a first conductive layer to be a first gate on the first insulating film; Patterning the first conductive layer to form an island-shaped region; and an upper surface and a side surface of the first conductive layer in the island-shaped region,
Oxidizing a portion of the main surface of the semiconductor substrate that is not covered by the first conductive layer to form a second insulating film; and the upper surface of the first conductive layer in the island region, A step of removing the second insulating film formed on the main surface of the semiconductor substrate by anisotropic etching, and at the same time leaving the second insulating film on the side surface of the first conductive layer; And anisotropically etching the main surface of the semiconductor substrate using the first conductive layer in the island-shaped region and the second insulating film left on the side surface of the island-shaped region as a mask. Etching substantially perpendicularly to the main surface, forming a third insulating film over the entire main surface of the semiconductor substrate so as to fill the periphery of the island-shaped region, and forming the third insulating film The first conductive layer is exposed by retreating to a plane substantially parallel to the main surface. Exposing, a step of forming a second conductive layer to serve as a second gate on the exposed first conductive layer, patterning of the first and second conductive layers to form the first and second conductive layers. And a step of forming a gate electrode formed of a second gate.
絶縁膜を介して薄膜半導体層が形成され、前記島状領域
が前記薄膜半導体層上に形成されることを特徴とする請
求項１および２のいずれかに記載の半導体装置の製造方
法。3. The semiconductor substrate according to claim 1, wherein a thin film semiconductor layer is formed on a semiconductor supporting substrate via an insulating film, and the island-shaped region is formed on the thin film semiconductor layer. 3. The method for manufacturing a semiconductor device according to any one of 2 above.
前記半導体基板の異方性エッチングにより、前記半導体
基板の表面に前記半導体層からなる凹凸が形成されるこ
とを特徴とする請求項１および２のいずれかに記載の半
導体装置の製造方法。4. The semiconductor substrate is composed of a semiconductor layer,
3. The method of manufacturing a semiconductor device according to claim 1, wherein the semiconductor substrate is provided with unevenness formed on the surface of the semiconductor substrate by anisotropic etching of the semiconductor substrate.
スク層若しくは前記第１の導電層と前記第１の絶縁膜と
を同一マスクを用いて選択的にエッチングし、それぞれ
前記マスク層若しくは前記第１の導電層と前記第１の絶
縁膜とが積層された島状領域を形成する工程であること
を特徴とする請求項１および２のいづれかに記載の半導
体装置の製造方法。5. In the step of forming the island-shaped region, the mask layer or the first conductive layer and the first insulating film are selectively etched using the same mask, and the mask layer or 3. The method of manufacturing a semiconductor device according to claim 1, wherein the step is a step of forming an island-shaped region in which the first conductive layer and the first insulating film are laminated.
された前記半導体基板の前記主面を酸化する工程を、さ
らに具備することを特徴とする請求項１および２のいづ
れかに記載の半導体装置の製造方法。6. The method of manufacturing a semiconductor device according to claim 1, further comprising a step of oxidizing the main surface of the semiconductor substrate etched by the anisotropic etching. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8059788A JPH09252114A (en) | 1996-03-15 | 1996-03-15 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8059788A JPH09252114A (en) | 1996-03-15 | 1996-03-15 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09252114A true JPH09252114A (en) | 1997-09-22 |
Family
ID=13123385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8059788A Pending JPH09252114A (en) | 1996-03-15 | 1996-03-15 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09252114A (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1996
- 1996-03-15 JP JP8059788A patent/JPH09252114A/en active Pending
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