JP2000332255A - Thin-film transistor and manufacture thereof - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 76
- 238000004519 manufacturing process Methods 0.000 title abstract description 23
- 239000010408 film Substances 0.000 claims abstract description 148
- 239000004065 semiconductor Substances 0.000 claims abstract description 98
- 239000000758 substrate Substances 0.000 claims abstract description 69
- 239000012535 impurity Substances 0.000 claims abstract description 51
- 238000000034 method Methods 0.000 claims abstract description 42
- 238000005530 etching Methods 0.000 claims description 22
- 230000002093 peripheral effect Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 126
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 30
- 229920005591 polysilicon Polymers 0.000 description 30
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 28
- 229910052814 silicon oxide Inorganic materials 0.000 description 28
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 17
- 229910052710 silicon Inorganic materials 0.000 description 17
- 239000010703 silicon Substances 0.000 description 17
- 229910052581 Si3N4 Inorganic materials 0.000 description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 11
- 238000005468 ion implantation Methods 0.000 description 10
- 125000006850 spacer group Chemical group 0.000 description 8
- 229910021417 amorphous silicon Inorganic materials 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 6
- 230000005684 electric field Effects 0.000 description 6
- 230000006870 function Effects 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- -1 etc. Chemical compound 0.000 description 5
- 238000001259 photo etching Methods 0.000 description 5
- 230000010354 integration Effects 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000007790 solid phase Substances 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000003949 trap density measurement Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78642—Vertical transistors
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- Thin Film Transistor (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は薄膜トランジスタ
及びその製造方法に関し、より詳細には、下部ゲート構
造を有する薄膜トランジスタ及びその製造方法に関す
る。The present invention relates to a thin film transistor and a method of manufacturing the same, and more particularly, to a thin film transistor having a lower gate structure and a method of manufacturing the same.
【０００２】[0002]
【従来の技術及び発明が解決しようとする課題】近年、
薄膜トランジスタ（ＴＦＴ）はＳＲＡＭや液晶表示装置
等に広く使われており技術的重要性が高くなっている。
とりわけ低消費電力型のＳＲＡＭでは、データ保持電流
を小さくするために、薄膜トランジスタのオフ電流を低
減することが検討されている。例えば、ポリシリコンを
用いたＴＦＴでは、ポリシリコンのグレインバウンダリ
に存在するトラップを介したトンネル電流が、オフ電流
の主原因となる。よって、このトンネル電流を低減する
ために、ＬＤＤ構造としてドレイン側に低濃度領域（オ
フセット領域）を設けることや、ポリシリコンのグレイ
ンサイズの大粒化によるトラップ密度の低減や、水素や
酸素プラズマによるトラップの不活性化や、薄膜トラン
ジスタのチャネルのポリシリコン表面を酸化することに
よるチャネルと酸化膜との界面に存在する界面準位密度
の低減等が行われている。2. Description of the Related Art In recent years,
2. Description of the Related Art Thin film transistors (TFTs) are widely used in SRAMs, liquid crystal display devices, and the like, and have become technically important.
In particular, in a low-power-consumption SRAM, reduction in off-state current of a thin film transistor has been studied in order to reduce data retention current. For example, in a TFT using polysilicon, a tunnel current via a trap existing in a grain boundary of polysilicon is a main cause of an off-state current. Therefore, in order to reduce the tunnel current, a low-concentration region (offset region) is provided on the drain side as an LDD structure, the trap density is reduced by increasing the grain size of polysilicon, and the trap by hydrogen or oxygen plasma is performed. And the reduction of the interface state density at the interface between the channel and the oxide film by oxidizing the polysilicon surface of the channel of the thin film transistor.
【０００３】また、特開平５−４７７８８号に記載され
ている薄膜トランジスタは、低濃度領域１７ｂを設ける
ことによりオフ電流の低減を図っている。この薄膜トラ
ンジスタは、図４に示したように、絶縁性基板１５上に
形成されたゲート電極１６の上にゲート絶縁膜１９及び
薄膜ポリシリコン層１７が形成されており、薄膜ポリシ
リコン層１７上であって、ゲート電極１６の側壁に対応
する領域に絶縁膜スペーサ１８を有している。また、薄
膜ポリシリコン層１７の絶縁膜スペーサ１８で覆われた
領域にチャネル領域１７ａが、チャネル領域１７ａの両
端に低濃度領域（オフセット領域）１７ｂが、水平方向
に配置する薄膜ポリシリコン層１７にソース／ドレイン
領域１７ｃがそれぞれ形成されて構成されている。Further, the thin film transistor described in Japanese Patent Application Laid-Open No. 5-47788 attempts to reduce off-current by providing a low-concentration region 17b. In this thin film transistor, as shown in FIG. 4, a gate insulating film 19 and a thin-film polysilicon layer 17 are formed on a gate electrode 16 formed on an insulating substrate 15. In addition, an insulating film spacer 18 is provided in a region corresponding to the side wall of the gate electrode 16. A channel region 17a is formed in a region of the thin-film polysilicon layer 17 covered with the insulating film spacer 18, and a low-concentration region (offset region) 17b is formed at both ends of the channel region 17a. The source / drain regions 17c are formed and formed.
【０００４】しかし、低濃度領域１７ｂは、垂直方向か
らのイオン注入と絶縁膜スペーサ１８をマスクとして用
いた斜めイオン注入とを組み合わせて形成されるため、
その位置は、絶縁膜スペーサ１８の端部近傍の限られた
領域に限定される。このため、ドレイン領域近傍での電
界集中を緩和するために十分なオフセット幅が確保され
ているとは言えない。また、この薄膜トランジスタを形
成するためには、チャネルドーピングと合わせて、斜め
イオン注入を２回行わなければならず、スループットの
低下という製造上の問題もある。However, the low-concentration region 17b is formed by combining ion implantation from the vertical direction and oblique ion implantation using the insulating film spacer 18 as a mask.
The position is limited to a limited region near the end of the insulating film spacer 18. For this reason, it cannot be said that a sufficient offset width is secured to alleviate the electric field concentration near the drain region. Further, in order to form this thin film transistor, oblique ion implantation must be performed twice together with channel doping, and there is also a manufacturing problem that the throughput is reduced.
【０００５】一般に、低消費電力型のＳＲＡＭでは、よ
り低電圧動作を実現するために薄膜トランジスタのオン
電流を増加させることも重要である。しかし、上記のオ
フ電流の低減に対する対策を講じても、必ずしもオン電
流の十分な増加を図ることはできない。現に、図４に示
した薄膜トランジスタにおいては、オン電流を増大させ
てドライブ能力を改善することについては触れられてお
らず、仮にこの薄膜トランジスタでドライブ電流を稼ぐ
には、チャネル幅を拡大させる必要が生じ、素子の高集
積化と相反するという問題が生じる。In general, in a low power consumption type SRAM, it is also important to increase the on-current of the thin film transistor in order to realize a lower voltage operation. However, even if the above countermeasures against the reduction of the off-state current are taken, the on-state current cannot always be sufficiently increased. In fact, in the thin-film transistor shown in FIG. 4, there is no mention of increasing the on-current to improve the drive capability, and if the thin-film transistor is required to increase the drive current, it is necessary to increase the channel width. In this case, a problem arises that is inconsistent with high integration of the device.
【０００６】オン電流を向上させる手法の一つとして、
チャネルの全領域を反転させ、サブスレッショルド特性
を改善するダブルゲート構造が提案されているが、チャ
ネルの上下にゲート電極を有するダブルゲート構造で
は、そのチャネル領域は平面的な占有面積が増大するた
め、素子の高集積化には向かない。そこで、ダブルゲー
ト構造のトランジスタにおいて、チャネル領域を垂直に
形成して、占有面積の増大を抑制する手法がある。チャ
ネル領域を垂直にすれば、チャネル領域の面積はほとん
ど無視できるので、素子の面積はソース／ドレイン領域
の面積だけとなり、高集積化に有利である。As one of the techniques for improving the on-current,
A double gate structure has been proposed in which the entire region of the channel is inverted and the subthreshold characteristics are improved. However, in a double gate structure having gate electrodes above and below the channel, the channel region has an increased planar occupation area. It is not suitable for high integration of devices. Therefore, there is a method in which a channel region is formed vertically in a double-gate transistor to suppress an increase in occupied area. If the channel region is made vertical, the area of the channel region can be almost neglected. Therefore, the area of the element is only the area of the source / drain regions, which is advantageous for high integration.
【０００７】例えば、特開平７−１８３５２８号に記載
されている薄膜トランジスタは、図５（ａ）及び（ｂ）
に示したように、絶縁性基板２０の上にゲート電極２１
及びゲート絶縁膜２２を介して、基板表面に対して水平
方向に活性層２３ａが形成されているとともに、この活
性層２３ａ上に垂直方向に活性層２３ｂが２つ互いに平
行に形成されている。また、この活性層２３ａ、２３ｂ
上全面に上部ゲート絶縁膜２４を介して上部ゲート電極
２５が形成され、さらに層間絶縁膜２６及びゲート電極
２１、上部ゲート電極２５に接続された配線層２７が形
成されている。このような構成により、２個のゲート電
極２１、上部ゲート電極２５によるチャネル幅を大きく
することができ、面積を有効に活用している。この薄膜
トランジスタの製造方法を、図６（ａ）〜（ｄ）に簡単
に示す。For example, the thin film transistor described in Japanese Patent Application Laid-Open No. 7-183528 has the structure shown in FIGS.
As shown in FIG. 3, the gate electrode 21 is formed on the insulating substrate 20.
An active layer 23a is formed in the horizontal direction with respect to the substrate surface via the gate insulating film 22, and two active layers 23b are formed on the active layer 23a in the vertical direction in parallel with each other. The active layers 23a and 23b
An upper gate electrode 25 is formed on the entire upper surface via an upper gate insulating film 24, and an interlayer insulating film 26, a gate electrode 21, and a wiring layer 27 connected to the upper gate electrode 25 are formed. With such a configuration, the channel width of the two gate electrodes 21 and the upper gate electrode 25 can be increased, and the area is effectively used. FIGS. 6A to 6D briefly show a method of manufacturing this thin film transistor.
【０００８】まず、図６（ａ）に示したように、絶縁性
基板２０上にゲート電極２１及びゲート絶縁膜２１を形
成し、さらにその上に所望の形状にパターニングした活
性層２３ａａを形成し、この活性層２３ａａ上に、酸化
膜のダミーパターン２８を形成し、これら活性層２３ａ
ａ及びダミーパターン２８の上に活性層を構成するポリ
シリコン層２３ｂｂを形成する。次いで、図６（ｂ）に
示したように、ポリシリコン層２３ｂｂをエッチバック
することにより、基板平面に対して垂直方向に配置する
活性層２３ｂｂを形成する。First, as shown in FIG. 6A, a gate electrode 21 and a gate insulating film 21 are formed on an insulating substrate 20, and an active layer 23aa patterned into a desired shape is formed thereon. On the active layer 23aa, a dummy pattern 28 of an oxide film is formed.
a and a polysilicon layer 23bb forming an active layer are formed on the dummy pattern 28. Next, as shown in FIG. 6B, the polysilicon layer 23bb is etched back to form an active layer 23bb arranged in a direction perpendicular to the substrate plane.
【０００９】続いて、図６（ｃ）に示したように、ダミ
ーパターン２８を除去した後、図６（ｄ）に示したよう
に、活性層２３ａ、２３ｂ上に上部ゲート絶縁膜２４及
び上部ゲート電極２５を形成する。しかし、このような
薄膜トランジスタは、ダブルゲート構造によりドライブ
電流を増加させることはできるが、上部ゲート電極２５
加工時の下地パターンに対する合わせ精度が厳しくな
り、高集積化には必ずしも適さない。また、活性層２３
ａ、２３ｂにおけるチャネル領域も図５（ａ）に示され
ているように、ある程度の平面的な占有面積を必要とし
ている。さらに、垂直方向の空間を利用することでゲー
ト幅の拡大を図っているため、活性層２３ａ、２３ｂの
加工が２回、活性層２３ａ、２３ｂ上の上部ゲート電極
２５の加工が１回行われるので、それらの膜厚相当分の
段差によって、後工程での微細加工時のプロセスマージ
ンの低下が懸念される。また、ダミーパターン２８を除
去するために、他の部分の不要なエッチングを防止すべ
くレジスト等のエッチングマスクを形成する必要があ
り、製造工程の増加を招く。さらに、活性層２３ａ、２
３ｂの端部三方はゲート電極２１で囲まれているので、
この端部での電界集中によりオフ時のリーク電流が増加
するとともに、この端部に配置するゲート絶縁膜の信頼
性も懸念されるという問題がある。Subsequently, after removing the dummy pattern 28 as shown in FIG. 6C, as shown in FIG. 6D, the upper gate insulating film 24 and the upper gate insulating film 24 are formed on the active layers 23a and 23b. A gate electrode 25 is formed. However, such a thin film transistor can increase the drive current due to the double gate structure, but cannot increase the upper gate electrode 25.
The precision of alignment with the underlying pattern during processing becomes strict, and is not always suitable for high integration. The active layer 23
As shown in FIG. 5A, the channel regions a and 23b also require a certain planar occupation area. Further, since the gate width is increased by utilizing the space in the vertical direction, the active layers 23a and 23b are processed twice, and the upper gate electrode 25 on the active layers 23a and 23b is processed once. Therefore, there is a concern that a step margin corresponding to the film thickness may reduce a process margin in fine processing in a later step. Further, in order to remove the dummy pattern 28, it is necessary to form an etching mask such as a resist in order to prevent unnecessary etching of other portions, which causes an increase in the number of manufacturing steps. Further, the active layers 23a, 2
3b is surrounded by the gate electrode 21 on three sides.
There is a problem that the leakage current at the time of off increases due to the electric field concentration at this end and the reliability of the gate insulating film disposed at this end is also concerned.
【００１０】本発明は上記課題に鑑みなされたものであ
り、製造時の複雑なプロセスを付加することなく、薄膜
トランジスタのオフ電流の増加を極力抑え、かつオン電
流を効果的に増大させることにより、スイッチング特性
の改善された低電圧動作に有利で、微細化にも対応可能
な薄膜トランジスタ及びその製造方法を提供することを
目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and it is intended to suppress an increase in off-current of a thin film transistor as much as possible and to effectively increase on-current without adding a complicated process at the time of manufacturing. An object of the present invention is to provide a thin film transistor which is advantageous for low-voltage operation with improved switching characteristics and can cope with miniaturization, and a method for manufacturing the same.
【００１１】[0011]
【課題を解決するための手段】本発明によれば、半導体
基板上に形成された絶縁膜からなる凸部の側面に形成さ
れたゲート電極と、少なくとも該ゲート電極の表面上に
形成されたゲート絶縁膜と、該ゲート絶縁膜を介して前
記半導体基板上から前記凸部を被覆するように形成され
た半導体層とからなり、前記半導体層が、前記ゲート電
極の側面に位置する部分にチャネル領域を、該チャネル
領域に隣接する部分に高濃度不純物領域を備える薄膜ト
ランジスタが提供される。According to the present invention, there is provided a gate electrode formed on a side surface of a projection made of an insulating film formed on a semiconductor substrate, and a gate formed on at least the surface of the gate electrode. An insulating film, and a semiconductor layer formed so as to cover the convex portion from above the semiconductor substrate with the gate insulating film interposed therebetween, wherein the semiconductor layer has a channel region in a portion located on a side surface of the gate electrode. And a thin film transistor provided with a high-concentration impurity region in a portion adjacent to the channel region.
【００１２】また、本発明によれば、（ｉ）半導体基板
上に絶縁膜からなる凸部を形成し、(ii)該凸部の側面に
ゲート電極を形成し、(iii)前記凸部及び該ゲート電極
を含む半導体基板上にゲート絶縁膜及び半導体層を形成
し、(iv)前記半導体基板に対して垂直方向から不純物を
イオン注入して前記半導体層中に高濃度不純物領域を形
成する工程を含む薄膜トランジスタの製造方法が提供さ
れる。Further, according to the present invention, (i) a convex portion made of an insulating film is formed on a semiconductor substrate; (ii) a gate electrode is formed on a side surface of the convex portion; Forming a gate insulating film and a semiconductor layer on a semiconductor substrate including the gate electrode, and (iv) forming a high-concentration impurity region in the semiconductor layer by ion-implanting impurities from a direction perpendicular to the semiconductor substrate. A method for manufacturing a thin film transistor is provided.
【００１３】[0013]
【発明の実施の形態】本発明の薄膜トランジスタは、主
として、半導体基板上に形成された絶縁膜からなる凸部
の側面に形成されたゲート電極と、少なくともゲート電
極の表面上に形成されたゲート絶縁膜と、ゲート絶縁膜
を介して半導体基板上から凸部を被覆するように形成さ
れた半導体層とから構成される。DESCRIPTION OF THE PREFERRED EMBODIMENTS A thin film transistor according to the present invention mainly comprises a gate electrode formed on a side surface of a convex portion formed of an insulating film formed on a semiconductor substrate, and a gate insulating film formed on at least the surface of the gate electrode. The semiconductor device includes a film, and a semiconductor layer formed so as to cover the protrusion from above the semiconductor substrate via the gate insulating film.
【００１４】本発明の薄膜トランジスタにおいて使用さ
れる半導体基板は、通常半導体装置が製造される半導体
基板であれば特に限定されるものではなく、例えば、シ
リコン、ゲルマニウム等の半導体基板、ＳｉＣ、ＧａＡ
ｓ、ＩｎＧａＡｓ等の化合物半導体等種々のものが挙げ
られる。なかでも、シリコン基板が好ましい。また、Ｓ
ＯＩ基板、つまり、通常支持基板上に、埋め込み絶縁
膜、さらにその上に表面半導体層が形成されてなる貼り
合わせＳＯＩ（ＢＥＳＯＩ）、ＳＩＭＯＸ（Separation
by Implantation of Oxygen）型等の基板であってもよ
い。なお、半導体基板には、本発明の薄膜トランジスタ
が形成される領域の下方又は他の領域に、ＰＭＯＳ、Ｎ
ＭＯＳ及びＣＭＯＳトランジスタ、バイポーラトランジ
スタ、デュアルゲート型トランジスタ、容量、抵抗等の
素子や、メモリ及び／又は論理回路等の所望の回路、絶
縁層、配線層等が形成されていてもよい。ゲート電極
は、上記半導体基板上に形成された絶縁膜からなる凸部
の側面に、サイドウォールスペーサ形状で形成されてい
る。The semiconductor substrate used in the thin film transistor of the present invention is not particularly limited as long as it is a semiconductor substrate on which a semiconductor device is usually manufactured. For example, a semiconductor substrate of silicon, germanium, etc., SiC, GaAs
and various semiconductors such as compound semiconductors such as s and InGaAs. Among them, a silicon substrate is preferable. Also, S
Bonded SOI (BESOI), SIMOX (Separation) in which an embedded insulating film is formed on an OI substrate, that is, a support substrate, and a surface semiconductor layer is further formed thereon.
by Implantation of Oxygen). Note that the semiconductor substrate is provided with a PMOS, an N, and the like below the region where the thin film transistor of the present invention is formed or in another region.
Elements such as MOS and CMOS transistors, bipolar transistors, dual-gate transistors, capacitors and resistors, desired circuits such as memories and / or logic circuits, insulating layers, wiring layers, and the like may be formed. The gate electrode is formed in the shape of a sidewall spacer on the side surface of the projection made of the insulating film formed on the semiconductor substrate.
【００１５】ここで、絶縁膜からなる凸部は、シリコン
酸化膜、シリコン窒化膜又はこれらの積層膜等により形
成することができる。なかでも、シリコン窒化膜／シリ
コン酸化膜の積層膜が好ましい。凸部の形状は特に限定
されるものではなく、絶縁膜のパターニング、後工程に
おけるゲート電極の形成等を考慮して適宜選択すること
ができる。例えば、四角柱、円柱等が挙げられる。凸部
の高さは、特に限定されるものではないが、得ようとす
る薄膜トランジスタのゲート長、後工程でのフォトリソ
グラフィ工程におけるマスク合わせ等を考慮して、適宜
調整することができる。例えば、２００〜７００ｎｍ程
度が挙げられる。Here, the convex portion made of an insulating film can be formed by a silicon oxide film, a silicon nitride film, a laminated film thereof or the like. Among them, a stacked film of a silicon nitride film / silicon oxide film is preferable. The shape of the projection is not particularly limited, and can be appropriately selected in consideration of the patterning of the insulating film, the formation of the gate electrode in a later step, and the like. For example, a square pole, a cylinder, and the like can be given. The height of the convex portion is not particularly limited, but can be appropriately adjusted in consideration of the gate length of the thin film transistor to be obtained, mask alignment in a photolithography process in a later process, and the like. For example, about 200 to 700 nm is mentioned.
【００１６】ゲート電極は、電極として用いられる導電
性材料であれば、どのような材料で形成されていてもよ
いが、ポリシリコン（リン、砒素等のｎ型又はボロン等
のｐ型の不純物が１０15／ｃｍ2程度のオーダでドーピ
ングされ、１０20／ｃｍ3程度のオーダーの不純物濃度
を有する）から形成されることが好ましい。ゲート電極
の膜厚は、ゲート電極として機能することができる限
り、特に限定されるものではないが、例えば、５０〜２
００ｎｍ程度が挙げられる。The gate electrode may be formed of any material as long as it is a conductive material used as an electrode. However, polysilicon (an n-type impurity such as phosphorus or arsenic or a p-type impurity such as boron) may be used. And is doped on the order of 10 15 / cm 2 and has an impurity concentration on the order of 10 20 / cm 3 ). The thickness of the gate electrode is not particularly limited as long as it can function as the gate electrode.
About 00 nm.
【００１７】ゲート絶縁膜は、少なくともゲート電極全
体、好ましくは、ゲート電極及び絶縁膜からなる凸部、
半導体基板を被覆するように形成される。ゲート絶縁膜
は、通常ゲート絶縁膜として用いられる材料を、所望の
膜厚で形成することができる。例えば、シリコン酸化
膜、シリコン窒化膜等、２０〜５０ｎｍ程度が挙げられ
る。The gate insulating film has at least the entire gate electrode, preferably a projection made of the gate electrode and the insulating film,
It is formed so as to cover the semiconductor substrate. The gate insulating film can be formed using a material usually used as a gate insulating film to have a desired thickness. For example, a silicon oxide film, a silicon nitride film, or the like having a thickness of about 20 to 50 nm can be used.
【００１８】半導体層は、ゲート電極が側壁に形成され
た凸部をほぼ完全に被覆し、さらに、半導体基板上にま
で延設されるように形成されていることが好ましい。半
導体層は、活性層として機能する材料であればどのよう
な材料で形成されてもよく、例えば、ポリシリコン層が
挙げられる。この半導体層の膜厚は、例えば、３０〜７
０ｎｍ程度が挙げられる。It is preferable that the semiconductor layer is formed so that the gate electrode almost completely covers the convex portion formed on the side wall and further extends to the semiconductor substrate. The semiconductor layer may be formed of any material as long as it functions as an active layer, such as a polysilicon layer. The thickness of this semiconductor layer is, for example, 30 to 7
About 0 nm.
【００１９】半導体層には、チャネル領域及びソース／
ドレイン領域となる高濃度不純物領域が形成されてい
る。チャネル領域は、半導体層において、ほぼゲート電
極の側壁に対応する領域、つまり、ほぼ垂直方向に配置
している領域に形成されている。また、不純物ドーピン
グにより薄膜トランジスタの閾値が調整されている。こ
こでの不純物ドーピングによる閾値は、得られる薄膜ト
ランジスタの性能等を考慮して所望の値に設定すること
ができ、例えば、１０17／ｃｍ3程度のオーダーの不純
物濃度が挙げられる。The semiconductor layer includes a channel region and a source / source region.
A high concentration impurity region serving as a drain region is formed. The channel region is formed in the semiconductor layer in a region substantially corresponding to the side wall of the gate electrode, that is, a region arranged substantially in the vertical direction. Further, the threshold value of the thin film transistor is adjusted by impurity doping. Here, the threshold value due to the impurity doping can be set to a desired value in consideration of the performance of the obtained thin film transistor and the like, and for example, an impurity concentration on the order of 10 17 / cm 3 can be mentioned.
【００２０】ソース／ドレイン領域となる高濃度不純物
領域は、チャネル領域の両側に形成されており、半導体
層において、ほぼ半導体基板上方、凸部及びゲート電極
の上方、つまり、水平方向に配置する領域に形成されて
いる。高濃度不純物領域の不純物濃度は、通常ソース／
ドレイン領域として機能することができる不純物濃度で
あれば特に限定されるものではなく、例えば、１０19〜
１０20／ｃｍ3程度が挙げられる。The high-concentration impurity regions serving as the source / drain regions are formed on both sides of the channel region. In the semiconductor layer, the region is located substantially above the semiconductor substrate, above the protrusions and the gate electrode, that is, a region arranged in the horizontal direction. Is formed. The impurity concentration of the high concentration impurity region is usually
Is not particularly limited as long as the impurity concentration that can function as a drain region, for example, 10 19 ~
About 10 20 / cm 3 .
【００２１】なお、本発明の薄膜トランジスタにおいて
は、半導体層には、さらに低濃度不純物領域が形成され
ていることが好ましい。低濃度不純物領域は、チャネル
領域の一方の側にのみ隣接して形成されている、つま
り、チャネル領域の一方の側に配置する高濃度不純物領
域（ドレイン領域）との間に低濃度不純物領域が形成さ
れていることが好ましく、具体的には、チャネル領域の
下部である半導体基板上に配置する半導体層中に形成さ
れていることが好ましい。低濃度不純物領域の不純物濃
度は、通常ソース／ドレイン領域に対するオフセット領
域として機能することができる不純物濃度であれば特に
限定されるものではなく、例えば、１０17〜１０18／ｃ
ｍ3程度が挙げられる。In the thin film transistor of the present invention, it is preferable that a low concentration impurity region is further formed in the semiconductor layer. The low-concentration impurity region is formed adjacent to only one side of the channel region. That is, the low-concentration impurity region is located between the high-concentration impurity region (drain region) disposed on one side of the channel region. It is preferably formed, specifically, in a semiconductor layer disposed on a semiconductor substrate below a channel region. The impurity concentration of the low-concentration impurity region is not particularly limited as long as it can normally function as an offset region with respect to the source / drain regions, and is, for example, 10 17 to 10 18 / c.
m 3 .
【００２２】また、本発明の薄膜トランジスタは、ゲー
ト電極が、半導体基板と凸部との間に埋め込まれたゲー
ト配線層に接続されていることが好ましい。これによ
り、ゲート電極の取り出しを行うことができる。ゲート
配線層は、通常配線層として機能する導電層により所望
の膜厚で形成されるものであれば、その材料、膜厚は特
に限定されるものではなく、例えば、金属層、ポリシリ
コン層（ｎ型又はｐ型の不純物が１０15／ｃｍ2程度の
オーダでドーピングされており、１０20／ｃｍ3程度の
オーダーの不純物濃度を有する）等、５０〜１００ｎｍ
程度の膜厚が挙げられる。なお、ゲート配線層は、半導
体基板上に絶縁膜を介して形成されることが好ましい。
この絶縁膜としては、例えば、酸化シリコン膜、窒化シ
リコン膜等、５０〜２００ｎｍ程度の膜厚が挙げられ
る。また、ゲート配線層と絶縁膜からなる凸部との間に
も絶縁膜が形成されていることが好ましい。この絶縁膜
も上記と同様のものが挙げられる。ゲート配線層と凸部
との間に絶縁膜が形成されている場合には、この絶縁膜
に、凸部の外周部であってゲート配線層に至るコンタク
トホールが形成され、このコンタクトホールを通して、
ゲート電極がゲート配線層と接続されていることが好ま
しい。ここでのコンタクトホールの大きさ、位置等は、
ゲート電極とゲート配線層とが接続できる限り、特に限
定されるものではないが、凸部を含み、凸部を取り囲む
ように、適当なコンタクト抵抗となるように調整するこ
とが好ましい。Further, in the thin film transistor of the present invention, it is preferable that the gate electrode is connected to a gate wiring layer embedded between the semiconductor substrate and the projection. Thereby, the gate electrode can be taken out. The material and thickness of the gate wiring layer are not particularly limited as long as the gate wiring layer is formed with a desired thickness by using a conductive layer that normally functions as a wiring layer. For example, a metal layer, a polysilicon layer ( n-type or p-type impurities are doped on the order of 10 15 / cm 2 and have an impurity concentration on the order of 10 20 / cm 3 ).
Film thickness. Note that the gate wiring layer is preferably formed over the semiconductor substrate with an insulating film interposed therebetween.
As the insulating film, for example, a silicon oxide film, a silicon nitride film, or the like has a thickness of about 50 to 200 nm. Further, it is preferable that an insulating film is also formed between the gate wiring layer and the projection made of the insulating film. This insulating film may be the same as described above. In the case where an insulating film is formed between the gate wiring layer and the convex portion, a contact hole reaching the gate wiring layer at an outer peripheral portion of the convex portion is formed in the insulating film.
It is preferable that the gate electrode is connected to the gate wiring layer. The size and position of the contact hole here
There is no particular limitation as long as the gate electrode and the gate wiring layer can be connected. However, it is preferable to adjust the contact resistance so as to include a projection and surround the projection so as to have an appropriate contact resistance.
【００２３】本発明の薄膜トランジスタは、上記したよ
うなボトムゲート構造の薄膜トランジスタであってもよ
いが、上記各要件を有する限り、デバイスの構造やレイ
アウトに応じて、半導体層上に、さらに上部ゲート絶縁
膜、上部ゲート電極を付加することによりダブルゲート
構造の薄膜トランジスタであってもよい。The thin film transistor of the present invention may be a thin film transistor having a bottom gate structure as described above. However, as long as the above requirements are satisfied, an upper gate insulating film may be further formed on the semiconductor layer according to the structure and layout of the device. A thin film transistor having a double gate structure may be provided by adding a film and an upper gate electrode.
【００２４】また、本発明の薄膜トランジスタの製造方
法によれば、工程（ｉ）において、半導体基板上に絶縁
膜からなる凸部を形成する。この際の凸部の形成は、絶
縁膜を半導体基板上全面に形成し、公知の方法、例え
ば、フォトリソグラフィ及びエッチング工程によって、
絶縁膜をエッチングすることにより形成することができ
る。According to the method of manufacturing a thin film transistor of the present invention, in the step (i), a convex portion made of an insulating film is formed on a semiconductor substrate. In this case, the projections are formed by forming an insulating film over the entire surface of the semiconductor substrate and using a known method, for example, a photolithography and etching process.
It can be formed by etching an insulating film.
【００２５】工程(ii)において、凸部の側面にゲート電
極を形成する。この際のゲート電極の形成は、ゲート電
極用導電層、例えば、ポリシリコン層を凸部を含む半導
体基板上全面に堆積し、このポリシリコン層を、凸部の
上面が露出するまでエッチバックすることにより、凸部
の側面全面を完全に被覆するように、セルフアラインで
形成することができる。ここで形成するポリシリコン層
は、ｎ型又はｐ型の不純物を１０15／ｃｍ2程度のオー
ダでドーピングし、１０20／ｃｍ3程度のオーダーの不
純物濃度を有していることが好ましい。ドーピングは、
例えば、加速エネルギー１０〜３０ｋｅＶ程度のホウ素
イオンを注入、ｉｎ−ｓｉｔｕドーピング技術を用いる
方法等により行うことができる。In the step (ii), a gate electrode is formed on the side surface of the projection. In this case, the gate electrode is formed by depositing a conductive layer for a gate electrode, for example, a polysilicon layer on the entire surface of the semiconductor substrate including the convex portion, and etching back the polysilicon layer until the upper surface of the convex portion is exposed. Thereby, the protrusion can be formed in a self-aligned manner so as to completely cover the entire side surface. The polysilicon layer formed here is preferably doped with n-type or p-type impurities on the order of about 10 15 / cm 2 and has an impurity concentration on the order of about 10 20 / cm 3 . Doping is
For example, implantation can be performed by implanting boron ions having an acceleration energy of about 10 to 30 keV, using an in-situ doping technique, or the like.
【００２６】なお、後述するように、半導体基板の上方
であって、凸部の直下にさらに絶縁層が形成されている
場合には、ゲート電極用導電層のエッチバックの際、ゲ
ート絶縁膜と半導体層との膜厚に相当する膜厚の絶縁層
（例えば、５０〜１２０ｎｍ程度）をオーバーエッチン
グにより、エッチング除去することが好ましい。このオ
ーバーエッチングにより、得られる薄膜トランジスタに
おけるゲート電極端のドレイン領域での電界を緩和し
て、オフ電流の増加を抑えることができる。工程(iii)
において、凸部及びゲート電極を含む半導体基板上にゲ
ート絶縁膜及び半導体層を順次形成する。ゲート絶縁膜
及び半導体層は、公知の方法、例えば、所望の原料ガス
を用いたＣＶＤ法等により、所望の膜厚で形成すること
ができる。As will be described later, when an insulating layer is further formed above the semiconductor substrate and immediately below the convex portion, the gate insulating film and the gate insulating film are etched back when the gate electrode conductive layer is etched back. It is preferable that an insulating layer (e.g., about 50 to 120 nm) having a thickness corresponding to the thickness of the semiconductor layer be removed by overetching. By this overetching, the electric field in the drain region at the end of the gate electrode in the obtained thin film transistor can be reduced, and an increase in off current can be suppressed. Step (iii)
A gate insulating film and a semiconductor layer are sequentially formed on a semiconductor substrate including a projection and a gate electrode. The gate insulating film and the semiconductor layer can be formed to a desired thickness by a known method, for example, a CVD method using a desired source gas.
【００２７】半導体層が、例えばポリシリコン層によっ
て形成される場合には、ゲート絶縁膜上に直接ポリシリ
コン層を所望の膜厚で形成してもよいし、アモルファス
シリコン層を形成した後、このアモルファスシリコン層
を結晶化してポリシリコン層としてもよい。結晶化する
方法としては、例えば、アモルファスシリコン層を、６
００℃以下の窒素雰囲気中で固相成長させる方法、レー
ザーアニール技術を用いる方法等が挙げられる。In the case where the semiconductor layer is formed of, for example, a polysilicon layer, a polysilicon layer may be formed to a desired thickness directly on the gate insulating film, or after forming an amorphous silicon layer, The amorphous silicon layer may be crystallized to form a polysilicon layer. As a crystallization method, for example, an amorphous silicon layer is
A method in which solid phase growth is performed in a nitrogen atmosphere at a temperature of 00 ° C. or less, a method using a laser annealing technique, and the like.
【００２８】また、半導体層は、薄膜トランジスタの活
性層として機能するものであるため、チャネル領域とな
る領域にチャネルドーピングをすることが好ましい。チ
ャネルドーピングは、例えば、加速エネルギー１５〜４
０ｋｅＶ程度のリンの斜めイオン注入、ｉｎ−ｓｉｔｕ
ドーピング技術を用いる方法等により行うことができ
る。これにより、ｎ型又はｐ型の不純物を１０12〜１０
13／ｃｍ2程度のオーダでドーピングすることができ、
１０16〜１０17／ｃｍ3程度のオーダーの不純物濃度の
チャネル領域を形成することができる。Further, since the semiconductor layer functions as an active layer of the thin film transistor, it is preferable to perform channel doping on a region to be a channel region. Channel doping is performed, for example, at an acceleration energy of 15 to 4
Oblique ion implantation of phosphorus at about 0 keV, in-situ
It can be performed by a method using a doping technique or the like. As a result, n-type or p-type impurities can be reduced from 10 12 to 10
Can be doped on the order of 13 / cm 2 ,
A channel region having an impurity concentration on the order of 10 16 to 10 17 / cm 3 can be formed.
【００２９】工程(iv)において、半導体基板に対して垂
直方向から不純物をイオン注入して、半導体層中にソー
ス／ドレイン領域として機能する高濃度不純物領域を形
成する。この際のイオン注入は、公知の方法、例えば半
導体層が３０〜７０ｎｍ程度の場合には、ｎ型又はｐ型
の不純物を１５〜５０ｋｅＶ程度の加速エネルギーで、
１０14〜１０15／ｃｍ2程度のオーダで行うことができ
る。このイオン注入の際、他の領域へのイオン注入を防
止するために、レジスト等によるマスクを使用してもよ
い。In the step (iv), impurities are ion-implanted from a direction perpendicular to the semiconductor substrate to form high-concentration impurity regions functioning as source / drain regions in the semiconductor layer. The ion implantation at this time is performed by a known method, for example, when the semiconductor layer is about 30 to 70 nm, n-type or p-type impurities are accelerated at an acceleration energy of about 15 to 50 keV.
It can be performed on the order of 10 14 to 10 15 / cm 2 . At the time of this ion implantation, a mask made of a resist or the like may be used to prevent ion implantation into other regions.
【００３０】なお、本発明の薄膜トランジスタの製造方
法においては、上記したように、薄膜トランジスタが、
半導体基板と凸部との間に、ゲート電極と接続されるゲ
ート配線層を有している場合には、まず、上記工程工程
（ｉ）の前に、半導体基板上にゲート配線層を形成し、
このゲート配線層を含む半導体基板上に絶縁層を形成す
る。ゲート配線層の形成は、通常の配線層の形成と同様
に行うことができる。例えば、ゲート配線層となる導電
層を、半導体基板上に、好ましくは絶縁膜を介して形成
し、フォトリソグラフィ及びエッチング工程によって所
望の形状のパターニングする方法が挙げられる。In the method of manufacturing a thin film transistor according to the present invention, as described above,
When a gate wiring layer connected to the gate electrode is provided between the semiconductor substrate and the projection, first, before the step (i), a gate wiring layer is formed on the semiconductor substrate. ,
An insulating layer is formed on the semiconductor substrate including the gate wiring layer. The formation of the gate wiring layer can be performed in the same manner as the formation of a normal wiring layer. For example, there is a method in which a conductive layer serving as a gate wiring layer is formed over a semiconductor substrate, preferably via an insulating film, and patterned into a desired shape by a photolithography and etching process.
【００３１】次に、工程（ｉ）の後かつ工程(ii)の前
に、絶縁層に、ゲート配線層に達するコンタクトホール
を形成する。この際のコンタクトホールは、凸部を含む
絶縁層上に、例えばフォトリソグラフィ及びエッチング
工程によりエッチングマスク層を形成し、このエッチン
グマスク層に凸部を含む開口を形成する。ここで形成す
る開口は、凸部を完全に含むものであることが好まし
く、例えば、凸部より若干大きい程度の形状及び大きさ
であることが好ましい。このエッチングマスク層をマス
クとして用いて、絶縁層を、例えば、ウェットエッチン
グ又はドライエッチング等によってエッチングすること
により形成することができる。Next, after the step (i) and before the step (ii), a contact hole reaching the gate wiring layer is formed in the insulating layer. In this case, the contact hole is formed by forming an etching mask layer on the insulating layer including the convex portion by, for example, photolithography and an etching process, and forming an opening including the convex portion in the etching mask layer. The opening formed here preferably includes the projection completely, and for example, preferably has a shape and a size slightly larger than the projection. Using the etching mask layer as a mask, the insulating layer can be formed by etching by, for example, wet etching or dry etching.
【００３２】また、本発明の薄膜トランジスタの製造方
法において、薄膜トランジスタがチャネル領域の一方に
隣接する部分に低濃度不純物領域を備える場合には、ま
ず、工程（iv)の前に、半導体基板に対して垂直方向か
ら不純物をイオン注入して半導体層中に低濃度不純物領
域を形成する。なお、この際の垂直方向からのイオン注
入は、工程(iii)におけるチャネルドーピングの前又は
後のいずれに行ってもよい。ここでの垂直方向からのイ
オン注入は、ｎ型又はｐ型の不純物を１０13／ｃｍ2程
度のオーダでイオン注入することにより１０17／ｃｍ3
程度のオーダーの不純物濃度の低濃度不純物領域を形成
することができる。In the method of manufacturing a thin film transistor according to the present invention, when the thin film transistor includes a low-concentration impurity region in a portion adjacent to one of the channel regions, first, before the step (iv), Impurity is ion-implanted from a vertical direction to form a low-concentration impurity region in the semiconductor layer. The ion implantation from the vertical direction at this time may be performed before or after the channel doping in the step (iii). Here, ion implantation from the vertical direction is performed by implanting n-type or p-type impurities in the order of 10 13 / cm 2 to 10 17 / cm 3.
A low-concentration impurity region having an impurity concentration on the order of magnitude can be formed.
【００３３】次いで、ゲート電極の側面に対応する半導
体層上にサイドウォール絶縁膜を形成する。ここでのサ
イドウォール絶縁膜の形成は、公知の方法、例えば、膜
厚１５０〜３００ｎｍ程度の絶縁膜をＣＶＤ法等により
形成し、この絶縁膜をエッチバックすることにより形成
することができる。なお、この際形成する絶縁膜の膜厚
は、最終的に得られる薄膜トランジスタにおける低濃度
不純物領域のサイズを決定するものであるため、得よう
とする低濃度不純物領域のサイズを考慮して適宜調整す
ることができる。Next, a sidewall insulating film is formed on the semiconductor layer corresponding to the side surface of the gate electrode. The side wall insulating film can be formed by a known method, for example, by forming an insulating film having a thickness of about 150 to 300 nm by a CVD method or the like, and etching back the insulating film. Note that the thickness of the insulating film formed at this time determines the size of the low-concentration impurity region in the finally obtained thin film transistor, and is appropriately adjusted in consideration of the size of the low-concentration impurity region to be obtained. can do.
【００３４】その後、工程(iv)において、上記したよう
に半導体基板に対して垂直方向から不純物をイオン注入
することにより、半導体層中、特に半導体基板上方、凸
部及びゲート電極の上方に配置する半導体層中に高濃度
不純物領域を形成することができるとともに、サイドウ
ォール絶縁膜で被覆されている側壁には、チャネル領域
を形成することができ、さらに、半導体基板上であっ
て、サイドウォール絶縁膜が載置されている領域に低濃
度不純物領域をセルフアラインで形成することができ
る。Thereafter, in the step (iv), impurities are ion-implanted from the direction perpendicular to the semiconductor substrate as described above, so that the semiconductor layer is disposed in the semiconductor layer, particularly above the semiconductor substrate, above the projections, and above the gate electrodes. A high-concentration impurity region can be formed in the semiconductor layer, and a channel region can be formed on a side wall covered with the sidewall insulating film. A low-concentration impurity region can be formed in a self-aligned manner in a region where the film is mounted.
【００３５】本発明の薄膜トランジスタの製造方法にお
いては、上記した工程により、半導体基板上にゲート電
極と、ゲート絶縁膜と、ソース／ドレイン領域、チャネ
ル領域、任意に低濃度不純物領域が形成された半導体層
とを形成した後、任意に、層間絶縁膜の形成、コンタク
トホールの形成、配線層の形成等を行うことにより、薄
膜トランジスタを完成することができる。以下に、本発
明の半導体装置及びその製造方法について、図面を用い
て説明する。In the method of manufacturing a thin film transistor according to the present invention, a semiconductor in which a gate electrode, a gate insulating film, a source / drain region, a channel region, and optionally a low concentration impurity region are formed on a semiconductor substrate by the above-described steps. After forming the layers, the thin film transistor can be completed by optionally forming an interlayer insulating film, forming a contact hole, forming a wiring layer, and the like. Hereinafter, a semiconductor device of the present invention and a method for manufacturing the same will be described with reference to the drawings.
【００３６】図１（ａ）及び（ｂ）は本発明の薄膜トラ
ンジスタの平面図及びＡ−Ａ’線断面図である。この薄
膜トランジスタは、主として、シリコン基板１上に第１
絶縁膜である酸化シリコン膜２を介して形成されたゲー
ト配線層３と、このゲート配線層３上に、第２絶縁膜で
あるＣＶＤ酸化シリコン膜４を介して形成され、ＣＶＤ
酸化シリコン膜５及び窒化シリコン膜６からなる凸部
と、この凸部に対してサイドウォールスペーサ状に、か
つコンタクトホール１１を通してゲート配線層３と接続
するように形成されたボトムゲート電極７と、ゲート絶
縁膜８を介してシリコン基板１上から凸部及びボトムゲ
ート電極７を被覆するように配設された薄膜状のポリシ
リコン膜からなる活性層９とから構成される。また、活
性層９が垂直方向に配置する部分の上には、ＣＶＤ酸化
シリコン膜により、サイドウォール絶縁膜１０が形成さ
れている。FIGS. 1A and 1B are a plan view and a sectional view taken along line AA 'of a thin film transistor of the present invention. This thin film transistor is mainly formed on a silicon substrate 1 by a first
A gate wiring layer 3 formed via a silicon oxide film 2 which is an insulating film; and a CVD silicon oxide film 4 which is formed on the gate wiring layer 3 via a CVD silicon oxide film 4 which is a second insulating film.
A convex portion composed of the silicon oxide film 5 and the silicon nitride film 6, a bottom gate electrode 7 formed to be connected to the gate wiring layer 3 through the contact hole 11 in a sidewall spacer shape with respect to the convex portion, An active layer 9 made of a thin-film polysilicon film is provided so as to cover the projection and the bottom gate electrode 7 from above the silicon substrate 1 via the gate insulating film 8. A sidewall insulating film 10 is formed of a CVD silicon oxide film on a portion where the active layer 9 is arranged in the vertical direction.
【００３７】活性層９は、チャネル領域９１、低濃度領
域（オフセット領域）９２及びソース／ドレイン領域９
３、９４からなり、垂直方向に配置する部分がチャネル
領域９１として、シリコン基板１上の水平方向に配置す
る部分であって、サイドウォール絶縁膜１０に被覆され
た部分が低濃度領域９２として、シリコン基板１上及び
凸部とボトムゲート電極７との上の水平方向に配置する
部分であって、低濃度領域９２以外の部分がソース／ド
レイン領域９３、９４として形成されている。上記の半
導体装置は、以下の方法によって形成することができ
る。The active layer 9 includes a channel region 91, a low-concentration region (offset region) 92, and a source / drain region 9.
3 and 94, a portion arranged in the vertical direction is a channel region 91, a portion arranged in the horizontal direction on the silicon substrate 1, and a portion covered with the sidewall insulating film 10 is a low concentration region 92. Portions other than the low-concentration region 92, which are portions arranged in the horizontal direction on the silicon substrate 1 and on the convex portion and the bottom gate electrode 7, are formed as source / drain regions 93 and 94. The above semiconductor device can be formed by the following method.
【００３８】まず、図２（ａ）に示したように、シリコ
ン基板１上に、酸化シリコン膜２を５０〜２００ｎｍ程
度の膜厚で形成し、その上に第１ポリシリコン膜３ａを
５０〜１００ｎｍ程度の膜厚で堆積する。その後、全面
にホウ素を１×１０15〜５×１０15ｃｍ-2程度のドーズ
でイオン注入し、フォトエッチによりゲート配線層３を
形成する。続いて、得られたシリコン基板１上全面に、
ＣＶＤ酸化シリコン膜４を８０〜１５０ｎｍ程度の膜厚
で、さらにＣＶＤ酸化シリコン膜５ａを２００〜５００
ｎｍ程度の膜厚で、窒化シリコン膜６ａを１００〜１５
０ｎｍ程度の膜厚で堆積する。その後、フォトエッチに
より、窒化シリコン膜６ａとＣＶＤ酸化シリコン膜５ａ
とをパターニングして、ゲート配線層３上に、窒化シリ
コン膜６とＣＶＤ酸化シリコン膜５とからなる凸部を形
成する。なお、この際のエッチング量は、窒化シリコン
膜６とＣＶＤ酸化シリコン膜５とを合わせた膜厚相当分
とし、このＣＶＤ酸化シリコン膜５の膜厚が概ね後の工
程で形成される薄膜トランジスタのゲート長に相当す
る。First, as shown in FIG. 2A, a silicon oxide film 2 is formed on a silicon substrate 1 to a thickness of about 50 to 200 nm, and a first polysilicon film 3a is formed thereon. Deposit with a thickness of about 100 nm. Thereafter, boron is ion-implanted on the entire surface at a dose of about 1 × 10 15 to 5 × 10 15 cm −2 , and the gate wiring layer 3 is formed by photoetching. Subsequently, on the entire surface of the obtained silicon substrate 1,
The CVD silicon oxide film 4 has a thickness of about 80 to 150 nm, and the CVD silicon oxide film 5a has a thickness of 200 to 500 nm.
The silicon nitride film 6a having a thickness of about
It is deposited with a thickness of about 0 nm. Thereafter, the silicon nitride film 6a and the CVD silicon oxide film 5a are formed by photoetching.
Is formed on the gate wiring layer 3 to form a projection made of the silicon nitride film 6 and the CVD silicon oxide film 5. The amount of etching at this time is equivalent to the total thickness of the silicon nitride film 6 and the CVD silicon oxide film 5, and the thickness of the CVD silicon oxide film 5 is substantially equal to the gate of the thin film transistor formed in a later step. Equivalent to length.
【００３９】次に、凸部が形成されたシリコン基板１上
全面にレジストを塗布し、このレジストに、凸部を含む
開口を形成し、レジストパターンを形成する。このレジ
ストパターンと、凸部の表面に存在する窒化シリコン膜
６とをマスクとして用いて、ＣＶＤ酸化シリコン膜４
を、ゲート配線層３が露出するまでエッチングして、コ
ンタクトホール１１を形成する。その後、得られたシリ
コン基板１上全面に、第２ポリシリコン膜７ａを５０〜
２００ｎｍ程度の膜厚で堆積し、全面にホウ素を１×１
０15〜５×１０15ｃｍ-2程度のドーズでイオン注入す
る。続いて、第２ポリシリコン膜７ａをエッチバックす
ることにより、図２（ｂ）に示したように、コンタクト
ホール１１を完全に埋設することによりゲート配線層３
と接続し、凸部に対してサイドウォールスペーサ状に、
セルフアラインで、ボトムゲート電極７を形成する。な
お、この際の第２ポリシリコン膜７ａのエッチバック
は、ボトムゲート電極７のゲート長をＣＶＤ酸化シリコ
ン膜５の膜厚に対応する長さとし、ゲート端におけるド
レイン領域の電界を緩和してオフ電流の増加を抑えるた
めに、後工程で形成するゲート絶縁膜と第３ポリシリコ
ン膜との膜厚相当分、例えば、５０〜１２０ｎｍ程度、
ＣＶＤ酸化シリコン膜４をオーバーエッチする。Next, a resist is applied to the entire surface of the silicon substrate 1 on which the convex portions are formed, an opening including the convex portions is formed in the resist, and a resist pattern is formed. Using this resist pattern and the silicon nitride film 6 present on the surface of the projection as a mask, a CVD silicon oxide film 4 is formed.
Is etched until the gate wiring layer 3 is exposed to form a contact hole 11. Thereafter, a second polysilicon film 7a is formed on the entire surface of the obtained silicon
Deposited to a thickness of about 200 nm, and boron
Ion implantation is performed at a dose of about 0 15 to 5 × 10 15 cm −2 . Subsequently, by etching back the second polysilicon film 7a, the contact hole 11 is completely buried as shown in FIG.
Connected to the convex part, in the form of a side wall spacer.
The bottom gate electrode 7 is formed by self-alignment. In this case, the second polysilicon film 7a is etched back by setting the gate length of the bottom gate electrode 7 to a length corresponding to the thickness of the CVD silicon oxide film 5 and relaxing the electric field of the drain region at the gate end. In order to suppress an increase in current, the gate insulating film and the third polysilicon film to be formed in a later step are equivalent to the thickness of the third polysilicon film, for example, about 50 to 120 nm,
The CVD silicon oxide film 4 is over-etched.
【００４０】続いて、図２（ｃ）に示したように、得ら
れたシリコン基板１の全面に、膜厚２０〜５０ｎｍ程度
のＣＶＤ酸化シリコン膜からなるゲート絶縁膜８を形成
し、さらに、ＣＶＤ法により５５０℃程度以下の温度で
アモルファスシリコン薄膜９ａを３０〜７０ｎｍ程度の
膜厚で堆積する。続いて、６００℃以下の窒素雰囲気中
で熱処理することにより、固相成長によりアモルファス
シリコン薄膜９ａを結晶化させて、ポリシリコン膜９ｂ
を形成する。次に、このポリシリコン膜９ｂに、チャネ
ルドーピングとしてイオン注入によって２×１０12〜３
×１０13ｃｍ-2程度の燐イオンを斜め方向から注入して
チャネル領域９１を形成する。その後、ポリシリコン膜
９ｂに、垂直方向から１×１０13〜２×１０14ｃｍ-2程
度のホウ素イオンを注入してチャネル領域９１となる垂
直部分以外の領域に比較的低濃度の不純物領域９２ａを
形成し、フォトエッチにより活性層９を形成する。Subsequently, as shown in FIG. 2C, a gate insulating film 8 made of a CVD silicon oxide film having a thickness of about 20 to 50 nm is formed on the entire surface of the obtained silicon substrate 1. An amorphous silicon thin film 9a having a thickness of about 30 to 70 nm is deposited at a temperature of about 550 ° C. or less by a CVD method. Subsequently, the amorphous silicon thin film 9a is crystallized by solid phase growth by performing a heat treatment in a nitrogen atmosphere of 600 ° C. or less, and the polysilicon film 9b
To form Next, this polysilicon film 9b is ion-implanted as 2 × 10 12 to 3
A channel region 91 is formed by implanting phosphorus ions of about 10 13 cm -2 obliquely. Thereafter, boron ions of about 1 × 10 13 to 2 × 10 14 cm −2 are implanted from the vertical direction into the polysilicon film 9b, and a relatively low-concentration impurity region 92a is formed in a region other than the vertical portion to become the channel region 91. Is formed, and the active layer 9 is formed by photoetching.
【００４１】次に、図２（ｄ）に示したように、得られ
たシリコン基板１上全面にＣＶＤ酸化シリコン膜１０ａ
を１５０〜３００ｎｍ程度の膜厚で形成し、このＣＶＤ
酸化シリコン膜１０ａをエッチバックして、凸部の側壁
上に形成したチャネル領域９１を取り囲むようにサイド
ウォール絶縁膜１０を形成する。続いて、得られたシリ
コン基板１上全面に、２×１０14〜３×１０15ｃｍ-2程
度のドーズでホウ素イオンを垂直方向から注入すること
により、活性層９にソース／ドレイン領域９３、９４を
形成する。この際、サイドウォール絶縁膜１０の下部に
存在する活性層９にはイオンが注入されないため、ドレ
イン領域９４側にのみ、セルフラインで、低濃度領域
（オフセット領域）９２を形成することができる。な
お、オフセット領域の長さは、サイドウォール絶縁膜１
０の幅、つまり、ＣＶＤ酸化シリコン膜１０ａの膜厚に
て概ね決定される。Next, as shown in FIG. 2D, a CVD silicon oxide film 10a is formed on the entire surface of the obtained silicon substrate 1.
Is formed to a thickness of about 150 to 300 nm,
The silicon oxide film 10a is etched back to form the sidewall insulating film 10 so as to surround the channel region 91 formed on the side wall of the projection. Subsequently, the source / drain regions 93 are formed in the active layer 9 by vertically implanting boron ions at a dose of about 2 × 10 14 to 3 × 10 15 cm −2 over the entire surface of the obtained silicon substrate 1. Form 94. At this time, since no ions are implanted into the active layer 9 existing below the sidewall insulating film 10, a low-concentration region (offset region) 92 can be formed by a self-line only on the drain region 94 side. Note that the length of the offset region is determined by the sidewall insulating film 1.
The width is generally determined by the width of 0, that is, the thickness of the CVD silicon oxide film 10a.
【００４２】次いで、図１（ｂ）に示したように、得ら
れたシリコン基板１上全面にＣＶＤ酸化シリコン膜によ
る層間絶縁膜１２を積層して平坦化し、ソース／ドレイ
ン領域９３、９４上に、これらソース／ドレイン領域９
３、９４に至るコンタクトホール１３を形成する。これ
らコンタクトホール１３を含むシリコン基板１上全面に
アルミニウム等の金属膜を形成した後、フォトエッチに
より配線層１４を形成する。なお、ボトムゲート電極７
の取り出しは、活性層９に覆われていない領域上のＣＶ
Ｄ酸化シリコン膜４に、ゲート配線層３に至るコンタク
トホールを形成することにより行うことができる。この
ようにして、ボトムゲート構造の薄膜トランジスタを形
成することができる。Then, as shown in FIG. 1B, an interlayer insulating film 12 of a CVD silicon oxide film is laminated on the entire surface of the obtained silicon substrate 1 and flattened, and is formed on the source / drain regions 93 and 94. , These source / drain regions 9
A contact hole 13 reaching 3, 94 is formed. After a metal film such as aluminum is formed on the entire surface of the silicon substrate 1 including the contact holes 13, a wiring layer 14 is formed by photoetching. Note that the bottom gate electrode 7
Takes out the CV on the region not covered with the active layer 9.
This can be performed by forming a contact hole reaching the gate wiring layer 3 in the D silicon oxide film 4. Thus, a thin film transistor having a bottom gate structure can be formed.
【００４３】図１の構造を有する本実施例の薄膜トラン
ジスタを、図４の構造を有する従来の薄膜トランジスタ
と、ゲート幅における比較を行う。なお、ここでの比較
は、図３（ａ）に示したように、最小の加工寸法を有す
る絶縁膜による凸部５と図３（ｂ）に示したように、最
小の加工寸法を有するゲート電極１６とを、それぞれフ
ォトリソグラフィ工程における最小加工寸法である０．
５μとし、さらに、トランジスタを構成する各層の膜厚
は、本実施例で用いた膜厚と同一の膜厚として行う。The thin film transistor of this embodiment having the structure of FIG. 1 is compared with a conventional thin film transistor having the structure of FIG. 4 in terms of gate width. Here, the comparison here is made as shown in FIG. 3A, where the convex portion 5 made of an insulating film having the minimum processing size and the gate having the minimum processing size as shown in FIG. Each of the electrodes 16 is set to a minimum processing size of 0.1 mm in a photolithography process.
The thickness is set to 5 μm, and the thickness of each layer constituting the transistor is the same as the thickness used in this embodiment.
【００４４】本実施例の薄膜トランジスタにおいては、
図３（ａ）に示したように、中央に位置する凸部５の一
辺を０．５μｍ、側壁に形成されたゲート電極７を０．
１０００Å、ゲート絶縁膜８を４００Å、活性層９を６
００Åとした場合、チャネル領域の一辺は０．９μｍと
なり、ゲート幅は３．６μｍとなる。一方、従来の薄膜
トランジスタにおいては、図３（ｂ）に示したように、
中央に位置するゲート電極１６の一辺を０．５μｍ、ゲ
ート絶縁膜１９を４００Å、活性層１７を６００Åとし
た場合、チャネル領域の一辺は０．７μｍとなり、ゲー
ト幅は２．８μｍとなる。In the thin film transistor of this embodiment,
As shown in FIG. 3A, one side of the convex portion 5 located at the center is 0.5 μm, and the gate electrode 7 formed on the side wall is 0.1 μm.
1000 °, gate insulating film 8 is 400 °, active layer 9 is 6
In the case of 00 °, one side of the channel region is 0.9 μm, and the gate width is 3.6 μm. On the other hand, in a conventional thin film transistor, as shown in FIG.
If one side of the gate electrode 16 located at the center is 0.5 μm, the gate insulating film 19 is 400 °, and the active layer 17 is 600 °, one side of the channel region is 0.7 μm and the gate width is 2.8 μm.
【００４５】このように、薄膜トランジスタを製造する
際のフォトリソグラフィ工程における最小加工寸法を使
用した場合は、若干の薄膜トランジスタの占有面積は増
加するものの、チャネル幅を約１．３倍に増大させるこ
とができ、トランジスタのドライブ電流を約１．３倍に
向上させることができる。As described above, when the minimum processing size in the photolithography process for manufacturing the thin film transistor is used, the channel width can be increased to about 1.3 times, although the area occupied by the thin film transistor is slightly increased. As a result, the drive current of the transistor can be improved about 1.3 times.
【００４６】この実施の形態によれば、下地の絶縁膜に
よる段差を利用して、絶縁膜段差を取り囲むようにセル
フアラインで、サイドウォールスペーサ状にボトムゲー
ト電極を形成することができるため、アライメントずれ
や製造工程の数が増大することもない。また、活性層
を、シリコン基板上からボトムゲート電極上にかけて配
置することにより、チャネル領域をボトムゲート電極の
側壁に配置させることができ、ゲート電極の占有面積を
増大させることなく、チャネル幅を増大することができ
る。このように、比較的簡便な手法で大きなオン電流を
持ち、スイッチング特性の改善された薄膜トランジスタ
を提供することができる。According to this embodiment, the bottom gate electrode can be formed in a self-aligned manner in a side wall spacer shape so as to surround the step of the insulating film by utilizing the step due to the underlying insulating film. There is no shift or increase in the number of manufacturing steps. Further, by arranging the active layer from the silicon substrate to the bottom gate electrode, the channel region can be arranged on the side wall of the bottom gate electrode, and the channel width can be increased without increasing the occupied area of the gate electrode. can do. As described above, it is possible to provide a thin film transistor having a large on-state current and an improved switching characteristic by a relatively simple method.
【００４７】[0047]
【発明の効果】本発明によれば、半導体基板上に形成さ
れた絶縁膜からなる凸部の側面にゲート電極が形成され
ているため、薄膜トランジスタの占有面積の増大を抑制
しながら、チャネル幅を効果的に広げることにより、得
られる薄膜トランジスタのドライブ能力を向上させるこ
とができ、ドライブ電流（オン電流）を増大によるスイ
ッチング特性の改善された薄膜トランジスタを提供する
ことができる。しかも、半導体層が、ゲート電極の側面
に位置する部分にチャネル領域を有するため、チャネル
領域はゲート電極のみによって制御されることとなり、
ゲート電極端部での電界集中、ゲート酸化膜の信頼性を
向上させることができ、信頼性の高い薄膜トランジスタ
を得ることができる。According to the present invention, since the gate electrode is formed on the side surface of the convex portion made of the insulating film formed on the semiconductor substrate, the channel width can be reduced while suppressing the increase in the occupied area of the thin film transistor. By effectively expanding, the driving capability of the obtained thin film transistor can be improved, and a thin film transistor with improved switching characteristics due to an increase in drive current (on current) can be provided. Moreover, since the semiconductor layer has a channel region at a portion located on the side surface of the gate electrode, the channel region is controlled only by the gate electrode,
The electric field concentration at the end of the gate electrode and the reliability of the gate oxide film can be improved, and a highly reliable thin film transistor can be obtained.
【００４８】また、本発明の製造方法によれば、ゲート
電極を、エッチバックという簡便な方法により、自己整
合的に実現することができるため、通常の加工において
問題となるフォト・エッチの加工精度、とりわけアライ
メントマージンの緩和を図ることができるとともに、設
計の自由度が向上し、微細化にも適した薄膜トランジス
タの製造方法を提供することが可能となる。さらに、半
導体基板上と凸部との間に、少なくともゲート配線層及
び絶縁層が形成されている場合には、この絶縁層を、ゲ
ート電極となる導電層のエッチバックの際、ゲート絶縁
膜と半導体層との膜厚に相当する膜厚分エッチング除去
することにより、簡便な方法により、ゲート電極端部に
おけるドレイン領域の電界集中を緩和させることがで
き、オフ電流を低減することが可能となる。Further, according to the manufacturing method of the present invention, the gate electrode can be realized in a self-aligned manner by a simple method of etch back, so that the processing accuracy of photo-etching which is a problem in ordinary processing is obtained. In particular, it is possible to provide a method for manufacturing a thin film transistor which can reduce the alignment margin, improve the degree of freedom in design, and is suitable for miniaturization. Further, when at least the gate wiring layer and the insulating layer are formed between the semiconductor substrate and the convex portion, the insulating layer is used as a gate insulating film when the conductive layer serving as the gate electrode is etched back. By performing etching removal by a thickness corresponding to the thickness of the semiconductor layer, the electric field concentration in the drain region at the end of the gate electrode can be reduced by a simple method, and the off-state current can be reduced. .
【００４９】また、半導体層に低濃度領域が形成されて
いる場合においても、半導体層上にサイドウォール絶縁
膜を形成し、このサイドウォール絶縁膜を利用するとい
う簡便な方法により、低濃度領域を自己整合的に形成す
ることができ、設計の自由度が向上し、微細化にも適し
た薄膜トランジスタの製造方法を提供することができ
る。Even when a low-concentration region is formed in the semiconductor layer, the low-concentration region is formed by a simple method of forming a sidewall insulating film on the semiconductor layer and using the sidewall insulating film. It is possible to provide a method for manufacturing a thin film transistor which can be formed in a self-aligned manner, has a higher degree of freedom in design, and is suitable for miniaturization.
【図１】本発明の薄膜トランジスタの（ａ）平面図及び
（ｂ）概略断面図である。FIG. 1A is a plan view and FIG. 1B is a schematic sectional view of a thin film transistor of the present invention.
【図２】本発明の薄膜トランジスタの製造方法を説明す
るための要部の概略断面工程図である。FIG. 2 is a schematic cross-sectional process diagram of a main part for describing a method for manufacturing a thin film transistor of the present invention.
【図３】本発明の薄膜トランジスタと従来の薄膜トラン
ジスタとのゲート幅を比較するための、要部の概略平面
図である。FIG. 3 is a schematic plan view of a main part for comparing gate widths of a thin film transistor of the present invention and a conventional thin film transistor.
【図４】従来の薄膜トランジスタを示す概略断面図であ
る。FIG. 4 is a schematic sectional view showing a conventional thin film transistor.
【図５】従来のダブルゲート構造の薄膜トランジスタを
示す概略平面図及び断面図である。5A and 5B are a schematic plan view and a cross-sectional view showing a conventional double-gate structure thin film transistor.
【図６】図５の薄膜トランジスタの製造工程図である。FIG. 6 is a manufacturing process diagram of the thin film transistor of FIG. 5;
１ シリコン基板（半導体基板） ２ 酸化シリコン膜 ３ ゲート配線層 ３ａ 第１のポリシリコン膜 ４ ＣＶＤ酸化シリコン膜（絶縁層） ５、５ａ、１０ａ ＣＶＤ酸化シリコン膜 ６、６ａ 窒化シリコン膜 ７ ボトムゲート電極（ゲート電極） ７ａ 第２のポリシリコン膜（導電層） ８ ゲート絶縁膜 ９ 活性層（半導体層） ９ａ アモルファスシリコン薄膜 ９ｂ ポリシリコン膜 １０ サイドウォール絶縁膜 １１、１３ コンタクトホール １２ 層間絶縁膜 １４ 配線層 ９１ チャネル領域 ９２ 低濃度領域 ９２ａ 低濃度の不純物領域 ９３、９４ ソース／ドレイン領域 Reference Signs List 1 silicon substrate (semiconductor substrate) 2 silicon oxide film 3 gate wiring layer 3a first polysilicon film 4 CVD silicon oxide film (insulating layer) 5, 5a, 10a CVD silicon oxide film 6, 6a silicon nitride film 7 bottom gate electrode (Gate electrode) 7a Second polysilicon film (conductive layer) 8 Gate insulating film 9 Active layer (semiconductor layer) 9a Amorphous silicon thin film 9b Polysilicon film 10 Side wall insulating film 11, 13 Contact hole 12 Interlayer insulating film 14 Wiring Layer 91 Channel region 92 Low concentration region 92a Low concentration impurity region 93, 94 Source / drain region
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F110 AA06 AA07 AA30 BB03 BB04 BB05 CC08 DD01 DD05 DD13 EE09 EE22 EE24 EE32 EE37 EE45 FF02 FF03 FF12 FF29 GG13 GG22 GG25 GG29 GG34 GG44 HJ01 HJ04 HJ13 HL03 HM14 NN23 NN35 NN40 NN62 PP10 QQ08 ──────────────────────────────────────────────────続 き Continuing on the front page F term (reference) 5F110 AA06 AA07 AA30 BB03 BB04 BB05 CC08 DD01 DD05 DD13 EE09 EE22 EE24 EE32 EE37 EE45 FF02 FF03 FF12 FF29 GG13 GG22 GG25 GG29 GG34 GG44 NN13NN40
Claims (11)
る凸部の側面に形成されたゲート電極と、少なくとも該
ゲート電極の表面上に形成されたゲート絶縁膜と、該ゲ
ート絶縁膜を介して前記半導体基板上から前記凸部を被
覆するように形成された半導体層とからなり、 前記半導体層が、前記ゲート電極の側面に位置する部分
にチャネル領域を、該チャネル領域に隣接する部分に高
濃度不純物領域を備えることを特徴とする薄膜トランジ
スタ。A gate electrode formed on a side surface of a projection formed of an insulating film formed on a semiconductor substrate; a gate insulating film formed on at least a surface of the gate electrode; A semiconductor layer formed so as to cover the projection from above the semiconductor substrate, wherein the semiconductor layer has a channel region at a portion located on a side surface of the gate electrode and a semiconductor layer at a portion adjacent to the channel region. A thin film transistor including a high concentration impurity region.
に埋め込まれたゲ―ト配線層に接続されてなる請求項１
に記載の薄膜トランジスタ。2. The semiconductor device according to claim 1, wherein the gate electrode is connected to a gate wiring layer embedded between the semiconductor substrate and the projection.
3. The thin film transistor according to claim 1.
する部分に低濃度不純物領域を備える請求項１又は２に
記載の薄膜トランジスタ。3. The thin film transistor according to claim 1, wherein the semiconductor layer includes a low-concentration impurity region in a portion adjacent to one of the channel regions.
に形成されてなる請求項１〜３のいずれか１つに記載の
薄膜トランジスタ。4. The thin film transistor according to claim 1, wherein the low-concentration impurity region is formed below the channel region.
部を形成し、 (ii)該凸部の側面にゲート電極を形成し、 (iii)前記凸部及び該ゲート電極を含む半導体基板上に
ゲート絶縁膜及び半導体層を形成し、 (iv)前記半導体基板に対して垂直方向から不純物をイオ
ン注入して前記半導体層中に高濃度不純物領域を形成す
る工程を含む薄膜トランジスタの製造方法。5. A semiconductor device comprising: (i) forming a projection made of an insulating film on a semiconductor substrate; (ii) forming a gate electrode on a side face of the projection; and (iii) forming a semiconductor including the projection and the gate electrode. Forming a gate insulating film and a semiconductor layer on a substrate; and (iv) forming a high-concentration impurity region in the semiconductor layer by ion-implanting impurities in a direction perpendicular to the semiconductor substrate. .
に導電層を形成し、該導電層をエッチバックすることに
より形成する請求項５に記載の方法。6. The method according to claim 5, wherein the gate electrode is formed by forming a conductive layer on the semiconductor substrate including the projection and etching back the conductive layer.
ト配線層を形成し、該ゲート配線層を含む半導体基板上
に絶縁層を形成し、 工程（ｉ）の後かつ工程(ii)の前に、前記絶縁層に前記
ゲート配線層に達するコンタクトホールを形成し、 工程(ii)において、該コンタクトホールを通してゲート
配線層に接続するようにゲート電極を形成する工程を含
む請求項５に記載の方法。7. A step of forming a gate wiring layer on a semiconductor substrate before the step (i), forming an insulating layer on a semiconductor substrate including the gate wiring layer, and after the step (i) and at the step (ii) Forming a contact hole reaching the gate wiring layer in the insulating layer before forming the gate electrode so that the gate electrode is connected to the gate wiring layer through the contact hole in the step (ii). The method described in.
上にエッチングマスク層を形成し、該エッチングマスク
層に前記凸部を含む開口を形成し、該エッチングマスク
層をマスクとして用いて前記絶縁層の凸部外周領域をエ
ッチングすることにより形成する請求項７記載の方法。8. A contact hole is formed by forming an etching mask layer on an insulating layer including a projection, forming an opening including the projection in the etching mask layer, and using the etching mask layer as a mask. 8. The method according to claim 7, wherein the protrusion is formed by etching an outer peripheral region of the layer.
に導電層を形成し、該導電層をエッチバックすることに
より形成する請求項７又は８に記載の方法。9. The method according to claim 7, wherein the gate electrode is formed by forming a conductive layer on the semiconductor substrate including the projection and etching back the conductive layer.
縁膜と半導体層との膜厚に相当する膜厚の絶縁層をエッ
チング除去する請求項９記載の方法。10. The method according to claim 9, wherein, when the conductive layer is etched back, an insulating layer having a thickness corresponding to the thickness of the gate insulating film and the semiconductor layer is removed by etching.
て垂直方向から不純物をイオン注入して半導体層中に低
濃度不純物領域を形成し、ゲート電極の側面に対応する
前記半導体層上にサイドウォール絶縁膜を形成する工程
を含む請求項５〜１０のいずれか１つに記載の方法。11. Prior to the step (iv), impurities are ion-implanted from a direction perpendicular to a semiconductor substrate to form a low-concentration impurity region in the semiconductor layer. The method according to any one of claims 5 to 10, further comprising a step of forming a side wall insulating film.
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1999
- 1999-05-21 JP JP14199199A patent/JP3471252B2/en not_active Expired - Fee Related
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