JPH09252085A - Semiconductor device - Google Patents
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- JPH09252085A JPH09252085A JP5940996A JP5940996A JPH09252085A JP H09252085 A JPH09252085 A JP H09252085A JP 5940996 A JP5940996 A JP 5940996A JP 5940996 A JP5940996 A JP 5940996A JP H09252085 A JPH09252085 A JP H09252085A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は容量素子を有する半
導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a capacitive element.
【０００２】[0002]
【従来の技術】近年、半導体記憶素子に関しては、素子
の微細化による容量素子（キャパシタ）面積の縮小に伴
い蓄積容量の減少が問題となってきている。そこで、Ｓ
ｒＴｉＯ3 （以下ＳＴＯと云う）などの高誘電体膜をキ
ャパシタ絶縁膜に用い、面積の縮小による蓄積容量の減
少を誘電率を高めることにより補償することが必須とな
ってきている。2. Description of the Related Art In recent years, with regard to semiconductor memory devices, a reduction in storage capacity has become a problem as the area of a capacitive element (capacitor) is reduced by miniaturization of the element. Then, S
It has become indispensable to use a high dielectric film such as rTiO 3 (hereinafter referred to as STO) as a capacitor insulating film and compensate for a decrease in storage capacitance due to a reduction in area by increasing a dielectric constant.
【０００３】高誘電体膜としては、ＳＴＯのような酸化
物系の絶縁膜が用いられることが多い。また、リーク特
性の向上、高誘電率の維持を行なうためには高誘電体膜
の良好な結晶性が不可欠であり、そのために酸素雰囲気
中での高温アニールが必須である。An oxide insulating film such as STO is often used as the high dielectric film. Further, good crystallinity of the high dielectric film is indispensable for improving leak characteristics and maintaining a high dielectric constant, and therefore high temperature annealing in an oxygen atmosphere is indispensable.
【０００４】これによりキャパシタ下部の電極表面は酸
化される。この酸化により形成された金属酸化物が低誘
電率を有する誘電体として働く場合には、低誘電率のキ
ャパシタが高誘電体膜によるキャパシタと直列に形成さ
れ、キャパシタ全体として誘電率の低下をきたしてしま
う。このため、特にキャパシタの下部電極に関しては、
耐酸化性の高いもの、あるいは、酸化されても導電性を
示すもの或いは、形成された酸化物自体が高い誘電性を
示すものが必要とされてきた。As a result, the electrode surface under the capacitor is oxidized. When the metal oxide formed by this oxidation acts as a dielectric having a low dielectric constant, a low dielectric constant capacitor is formed in series with a capacitor made of a high dielectric film, resulting in a decrease in the dielectric constant of the entire capacitor. Will end up. Therefore, especially regarding the lower electrode of the capacitor,
There has been required a material having high oxidation resistance, a material exhibiting conductivity even when oxidized, or a material having a high dielectric property in the formed oxide itself.
【０００５】下部電極に酸化されても導電性を示す材料
としてＲｕを用いた例（「高・強誘電体の電極材料（Ｒ
ｕ、Ｉｒ）」、中村正明他、１９９５、電子通信情報学
会エレクトロニクスソサエティ大会（Ｃ−４４８）参
照）が知られている。この例を図４を参照して説明す
る。An example in which Ru is used as a material exhibiting conductivity even if it is oxidized to the lower electrode (“high / ferroelectric electrode material (R
u, Ir) ”, Masaaki Nakamura et al., 1995, The Institute of Electronics, Information and Communication Engineers, Electronics Society Conference (C-448)). This example will be described with reference to FIG.
【０００６】図４において、シリコン基板５０上にＴｉ
層、ＴｉＮ層、Ｒｕ層の３層構造からなるキャパシタ下
部電極５２が形成されている。そしてこの下部電極５２
の所定領域上にはＳＴＯからなるキャパシタ絶縁膜５６
が形成され、この絶縁膜５６上にはＰｔからなるキャパ
シタ上部電極５８が形成される。このキャパシタ絶縁膜
５６の形成の際に、酸素雰囲気中でＳＴＯのスパッタ、
あるいはその後の高温アニールによって下部電極５２の
表面が酸化されて、ＲｕＯ2 からなる酸化物層５４が形
成される。In FIG. 4, Ti is formed on the silicon substrate 50.
A capacitor lower electrode 52 having a three-layer structure of a layer, a TiN layer, and a Ru layer is formed. And this lower electrode 52
Of the capacitor insulating film 56 made of STO on a predetermined area of
And a capacitor upper electrode 58 made of Pt is formed on the insulating film 56. When forming the capacitor insulating film 56, sputtering of STO in an oxygen atmosphere,
Alternatively, the surface of the lower electrode 52 is oxidized by the subsequent high temperature annealing, and the oxide layer 54 made of RuO 2 is formed.
【０００７】この酸化物層５４は比抵抗ρが９０μΩ・
ｃｍの導電性酸化物である。このため低誘電率の誘電体
とならずＳＴＯを有するキャパシタの高誘電性が保たれ
る。なお、上記キャパシタにおいて、下部電極５２中の
ＴｉＮ層はシリコンのバリア膜として、Ｔｉ層はシリコ
ン基板５０との密着性の向上のために用いられている。
同じ理由で、下部電極５２としてＴｉ／ＴｉＮ／Ｉｒか
らなる３層構造のものが用いられた例もある。なお酸化
物ＩｒＯ2 の比抵抗値ρは４５μΩ・ｃｍ程度である。The oxide layer 54 has a specific resistance ρ of 90 μΩ.
cm conductive oxide. Therefore, the high dielectric property of the capacitor having STO is maintained without becoming a low dielectric constant dielectric. In the above capacitor, the TiN layer in the lower electrode 52 is used as a silicon barrier film, and the Ti layer is used for improving the adhesion to the silicon substrate 50.
For the same reason, there is an example in which the lower electrode 52 has a three-layer structure of Ti / TiN / Ir. The specific resistance value ρ of the oxide IrO 2 is about 45 μΩ · cm.
【０００８】[0008]
【発明が解決しようとする課題】しかし、ＲｕやＩｒな
どの金属は比較的高価でありコスト高となる上に、半導
体材料としてあまり用いられず、他の半導体製造プロセ
スとの整合性に問題がある。特にＲｕの場合は、１）シ
リコンやＧａＡｓとの密着性が悪く、２）汚染されたと
きの影響について未知であり、３）用いるガス等エッチ
ングの条件が確立されていないという問題がある。However, metals such as Ru and Ir are relatively expensive and costly, and are not often used as semiconductor materials, which causes a problem in compatibility with other semiconductor manufacturing processes. is there. Particularly in the case of Ru, there is a problem that 1) the adhesion to silicon or GaAs is poor, 2) the influence of contamination is unknown, and 3) the etching conditions such as the gas used are not established.
【０００９】本発明は上記事情を考慮してなされたもの
であって、安価で容量が可及的に高い容量素子を有する
半導体装置を提供することを目的とする。The present invention has been made in consideration of the above circumstances, and an object of the present invention is to provide a semiconductor device having a capacitive element which is inexpensive and has a capacitance as high as possible.
【００１０】[0010]
［概要］本発明による半導体装置の第１の態様は、半導
体基板上に形成された下部電極と、この下部電極上に形
成されたタングステンの酸化物層と、この酸化物層上に
形成された誘電体層と、この誘電体層上に形成された上
部電極と、を備えていることを特徴とする。[Outline] A first aspect of a semiconductor device according to the present invention is a lower electrode formed on a semiconductor substrate, a tungsten oxide layer formed on the lower electrode, and a tungsten oxide layer formed on the oxide layer. It is characterized by comprising a dielectric layer and an upper electrode formed on the dielectric layer.
【００１１】また、本発明による半導体装置の第２の態
様は第１の態様の半導体装置において、前記タングステ
ンの酸化物層は二酸化タングステンを含むことを特徴と
する。A second aspect of the semiconductor device according to the present invention is characterized in that, in the semiconductor device according to the first aspect, the tungsten oxide layer contains tungsten dioxide.
【００１２】また本発明による半導体装置の第３の態様
は、第１の態様の半導体装置において、前記タングステ
ンの酸化物層は単斜晶構造の三酸化タングステンを含む
ことを特徴とする。A third aspect of the semiconductor device according to the present invention is characterized in that, in the semiconductor device according to the first aspect, the oxide layer of tungsten contains tungsten trioxide having a monoclinic structure.
【００１３】［作用］上述のように構成された本発明の
半導体装置によれば、下部電極と誘電体層との間に、導
電体となるタングステンの酸化物層が設けられているた
め、高い誘電率特性を有する誘電体の特性を損うことが
なく、高い容量を得ることができる。また、タングステ
ンはＲｕやＩｒ等に比べて安価である。[Operation] According to the semiconductor device of the present invention configured as described above, since the tungsten oxide layer serving as a conductor is provided between the lower electrode and the dielectric layer, it is high. A high capacitance can be obtained without impairing the characteristics of the dielectric having the dielectric constant characteristics. Further, tungsten is cheaper than Ru, Ir, or the like.
【００１４】[0014]
【発明の実施の形態】本発明による半導体装置の第１の
実施の形態を図面を参照して説明する。この実施の形態
の半導体装置の製造工程を図１に示す。まず例えばＳｉ
Ｏ2 からなる絶縁膜３が形成されたシリコン基板１上に
直流マグネトロンスパッタにより下部電極となる例えば
膜厚が２０００オングストロームのＷ（タングステン）
膜５を形成する（図１（ａ）参照）。続いてＷ膜５上に
レジストを塗布し、露光現像することによりＷ膜５の所
定領域上にのみ残存するレジストパターン（図示せず）
を形成し、このレジストパターンをマスクにしてＲＩＥ
（Reactive Ion Etching）等の異方性エッチングを用い
てＷ膜５をパターニングする（図１（ａ）参照）。DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment of a semiconductor device according to the present invention will be described with reference to the drawings. The manufacturing process of the semiconductor device of this embodiment is shown in FIG. First, for example, Si
On the silicon substrate 1 on which the insulating film 3 made of O 2 is formed, a lower electrode is formed by DC magnetron sputtering, for example, W (tungsten) having a film thickness of 2000 angstrom.
The film 5 is formed (see FIG. 1A). Subsequently, a resist pattern (not shown) which remains only on a predetermined region of the W film 5 by applying a resist on the W film 5 and exposing and developing it
Is formed, and RIE is performed using this resist pattern as a mask.
The W film 5 is patterned using anisotropic etching such as (Reactive Ion Etching) (see FIG. 1A).
【００１５】そして上記レジストパターニングを除去し
た後、ランプアニール装置によりＯ2 分圧が５ａｔｍ
％、温度８００℃の条件下において、１分間のアニール
を行い、Ｗ膜５の表面に導電性の酸化物層７を形成する
（図１（ａ）参照）。このとき形成される酸化物層７は
後述するように二酸化タングステンＷＯx （ｘ＝１．９
４〜２．０２）であり、以下ＷＯ2 と表記する。After the resist patterning is removed, the O 2 partial pressure is 5 atm by a lamp annealing device.
%, And annealing at a temperature of 800 ° C. for 1 minute to form a conductive oxide layer 7 on the surface of the W film 5 (see FIG. 1A). The oxide layer 7 formed at this time is made of tungsten dioxide WO x (x = 1.9) as described later.
4 to 2.02), and hereinafter referred to as WO 2 .
【００１６】次に高周波マグネトロンスパッタを用いて
酸素雰囲気中において、キャパシタ絶縁膜となる厚さが
１０００オングストロームのＳＴＯ膜９を基板１の全面
に形成する（図１（ｂ）参照）。続いてランプアニール
装置を用いてＮ2 雰囲気中で温度が６００℃の条件の下
で１分間のＳＴＯの結晶化アニールを行う。その後、上
部電極となるＰｔ膜１１を基板１の全面のスパッタによ
り形成する。そしてこのＰｔ膜１１上にレジストを塗布
し、酸化物層７上の所定領域に残存するようにパターニ
ングすることにより、レジストパターンを形成する。こ
のレジストパターンをマスクにしてイオンミリングによ
ってＰｔ膜１１及びＳＴＯ膜９をエッチングし、上部電
極１１及びキャパシタ絶縁膜９を形成する（図１（ｂ）
参照）。Next, the STO film 9 having a thickness of 1000 Å serving as a capacitor insulating film is formed on the entire surface of the substrate 1 in an oxygen atmosphere by using high frequency magnetron sputtering (see FIG. 1B). Then, crystallization annealing of STO is performed for 1 minute in a N 2 atmosphere at a temperature of 600 ° C. using a lamp annealing device. After that, the Pt film 11 to be the upper electrode is formed by sputtering the entire surface of the substrate 1. Then, a resist pattern is formed by applying a resist on the Pt film 11 and patterning it so that it remains in a predetermined region on the oxide layer 7. Using the resist pattern as a mask, the Pt film 11 and the STO film 9 are etched by ion milling to form the upper electrode 11 and the capacitor insulating film 9 (FIG. 1B).
reference).
【００１７】次に上記レジストパターンを除去した後、
例えばＳｉＯ2 からなる層間絶縁膜１３をＣＶＤ（Chem
ical Vapour Deposition）法を用いて基板１の全面に堆
積し、この層間絶縁膜１３に、上部電極１１、下部電極
５との接続孔を開口する。そして例えばＡｌ等からなる
金属膜を堆積した後、この金属膜をパターニングし、上
部電極１１及び下部電極５の読み出し電極１５ａ及び１
５ｂを形成する（図１（ｂ）参照）。Next, after removing the resist pattern,
For example, the interlayer insulating film 13 made of SiO 2 is formed by CVD (Chem
The interlayer insulating film 13 is formed with a connection hole for the upper electrode 11 and the lower electrode 5 by forming a connection hole on the entire surface of the substrate 1 by using the ical vapor deposition method. Then, after depositing a metal film made of, for example, Al, the metal film is patterned, and the read electrodes 15a and 1 of the upper electrode 11 and the lower electrode 5 are formed.
5b is formed (see FIG. 1B).
【００１８】このようにして形成したキャパシタの誘電
率をＤＣ測定により求めたところ、ε＝１４０と良好な
値が得られた。この値は従来の技術で述べたＲｕ層、Ｒ
ｕＯ2 層、ＳＴＯ層、及びＰｔ層からなる高誘電体キャ
パシタに比べて遜色ない結果である。これは、本実施の
形態の半導体装置においては、下部電極となるＷ層５と
ＳＴＯ層９との間にＷＯ2 からなる金属酸化物層７が存
在するためと考えられる。このＷＯ2 自体は酸化物であ
るが、比抵抗ρが２９００μΩ・ｃｍの導電体であるた
め、このＷＯ2 層７が誘電率の低い絶縁層となることは
ない。したがって高誘電体膜９に直列に入る低誘電率の
酸化膜層が存在しないため、高誘電体膜（例えばＳＴＯ
膜）の持つ高い誘電率特性を損ねることなくキャパシタ
を形成することができる。ＷＯ2 の比抵抗はＲｕＯ2 や
ＩｒＯ2 に比べて高いが、ＷＯ2膜７の膜厚をＷ膜５の
膜厚に比べて極力薄く形成すれば電極としての抵抗値を
小さくすることができる。また、ＷはＲｕやＩｒに比べ
安価であるとともに、他の半導体製造プロセスとの整合
性も良い。When the dielectric constant of the capacitor thus formed was measured by DC measurement, a good value of ε = 140 was obtained. This value is the Ru layer and R described in the prior art.
This result is comparable to that of the high dielectric capacitor including the uO 2 layer, the STO layer, and the Pt layer. It is considered that this is because in the semiconductor device of the present embodiment, the metal oxide layer 7 made of WO 2 exists between the W layer 5 serving as the lower electrode and the STO layer 9. The WO 2 itself is an oxide, but since the WO 2 layer 7 is a conductor having a specific resistance ρ of 2900 μΩ · cm, the WO 2 layer 7 does not become an insulating layer having a low dielectric constant. Therefore, since there is no oxide film layer having a low dielectric constant which is serially connected to the high dielectric film 9, the high dielectric film (for example, STO
The capacitor can be formed without impairing the high dielectric constant characteristics of the film. The specific resistance of WO 2 is higher than that of RuO 2 or IrO 2 , but if the WO 2 film 7 is formed as thin as possible compared to the W film 5, the resistance value as an electrode can be reduced. . Further, W is less expensive than Ru and Ir, and has good compatibility with other semiconductor manufacturing processes.
【００１９】次にＷの酸化物に関するフェーズダイアグ
ラムを図２に示す。このフェーズダイヤグラムはRieck,
G.D. 著、「Tungsten and its Conpounds」p95 (Fig
8), 1967, Pergamon Pressに開示されているものであ
る。Next, a phase diagram for the oxide of W is shown in FIG. This phase diagram is Rieck,
GD, "Tungsten and its Compounds" p95 (Fig.
8), 1967, Pergamon Press.
【００２０】上記第１の実施の形態の半導体装置におい
ては、ＷＯ2 層７はＯ2 分圧が５ａｔｍ％で温度が８０
０℃の条件下に形成されるから、この実施の形態の半導
体装置のＷＯ2 層７は図２に示すＯ2 分圧が０％〜６
６．５％で温度が７２５℃以上（図示はしていないが１
５３０℃まで）の領域に入っている。この領域はＷ＋Ｗ
Ｏ2 が形成される領域、実際にはＷ＋ＷＯx （ｘ＝１．
９４〜２．０２）が形成される領域である。本発明の容
量素子の如く、ＳｉやＧａＡｓ等の半導体基板上に形成
する場合は、ＲＴＡ（Rapid Thermal Anneal）により、
１０００℃以下の熱処理が好ましい。In the semiconductor device of the first embodiment, the WO 2 layer 7 has an O 2 partial pressure of 5 atm% and a temperature of 80.
Since it is formed under the condition of 0 ° C., the WO 2 layer 7 of the semiconductor device of this embodiment has an O 2 partial pressure of 0% to 6 shown in FIG.
At 6.5%, the temperature is 725 ° C or higher (not shown, but 1
(Up to 530 ° C). This area is W + W
The region where O 2 is formed, actually W + WO x (x = 1.
94 to 2.02) are formed. When it is formed on a semiconductor substrate such as Si or GaAs like the capacitive element of the present invention, by RTA (Rapid Thermal Anneal),
A heat treatment at 1000 ° C. or lower is preferable.
【００２１】次に本発明による半導体装置の第２の実施
の形態を図３を参照して説明する。この実施の形態の半
導体装置はＧａＡｓ基板を用いたものである。Next, a second embodiment of the semiconductor device according to the present invention will be described with reference to FIG. The semiconductor device of this embodiment uses a GaAs substrate.
【００２２】まずＧａＡｓ基板３１上に直流マグネトロ
ンスパッタによりＷＮx 層、Ｗ層を各々１０００オング
ストローム、２０００オングストローム堆積し、ランプ
アニール装置を用いてＯ2 分圧が４０ａｔｍ％、温度が
２００℃の条件下で１分間のアニールを行い、下部電極
３２の表面にＷＯ2 膜３３を形成する。次に異方性エッ
チングによりパターニングすることにより下部電極３２
を形成する。First, a WN x layer and a W layer are deposited on a GaAs substrate 31 by DC magnetron sputtering to 1000 Å and 2000 Å, respectively, and a lamp annealing apparatus is used to obtain an O 2 partial pressure of 40 atm% and a temperature of 200 ° C. Is annealed for 1 minute to form a WO 2 film 33 on the surface of the lower electrode 32. Then, the lower electrode 32 is patterned by anisotropic etching.
To form
【００２３】次に高周波マグネトロンスパッタを用いて
酸素雰囲気中において、基板３１を４００℃以下の温度
で加熱しながらＳＴＯ膜３４を１０００オングストロー
ム堆積する。この基板加熱によりスパッタと同時にＳＴ
Ｏの結晶化を行えるためスパッタ後の高温でのＳＴＯ結
晶化アニールの必要はなくなる。続いて直流マグネトロ
ンスパッタを用いてＷＮx 層、Ｗ層を各々１０００オン
グストローム、２０００オングストローム堆積し、ＣＦ
4 ＋Ｏ2 系の反応性イオンエッチングを用いてパターニ
ングすることにより上部電極３５を形成する。Next, the STO film 34 is deposited to 1000 angstroms while heating the substrate 31 at a temperature of 400 ° C. or lower in an oxygen atmosphere by using high frequency magnetron sputtering. By this substrate heating, ST is performed at the same time as sputtering.
Since O can be crystallized, the need for STO crystallization annealing at high temperature after sputtering is eliminated. Subsequently, a WN x layer and a W layer are deposited to 1000 angstroms and 2000 angstroms, respectively, by using DC magnetron sputtering, and CF
The upper electrode 35 is formed by patterning using 4 + O 2 -based reactive ion etching.
【００２４】次にこの上部電極３５をマスクにして希釈
されたＮＨ4 Ｆ液を用いてＳＴＯ膜３４をエッチングす
ることによりキャパシタ絶縁膜３４を形成する。これに
よりＷＮx 層、Ｗ層３２、ＷＯ2 層３３、ＳＴＯ層３
４、ＷＮx ，Ｗ層３５からなるキャパシタが形成され
る。この後、第１の実施の形態と同様に、接続孔を有す
る層間絶縁膜３６を形成し、続いて読み出し電極３７
ａ，３７ｂを形成し、半導体装置を完成する。Next, using the upper electrode 35 as a mask, the STO film 34 is etched with a diluted NH 4 F solution to form a capacitor insulating film 34. Thereby, the WN x layer, the W layer 32, the WO 2 layer 33, and the STO layer 3
4, a capacitor composed of the WN x and W layers 35 is formed. Thereafter, as in the first embodiment, the interlayer insulating film 36 having the connection hole is formed, and then the read electrode 37 is formed.
Then, a and 37b are formed to complete the semiconductor device.
【００２５】この半導体装置をＤＣ測定により誘電率を
求めたところε＝１２０と良好な値が得られた。When the dielectric constant of this semiconductor device was measured by DC measurement, a good value of ε = 120 was obtained.
【００２６】この第２の実施の形態において形成される
ＷＯ2 膜３３はＯ2 分圧が４０ａｔｍ％、温度が２００
℃の条件で形成されるから、図２に示すＯ2 分圧が３５
〜６６．５ａｔｍ％で温度が７２５℃以下の領域で形成
されたものと同一となる。この領域はＷ3 Ｏ＋ＷＯ
2 が、実際にはＷ3 Ｏ＋ＷＯx （ｘ＝１．９４〜２．０
２）が形成される。The WO 2 film 33 formed in the second embodiment has an O 2 partial pressure of 40 atm% and a temperature of 200.
The O 2 partial pressure shown in FIG.
It is the same as that formed in the region where the temperature is 725 ° C. or lower at ˜66.5 atm%. This area is W 3 O + WO
2 is actually W 3 O + WO x (x = 1.94 to 2.0
2) is formed.
【００２７】この第２の実施の形態においては、下部電
極となるＷ層３２の表面に形成されるＷ3 Ｏ＋ＷＯ2 か
らなる金属酸化物層３３は第１の実施の形態の下部電極
５の表面に形成されるＷ＋ＷＯ2 からなる金属酸化物層
７に比べて高抵抗となるが、ＧａＡｓ基板などの低温プ
ロセスには有用である。In the second embodiment, the metal oxide layer 33 made of W 3 O + WO 2 formed on the surface of the W layer 32 serving as the lower electrode is the surface of the lower electrode 5 of the first embodiment. Although it has a higher resistance than the metal oxide layer 7 made of W + WO 2 formed in the above, it is useful for a low temperature process such as a GaAs substrate.
【００２８】また下部電極３２としてＷＮx 層、Ｗ層か
らなる２層構造とすることによりＧａＡｓＭＥＳＦＥＴ
に用いられる耐熱ゲート電極と同一にでき、ＧａＡｓＭ
ＥＳＦＥＴに用いた場合は工程の短縮が可能となる。Further, the lower electrode 32 has a two-layer structure composed of a WN x layer and a W layer so that a GaAs MESFET is formed.
Can be made the same as the heat-resistant gate electrode used for
When used for an ESFET, the process can be shortened.
【００２９】次に本発明による半導体装置の第３の実施
の形態を説明する。この第３の実施の形態の半導体装置
は下部電極と誘電体層との間に単斜晶構造の三酸化タン
グステンを用いるものである。この第３の実施の形態の
半導体装置の一製造方法を図１を参照して説明する。Next, a third embodiment of the semiconductor device according to the present invention will be described. The semiconductor device of the third embodiment uses tungsten trioxide having a monoclinic structure between the lower electrode and the dielectric layer. A method of manufacturing the semiconductor device according to the third embodiment will be described with reference to FIG.
【００３０】まずＳｉＯ2 膜３が形成された半導体基板
１上に下部電極となる厚さが２０００オングストローム
のＷ膜５を反応性スパッタ法を用いて形成した後、フォ
トレジストパターン（図示せず）を形成し、このフォト
レジストパターンをマスクにしてＲＩＥ法により選択的
にＷ膜５を除去し、下部電極を形成する（図１（ａ）参
照）。そして酸素ガス雰囲気（６００℃、０2 分圧 ８
０ａｔｍ％）中で、高温熱処理し、Ｗ膜５の表面にＷＯ
3 膜７を形成する（図１（ａ）参照）。この酸素ガス雰
囲気中での高温熱処理によって、下部電極表面に低誘電
率の酸化物が形成されるのを抑制することができ、容量
値の低下を防止することができる。First, a W film 5 having a thickness of 2000 Å serving as a lower electrode is formed on the semiconductor substrate 1 having the SiO 2 film 3 formed thereon by a reactive sputtering method, and then a photoresist pattern (not shown) is formed. Is formed, and the W film 5 is selectively removed by RIE using this photoresist pattern as a mask to form a lower electrode (see FIG. 1A). And oxygen gas atmosphere (600 ℃, 0 2 partial pressure 8
(0 atm%), high-temperature heat treatment is performed to form WO on the surface of the W film 5.
3 The film 7 is formed (see FIG. 1A). By the high temperature heat treatment in the oxygen gas atmosphere, it is possible to suppress the formation of an oxide having a low dielectric constant on the surface of the lower electrode, and it is possible to prevent the capacitance value from decreasing.
【００３１】その後、誘電体膜として膜厚が１０００オ
ングストロームのＳＴＯ膜９、上部電極となる膜厚が１
０００オングストロームのＷＮ膜１１を積層し、ＲＩＥ
法により選択的にエッチングすることにより容量素子を
形成する（図１（ｂ）参照）。After that, the STO film 9 having a film thickness of 1000 angstrom as the dielectric film and the film thickness of 1 as the upper electrode are 1
000 angstrom WN film 11 is laminated, and RIE is performed.
A capacitive element is formed by selective etching by the method (see FIG. 1B).
【００３２】更にこの後に、層間絶縁膜１３を堆積し、
上部電極１１及び下部電極５との接続孔を開孔し、例え
ばＡｕからなる金属膜を堆積し、パターニングすること
により配線１５ａ、１５ｂを形成し、半導体装置を完成
する（図１（ａ）参照）。After that, an interlayer insulating film 13 is deposited,
A connection hole for the upper electrode 11 and the lower electrode 5 is opened, and a metal film made of, for example, Au is deposited and patterned to form wirings 15a and 15b, thereby completing the semiconductor device (see FIG. 1A). ).
【００３３】上述の製造方法によって製造された半導体
装置をＤＣ測定したら、誘電率εが２４０であった。When the semiconductor device manufactured by the above manufacturing method was measured by DC, the dielectric constant ε was 240.
【００３４】なお、上述の製造方法によって形成される
単斜晶構造の三酸化タングステン膜はＯ2 分圧が８０ａ
ｔｍ％の条件で製造されたが、これは図２に示すフェー
ズダイアグラムにおいてＯ2 分圧が７５〜１００％の領
域に入っている。そしてこの領域で形成される三酸化タ
ングステンはＷＯｘ（ｘ＝２．９５〜３）となる。The monoclinic structure tungsten trioxide film formed by the above manufacturing method has an O 2 partial pressure of 80a.
Although it was manufactured under the condition of tm%, this falls within the region where the O 2 partial pressure is 75 to 100% in the phase diagram shown in FIG. The tungsten trioxide formed in this region becomes WO x (x = 2.95-3).
【００３５】なお、第１乃至第３の実施の形態において
はタングステンの酸化物（ＷＯ3 またはＷＯ2 ）からな
る膜の形成は、下部電極の表面を酸化させることにより
形成したが、酸素雰囲気中での反応性スパッタにより形
成しても良いなお上記第１乃至第３の実施の形態におい
てはキャパシタ絶縁膜の材質としてＳＴＯ（チタン酸ス
トロンチウム）を用いたが、ＢＳＴ（チタン酸バリウム
ストロンチウム）やＰＺＴ（ＰｂＺｒx Ｔｉ1-x Ｏ3 ）
等を用いることも可能である。In the first to third embodiments, the film made of tungsten oxide (WO 3 or WO 2 ) is formed by oxidizing the surface of the lower electrode. In the first to third embodiments, STO (strontium titanate) is used as the material of the capacitor insulating film, but BST (barium strontium titanate) or PZT is used. (PbZr x Ti 1-x O 3 )
Etc. can also be used.
【００３６】[0036]
【発明の効果】以上述べたように、本発明によれば、安
価で容量が可及的に高いキャパシタを有する半導体装置
を得ることができる。As described above, according to the present invention, it is possible to obtain a semiconductor device having a capacitor which is inexpensive and has a capacitance as high as possible.
【図１】本発明による半導体装置の第１の実施の形態の
製造工程を示す工程断面図。FIG. 1 is a process sectional view showing a manufacturing process of a first embodiment of a semiconductor device according to the present invention.
【図２】Ｗの酸化物に関するフェーズダイアグラム。FIG. 2 is a phase diagram of an oxide of W.
【図３】本発明による半導体装置の第２の実施の形態の
構成を示す断面図。FIG. 3 is a sectional view showing the configuration of a second embodiment of a semiconductor device according to the present invention.
【図４】従来の半導体装置の構成を示す断面図。FIG. 4 is a cross-sectional view showing the configuration of a conventional semiconductor device.
１ シリコン基板 ３ 絶縁層 ５ 下部電極（Ｗ層） ７ 金属酸化物層（ＷＯ2 層） ９ キャパシタ絶縁膜 １１ 上部電極 １３ 層間絶縁膜 １５ａ，１５ｂ 読み出し電極 ３１ ＧａＡｓ基板 ３２ 下部電極 ３３ 金属酸化物層（ＷＯ2 層） ３４ キャパシタ絶縁膜 ３５ 上部電極 ３６ 層間絶縁膜 ３７ａ，３７ｂ 読み出し電極 ５０ シリコン基板 ５２ 下部電極（Ｒｕ層） ５４ 金属酸化物層（ＲｕＯ2 層） ５６ キャパシタ絶縁膜 ５８ 上部電極1 Silicon Substrate 3 Insulating Layer 5 Lower Electrode (W Layer) 7 Metal Oxide Layer (WO 2 Layer) 9 Capacitor Insulating Film 11 Upper Electrode 13 Interlayer Insulating Film 15a, 15b Readout Electrode 31 GaAs Substrate 32 Lower Electrode 33 Metal Oxide Layer (WO 2 layer) 34 capacitor insulating film 35 upper electrode 36 interlayer insulating films 37a, 37b readout electrode 50 silicon substrate 52 lower electrode (Ru layer) 54 metal oxide layer (RuO 2 layer) 56 capacitor insulating film 58 upper electrode
───────────────────────────────────────────────────── フロントページの続き (72)発明者 北 浦 義 昭 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝研究開発センター内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Yoshiaki Kitaura 1 Komukai Toshiba-cho, Sachi-ku, Kawasaki-shi, Kanagawa Toshiba Research & Development Center
Claims (3)
の下部電極上に形成されたタングステンの酸化物層と、
この酸化物層上に形成された誘電体層と、この誘電体層
上に形成された上部電極と、を備えていることを特徴と
する半導体装置。1. A lower electrode formed on a semiconductor substrate, and a tungsten oxide layer formed on the lower electrode,
A semiconductor device comprising: a dielectric layer formed on the oxide layer; and an upper electrode formed on the dielectric layer.
グステンを含むことを特徴とする請求項１記載の半導体
装置。2. The semiconductor device according to claim 1, wherein the tungsten oxide layer contains tungsten dioxide.
の三酸化タングステンを含むことを特徴とする請求項１
記載の半導体装置。3. The tungsten oxide layer comprises tungsten trioxide having a monoclinic structure.
13. The semiconductor device according to claim 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5940996A JPH09252085A (en) | 1996-03-15 | 1996-03-15 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5940996A JPH09252085A (en) | 1996-03-15 | 1996-03-15 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09252085A true JPH09252085A (en) | 1997-09-22 |
Family
ID=13112461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5940996A Pending JPH09252085A (en) | 1996-03-15 | 1996-03-15 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09252085A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6352889B1 (en) | 1998-01-08 | 2002-03-05 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating capacitor and method for fabricating semiconductor device |
| JP2013131749A (en) * | 2011-12-20 | 2013-07-04 | Imec | Metal-insulator-metal stack and method for manufacturing the same |
-
1996
- 1996-03-15 JP JP5940996A patent/JPH09252085A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6352889B1 (en) | 1998-01-08 | 2002-03-05 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating capacitor and method for fabricating semiconductor device |
| JP2013131749A (en) * | 2011-12-20 | 2013-07-04 | Imec | Metal-insulator-metal stack and method for manufacturing the same |
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