JPH09247544A - 電子回路、固体撮像素子、固体撮像素子の出力回路、撮像装置及び受光装置 - Google Patents

Abstract

(57)【要約】 【課題】 高インピーダンス発生部位での電位変化のレ
ベルを所定電位に抑制して出力電位を定格内に規制し、
信頼性のある回路動作を達成させる。 【解決手段】 入力端子φｉｎに供給された入力信号Ｖ
ｉｎを電流増幅する初段のソースフォロア回路１と、該
回路１から出力される信号Ｖａからその最小のピークレ
ベルＶｍを検出して保持するピークホールド回路２と、
該ピークホールド回路２にて保持されたピークレベルＶ
ｍを電流増幅するソースフォロア回路３とを接続し、更
に、上記ピークホールド回路２とソースフォロア回路３
との間に、ピークホールド回路２の出力電位Ｖｍを所定
の電位Ｖｄｄ１に制限するリミッタ回路４を接続して構
成する。ピークホールド回路２は、Ｐ−ＭＯＳトランジ
スタによるダイオードＤ１と、該ダイオードＤ１のアノ
ードと接地間に接続されたコンデンサＣａにて構成さ
れ、リミット回路４は、Ｐ−ＭＯＳトランジスタによる
ダイオードＤ２にて構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子回路の回路構
成において、その電気的動作の段階で一時的あるいは定
期的に高インピーダンス状態となる部位でのレベル上昇
を一定レベルに抑えることができる電子回路と、その電
子回路の構成が固体撮像素子の撮像部と共に同一基板上
に形成された固体撮像素子と、上記電子回路の構成を固
体撮像素子の出力回路に適用した場合の当該出力回路
と、上記固体撮像素子が搭載された撮像装置並びに上記
電子回路が組み込まれた受光装置に関する。

【０００２】

【従来の技術】一般に、プレーナ技術によって例えばシ
リコン基板上に形成されたトランジスタ回路を有する電
子回路においては、その電気的動作の過程において、一
時的あるいは定期的に高インピーダンス状態となる部位
が存在する場合がある。

【０００３】その例としては、例えば入力信号からその
ピークのみを検出して保持する回路等において、ピーク
以外のレベルが入力されている期間に、高インピーダン
スとなる部位が発生することとなる。

【０００４】具体的に、図１７で示す出力回路を参照し
ながら上記高インピーダンス発生についてのメカニズム
を説明する。まず、この出力回路は、例えばビデオカメ
ラ等の撮像デバイスにおいて、該撮像デバイスのリニア
センサに蓄積された信号電荷を例えばフローティングデ
ィフュージョンにて電荷−電気信号変換して得られた電
圧信号Ｖｉｎを増幅して第１の出力端子φ１より撮像信
号Ｖｓとして出力する本線Ｌ１と、該本線Ｌ１から分岐
され、かつ上記撮像信号Ｖｓとして適正な信号出力レベ
ルを得る、いわゆるオートゲインコントロールのような
制御を可能にするためのピークホールド回路１０１が接
続された支線Ｌ２とを有する。

【０００５】ピークホールド回路１０１は、ある時点あ
るいは所定期間において読み出された撮像信号Ｖｓのピ
ーク値をホールドして出力するという信号処理動作を行
ない、この回路でホールドされたピーク値は、外部に接
続された電子アイリス制御回路に供給され、該電子アイ
リス制御回路よって、上記ピーク値に基づいて次の撮像
時における電荷蓄積期間（露光期間）が制御されること
で、適正な信号出力レベルを得ることができるものであ
る。

【０００６】そして、上記出力回路は、リニアセンサか
らの電圧信号Ｖｉｎを所定のゲイン（≒１）で増幅する
初段のソースフォロア回路１０２と、該第１のソースフ
ォロア１０２から出力される信号Ｖａからその最小のピ
ークレベルＶｍを検出して保持する上記ピークホールド
回路１０１と、該ピークホールド回路１０１にて保持さ
れた最小のピークレベル信号Ｖｍを所定のゲイン（≒
１）で増幅するソースフォロア回路１０３とが接続され
て構成されている。

【０００７】上記初段のソースフォロア回路１０２は、
電源ラインＬｐ（電源電圧Ｖｄｄ）と接地間に、Ｎ−Ｍ
ＯＳトランジスタによる駆動トランジスタＴｒ１と負荷
トランジスタＴｒ２とが直列に接続されて構成され、駆
動トランジスタＴｒ１のゲート電極にリニアセンサから
の電圧信号Ｖｉｎが供給されるように配線接続されてい
る。このソースフォロア回路１０２の出力Ｖａは両トラ
ンジスタＴｒ１及びＴｒ２の共通接点ａから取り出され
るようになっている。

【０００８】ピークホールド回路１０１は、初段のソー
スフォロア回路１０２における出力ラインに、信号の出
力方向に対して逆方向接続されたＰ−ＭＯＳトランジス
タによるダイオードＤと、該ダイオードＤのアノードと
接地間に接続されたコンデンサＣとで構成されている。

【０００９】後段のソースフォロア回路１０３は、電源
ラインＬｐ（電源電圧Ｖｄｄ）と接地間に、Ｎ−ＭＯＳ
トランジスタによる駆動トランジスタＴｒ３と負荷トラ
ンジスタＴｒ４とが直列に接続されて構成され、駆動ト
ランジスタＴｒ３のゲート電極に上記ダイオードＤのア
ノード電位が供給されるように配線接続されている。こ
のソースフォロア回路１０３の出力Ｖｏｕｔは両トラン
ジスタＴｒ３及びＴｒ４の共通接点ｂから取り出される
ようになっている。

【００１０】上記初段のソースフォロア回路１０２及び
後段のソースフォロア回路１０３における各負荷トラン
ジスタＴｒ２及びＴｒ４のゲート電極には、それぞれゲ
ート電位Ｖｇｇが供給されるように配線接続されてい
る。

【００１１】ここで、上記ピークホールド回路１０１の
信号処理動作を簡単に説明すると、初段のソースフォロ
ア回路１０２の出力電位Ｖａ、即ちダイオードＤのカソ
ード電位Ｖａが該ダイオードＤのアノード電位Ｖｍより
も低い場合は、ダイオードＤがオン動作し、その結果、
コンデンサＣには上記カソード電位Ｖａに応じた電荷が
蓄積されることになる。

【００１２】一方、ダイオードＤのカソード電位Ｖａが
該ダイオードＤのアノード電位Ｖｍよりも高い場合は、
ダイオードＤがオフ状態となるため、コンデンサＣには
依然アノード電位Ｖｍに応じた電荷が蓄積されたままで
ある。即ち、以前蓄積された低レベルのカソード電位に
よる電荷が蓄積されたままとなり、現段階まで入力され
た電圧信号の最小レベルが保持されるかたちとなる。

【００１３】上記一連の動作が一時的あるいは定期的に
繰り返されることによって、コンデンサＣの両端電圧の
変化（コンデンサＣにて保持されるピークレベルＶｍの
変化）が後段のソースフォロア回路１０３にて増幅され
て出力端子φｏｕｔより出力されることとなる。

【００１４】そして、ダイオードＤのカソード電位Ｖａ
がアノード電位Ｖｍよりも高い期間においては、上記ダ
イオードＤのアノードの後段に高入力インピーダンス部
であるＭＯＳトランジスタのゲート電極が接続されてい
ることもあって、コンデンサＣに蓄積された電荷の流出
（輸送）経路が実質的になくなり、出力ラインのコンデ
ンサ接続点ｃが高インピーダンス部位として存在するこ
ととなる。

【００１５】

【発明が解決しようとする課題】ところで、撮像デバイ
スにおいては、電荷蓄積期間や黒レベル検出期間などの
ように、撮像信号として長期間高レベルの信号が出力さ
れる期間が存在する。

【００１６】このように高レベルの信号が長期間出力さ
れる場合、上記出力回路における高インピーダンス発生
部位（出力ラインのコンデンサ接続点ｃ）での電位Ｖｍ
が、リニアセンサの使用条件等によって高くなるという
現象が生じる。

【００１７】即ち、高インピーダンス部分ｃにおけるト
ランジスタの拡散層での暗電流やリニアセンサの使用条
件等によって上記高インピーダンス部分ｃに光が漏れ込
むなどの影響により、図１８に示すように、時間の経過
と共に上記高インピーダンス部分ｃの電位が上昇するこ
ととなる。

【００１８】この高インピーダンス部分での電位上昇を
長時間放置すると、上記出力回路の出力端子φｏｕｔに
現れる電位Ｖｏｕｔが、定格として設計した電位Ｖｄｄ
１以上又は、以下となって、回路動作上不都合が生じる
こととなり、信頼性確保の上で好ましくないというおそ
れがある。

【００１９】また、この高インピーダンス部分ｃでの電
位上昇を長時間放置した場合、該電位上昇はある電位で
飽和することとなるが、この出力回路の出力端子φｏｕ
ｔに現れる電位Ｖｏｕｔを定格として設計した基準電位
Ｖｄｄ１以上に上げたくない場合は、不良品として処理
されることとなり、撮像デバイスの歩留まり向上の点で
不利になるおそれもある。

【００２０】上記例は、高インピーダンス部分ｃでの電
位上昇を例にしたが、回路構成によっては、上記暗電流
や光電変換等の影響によって高インピーダンス部分の電
位が反対に降下し、低レベルに関する基準電位以下とな
って所望の回路動作が行なわれなくなる可能性が生じ
る。

【００２１】上記例は、撮像デバイスの出力回路に組み
込まれるピークホールド回路での例を示したが、その
他、携帯電話や種々の電子機器に組み込まれる電子回路
においても、その高インピーダンス発生部分の電位が、
例えば温度変化等によって変化し、結果的に、出力端子
より取り出される電位が定格外の電位となるおそれがあ
る。

【００２２】本発明は、上記の課題に鑑みてなされたも
ので、その目的とするところは、高インピーダンス発生
部位での電位変化のレベルを所定電位に抑制して出力電
位を定格内に規制することができ、信頼性のある回路動
作を達成させることができる電子回路を提供することに
ある。

【００２３】また、本発明の他の目的は、同一基板上に
形成された撮像信号の出力回路における高インピーダン
ス発生部位での電位変化のレベルを所定電位に抑制する
ことができ、出力回路の出力レベルを定格内に規制する
ことができる固体撮像素子を提供することにある。

【００２４】また、本発明の他の目的は、撮像部及び転
送レジスタと共に同一基板上に形成された出力回路にお
ける高インピーダンス発生部位での電位変化のレベルを
所定電位に抑制することができ、出力回路からの出力レ
ベルを定格内に規制することができる固体撮像素子の出
力回路を提供することにある。

【００２５】また、本発明の他の目的は、固体撮像素子
を搭載した撮像装置において、固体撮像素子における撮
像部及び転送レジスタと共に同一基板上に形成された出
力回路の高インピーダンス発生部位での電位変化のレベ
ルを所定電位に抑制することができ、これによって固体
撮像素子の出力回路からの出力レベルを定格内に規制す
ることができ、撮像特性の向上を図ることができる撮像
装置を提供することにある。

【００２６】また、本発明の他の目的は、光電変換部と
共に同一基板上に形成された出力回路の高インピーダン
ス発生部位での電位変化のレベルを所定電位に抑制する
ことができ、これによって上記出力回路からの出力レベ
ルを定格内に規制することができ、受光特性の向上を図
ることができる受光装置を提供することにある。

【００２７】

【課題を解決するための手段】本発明に係る電子回路
は、高インピーダンス発生部分に、該部分での電位を所
定電位に制限する電位制限回路を接続して構成する。こ
れにより、例えば温度変化や光の漏れ込み等によって高
インピーダンス発生部分における電位変化のレベルが、
上記電位制限回路によって所定電位に制限されることと
なる。その結果、電子回路の出力電位を定格内に規制す
ることが可能となり、信頼性のある回路動作を実現させ
ることができる。

【００２８】次に、本発明に係る固体撮像素子は、被写
体からの入射光をその光量に応じた量の信号電荷に変換
する光電変換部が多数配列された撮像部と、上記撮像部
に蓄積された上記信号電荷を出力側に転送する転送レジ
スタと、上記転送レジスタを通じて転送された上記信号
電荷をその電荷量に応じたレベルの電気信号に変換して
撮像信号として出力する出力回路とが同一基板上に形成
された固体撮像素子において、上記出力回路の高インピ
ーダンス発生部分に、該部分での電位を所定電位に制限
する電位制限回路を接続して構成する。

【００２９】これにより、まず、被写体からの光が撮像
部に入射されることにより、該撮像部に配列された各光
電変換部にてその入射光量に応じた量の信号電荷に変換
される。撮像部に蓄積された信号電荷は、転送レジスタ
による転送動作によって出力回路側に順次転送される。
出力回路は、転送レジスタを通じて転送された信号電荷
をその電荷量に応じたレベルの電気信号に変換して出力
する。

【００３０】通常、固体撮像素子においては、垂直帰線
期間や水平帰線期間、並びに黒レベル検出期間などのよ
うに、撮像信号として長期間高レベルの信号が出力され
る期間が存在する。

【００３１】出力回路の回路構成として例えば高レベル
の信号が長期間出力される場合に、該出力回路に高イン
ピーダンスが発生する場合、該高インピーダンス発生部
分での電位が、固体撮像素子の使用条件等によって高く
なるという現象が生じる。即ち、固体撮像素子の使用条
件等によって上記高インピーダンス部分に光が漏れ込
み、その結果、該高インピーダンス部分におけるトラン
ジスタの拡散層での光電変換によって該高インピーダン
ス部分の電位が上昇あるいは下降することとなる。

【００３２】この高インピーダンス部分での電位上昇あ
るいは電位下降を長時間放置すると、出力回路の出力レ
ベルが、定格として設計した電位以上又は、以下となっ
て、回路動作上不都合が生じることとなり、信頼性確保
の上で好ましくないというおそれがある。

【００３３】しかし、本発明に係る固体撮像素子におい
ては、その出力回路における高インピーダンス発生部分
での電位を所定電位に制限する電位制限回路を設けるよ
うにしているため、上記高インピーダンス発生部分にお
いて、光の漏れ込み等によって電位が上昇あるいは下降
したとしても、そのレベル変化は電位制限回路によって
所定電位に抑え込まれることとなり、上記出力回路の出
力レベルを定格内に規制することが可能となる。

【００３４】次に、本発明に係る固体撮像素子の出力回
路は、被写体からの入射光をその光量に応じた量の信号
電荷に変換する光電変換部が多数配列された撮像部と、
上記撮像部に蓄積された上記信号電荷を出力側に転送す
る転送レジスタとを有する固体撮像素子と共に同一基板
上に形成されるもので、上記転送レジスタを通じて転送
された上記信号電荷をその電荷量に応じたレベルの電気
信号に変換して撮像信号として出力する固体撮像素子の
出力回路において、上記撮像信号の出力ラインである本
線のほかに、撮像信号のピークレベルを検出する支線を
有し、上記支線の高インピーダンス発生部分に、該部分
での電位を所定電位に制限する電位制限回路を接続して
構成する。

【００３５】この出力回路においては、上述したよう
に、高インピーダンス発生部分での電位を所定電位に制
限する電位制限回路を設けるようにしているため、上記
高インピーダンス発生部分において、光の漏れ込み等に
よって電位が上昇あるいは下降したとしても、そのレベ
ル変化は電位制限回路によって所定電位に抑え込まれる
こととなり、上記出力回路の出力レベルを定格内に規制
することが可能となる。

【００３６】次に、本発明に係る撮像装置においては、
フォーカス制御用の固体撮像素子と該固体撮像素子から
の出力に基づいて適正な信号出力レベルを得るための制
御を行なうゲイン制御手段とを有する撮像装置におい
て、上記フォーカス制御用の固体撮像素子の出力回路と
して、蓄積された信号電荷の電荷量に応じた信号成分を
含む信号を出力する本線と、上記信号成分のピークレベ
ルを検出する支線を設け、少なくとも上記支線の高イン
ピーダンス発生部分に、該部分での電位を所定電位に制
限する電位制限回路を接続して構成する。

【００３７】これにより、上記フォーカス制御用の固体
撮像素子において、被写体からの入射光の光量に応じた
電荷量の信号電荷に変換され、その電荷量に応じたレベ
ルの信号成分を有する出力信号が出力回路の本線を通じ
て出力され、また、支線を通じて上記信号成分のピーク
レベルが検出されて出力されることとなる。

【００３８】これら信号成分とピークレベルはゲイン制
御手段に供給され、適正な信号出力レベルを得るための
制御が行なわれる。例えば、上記ピークレベルに応じて
上記フォーカス制御用固体撮像素子での電荷蓄積期間
（露光期間）の長さが調整され、上記信号成分のレベル
に応じてフォーカス調整が行なわれる。

【００３９】この場合において、上記出力回路は、高イ
ンピーダンス発生部分での電位を所定電位に制限する電
位制限回路を設けるようにしているため、上記高インピ
ーダンス発生部分において、光の漏れ込み等によって電
位が上昇あるいは下降したとしても、そのレベル変化は
電位制限回路によって所定電位に抑え込まれることとな
る。

【００４０】即ち、上記フォーカス制御用固体撮像素子
における出力回路の高インピーダンス発生部位での電位
変化のレベルを所定電位に抑制することができ、これに
よってフォーカス制御用固体撮像素子の出力回路からの
出力レベルを定格内に規制することができ、ゲイン制御
手段での適正な信号出力レベルを得るための制御を良好
に行なわせることができる。これは、撮像装置の撮像特
性の向上につながる。

【００４１】次に、本発明に係る受光装置は、被写体か
らの入射光をその光量に応じた量の信号電荷に変換する
光電変換部と、上記信号電荷をその電荷量に応じたレベ
ルの電気信号に変換して受光信号として出力する出力回
路とが同一基板上に形成された受光装置において、上記
出力回路の高インピーダンス発生部分に、該部分での電
位を所定電位に制限する電位制限回路を接続して構成す
る。

【００４２】これにより、まず、被写体からの光が光電
変換部に入射されることにより、該光電変換部にてその
入射光量に応じた量の信号電荷に変換される。光電変換
部にて得られた信号電荷は、出力回路にてその電荷量に
応じたレベルの電気信号に変換されて出力されることと
なる。

【００４３】この場合、出力回路の高インピーダンス発
生部分での電位上昇あるいは電位下降を長時間放置する
と、出力回路の出力レベルが、定格として設計した電位
以上又は、以下となって、回路動作上不都合が生じるこ
ととなり、信頼性確保の上で好ましくないというおそれ
がある。

【００４４】しかし、本発明に係る受光装置において
は、その出力回路における高インピーダンス発生部分で
の電位を所定電位に制限する電位制限回路を設けるよう
にしているため、上記高インピーダンス発生部分におい
て、光の漏れ込み等によって電位が上昇あるいは下降し
たとしても、そのレベル変化は電位制限回路によって所
定電位に抑え込まれることとなり、上記出力回路の出力
レベルを定格内に規制することが可能となる。

【００４５】

【発明の実施の形態】以下、本発明に係る電子回路、本
発明に係る固体撮像素子（その出力回路）及び本発明に
撮像装置並びに本発明に係る受光装置についての実施の
形態例を図１〜図１６を参照しながら順次説明する。

【００４６】［電子回路］まず、本発明に係る電子回路
を増幅段を有する信号出力回路に適用したいくつかの実
施の形態例を図１〜図７を参照しながら説明する。

【００４７】第１の実施の形態に係る信号出力回路の基
本構成は、図１に示すように、入力端子φｉｎに供給さ
れた入力信号Ｖｉｎを所定のゲイン（≒１）で増幅する
初段のソースフォロア回路１と、該初段のソースフォロ
ア回路１から出力される信号Ｖａからその最小のピーク
レベルＶｍを検出して保持するピークホールド回路２
と、該ピークホールド回路２にて保持された最小のピー
クレベル信号Ｖｍを所定のゲイン（≒１）で増幅するソ
ースフォロア回路３とが接続されて構成されている。

【００４８】上記初段のソースフォロア回路１は、電源
ラインＬｐ（電源電圧Ｖｄｄ）と接地間に、Ｎ−ＭＯＳ
トランジスタによる駆動トランジスタＴｒ１と負荷トラ
ンジスタＴｒ２とが直列に接続されて構成され、駆動ト
ランジスタＴｒ１のゲート電極に入力信号Ｖｉｎが供給
されるように配線接続されている。このソースフォロア
回路１の出力Ｖａは両トランジスタＴｒ１及びＴｒ２の
共通接点ａから取り出されるようになっている。

【００４９】ピークホールド回路２は、初段のソースフ
ォロア回路１における出力ラインに逆方向接続されたエ
ンハンスメント型のＰチャネルＭＯＳトランジスタ（以
下、単にＰ−ＭＯＳトランジスタと記す）によるダイオ
ードＤ１と、該ダイオードＤ１のアノードと接地間に接
続されたコンデンサＣａとで構成されている。

【００５０】ソースフォロア回路３は、電源ラインＬｐ
（電源電圧Ｖｄｄ）と接地間に、エンハンスメント型の
ＮチャネルＭＯＳトランジスタ（以下、単にＮ−ＭＯＳ
トランジスタと記す）による駆動トランジスタＴｒ３と
負荷トランジスタＴｒ４とが直列に接続されて構成さ
れ、駆動トランジスタＴｒ３のゲート電極に上記ダイオ
ードＤ１のアノード電位が供給されるように配線接続さ
れている。このソースフォロア回路３の出力Ｖｏｕｔは
両トランジスタＴｒ３及びＴｒ４の共通接点ｂを通じて
出力端子φｏｕｔより取り出されるようになっている。

【００５１】上記初段のソースフォロア回路１及び後段
のソースフォロア回路３における各負荷トランジスタＴ
ｒ２及びＴｒ４のゲート電極には、それぞれゲート電位
Ｖｇｇが供給されるように配線接続されている。

【００５２】そして、本実施の形態に係る信号出力回路
は、上記ピークホールド回路２と後段のソースフォロア
回路３との間に、ピークホールド回路２の出力電位Ｖｍ
を所定の電位Ｖｄｄ１に制限する電位制限回路（リミッ
タ回路）４が接続されて構成されている。

【００５３】このリミッタ回路４は、上記所定の電位Ｖ
ｄｄ１の供給ラインとピークホールド回路４の出力ライ
ン間に、上記所定の電位Ｖｄｄ１の供給ラインに対して
順方向接続されたＰ−ＭＯＳトランジスタによるダイオ
ードＤ２が接続されて構成されている。上記所定の電位
Ｖｄｄ１は、設計時に定められるもので、高インピーダ
ンス部分の電位をそれ以上に上げたくない電位を指す。
従って、以後の説明では上記所定の電位Ｖｄｄ１を基準
電位Ｖｄｄ１として記載する。

【００５４】ここで、上記実施の形態に係る信号出力回
路の信号処理動作を図２の信号波形図も参照しながら説
明する。

【００５５】まず、入力端子φｉｎに入力される信号Ｖ
ｉｎの電圧レベルが低くなって、初段のソースフォロア
回路１の出力電位Ｖａ、即ちダイオードＤ１のカソード
電位Ｖａが、ダイオードＤ１のアノード電位Ｖｍより低
くなった場合、より正確にはアノード電位Ｖｍ−ｐチャ
ネル形ＭＯＳトランジスタのしきい値（Ｖｍ−Ｖｔｈ）
よりも低くなった場合は、ダイオードＤ１がオン動作
し、その結果、コンデンサＣａには上記カソード電位Ｖ
ａに応じた電荷が蓄積されることになる。この場合、ダ
イオードＤ１のアノード電位Ｖｍは、ダイオードＤ１の
カソード電位Ｖａよりも上記しきい値Ｖｔｈ分高い電位
となる。

【００５６】一方、入力端子φｉｎに入力される信号Ｖ
ｉｎのレベルが高くなって、ダイオードＤ１のカソード
電位Ｖａが該ダイオードＤ１のアノード電位Ｖｍよりも
高くなった場合は、ダイオードＤ１がオフ状態となるた
め、コンデンサＣａには依然アノード電位Ｖｍに応じた
電荷が蓄積されたままである。即ち、以前蓄積された低
レベルのカソード電位Ｖｍによる電荷が蓄積されたまま
となり、現段階まで入力された電圧信号の最小レベルが
保持されるかたちとなる。

【００５７】上記一連の動作が一時的あるいは定期的に
繰り返されることによって、コンデンサＣａの両端電圧
の変化（コンデンサＣａにて保持されるピークレベルＶ
ｍの変化）が後段のソースフォロア回路３にて電流増幅
されて出力端子φｏｕｔより出力されることとなる。

【００５８】そして、ダイオードＤ１のカソード電位Ｖ
ａがアノード電位よりも高い期間においては、上記ダイ
オードＤ１のアノードの後段に高入力インピーダンス部
であるＭＯＳトランジスタのゲート電極が接続されてい
ることもあって、コンデンサＣａに蓄積された電荷の流
出（輸送）経路が実質的になくなり、出力ラインのコン
デンサ接続点ｃが高インピーダンス部位として存在する
こととなる。

【００５９】上記コンデンサ接続点ｃでの高インピーダ
ンス状態が長期間放置されると、通常は、温度変化や高
インピーダンス発生部分におけるトランジスタの拡散層
での暗電流等によって、図２に示すように、時間の経過
と共に上記高インピーダンス発生部分ｃの電位が上昇
し、最終的にはある電位で飽和することとなる（図２の
破線参照）。

【００６０】しかし、本実施の形態においては、ピーク
ホールド回路２と後段のソースフォロア回路３の間に上
記構成のリミッタ回路４を接続するようにしているた
め、上記高インピーダンス部分ｃの電位が、基準電位Ｖ
ｄｄ１より少し高い電位（Ｖｄｄ１＋Ｖｔｈ）となった
とき、リミッタ回路４を構成するＰ−ＭＯＳトランジス
タによるダイオードＤ２がオン動作し、これによって、
上記高インピーダンス部分ｃの電位上昇は、上記基準電
位Ｖｄｄ１よりも少し高い電位にて制限されることとな
る。上記電位ＶｔｈはＰ−ＭＯＳトランジスタのしきい
値を示す。

【００６１】ピークホールド回路４の出力ラインはその
後段にＮ−ＭＯＳトランジスタによるソースフォロア回
路３が接続されているため、上記高インピーダンス部分
ｃの電位が基準電位Ｖｄｄ１＋しきい値Ｖｔｈとなった
としても、該ソースフォロア回路３の出力端子φｏｕｔ
からは、高インピーダンス部分ｃの電位よりもＮ−ＭＯ
Ｓトランジスタのしきい値分低下した電位が現れること
となる。つまり、後段のソースフォロア回路３は、リミ
ッタ回路４を構成するダイオードＤ２のしきい値Ｖｔｈ
分の電位上昇を抑制する補正回路として機能することと
なる。

【００６２】従って、リミッタ回路４を構成するＰ−Ｍ
ＯＳトランジスタとソースフォロア回路３を構成するＮ
−ＭＯＳトランジスタの各拡散濃度やそれぞれのチャネ
ル幅／チャネル長等のパラメータを調整して両トランジ
スタのしきい値をほぼ同じにすることにより、上記リミ
ッタ回路４によって高インピーダンス部分ｃの電位を基
準電位Ｖｄｄ１＋しきい値Ｖｔｈにしか制限できなかっ
たとしても、後段のソースフォロア回路３の出力端子φ
ｏｕｔから現れる電位は定格で設計した基準電位Ｖｄｄ
１以下となるため、回路動作上不都合が生じることもな
く、信頼性の向上を図ることができる。

【００６３】次に、第２の実施の形態に係る信号出力回
路について図３〜図５を参照しながら説明する。なお、
図１と対応するものについては同符号を記し、その重複
説明を省略する。

【００６４】この第２の実施の形態に係る信号出力回路
は、図３に示すように、ピークホールド回路３の出力ラ
インの後段にボルテージフォロア回路１１を接続した例
を示すものである。通常、ボルテージフォロア回路は、
図５Ａのブロック図に示すように、例えばカレントミラ
ー回路を用いた差動増幅回路１２と、該差動増幅回路１
２の出力Ｖｃを所定のゲインで増幅して出力端子φｏｕ
ｔより出力するバッファ回路１３により構成され、フィ
ードバック系１４を有し、入力と出力のＤＣレベルがほ
ぼ同じで利得もほぼ１の回路である。図５Ｂに上記ボル
テージフォロア回路をＭＯＳトランジスタにて構成した
一般的な回路例を示す。

【００６５】そして、この第２の実施の形態に係る信号
出力回路においては、ボルテージフォロア回路１１のフ
ィードバック系にＰ−ＭＯＳトランジスタによるソース
フォロア回路１４を挿入接続することにより、フィード
バックの電位をリミッタ回路４を構成するダイオードＤ
２のしきい値Ｖｔｈ分上げるようにする。

【００６６】具体的に説明すると、この第２の実施の形
態に係る信号出力回路のボルテージフォロア回路１１
は、カレントミラー回路１５を用いた差動増幅回路１２
と、該差動増幅回路１２の出力Ｖｃを所定のゲイン（≒
１）で増幅して出力端子φｏｕｔより出力する第１のソ
ースフォロア回路１３と、該第１のソースフォロア回路
１３の出力Ｖｏｕｔを所定のゲイン（≒１）で増幅して
電圧信号Ｖｄとして上記差動増幅回路１２に帰還させる
第２のソースフォロア回路１４とが接続されて構成され
ている。

【００６７】上記ボルテージフォロア回路１１における
差動増幅回路１２は、電源ラインＬｐに２つのＰ−ＭＯ
ＳトランジスタＴｒ11及びＴｒ12の各ドレインが共通に
接続されて構成されたカレントミラー回路１５と、該カ
レントミラー回路１５の一方のＰ−ＭＯＳトランジスタ
Ｔｒ11のソースに直列に接続され、かつゲート電極に上
記ピークホールド回路２の出力Ｖｍが供給される入力側
のＮ−ＭＯＳトランジスタＴｒ13と、カレントミラー回
路１５の他方のＰ−ＭＯＳトランジスタＴｒ12のソース
に直列に接続され、かつゲート電極に第２のソースフォ
ロア回路１４の出力Ｖｄが供給される出力側のＮＭＯＳ
トランジスタＴｒ14と、これらＮＭＯＳトランジスタＴ
ｒ13及びＴｒ14における各エミッタの共通接点ｄと接地
間にＮ−ＭＯＳトランジスタＴｒ15による定電流源１６
とを有して構成されている。この差動増幅回路１２の出
力Ｖｃは、カレントミラー回路１５の他方のＰ−ＭＯＳ
トランジスタＴｒ12と出力側のＮ−ＭＯＳトランジスタ
Ｔｒ14との接続点ｅより取り出されるようになってい
る。

【００６８】第１のソースフォロア回路１３は、電源ラ
インＬｐと接地間にＮ−ＭＯＳトランジスタによる駆動
トランジスタＴｒ21と負荷トランジスタＴｒ22とが直列
に接続されて構成され、駆動トランジスタＴｒ21のゲー
ト電極に上記差動増幅回路１２の出力Ｖｃが供給される
ように配線接続されている。この第１のソースフォロア
回路１３の出力は両トランジスタＴｒ21及びＴｒ22の共
通接点ｆから出力端子φｏｕｔを通じて取り出されるよ
うになっている。

【００６９】第２のソースフォロア回路１４は、接地と
電源ラインＬｐ間にＰ−ＭＯＳトランジスタによる駆動
トランジスタＴｒ31と負荷トランジスタＴｒ32とが直列
に接続されて構成され、駆動トランジスタＴｒ31のゲー
ト電極に上記第１のソースフォロア回路１３の出力Ｖｏ
ｕｔが供給されるように配線接続されている。この第２
のソースフォロア回路１４の出力Ｖｄは両トランジスタ
Ｔｒ31及びＴｒ32の共通接点ｇから取り出されて上記差
動増幅回路１２における出力側のＮ−ＭＯＳトランジス
タＴｒ14のゲート電極に供給されるように配線接続され
ている。

【００７０】なお、差動増幅回路１２の定電流源１６を
構成するＮ−ＭＯＳトランジスタＴｒ15及び第１のソー
スフォロア回路１３における負荷トランジスタＴｒ22の
各ゲート電極には、初段のソースフォロア回路１におけ
る負荷トランジスタＴｒ２に印加されるゲート電位と同
じゲート電位（第１のゲート電位）Ｖｇｇ１が供給さ
れ、第２のソースフォロア回路１４における負荷トラン
ジスタＴｒ32のゲート電極には、第２のゲート電位Ｖｇ
ｇ２が供給されるように配線接続されている。

【００７１】ここで、上記第２の実施の形態に係る信号
出力回路、特にボルテージフォロア回路１１の信号処理
動作を説明すると、コンデンサ接続点ｃでの高インピー
ダンス状態が長時間放置されて、該高インピーダンス部
分ｃの電位Ｖｍがランプ信号状に上昇した場合、まず、
リミッタ回路４によって上記高インピーダンス部分ｃの
電位上昇が基準電位Ｖｄｄ１＋しきい値Ｖｔｈに制限さ
れる。このとき、第２のソースフォロア回路１４がＰ−
ＭＯＳトランジスタにて構成されていることから、第１
のソースフォロア１３から出力されるフィードバック電
位Ｖｏｕｔは、上記第２のソースフォロア回路１４によ
って、Ｐ−ＭＯＳトランジスタのしきい値分高くなる。

【００７２】この場合、リミッタ回路４を構成するＰ−
ＭＯＳトランジスタと第２のソースフォロア回路１４を
構成するＰ−ＭＯＳトランジスタの各拡散濃度やそれぞ
れのチャネル幅／チャネル長等のパラメータを調整して
両トランジスタのしきい値をほぼ同じにすれば、差動増
幅回路１２の両入力側に供給される信号Ｖｍ及びＶｄの
各しきい値分の電位が打ち消されることとなり、出力端
子φｏｕｔに現れる電位を基準電位Ｖｄｄ１まで下げる
ことができる。

【００７３】つまり、この実施の形態に係るボルテージ
フォロア回路１１を接続することにより、図４に示すよ
うに、出力端子φｏｕｔに現れる電位Ｖｏｕｔを定格で
設計した基準電位Ｖｄｄ１以下に制限することができ、
回路動作上不都合が生じることもなく、信頼性の向上を
図ることができる。

【００７４】次に、第３の実施の形態に係る信号出力回
路について図６を参照しながら説明する。なお、図１と
対応するものについては同符号を記し、その重複説明を
省略する。

【００７５】この第３の実施の形態に係る信号出力回路
は、図６に示すように、上記第１の実施の形態に係る信
号出力回路において、ピークホールド回路２の代わりに
クランプ回路５を接続した構成を有する。

【００７６】具体的には、上記クランプ回路５は、初段
のソースフォロア回路１の出力ラインに接続された結合
コンデンサＣｂと、該結合コンデンサＣｂから導出され
る出力ラインと基準電位Ｖｄｄ１の供給ライン間に接続
されたスイッチング回路ＳＷとから構成されている。ス
イッチング回路ＳＷは、例えばＮ−ＭＯＳトランジスタ
にて構成することができ、この場合、ドレインに基準電
位Ｖｄｄ１の供給ラインが接続され、ソースに結合コン
デンサＣｂから導出される出力ラインが接続され、ゲー
ト電極にスイッチング制御信号Ｓｃが供給されるように
配線接続される。

【００７７】この信号出力回路の信号処理動作を説明す
ると、初段のソースフォロア回路１から出力される信号
ＶａのＤＣ成分がクランプ回路５の結合コンデンサＣｂ
によって除去され、０レベルを中心として正・負に振れ
る信号Ｖｂとして取り出されることとなる。そして、こ
の信号Ｖｂのある基準となる期間において、スイッチン
グ制御信号Ｓｃが例えば高レベルとなってスイッチング
回路ＳＷがオン動作することにより、その基準となる期
間の出力レベルが基準電位Ｖｄｄ１となる。従って、こ
のクランプ回路５からは、基準電位Ｖｄｄ１を中心とし
て正側・負側に振れる信号Ｖｃが取り出されることとな
る。

【００７８】そして、スイッチング回路ＳＷがオフ状態
のとき、スイッチング回路ＳＷの出力ラインとの接続点
ｈが高インピーダンス状態となり、この状態を長期間放
置すると、第１の実施の形態の場合と同様に、上記高イ
ンピーダンス部分ｈの電位Ｖｃが上昇することとなる。

【００７９】しかし、この第３の実施の形態において
は、クランプ回路５の後段にリミッタ回路４が接続され
ているため、上記高インピーダンス部分ｈでの電位上昇
は基準電位Ｖｄｄ１＋しきい値Ｖｔｈに制限され、後段
のソースフォロア回路３の出力端子φｏｕｔから現れる
電位Ｖｏｕｔは定格で設計した基準電位Ｖｄｄ１以下と
なる。

【００８０】上記第３の実施の形態に係る信号出力回路
においては、リミッタ回路４の後段にＮ−ＭＯＳトラン
ジスタによるソースフォロア回路３を接続した例を示し
たが、該ソースフォロア回路３の代わりに図３で示す第
２の実施の形態に係るボルテージフォロア回路１１を接
続するようにしてもよい。この場合も、第１のソースフ
ォロア回路１３の出力端子φｏｕｔから現れる電位Ｖｏ
ｕｔは定格で設計した基準電位Ｖｄｄ１以下となる。

【００８１】次に、第４の実施の形態に係る信号出力回
路について図７を参照しながら説明する。なお、図６と
対応するものについては同符号を記し、その重複説明を
省略する。

【００８２】この第４の実施の形態に係る信号出力回路
は、図７に示すように、上記図６で示す第３の実施の形
態に係る信号出力回路とほぼ同じ構成を有するが、クラ
ンプ回路５とリミッタ回路４の間に高インピーダンス部
分ｈの電位Ｖｃを基準電位Ｖｄｄ１以下に抑える補正回
路６を挿入接続した点で異なる。

【００８３】この補正回路６は、接地と電源ライン（電
源電圧Ｖｄｄ）間に、Ｐ−ＭＯＳトランジスタによる駆
動トランジスタＴｒ５と負荷トランジスタＴｒ６とが直
列に接続されて構成され、駆動トランジスタＴｒ５のゲ
ート電極に結合コンデンサＣｂから導出された出力ライ
ンが接続されている。この補正回路６の出力Ｖｄは両ト
ランジスタＴｒ５及びＴｒ６の共通接点ｉから取り出さ
れるようになっている。この場合、上記補正回路６を構
成するＰ−ＭＯＳトランジスタは、そのしきい値がリミ
ッタ回路４を構成するＰ−ＭＯＳトランジスタのしきい
値Ｖｔｈとほぼ同じになるように調整される。なお、上
記補正回路６における負荷トランジスタＴｒ６のゲート
電極には、第２のゲート電位Ｖｇｇ２が供給されるよう
に配線接続されている。

【００８４】上記補正回路６の信号処理動作を説明する
と、補正回路６がＰ−ＭＯＳトランジスタによるソース
フォロア回路にて構成されていることから、その出力電
位Ｖｄは入力電位Ｖｂよりもそのしきい値Ｖｔｈ分高く
なる。従って、高インピーダンス部分ｈの電位が上昇し
て基準電位Ｖｄｄ１となったとき、補正回路６の出力電
位Ｖｄは基準電位Ｖｄｄ１＋しきい値Ｖｔｈとなるた
め、これにより、後段のリミッタ回路４がオン動作し、
補正回路６の出力電位Ｖｄの上昇はそれ以上行なわれな
いこととなる。つまり、高インピーダンス部分ｈの電位
上昇は基準電位Ｖｄｄ１にて制限されることとなる。

【００８５】このように、上記第４の実施の形態に係る
信号出力回路においては、高インピーダンス部分ｈの電
位上昇及び出力端子φｏｕｔに現れる電位の上昇を共に
基準電位Ｖｄｄ１に制限することができる。

【００８６】図７の例では、リミッタ回路４の後段にＮ
−ＭＯＳトランジスタによるソースフォロア回路３を接
続した例を示したが、該ソースフォロア回路３の代わり
に図３で示す第２の実施の形態に係るボルテージフォロ
ア回路１１を接続するようにしてもよい。

【００８７】［固体撮像素子］次に、本発明に係る固体
撮像素子をＣＣＤ構造の転送段を有するリニアセンサに
適用した実施の形態例（以下、単に実施の形態に係るリ
ニアセンサと記す）を図８〜図１３を参照しながら説明
する。

【００８８】この実施の形態に係るリニアセンサは、図
８に示すように、被写体からの入射光をその光量に応じ
た電荷量の信号電荷に変換して蓄積する受光部２１が一
列に多数（例えば２０００画素分）配列されてなるセン
サ列２２と、このセンサ列２２の各受光部２１から読出
しゲート２３を介して読み出された信号電荷を一方向に
転送するＣＣＤ構造の転送レジスタ２４とを有して構成
されている。

【００８９】読出しゲート２３による信号電荷の読み出
しは、ゲートパルスφＲＯＧが印加されることによって
行なわれる。また、転送レジスタ２４上に形成された例
えば２層の多結晶シリコン層による転送電極への互いに
位相の異なる２相の転送パルスφＨ１及びφＨ２の印加
によって、転送レジスタ２４上の信号電荷が一方向に転
送されることとなる。

【００９０】転送レジスタ２４の最終段には出力部２５
が接続されている。この出力部１５は、転送レジスタ２
４の最終段から転送されてきた信号電荷を電気信号（例
えば電圧信号Ｖｉ）に変換する例えばフローティング・
ディフュージョンあるいはフローティング・ゲート等で
構成される電荷−電気信号変換部２６と、この電荷−電
気信号変換部２６にて電圧信号Ｖｉへの変換が行われた
後の信号電荷を、リセットパルスφＲＧの入力に従って
ドレイン領域Ｄに掃き捨てるリセットゲートＲＧとを有
して構成されている。上記ドレイン領域Ｄには電源ライ
ンＬｐを通じて電源電圧Ｖｄｄが印加されている。

【００９１】また、上記電荷−電気信号変換部２６の後
段には、該電荷−電気信号変換部２６からの電圧信号Ｖ
ｉを電流増幅する例えばソースフォロア回路からなるバ
ッファ回路２７が形成されている。

【００９２】そして、本実施の形態に係るリニアセンサ
は、上記バッファ回路２７の後段に信号出力回路２８が
接続されて構成される。この信号出力回路２８は、セン
サ列２２、読出しゲート２３、転送レジスタ２４及び出
力部２５と共に同一基板上に形成（オンチップ形成）さ
れるものである。

【００９３】ここで、上記リニアセンサの処理動作を簡
単に説明すると、まず、電荷蓄積期間において、被写体
からの入射光に応じた信号電荷がセンサ列２２の各受光
部２１に蓄積される。その後の電荷読出し時において、
読出しゲート２３にゲートパルスφＲＯＧが印加される
ことにより、上記センサ列２２に蓄積されていた信号電
荷が転送レジスタ２４に読み出される。そして、次の走
査期間において、転送レジスタ２４への２相の転送パル
スφＨ１及びφＨ２の供給によって、転送レジスタ２４
における各転送電極下のポテンシャル分布が順次変化
し、これによって、信号電荷が転送レジスタ２４に沿っ
て順次出力部２５の電荷−電気信号変換部２６に転送さ
れ、この電荷−電気信号変換部２６において電圧信号Ｖ
ｉに変換されて、後段のバッファ回路２７を介して信号
出力回路２８に供給されることになる。

【００９４】ここで、信号出力回路２８についてのいく
つかの構成例を説明すると、まず、第１の構成例に係る
信号出力回路は、図９に示すように、上記図１に示す第
１の実施の形態に係る信号出力回路とほぼ同じ構成を有
するが、初段のソースフォロア回路１の出力ラインが２
本に分岐されている点で異なる。従って、図１と対応す
るものについては同符号を記してその重複説明を省略す
る。

【００９５】上記初段のソースフォロア回路１から導出
される２本の出力ラインＬ１及びＬ２のうち、一方の出
力ライン（本線）Ｌ１には外部に導出された第１の出力
端子φ１が接続されて、入力端子φｉｎに入力される電
圧信号Ｖｉが第１の出力端子φ１を通じて撮像信号Ｖｓ
として取り出されるようになっており、他方の出力ライ
ン（支線）Ｌ２には、第１の実施の形態と同様に、上記
電圧信号Ｖｉの最小ピークレベルＶｍを検出して保持す
るピークホールド回路２が接続され、その後段にＮ−Ｍ
ＯＳトランジスタによるソースフォロア回路３が接続さ
れている。このソースフォロア回路３の出力ラインは、
外部に導出された第２の出力端子φ２が接続されてい
る。

【００９６】従って、第１の出力端子φ１からは、リニ
アセンサからの電圧信号Ｖｉを所定のゲインにて増幅し
てなる撮像信号Ｖｓが出力され、第２の出力端子φ２か
らは、リニアセンサからの電圧信号Ｖｉの最小ピークレ
ベルを示す信号（以下、ピーク検出信号Ｖｐと記す）が
出力されることとなる。

【００９７】通常、リニアセンサにおいては、動作待機
中や電荷蓄積期間並びに黒レベル検出期間などのよう
に、電圧信号Ｖｉとして長期間高レベルの信号が出力さ
れる期間が存在する。この場合、支線Ｌ２に接続された
ピークホールド回路２のコンデンサ接続点ｃが高インピ
ーダンス状態となり、該高インピーダンス部分ｃの電位
Ｖｍが、リニアセンサの使用条件等によって高くなると
いう現象が生じる。即ち、リニアセンサの使用条件等に
よって上記高インピーダンス部分ｃに光が漏れ込み、そ
の結果、該高インピーダンス部分ｃにおけるトランジス
タの拡散層での光電変換によって該高インピーダンス部
分ｃの電位が上昇することとなる。

【００９８】この高インピーダンス部分ｃでの電位上昇
を長時間放置すると、第２の出力端子φ２から出力され
るピーク検出信号Ｖｐの出力レベルが、定格として設計
した基準電位Ｖｄｄ１以上となって、回路動作上不都合
が生じることとなり、信頼性確保の上で好ましくないと
いうおそれがある。

【００９９】しかし、本実施の形態に係るリニアセンサ
における信号出力回路２８の第１の構成例においては、
上記ピークホールド回路２の後段に高インピーダンス部
分ｃでの電位Ｖｍをほぼ基準電位Ｖｄｄ１に制限するリ
ミッタ回路４を接続するようにしているため、上記高イ
ンピーダンス部分ｃにおいて、光の漏れ込み等によって
電位が上昇したとしても、その電位上昇は上記リミッタ
回路４によって基準電位Ｖｄｄ１＋しきい値Ｖｔｈに制
限されることとなり、しかも、リミッタ回路４の後段に
Ｎ−ＭＯＳトランジスタによるソースフォロア回路３を
接続するようにしているため、第２の出力端子φ２に現
れる電位Ｖｐを基準電位Ｖｄｄ１以下に抑制することが
でき、リニアセンサの回路動作の信頼性及びリニアセン
サの歩留まり向上を有効に図ることができる。

【０１００】次に、上記信号出力回路２８の第２の構成
例について図１０を参照しながら説明すると、この第２
の構成例に係る信号出力回路２８は、上記図３に示す第
２の実施の形態に係る信号出力回路とほぼ同じ構成を有
するが、上記第１の構成例と同様に、初段のソースフォ
ロア回路１の出力ラインが２本（本線Ｌ１と支線Ｌ２）
に分岐されている点で異なる。

【０１０１】具体的には、上記初段のソースフォロア回
路１から導出される２本の出力ラインＬ１及びＬ２のう
ち、一方の出力ライン（本線）Ｌ１に外部に導出された
第１の出力端子φ１が接続されて、入力端子φｉｎに入
力される電圧信号Ｖｉが第１の出力端子φ１を通じて撮
像信号Ｖｓとして取り出されるようになっており、他方
の出力ライン（支線）Ｌ２に、第１の実施の形態と同様
に、上記電圧信号Ｖｉの最小ピークレベルを検出して保
持するピークホールド回路２が接続され、その後段に上
記第２の実施の形態に係るボルテージフォロア回路１１
が接続されている。このボルテージフォロア回路１１に
おける第１のソースフォロア回路１３の出力ラインは、
外部に導出された第２の出力端子φ２が接続されてい
る。

【０１０２】この第２の構成例においても、上記第１の
構成例と同様に、上記ピークホールド回路２の後段に高
インピーダンス部分ｃでの電位Ｖｍをほぼ基準電位Ｖｄ
ｄ１に制限するリミッタ回路４を接続するようにしてい
るため、上記高インピーダンス部分ｃにおいて、光の漏
れ込み等によって電位が上昇したとしても、その電位上
昇は上記リミッタ回路４によって基準電位Ｖｄｄ１＋し
きい値Ｖｔｈに制限されることとなり、しかも、リミッ
タ回路４の後段にボルテージフォロア回路１１を接続す
るようにしているため、第２の出力端子φ２に現れる電
位Ｖｐを基準電位Ｖｄｄ１以下に抑制することができ、
リニアセンサの回路動作の信頼性及びリニアセンサの歩
留まり向上を有効に図ることができる。

【０１０３】次に、上記信号出力回路２８の第３の構成
例について図１１を参照しながら説明すると、この第３
の構成例に係る信号出力回路は、上記図１に示す第１の
実施の形態に係る信号出力回路とほぼ同じ構成を有する
が、上記第１の構成例と同様に、初段のソースフォロア
回路１の出力ラインが２本（本線Ｌ１と支線Ｌ２）に分
岐されている点で異なる。

【０１０４】そして、上記第１の構成例と異なる点は、
本線Ｌ１に上記図６に示す第３の実施の形態に係るクラ
ンプ回路５、リミッタ回路４及びソースフォロア回路３
が接続されている点である。

【０１０５】入力端子φｉｎに入力される電圧信号Ｖｉ
の波形は、図１２に示すように、出力部２５における電
荷−電気信号変換部２６からの信号成分Ｖsig にリセッ
トゲートＲＧに印加されるリセットパルスφＲＧ（電位
Ｖｒｇ）がカップリングによって付加された波形を有す
る。信号成分Ｖsig の出力期間Ｔｓとカップリング成分
Ｖｒｇの出力期間Ｔｃとの間にある期間はフィードスル
ー期間Ｔｆである。

【０１０６】従って、この第３の構成例における本線Ｌ
１においては、初段のソースフォロア回路１から出力さ
れる信号のＤＣ成分（この場合、フィードスルー成分Ｖ
ｆ）がクランプ回路５の結合コンデンサＣｂによって除
去されて、上記フィードスルー成分が０レベルされた信
号出力Ｖｂとされる。そして、結合コンデンサＣｂから
出力される信号Ｖｂのうち、フィードスルー期間Ｔｆに
同期して、スイッチング制御信号Ｓｃが例えば高レベル
となってスイッチング回路ＳＷがオン動作することによ
り、フィードスルー期間Ｔｆの出力レベルが基準電位Ｖ
ｄｄ１となる。従って、このクランプ回路５からは、初
段のソースフォロア回路１から出力される信号Ｖａ（≒
Ｖｉ）がレベルシフトされて、フィードスルー成分Ｖｆ
が基準電位Ｖｄｄ１とされた信号Ｖｃが取り出されるこ
ととなる。

【０１０７】この場合、カップリング期間Ｔｃの出力レ
ベルが非常に高くなるが、リミッタ回路４によってその
レベルが基準電位Ｖｄｄ１＋しきい値Ｖｔｈに制限さ
れ、更に、後段のソースフォロア回路３からは、上記カ
ップリング期間Ｔｃの出力レベルがフィードスルー成分
と同じ基準電位Ｖｄｄ１とされた信号Ｖｐが取り出され
ることになる。即ち、第１の出力端子φ１からは、不要
なカップリング成分Ｖｒｇが除去されて必要な信号成分
Ｖsig のみが含まれた信号が撮像信号Ｖｓとして取り出
されるため、該撮像信号Ｖｓのダイナミックレンジを大
きくとることができ、感度の向上を有効に図ることが可
能となる。

【０１０８】そして、この第３の構成例においては、上
記第６の実施の形態に係る信号出力回路にて説明したよ
うに、スイッチング回路ＳＷがオフ状態のとき、スイッ
チング回路ＳＷの出力ラインとの接続点ｈが高インピー
ダンス状態となり、この状態を長期間放置すると、上記
高インピーダンス部分ｈの電位Ｖｃが上昇することとな
る。

【０１０９】しかし、この第３の構成例においては、ク
ランプ回路５の後段にリミッタ回路４が接続されている
ため、上記高インピーダンス部分ｈでの電位上昇は基準
電位Ｖｄｄ１＋しきい値Ｖｔｈに制限され、後段のソー
スフォロア回路３の出力端子（第１の出力端子φ１）か
ら現れる電位Ｖｓは定格で設計した基準電位Ｖｄｄ１以
下となる。

【０１１０】次に、上記信号出力回路の第４の構成例に
ついて図１３を参照しながら説明すると、この第４の構
成例に係る信号出力回路は、上記図１２に示す第３の構
成例に係る出力回路とほぼ同じ構成を有するが、上記図
７で示す第４の実施の形態に係る信号出力回路と同様
に、クランプ回路５とリミッタ回路４との間に補正回路
６が挿入接続されている点で異なる。

【０１１１】この場合、高インピーダンス部分ｈの電位
が上昇して基準電位Ｖｄｄ１となったとき、補正回路６
の出力電位は基準電位Ｖｄｄ１＋しきい値Ｖｔｈとなる
ため、これにより、後段のリミッタ回路４がオン動作
し、補正回路６の出力電位Ｖｄの上昇はそれ以上行なわ
れないこととなる。つまり、高インピーダンス部分ｈの
電位上昇は基準電位Ｖｄｄ１にて制限されることとな
る。

【０１１２】従って、この第４の構成例に係る出力回路
においては、高インピーダンス部分ｈの電位上昇及び出
力端子φ１に現れる電位Ｖｓの上昇を共に基準電位Ｖｄ
ｄ１に制限することができる。

【０１１３】なお、図１２で示す第３の構成例及び図１
３で示す第４の構成例においては、リミッタ回路４の後
段にＮ−ＭＯＳトランジスタによるソースフォロア回路
３を接続するようにしたが、該ソースフォロア回路３の
代わりに第２の実施の形態に係るボルテージフォロア回
路１１を接続するようにしてもよい。この場合も、第１
のソースフォロア回路１３の出力端子φ１及びφ２から
現れる電位Ｖｐ及びＶｓは定格で設計した基準電位Ｖｄ
ｄ１以下となる。

【０１１４】［撮像装置］次に、本発明に係る撮像装置
をＣＣＤ構造の転送段を有するリニアセンサをフォーカ
ス制御用として用いたカメラ装置に適用した実施の形態
例（以下、単に実施の形態に係るカメラ装置と記す）を
図１４を参照しながら説明する。

【０１１５】この実施の形態に係るカメラ装置は、図示
するように、被写体を撮像するカメラ本体３１に、フォ
ーカス制御用のリニアセンサ３２が組み込まれ、更に、
該リニアセンサ３２の信号出力レベルを適正なレベルに
制御するゲイン制御手段３３を有して構成されている。

【０１１６】カメラ本体３１は、フォーカスレンズ，バ
リエータ，コンペンセータ，エレクタ及びリレーレンズ
等が組み込まれて構成されたズームレンズ部４１と、電
子シャッタ機能を有し、かつズームレンズ部４１を通じ
て入射された被写体からの光をその光量に応じた量の信
号電荷に変換して電気信号として出力する上記リニアセ
ンサ３２と、該リニアセンサ３２を駆動するための読出
しゲートパルスや転送クロック等の各種タイミング信号
を発生するタイミング発生回路４２と、上記リニアセン
サ３２からの出力に基づいて適正な信号出力レベルを得
るための制御を行なう上記ゲイン制御手段３３とを有し
て構成されている。

【０１１７】上記リニアセンサ３２は、上記図８で示す
本実施の形態に係るリニアセンサと同じ構成を有し、そ
の出力回路も図９〜図１３に示すものと同じ構成のもの
を使用している。従って、これらリニアセンサ３２及び
その出力回路の詳細説明は省略する。

【０１１８】ゲイン制御手段３３は、リニアセンサ３２
における出力回路の第２の出力端子φ２から出力される
ピーク検出信号Ｖｐのレベル（最小ピークレベル）に基
づいてタイミング発生回路４２のタイミングを制御する
ことによって、リニアセンサ３２の露光時間を調整する
露光調整回路４３と、上記出力回路の第１の出力端子φ
１から出力される撮像信号Ｖｓのレベルに基づいてフォ
ーカスずれを算出してフォーカスエラー信号Ｓｆとして
出力する演算回路４４と、該演算回路４４からのフォー
カスエラー信号Ｓｆに基づいて今回のフォーカスずれに
応じてフォーカスレンズ４５をその光軸方向に移動させ
ることによってフォーカス調整を行なうオートフォーカ
ス制御回路４６とを有して構成されている。

【０１１９】ここで、リニアセンサ３２の出力回路とし
て上記図９で示す第１の構成例を用いた場合の本実施の
形態に係るカメラ装置の動作を説明すると、まず、リニ
アセンサ３２において、被写体からの入射光の光量に応
じた電荷量の信号電荷に変換され、その電荷量に応じた
レベルの信号成分を有する撮像信号Ｖｓが出力回路の本
線Ｌ１を通じて出力され、また、支線Ｌ２を通じて上記
撮像信号Ｖｓのピークレベルが検出されてピーク検出信
号Ｖｐとして出力されることとなる。

【０１２０】これら撮像信号Ｖｓとピーク検出信号Ｖｐ
は後段のゲイン制御手段３３に供給され、適正な信号出
力レベルを得るための制御が行なわれる。即ち、上記ピ
ーク検出信号Ｖｐのレベルに応じてリニアセンサ３２で
の露光時間の長さが調整され、上記撮像信号Ｖｓのレベ
ルに応じてフォーカス調整が行なわれる。

【０１２１】なお、上記露光調整回路４３での露光時間
の制御では、出力回路から出力されるピーク検出信号Ｖ
ｐのレベルが基準レベルよりも大きければ、リニアセン
サ３２での露光時間が短くなるようにタイミング発生回
路４２のタイミングを制御し、上記ピーク検出信号Ｖｐ
のレベルが基準レベルよりも小さければ、リニアセンサ
３２での露光時間が長くなるようにタイミング発生回路
４２のタイミングを制御する。

【０１２２】この場合において、上記第１の構成例に係
る出力回路は、図９に示すように、ピークホールド回路
２の後段に高インピーダンス部分（コンデンサ接続点
ｃ）での電位Ｖｍをほぼ基準電位Ｖｄｄ１に制限するリ
ミッタ回路４を接続するようにしているため、上記高イ
ンピーダンス部分ｃにおいて、光の漏れ込み等によって
電位Ｖｍが上昇したとしても、その電位上昇は上記リミ
ッタ回路４によって基準電位Ｖｄｄ１＋しきい値Ｖｔｈ
に制限されることとなり、しかも、リミッタ回路４の後
段にＮ−ＭＯＳトランジスタによるソースフォロア回路
３を接続するようにしているため、第２の出力端子φ２
に現れる電位Ｖｐを基準電位Ｖｄｄ１以下に抑制するこ
とができる。

【０１２３】即ち、上記リニアセンサ３２における出力
回路の上記高インピーダンス部位ｃでの電位変化のレベ
ルをほぼ基準電位Ｖｄｄ１に抑制することができ、これ
によって、リニアセンサ３２の出力回路から出力される
ピーク検出信号Ｖｐの出力レベルを定格内に規制するこ
とができ、ゲイン制御手段３３での適正な信号出力レベ
ルを得るための制御を良好に行なわせることができる。
これは、カメラ装置の撮像特性の向上につながる。

【０１２４】次に、リニアセンサ３２の出力回路として
上記図１０で示す第２の構成例を用いた場合は、上記第
１の構成例に係る出力回路を用いた場合と同様に、上記
ピークホールド回路２の後段に高インピーダンス部分ｃ
での電位Ｖｍをほぼ基準電位に制限するリミッタ回路４
を接続するようにしているため、上記高インピーダンス
部分ｃにおいて、光の漏れ込み等によって電位Ｖｍが上
昇したとしても、その電位上昇は上記リミッタ回路４に
よって基準電位Ｖｄｄ１＋しきい値Ｖｔｈに制限される
こととなり、しかも、リミッタ回路４の後段にボルテー
ジフォロア回路１１を接続するようにしているため、第
２の出力端子φ２に現れる電位Ｖｐを基準電位Ｖｄｄ１
以下に抑制することができ、これによって、リニアセン
サ３２の出力回路からの出力レベルを定格内に規制する
ことができ、ゲイン制御手段３３での適正な信号出力レ
ベルを得るための制御を良好に行なわせることができ
る。

【０１２５】次に、リニアセンサ３２の出力回路として
上記図１１で示す第３の構成例及び図１３で示す第４の
構成例を用いた場合は、第２の出力端子φ２から不要な
カップリング成分Ｖｒｇが除去されて必要な信号成分Ｖ
sig のみが含まれた信号が撮像信号Ｖｓとして取り出さ
れるため、該撮像信号Ｖｓのダイナミックレンジを大き
くとることができ、感度の向上を有効に図ることが可能
となる。

【０１２６】また、クランプ回路５の後段にリミッタ回
路４が接続されているため、高インピーダンス部分（ス
イッチング回路の出力ラインとの接続点ｈ）での電位上
昇は、第３の構成例の場合は基準電位Ｖｄｄ１＋しきい
値Ｖｔｈに制限、第４の構成例の場合は基準電位Ｖｄｄ
１に制限され、後段のソースフォロア回路３の出力端子
φ１及びφ２から現れる電位Ｖｓ及びＶｐは定格で設計
した基準電位Ｖｄｄ１以下となる。特に、第４の構成例
においては、高インピーダンス部分ｃ及びｈの電位上昇
及び出力端子φ１及びφ２に現れる電位Ｖｓ及びＶｐの
上昇を共に基準電位Ｖｄｄ１に制限することができる。

【０１２７】これによって、リニアセンサ３２の出力回
路からの出力レベルを定格内に規制することができ、ゲ
イン制御手段３３での適正な信号出力レベルを得るため
の制御を良好に行なわせることができる。なお、上記第
３の構成例及び第４の構成例に係る出力回路では、リミ
ッタ回路４の後段にＮ−ＭＯＳトランジスタによるソー
スフォロア回路３を接続するようにしたが、該ソースフ
ォロア回路３の代わりに図３で示す第２の実施の形態に
係るボルテージフォロア回路１１を接続するようにして
もよい。この場合も、第１のソースフォロア回路１３の
出力端子φ１及びφ２から現れる電位Ｖｓ及びＶｐは定
格で設計した基準電位Ｖｄｄ１以下となる。

【０１２８】なお、上記実施の形態においては、リニア
センサ３２の出力回路に適用した例を示したが、その
他、多数の受光部がマトリクス状に配されたイメージセ
ンサの水平転送レジスタの最終段に接続される出力回路
にも適用させることもできる。

【０１２９】［受光装置］次に、本発明に係る受光装置
を例えば光通信に用いられる受信側のリモートセンサに
適用した実施の形態例（以下、実施の形態に係るリモー
トセンサと記す）を図１５及び図１６を参照しながら説
明する。

【０１３０】この実施の形態に係るリモートセンサは、
図１５に示すように、例えばフォトダイオードＦＤを有
するセンサ部５１と、該センサ部５１からの出力信号Ｖ
ｉｎを増幅して後段のデコーダ５２に供給する出力回路
５３を有して構成されている。

【０１３１】上記センサ部５１は、＋極が接地とされた
バイアス電源５４（電源電圧−Ｖ）と、電流ｉの流れに
対して逆方向接続された上記フォトダイオードＦＤと、
該フォトダイオードＦＤのカソードと接地間に接続され
た負荷抵抗Ｒとを有して構成されている。このセンサ部
５１においては、外部から光が入射することによって、
その入射光量に応じた負の電圧レベルを有する光検出信
号Ｖｉｎが出力される。

【０１３２】なお、本実施の形態に係るリモートセンサ
に対して光信号を出力する送信系は、送るべきコードデ
ータを光変調して赤外線の光信号として出力するように
なされている。コードデータに対する光信号の例を図１
６Ａに示す。この光信号は、論理値「０」及び「１」に
応じて赤外線の出力レベルを可変にした信号形態となっ
ている。

【０１３３】そして、上記送信系からの光信号がリモー
トセンサに入射されることによって、例えば図１６Ｂに
示すように、光信号の光出力レベルに応じた光検出信号
Ｖｉｎが取り出されることとなる。例えば図１６Ａの光
信号が入射された場合、光出力レベルの高い論理値
「１」に対しては、電圧レベルの降下が急峻とされた光
検出信号が出力され、光出力レベルの低い論理値「０」
に対しては、電圧レベルの降下が緩やかとされた光検出
信号が出力される。

【０１３４】出力回路５３は、上記図６に示す第３の実
施の形態に係る信号出力回路と同様の構成を有するた
め、その詳細説明は省略するが、スイッチング回路ＳＷ
に供給されるスイッチング制御信号Ｓｃは、入力信号
（光検出信号）Ｖｉｎにおいてその論理値が決定される
期間のうち、各先頭の例えば１／４期間において高レベ
ルとなる信号形態となっている。この１／４期間は、光
出力が必ず０となっている期間であり、そのため、初段
のソースフォロア回路１から出力される信号Ｖａも上記
１／４期間においては必ず高レベルとされる。このこと
から、上記１／４期間においてスイッチング回路ＳＷが
オン動作することにより、上記１／４期間における高レ
ベルが基準電位Ｖｄｄ１にクランプされることとなる。

【０１３５】従って、上記出力回路５３の出力端子φｏ
ｕｔから出力される信号Ｖｏｕｔは、光信号が論理値
「１」を示す場合、上記１／４期間が基準電位Ｖｄｄ１
とされ、その１／４期間を過ぎた時点から急峻に低レベ
ルに落ち込む信号波形となり、光信号が論理値「０」を
示す場合、上記１／４期間が基準電位Ｖｄｄ１とされ、
その１／４期間を過ぎた時点から緩やかに低レベルに落
ち込む信号波形となる。

【０１３６】デコーダ５２は、上記出力回路５３から出
力される信号Ｖｏｕｔの上記１／４期間から所定期間τ
における電位を検出し、該検出電位と基準電位Ｖｄｄ１
との電位差（検出電圧）が参照電圧Ｖｒよりも高けれ
ば、即ち上記検出電圧がＶ_H のとき、論理値「１」とし
て認識し、参照電圧Ｖｒよりも低ければ、即ち上記検出
電圧がＶ_L のとき、論理「０」として認識して、デジタ
ルのコード情報Ｄｃとして出力する回路構成を有する。
このデコーダ５２からのコード情報Ｄｃは、例えば図示
しないシステムコントローラに供給されてそのコード情
報Ｄｃに応じた制御が行なわれることになる。

【０１３７】この場合において、上記出力回路５３は、
図６に示すように、クランプ回路５の後段にリミッタ回
路４を接続するようにしているため、高インピーダンス
部分（スイッチング回路ＳＷの出力ラインとの接続点
ｈ）において、光の漏れ込み等によって電位Ｖｃが上昇
したとしても、その電位上昇は上記リミッタ回路４によ
って基準電位Ｖｄｄ１＋しきい値Ｖｔｈに制限されるこ
ととなり、しかも、リミッタ回路４の後段にＮ−ＭＯＳ
トランジスタによるソースフォロア回路３を接続するよ
うにしているため、出力端子φｏｕｔに現れる電位Ｖｏ
ｕｔを基準電位Ｖｄｄ１以下に抑制することができる。

【０１３８】これによって、出力回路５３からの出力レ
ベルを定格内に規制することができ、後段のデコーダ５
２でのコード情報Ｄｃへの変換を良好に行なわせること
ができる。

【０１３９】上記出力回路５３は、リミッタ回路４の後
段にＮ−ＭＯＳトランジスタによるソースフォロア回路
３を接続するようにしたが、該ソースフォロア回路３の
代わりに図３で示す第２の実施の形態に係るボルテージ
フォロア回路１１を接続するようにしてもよい。この場
合も、第１のソースフォロア回路１３の出力端子φｏｕ
ｔから現れる電位Ｖｏｕｔは定格で設計した基準電位Ｖ
ｄｄ１以下となる。

【０１４０】他の構成としては、上記出力回路５３とし
て上記図６に示す回路構成を採用したが、上記図７で示
す第４の実施の形態に係る回路構成を用いるようにして
もよい。この場合、高インピーダンス部分ｈの電位上昇
及び出力端子φｏｕｔに現れる電位Ｖｏｕｔの上昇を共
に基準電位Ｖｄｄ１に制限することができる。

【０１４１】

【発明の効果】上述のように、本発明に係る電子回路に
よれば、高インピーダンス発生部分に、該部分での電位
を所定電位に制限する電位制限回路を接続するようにし
たので、高インピーダンス発生部位での電位変化のレベ
ルを所定電位に抑制して出力電位を定格内に規制するこ
とができ、信頼性のある回路動作を達成させることがで
きる

【０１４２】また、本発明に係る固体撮像素子によれ
ば、信号電荷をその電荷量に応じたレベルの電気信号に
変換して撮像信号として出力する出力回路とが撮像部と
共に同一基板上に形成された固体撮像素子において、上
記出力回路の高インピーダンス発生部分に、該部分での
電位を所定電位に制限する電位制限回路を接続するよう
にしたので、同一基板上に形成された上記出力回路にお
ける高インピーダンス発生部位での電位変化のレベルを
所定電位に抑制することができ、出力回路の出力レベル
を定格内に規制することができる。

【０１４３】また、本発明に係る固体撮像素子の出力回
路によれば、転送レジスタを通じて転送された撮像部の
信号電荷をその電荷量に応じたレベルの電気信号に変換
して撮像信号として出力する固体撮像素子の出力回路に
おいて、上記撮像信号の出力ラインである本線のほか
に、撮像信号のピークレベルを検出する支線を有し、上
記支線の高インピーダンス発生部分に、該部分での電位
を所定電位に制限する電位制限回路を接続するようにし
たので、撮像部及び転送レジスタと共に同一基板上に形
成された出力回路における高インピーダンス発生部位で
の電位変化のレベルを所定電位に抑制することができ、
出力回路からの出力レベルを定格内に規制することがで
きる。

【０１４４】また、本発明に係る撮像装置によれば、フ
ォーカス制御用の固体撮像素子と該固体撮像素子からの
出力に基づいて適正な信号出力レベルを得るための制御
を行なうゲイン制御手段とを有する撮像装置において、
上記フォーカス制御用の固体撮像素子の出力回路とし
て、蓄積された信号電荷の電荷量に応じた信号成分を含
む信号を出力する本線と、上記信号成分のピークレベル
を検出する支線を設け、少なくとも上記支線の高インピ
ーダンス発生部分に、該部分での電位を所定電位に制限
する電位制限回路を接続するようにしたので、フォーカ
ス制御用の固体撮像素子を搭載した撮像装置において、
固体撮像素子における撮像部及び転送レジスタと共に同
一基板上に形成された出力回路の高インピーダンス発生
部位での電位変化のレベルを所定電位に抑制することが
でき、これによって上記フォーカス制御用の固体撮像素
子の出力回路からの出力レベルを定格内に規制すること
ができ、撮像特性の向上を図ることができる。

【０１４５】また、本発明に係る受光装置によれば、被
写体からの入射光をその光量に応じた量の信号電荷に変
換する光電変換部と、上記信号電荷をその電荷量に応じ
たレベルの電気信号に変換して受光信号として出力する
出力回路とが同一基板上に形成された受光装置におい
て、上記出力回路の高インピーダンス発生部分に、該部
分での電位を所定電位に制限する電位制限回路を接続す
るようにしたので、光電変換部と共に同一基板上に形成
された出力回路の高インピーダンス発生部位での電位変
化のレベルを所定電位に抑制することができ、これによ
って上記出力回路からの出力レベルを定格内に規制する
ことができ、受光特性の向上を図ることができる。

【図面の簡単な説明】

【図１】本発明に係る電子回路を増幅段を有する信号出
力回路に適用した第１の実施の形態例を示す回路図であ
る。

【図２】第１の実施の形態に係る信号出力回路における
高インピーダンス部分及び出力端子での電位変化を示す
波形図である。

【図３】本発明に係る電子回路を増幅段を有する信号出
力回路に適用した第２の実施の形態例を示す回路図であ
る。

【図４】第２の実施の形態に係る信号出力回路における
高インピーダンス部分及び出力端子での電位変化を示す
波形図である。

【図５】ボルテージフォロア回路の一般的構成を示す図
であり、同図Ａはブロック図、同図Ｂは回路図である。

【図６】本発明に係る電子回路を増幅段を有する信号出
力回路に適用した第３の実施の形態例を示す回路図であ
る。

【図７】本発明に係る電子回路を増幅段を有する信号出
力回路に適用した第４の実施の形態例を示す回路図であ
る。

【図８】本発明に係る固体撮像素子をＣＣＤ構造の転送
段を有するリニアセンサに適用した実施の形態例（以
下、単に実施の形態に係るリニアセンサと記す）を示す
構成図である。

【図９】本実施の形態に係るリニアセンサの信号出力回
路における第１の構成例を示す回路図である。

【図１０】本実施の形態に係るリニアセンサの信号出力
回路における第２の構成例を示す回路図である。

【図１１】本実施の形態に係るリニアセンサの信号出力
回路における第３の構成例を示す回路図である。

【図１２】本実施の形態に係るリニアセンサの信号出力
回路における第３の構成例の本線での信号処理を示すタ
イミングチャートである。

【図１３】本実施の形態に係るリニアセンサの信号出力
回路における第４の構成例を示す回路図である。

【図１４】本発明に係る撮像装置をＣＣＤ構造の転送段
を有するリニアセンサをフォーカス制御用として用いた
カメラ装置に適用した実施の形態例を示す構成図であ
る。

【図１５】本発明に係る受光装置を例えば光通信に用い
られる受信側のリモートセンサに適用した実施の形態例
（以下、実施の形態に係るリモートセンサと記す）を示
す構成図である。

【図１６】本実施の形態に係るリモートセンサの出力回
路での信号処理を示すタイミングチャートである。

【図１７】リニアセンサにおける従来の信号出力回路の
構成を示す回路図である。

【図１８】従来例に係る信号出力回路の高インピーダン
ス部分及び出力端子での電位変化を示す波形図である。

【符号の説明】

１ 初段のソースフォロア回路、２ ピークホールド回
路、３ 後段のソースフォロア回路、４ リミット回
路、５ クランプ回路、Ｄ１，Ｄ２，Ｄ ダイオード、
１１ ボルテージフォロア回路、２２ センサ列、２４
転送レジスタ、２６ 電荷−電気信号変換部、２８
信号出力回路、Ｌ１ 本線、Ｌ２ 支線、Ｌｐ 電源ラ
イン、３１ カメラ本体、３２ リニアセンサ、３３
ゲイン制御手段、４２ タイミング発生回路、４３ 露
光調整回路、４４ 演算回路、４５フォーカスレンズ、
４６ オートフォーカス制御回路、５１ センサ部、５
２デコーダ、５３ 出力回路

Claims (60)

【特許請求の範囲】
1. 【請求項１】 高インピーダンス発生部分に、該部分で
   の電位を所定電位に制限する電位制限回路が接続されて
   いることを特徴とする電子回路。
2. 【請求項２】 上記電位制限回路は、所定電位発生源と
   上記高インピーダンス発生部分間に逆方向接続されたダ
   イオードにて構成されていることを特徴とする請求項１
   記載の電子回路。
3. 【請求項３】 上記高インピーダンス発生部分での上記
   電位制限回路を構成するダイオードのしきい値分の電位
   上昇を抑制する補正回路が接続されていることを特徴と
   する請求項２記載の電子回路。
4. 【請求項４】 上記高インピーダンス発生部分は、高入
   力インピーダンス部の前段に接続されたピークホールド
   回路における容量接続点であることを特徴とする請求項
   １、２又は３記載の電子回路。
5. 【請求項５】 上記ピークホールド回路は、信号の入力
   方向に対して逆方向接続されたダイオードと該ダイオー
   ドのアノードと接地間に接続された容量にて構成されて
   いることを特徴とする請求項４記載の電子回路。
6. 【請求項６】 上記容量接続点の後段に、上記高インピ
   ーダンス発生部分での上記電位制限回路を構成するダイ
   オードのしきい値分の電位上昇を抑制する補正回路が接
   続されていることを特徴とする請求項４又は５記載の電
   子回路。
7. 【請求項７】 上記補正回路は、ｎチャネル型ＭＯＳＦ
   ＥＴによるソースフォロア回路であることを特徴とする
   請求項６記載の電子回路。
8. 【請求項８】 上記補正回路は、ボルテージフォロア回
   路におけるフィードバック系に接続されたｐチャネル型
   ＭＯＳＦＥＴによるソースフォロア回路であることを特
   徴とする請求項６記載の電子回路。
9. 【請求項９】 上記高インピーダンス発生部分は、高入
   力インピーダンス部の前段に接続されたクランプ回路に
   おけるクランプ電圧の選択的供給点であることを特徴と
   する請求項１、２又は３記載の電子回路。
10. 【請求項１０】 上記クランプ回路は、入力信号ライン
    に接続された結合容量と該結合容量の出力側電極とクラ
    ンプ電圧発生源間に接続されたスイッチング回路にて構
    成されていることを特徴とする請求項９記載の電子回
    路。
11. 【請求項１１】 上記クランプ電圧の選択的供給点と上
    記電位制限回路を構成するダイオード間に、上記高イン
    ピーダンス発生部分での上記電位制限回路を構成するダ
    イオードのしきい値分の電位上昇を抑制する補正回路が
    接続されていることを特徴とする請求項９又は１０記載
    の電子回路。
12. 【請求項１２】 上記補正回路は、ｐチャネル型ＭＯＳ
    ＦＥＴによるソースフォロア回路であることを特徴とす
    る請求項１１記載の電子回路。
13. 【請求項１３】 被写体からの入射光をその光量に応じ
    た量の信号電荷に変換する光電変換部が多数配列された
    撮像部と、 上記撮像部に蓄積された上記信号電荷を出力側に転送す
    る転送レジスタと、 上記転送レジスタを通じて転送された上記信号電荷をそ
    の電荷量に応じたレベルの電気信号に変換して撮像信号
    として出力する出力回路とが同一基板上に形成された固
    体撮像素子において、 上記出力回路の高インピーダンス発生部分に、該部分で
    の電位を所定電位に制限する電位制限回路が接続されて
    いることを特徴とする固体撮像素子。
14. 【請求項１４】 上記出力回路は、上記撮像信号の出力
    ラインである本線のほかに、上記撮像信号のピークレベ
    ルを検出するためのピーク検出回路が接続された支線を
    有し、 上記支線の高インピーダンス発生部分に、上記電位制限
    回路が接続されていることを特徴とする請求項１３記載
    の固体撮像素子。
15. 【請求項１５】 上記出力回路は、上記撮像信号の出力
    ラインである本線の高インピーダンス発生部分に、上記
    電位制限回路が接続されていることを特徴とする請求項
    １３又は１４記載の固体撮像素子。
16. 【請求項１６】 上記電位制限回路は、所定電位発生源
    と上記高インピーダンス発生部分間に逆方向接続された
    ダイオードにて構成されていることを特徴とする請求項
    １３、１４又は１５記載の固体撮像素子。
17. 【請求項１７】 上記高インピーダンス発生部分での上
    記電位制限回路を構成するダイオードのしきい値分の電
    位上昇を抑制する補正回路が接続されていることを特徴
    とする請求項１６記載の固体撮像素子。
18. 【請求項１８】 上記支線の高インピーダンス発生部分
    は、高入力インピーダンス部の前段に接続されたピーク
    ホールド回路における容量接続点であることを特徴とす
    る請求項１４〜１７いずれか１記載の固体撮像素子。
19. 【請求項１９】 上記ピークホールド回路は、信号の入
    力方向に対して逆方向接続されたダイオードと該ダイオ
    ードのアノードと接地間に接続された容量にて構成され
    ていることを特徴とする請求項１８記載の固体撮像素
    子。
20. 【請求項２０】 上記容量接続点の後段に、上記高イン
    ピーダンス発生部分での上記電位制限回路を構成するダ
    イオードのしきい値分の電位上昇を抑制する補正回路が
    接続されていることを特徴とする請求項１８又は１９記
    載の固体撮像素子。
21. 【請求項２１】 上記補正回路は、ｎチャネル型ＭＯＳ
    ＦＥＴによるソースフォロア回路であることを特徴とす
    る請求項２０記載の固体撮像素子。
22. 【請求項２２】 上記補正回路は、ボルテージフォロア
    回路におけるフィードバック系に接続されたｐチャネル
    型ＭＯＳＦＥＴによるソースフォロア回路であることを
    特徴とする請求項２０記載の固体撮像素子。
23. 【請求項２３】 上記本線の高インピーダンス発生部分
    は、高入力インピーダンス部の前段に接続されたクラン
    プ回路におけるクランプ電圧の選択的供給点であること
    を特徴とする請求項１５、１６又は１７記載の固体撮像
    素子。
24. 【請求項２４】 上記クランプ回路は、入力信号ライン
    に接続された結合容量と該結合容量の出力側電極とクラ
    ンプ電圧発生源間に接続されたスイッチング回路にて構
    成されていることを特徴とする請求項２３記載の固体撮
    像素子。
25. 【請求項２５】 上記クランプ電圧の選択的供給点と上
    記電位制限回路を構成するダイオード間に、上記高イン
    ピーダンス発生部分での上記電位制限回路を構成するダ
    イオードのしきい値分の電位上昇を抑制する補正回路が
    接続されていることを特徴とする請求項２３又は２４記
    載の固体撮像素子。
26. 【請求項２６】 上記補正回路は、ｐチャネル型ＭＯＳ
    ＦＥＴによるソースフォロア回路であることを特徴とす
    る請求項２５記載の固体撮像素子。
27. 【請求項２７】 被写体からの入射光をその光量に応じ
    た量の信号電荷に変換する光電変換部が多数配列された
    撮像部と、上記撮像部に蓄積された上記信号電荷を出力
    側に転送する転送レジスタとを有する固体撮像素子と共
    に同一基板上に形成されるもので、上記転送レジスタを
    通じて転送された上記信号電荷をその電荷量に応じたレ
    ベルの電気信号に変換して撮像信号として出力する固体
    撮像素子の出力回路において、 上記撮像信号の出力ラインである本線のほかに、撮像信
    号のピークレベルを検出する支線を有し、 上記支線の高インピーダンス発生部分に、該部分での電
    位を所定電位に制限する電位制限回路が接続されている
    ことを特徴とする固体撮像素子の出力回路。
28. 【請求項２８】 上記撮像信号の出力ラインである本線
    の高インピーダンス発生部分に、上記電位制限回路が接
    続されていることを特徴とする請求項２７記載の固体撮
    像素子の出力回路。
29. 【請求項２９】 上記電位制限回路は、所定電位発生源
    と上記高インピーダンス発生部分間に逆方向接続された
    ダイオードにて構成されていることを特徴とする請求項
    ２７又は２８記載の固体撮像素子の出力回路。
30. 【請求項３０】 上記高インピーダンス発生部分での上
    記電位制限回路を構成するダイオードのしきい値分の電
    位上昇を抑制する補正回路が接続されていることを特徴
    とする請求項２９記載の固体撮像素子の出力回路。
31. 【請求項３１】 上記支線の高インピーダンス発生部分
    は、高入力インピーダンス部の前段に接続されたピーク
    ホールド回路における容量接続点であることを特徴とす
    る請求項２７〜３０いずれか１記載の固体撮像素子の出
    力回路。
32. 【請求項３２】 上記ピークホールド回路は、信号の入
    力方向に対して逆方向接続されたダイオードと該ダイオ
    ードのアノードと接地間に接続された容量にて構成され
    ていることを特徴とする請求項３１記載の固体撮像素子
    の出力回路。
33. 【請求項３３】 上記容量接続点の後段に、上記高イン
    ピーダンス発生部分での上記電位制限回路を構成するダ
    イオードのしきい値分の電位上昇を抑制する補正回路が
    接続されていることを特徴とする請求項３１又は３２記
    載の固体撮像素子の出力回路。
34. 【請求項３４】 上記補正回路は、ｎチャネル型ＭＯＳ
    ＦＥＴによるソースフォロア回路であることを特徴とす
    る請求項３３記載の固体撮像素子の出力回路。
35. 【請求項３５】 上記補正回路は、ボルテージフォロア
    回路におけるフィードバック系に接続されたｐチャネル
    型ＭＯＳＦＥＴによるソースフォロア回路であることを
    特徴とする請求項３３記載の固体撮像素子の出力回路。
36. 【請求項３６】 上記本線の高インピーダンス発生部分
    は、高入力インピーダンス部の前段に接続されたクラン
    プ回路におけるクランプ電圧の選択的供給点であること
    を特徴とする請求項２８、２９又は３０記載の固体撮像
    素子の出力回路。
37. 【請求項３７】 上記クランプ回路は、入力信号ライン
    に接続された結合容量と該結合容量の出力側電極とクラ
    ンプ電圧発生源間に接続されたスイッチング回路にて構
    成されていることを特徴とする請求項３６記載の固体撮
    像素子の出力回路。
38. 【請求項３８】 上記クランプ電圧の選択的供給点と上
    記電位制限回路を構成するダイオード間に、上記高イン
    ピーダンス発生部分での上記電位制限回路を構成するダ
    イオードのしきい値分の電位上昇を抑制する補正回路が
    接続されていることを特徴とする請求項３６又は３７記
    載の固体撮像素子の出力回路。
39. 【請求項３９】 上記補正回路は、ｐチャネル型ＭＯＳ
    ＦＥＴによるソースフォロア回路であることを特徴とす
    る請求項３８記載の固体撮像素子の出力回路。
40. 【請求項４０】 フォーカス制御用の固体撮像素子と、
    該固体撮像素子からの出力に基づいて適正な信号出力レ
    ベルを得るための制御を行なうゲイン制御手段とを有す
    る撮像装置において、 上記フォーカス制御用の固体撮像素子の出力回路は、蓄
    積された信号電荷の電荷量に応じた信号成分を含む信号
    を出力する本線と、上記信号成分のピークレベルを検出
    する支線を有し、 少なくとも上記支線の高インピーダンス発生部分に、該
    部分での電位を所定電位に制限する電位制限回路が接続
    されていることを特徴とする撮像装置。
41. 【請求項４１】 上記ゲイン制御手段は、少なくとも上
    記出力回路における本線からの信号成分に基づいてフォ
    ーカス調整を行なうフォーカス制御手段と、上記出力回
    路における支線からのピークレベルに基づいて上記撮像
    用の固体撮像素子での露光時間を調整する露光調整手段
    を有することを特徴とする請求項４０記載の撮像装置。
42. 【請求項４２】 上記撮像信号の出力ラインである本線
    の高インピーダンス発生部分に、上記電位制限回路が接
    続されていることを特徴とする請求項４０又は４１記載
    の撮像装置。
43. 【請求項４３】 上記電位制限回路は、所定電位発生源
    と上記高インピーダンス発生部分間に逆方向接続された
    ダイオードにて構成されていることを特徴とする請求項
    ４０、４１又は４２記載の撮像装置。
44. 【請求項４４】 上記高インピーダンス発生部分での上
    記電位制限回路を構成するダイオードのしきい値分の電
    位上昇を抑制する補正回路が接続されていることを特徴
    とする請求項４３記載の撮像装置。
45. 【請求項４５】 上記支線の高インピーダンス発生部分
    は、高入力インピーダンス部の前段に接続されたピーク
    ホールド回路における容量接続点であることを特徴とす
    る請求項４０〜４４いずれか１記載の撮像装置。
46. 【請求項４６】 上記ピークホールド回路は、信号の入
    力方向に対して逆方向接続されたダイオードと該ダイオ
    ードのアノードと接地間に接続された容量にて構成され
    ていることを特徴とする請求項４５記載の撮像装置。
47. 【請求項４７】 上記容量接続点の後段に、上記高イン
    ピーダンス発生部分での上記電位制限回路を構成するダ
    イオードのしきい値分の電位上昇を抑制する補正回路が
    接続されていることを特徴とする請求項４５又は４６記
    載の撮像装置。
48. 【請求項４８】 上記補正回路は、ｎチャネル型ＭＯＳ
    ＦＥＴによるソースフォロア回路であることを特徴とす
    る請求項４７記載の撮像装置。
49. 【請求項４９】 上記補正回路は、ボルテージフォロア
    回路におけるフィードバック系に接続されたｐチャネル
    型ＭＯＳＦＥＴによるソースフォロア回路であることを
    特徴とする請求項４７記載の撮像装置。
50. 【請求項５０】 上記本線の高インピーダンス発生部分
    は、高入力インピーダンス部の前段に接続されたクラン
    プ回路におけるクランプ電圧の選択的供給点であること
    を特徴とする請求項４２、４３又は４４記載の撮像装
    置。
51. 【請求項５１】 上記クランプ回路は、入力信号ライン
    に接続された結合容量と該結合容量の出力側電極とクラ
    ンプ電圧発生源間に接続されたスイッチング回路にて構
    成されていることを特徴とする請求項５０記載の撮像装
    置。
52. 【請求項５２】 上記クランプ電圧の選択的供給点と上
    記電位制限回路を構成するダイオード間に、上記高イン
    ピーダンス発生部分での上記電位制限回路を構成するダ
    イオードのしきい値分の電位上昇を抑制する補正回路が
    接続されていることを特徴とする請求項５０又は５１記
    載の撮像装置。
53. 【請求項５３】 上記補正回路は、ｐチャネル型ＭＯＳ
    ＦＥＴによるソースフォロア回路であることを特徴とす
    る請求項５２記載の撮像装置。
54. 【請求項５４】 被写体からの入射光をその光量に応じ
    た量の信号電荷に変換する光電変換部と、上記信号電荷
    をその電荷量に応じたレベルの電気信号に変換して受光
    信号として出力する出力回路とが同一基板上に形成され
    た受光装置において、 上記出力回路の高インピーダンス発生部分に、該部分で
    の電位を所定電位に制限する電位制限回路が接続されて
    いることを特徴とする受光装置。
55. 【請求項５５】 上記電位制限回路は、所定電位発生源
    と上記高インピーダンス発生部分間に逆方向接続された
    ダイオードにて構成されていることを特徴とする請求項
    ５４記載の受光装置。
56. 【請求項５６】 上記高インピーダンス発生部分での上
    記電位制限回路を構成するダイオードのしきい値分の電
    位上昇を抑制する補正回路が接続されていることを特徴
    とする請求項５５記載の受光装置。
57. 【請求項５７】 上記高インピーダンス発生部分は、高
    入力インピーダンス部の前段に接続されたクランプ回路
    におけるクランプ電圧の選択的供給点であることを特徴
    とする請求項５４、５５又は５６記載の受光装置。
58. 【請求項５８】 上記クランプ回路は、入力信号ライン
    に接続された結合容量と該結合容量の出力側電極とクラ
    ンプ電圧発生源間に接続されたスイッチング回路にて構
    成されていることを特徴とする請求項５７記載の受光装
    置。
59. 【請求項５９】 上記クランプ電圧の選択的供給点と上
    記電位制限回路を構成するダイオード間に、上記高イン
    ピーダンス発生部分での上記電位制限回路を構成するダ
    イオードのしきい値分の電位上昇を抑制する補正回路が
    接続されていることを特徴とする請求項５７又は５８記
    載の受光装置。
60. 【請求項６０】 上記補正回路は、ｐチャネル型ＭＯＳ
    ＦＥＴによるソースフォロア回路であることを特徴とす
    る請求項５９記載の受光装置。