JPH09246558A - 薄膜トランジスタおよび液晶表示装置用アクティブマトリックスアレイとそれらの製造方法 - Google Patents
薄膜トランジスタおよび液晶表示装置用アクティブマトリックスアレイとそれらの製造方法Info
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- JPH09246558A JPH09246558A JP5355396A JP5355396A JPH09246558A JP H09246558 A JPH09246558 A JP H09246558A JP 5355396 A JP5355396 A JP 5355396A JP 5355396 A JP5355396 A JP 5355396A JP H09246558 A JPH09246558 A JP H09246558A
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Abstract
(57)【要約】
【課題】ドーピング工程数を増すことなくＬＤＤ構造を
実現し、薄膜トランジスタのＯｆｆ電流を低減する。 【解決手段】ガラス基板１１にバッファー層となる酸化
シリコン膜１２を形成し、その上に多結晶シリコン薄膜
１３を形成し活性層の形状にする。薄膜１３の上に、酸
化シリコンを用いてゲート絶縁膜１４を、およびＺｒ濃
度１０原子％のAl-Zr合金を用いてゲート電極１５を形
成する。ゲート電極１５の一部および薄膜トランジスタ
の低濃度不純物注入領域上を被覆するように窒化シリコ
ン膜１６を形成した後、リンイオンを用いて不純物注入
を行う。
実現し、薄膜トランジスタのＯｆｆ電流を低減する。 【解決手段】ガラス基板１１にバッファー層となる酸化
シリコン膜１２を形成し、その上に多結晶シリコン薄膜
１３を形成し活性層の形状にする。薄膜１３の上に、酸
化シリコンを用いてゲート絶縁膜１４を、およびＺｒ濃
度１０原子％のAl-Zr合金を用いてゲート電極１５を形
成する。ゲート電極１５の一部および薄膜トランジスタ
の低濃度不純物注入領域上を被覆するように窒化シリコ
ン膜１６を形成した後、リンイオンを用いて不純物注入
を行う。
Description
【０００１】
【発明の属する技術分野】本発明は液晶表示装置やイメ
ージセンサー等の入出力デバイスに使用可能な多結晶シ
リコン薄膜トランジスタおよび液晶表示装置用アクティ
ブマトリックスアレイとそれらの製造方法に関する。
ージセンサー等の入出力デバイスに使用可能な多結晶シ
リコン薄膜トランジスタおよび液晶表示装置用アクティ
ブマトリックスアレイとそれらの製造方法に関する。
【０００２】
【従来の技術】薄膜トランジスタを集積化した液晶表示
装置や、イメージセンサでは高密度化の技術トレンドと
ともに低コスト化への要望が強く、従来の非晶質シリコ
ンを活性層に用いた薄膜トランジスタから、多結晶シリ
コンを活性層に用いた薄膜トランジスタの開発が活発化
している。多結晶シリコン薄膜トランジスタは非晶質シ
リコン薄膜トランジスタに比べて電子移動度が２桁以上
大きく、素子の微細化や駆動回路を同一基板上に集積可
能である等の利点を有する。その反面、薄膜トランジス
タの待機時のいわゆるＯｆｆ電流が非晶質シリコン薄膜
トランジスタに比べて大きいという課題を有している。
このＯｆｆ電流課題を解決するため、オフセット構造や
ＬＤＤ（Lightly-Doped-Drain）構造が提案されてい
る。
装置や、イメージセンサでは高密度化の技術トレンドと
ともに低コスト化への要望が強く、従来の非晶質シリコ
ンを活性層に用いた薄膜トランジスタから、多結晶シリ
コンを活性層に用いた薄膜トランジスタの開発が活発化
している。多結晶シリコン薄膜トランジスタは非晶質シ
リコン薄膜トランジスタに比べて電子移動度が２桁以上
大きく、素子の微細化や駆動回路を同一基板上に集積可
能である等の利点を有する。その反面、薄膜トランジス
タの待機時のいわゆるＯｆｆ電流が非晶質シリコン薄膜
トランジスタに比べて大きいという課題を有している。
このＯｆｆ電流課題を解決するため、オフセット構造や
ＬＤＤ（Lightly-Doped-Drain）構造が提案されてい
る。
【０００３】図８は従来の多結晶シリコン薄膜トランジ
スタの製造方法の一例を示す。図に示した薄膜トランジ
スタは、薄膜トランジスタのリーク電流低減のためＬＤ
Ｄ構造を有している。図８(a)に示したように透光性基
板：１１（高耐熱ガラス基板）上に非晶質シリコン薄膜
を減圧気相成長法（ＬＰＣＶＤ法）により形成し、窒素
雰囲気中で６００℃の熱処理を行い、非晶質シリコン薄
膜を結晶化して多結晶シリコン薄膜：１３を形成する。
前記多結晶シリコン薄膜を島状に加工し、ゲート絶縁
膜：１４となる酸化シリコン薄膜を形成する。前記酸化
シリコン薄膜上にゲート電極：１５を形成する。ゲート
電極形成後、ゲート電極をマスクとしてイオン注入法に
て第一の不純物注入を行い、低濃度不純物注入領域（ｎ
-領域）：１３ｂを形成する。第一の不純物注入は例え
ばリン（Ｐ）イオンを、加速電圧８０KV、ドーズ量１×
１０13／cm2にて注入する。第一の不純物注入後、図８
(b)に示したようにフォトレジスト：３０にてｎ-領域の
マスクを形成したのち、第二の不純物注入を行い高濃度
不純物注入領域（ｎ+領域）：１３ｃを形成する。第二
の不純物注入は例えばリン（Ｐ）イオンを、加速電圧８
０KV、ドーズ量１×１０15／cm2にて注入する。第二の
不純物注入後、フォトレジストマスクを除去し、注入し
た不純物の活性化処理を行う。最後に図８(c)に示した
ように層間絶縁膜：１８を形成し、コンタクトホール：
１９を開口したのち、ソース・ドレイン配線：２０およ
び２１を形成し、薄膜トランジスタが完成する。
スタの製造方法の一例を示す。図に示した薄膜トランジ
スタは、薄膜トランジスタのリーク電流低減のためＬＤ
Ｄ構造を有している。図８(a)に示したように透光性基
板：１１（高耐熱ガラス基板）上に非晶質シリコン薄膜
を減圧気相成長法（ＬＰＣＶＤ法）により形成し、窒素
雰囲気中で６００℃の熱処理を行い、非晶質シリコン薄
膜を結晶化して多結晶シリコン薄膜：１３を形成する。
前記多結晶シリコン薄膜を島状に加工し、ゲート絶縁
膜：１４となる酸化シリコン薄膜を形成する。前記酸化
シリコン薄膜上にゲート電極：１５を形成する。ゲート
電極形成後、ゲート電極をマスクとしてイオン注入法に
て第一の不純物注入を行い、低濃度不純物注入領域（ｎ
-領域）：１３ｂを形成する。第一の不純物注入は例え
ばリン（Ｐ）イオンを、加速電圧８０KV、ドーズ量１×
１０13／cm2にて注入する。第一の不純物注入後、図８
(b)に示したようにフォトレジスト：３０にてｎ-領域の
マスクを形成したのち、第二の不純物注入を行い高濃度
不純物注入領域（ｎ+領域）：１３ｃを形成する。第二
の不純物注入は例えばリン（Ｐ）イオンを、加速電圧８
０KV、ドーズ量１×１０15／cm2にて注入する。第二の
不純物注入後、フォトレジストマスクを除去し、注入し
た不純物の活性化処理を行う。最後に図８(c)に示した
ように層間絶縁膜：１８を形成し、コンタクトホール：
１９を開口したのち、ソース・ドレイン配線：２０およ
び２１を形成し、薄膜トランジスタが完成する。
【０００４】また、図９〜１１はＬＤＤ構造薄膜トラン
ジスタをスイッチング素子に用いた駆動回路内蔵型液晶
表示装置用アクティブマトリックスアレイの製造方法を
示す。図９、１０はC-MOS駆動回路を形成するp-chおよ
びn-ch薄膜トランジスタの製造方法を、図１１は画素部
のＬＤＤ構造薄膜トランジスタの製造方法を示す。図９
〜１１の（ａ）に示すようにバッファー層１２を設けた
透光性基板：１１（高耐熱ガラス基板）上に多結晶シリ
コン薄膜：１３を形成する。前記多結晶シリコン薄膜を
島状に加工し、ゲート絶縁膜：１４となる酸化シリコン
薄膜を形成する。前記酸化シリコン薄膜上に多結晶シリ
コン薄膜にてゲート電極：１５を形成する。ゲート電極
形成後、p-ch薄膜トランジスタ（ＴＦＴ）のソース及び
ドレイン領域形成のため、ホウ素イオンを注入する。ホ
ウ素イオンの注入条件は例えば加速電圧６０ＫＶ、ドー
ズ量１×１０15／cm2であり、n-chＴＦＴのソース及び
ドレイン領域はホウ素が注入されないようにフォトレジ
ストを用いてマスクしている。ホウ素イオン注入後フォ
トレジストマスクを除去し、図１０〜１１（ｂ）に示す
ようにn-chＴＦＴの低濃度不純物注入領域（ｎ-域）：
１３ｂを形成する。低濃度不純物注入領域は例えばリン
（Ｐ）イオンを加速電圧８０KV、ドーズ量１×１０13/c
m2にて注入して形成する。リンイオンの低濃度注入後、
図１１（ｃ）に示したようにフォトレジスト：３０にて
画素部のn-chＴＦＴにのみｎ-領域のマスクを形成し、
リンイオンの高濃度注入を行い、高濃度不純物注入領域
（ｎ+領域）：１３ｃを形成する。高濃度不純物注入領
域は例えばリン（Ｐ）イオンを、加速電圧８０KV、ドー
ズ量１×１０15/cm2にて注入し形成する。これにより回
路部n-chＴＦＴは非ＬＤＤ構造となり、かつ画素部のn-
chＴＦＴはＬＤＤ構造となる。リンイオンの高濃度注入
後、ＬＤＤ領域のフォトレジストマスクを除去し、注入
した不純物の活性化処理を行い、層間絶縁膜：１８を形
成する。最後に図９〜１１（ｅ）に示すようにコンタク
トホール：１９を開口し、ソース・ドレイン配線：２０
および２１を形成し、薄膜トランジスタが完成する。
ジスタをスイッチング素子に用いた駆動回路内蔵型液晶
表示装置用アクティブマトリックスアレイの製造方法を
示す。図９、１０はC-MOS駆動回路を形成するp-chおよ
びn-ch薄膜トランジスタの製造方法を、図１１は画素部
のＬＤＤ構造薄膜トランジスタの製造方法を示す。図９
〜１１の（ａ）に示すようにバッファー層１２を設けた
透光性基板：１１（高耐熱ガラス基板）上に多結晶シリ
コン薄膜：１３を形成する。前記多結晶シリコン薄膜を
島状に加工し、ゲート絶縁膜：１４となる酸化シリコン
薄膜を形成する。前記酸化シリコン薄膜上に多結晶シリ
コン薄膜にてゲート電極：１５を形成する。ゲート電極
形成後、p-ch薄膜トランジスタ（ＴＦＴ）のソース及び
ドレイン領域形成のため、ホウ素イオンを注入する。ホ
ウ素イオンの注入条件は例えば加速電圧６０ＫＶ、ドー
ズ量１×１０15／cm2であり、n-chＴＦＴのソース及び
ドレイン領域はホウ素が注入されないようにフォトレジ
ストを用いてマスクしている。ホウ素イオン注入後フォ
トレジストマスクを除去し、図１０〜１１（ｂ）に示す
ようにn-chＴＦＴの低濃度不純物注入領域（ｎ-域）：
１３ｂを形成する。低濃度不純物注入領域は例えばリン
（Ｐ）イオンを加速電圧８０KV、ドーズ量１×１０13/c
m2にて注入して形成する。リンイオンの低濃度注入後、
図１１（ｃ）に示したようにフォトレジスト：３０にて
画素部のn-chＴＦＴにのみｎ-領域のマスクを形成し、
リンイオンの高濃度注入を行い、高濃度不純物注入領域
（ｎ+領域）：１３ｃを形成する。高濃度不純物注入領
域は例えばリン（Ｐ）イオンを、加速電圧８０KV、ドー
ズ量１×１０15/cm2にて注入し形成する。これにより回
路部n-chＴＦＴは非ＬＤＤ構造となり、かつ画素部のn-
chＴＦＴはＬＤＤ構造となる。リンイオンの高濃度注入
後、ＬＤＤ領域のフォトレジストマスクを除去し、注入
した不純物の活性化処理を行い、層間絶縁膜：１８を形
成する。最後に図９〜１１（ｅ）に示すようにコンタク
トホール：１９を開口し、ソース・ドレイン配線：２０
および２１を形成し、薄膜トランジスタが完成する。
【０００５】
【発明が解決しようとする課題】図８に示した製造方法
を用いて薄膜トランジスタを作製した場合、ＬＤＤ構造
を実現するためには高濃度、および低濃度の二度のドー
ピング工程を必要とし、ＬＤＤ構造を用いない薄膜トラ
ンジスタに比較してドーピング工程数が増大し作製プロ
セスが複雑になる。
を用いて薄膜トランジスタを作製した場合、ＬＤＤ構造
を実現するためには高濃度、および低濃度の二度のドー
ピング工程を必要とし、ＬＤＤ構造を用いない薄膜トラ
ンジスタに比較してドーピング工程数が増大し作製プロ
セスが複雑になる。
【０００６】図９〜１１に示した製造方法を用いて液晶
表示装置に用いる駆動回路内蔵液晶表示装置のアクティ
ブマトリックスアレイを作製した場合、駆動回路部のp-
ch、n-ch形成用の二度の不純物注入に加え、ＬＤＤ領域
形成用の不純物注入が追加されるので作製工程が複雑と
なり、スループットが低下する。さらに、図９〜１１に
示した製造方法ではn-ch薄膜トランジスタのソースおよ
びドレイン領域にはリンイオン（Ｐ）のみが注入される
が、p-ch薄膜トランジスタのソースおよびドレイン領域
にはホウ素（Ｂ）イオン（図９〜１１の（ａ））に加え
てリンイオン（Ｐ）（図９〜１１の（ｂ）、（ｃ））が
注入される。リンはシリコン中ではドナーとなり、ホウ
素のホール供給能力を低下させる。p-chＴＦＴにホウ素
とリンを同時に注入した場合に必要なホウ素注入量は以
下の数式（数１）で示される。
表示装置に用いる駆動回路内蔵液晶表示装置のアクティ
ブマトリックスアレイを作製した場合、駆動回路部のp-
ch、n-ch形成用の二度の不純物注入に加え、ＬＤＤ領域
形成用の不純物注入が追加されるので作製工程が複雑と
なり、スループットが低下する。さらに、図９〜１１に
示した製造方法ではn-ch薄膜トランジスタのソースおよ
びドレイン領域にはリンイオン（Ｐ）のみが注入される
が、p-ch薄膜トランジスタのソースおよびドレイン領域
にはホウ素（Ｂ）イオン（図９〜１１の（ａ））に加え
てリンイオン（Ｐ）（図９〜１１の（ｂ）、（ｃ））が
注入される。リンはシリコン中ではドナーとなり、ホウ
素のホール供給能力を低下させる。p-chＴＦＴにホウ素
とリンを同時に注入した場合に必要なホウ素注入量は以
下の数式（数１）で示される。
【０００７】
【数１】
【０００８】ＮPH3はn-chに必要な不純物濃度であるの
で減少させることが困難であり、結果的にＮB2H6濃度を
増大させる必要があり、スループットを低下させる要因
となっていた。
で減少させることが困難であり、結果的にＮB2H6濃度を
増大させる必要があり、スループットを低下させる要因
となっていた。
【０００９】前記課題を解決するため、本発明はイオン
ドーピング工程数を増やすことなくＬＤＤ構造を実現
し、Ｏｆｆ電流を低減しうる薄膜トランジスタおよびそ
れを用いたスループットを低下させない液晶表示装置用
アクティブマトリックスアレイを提供することを目的と
する。
ドーピング工程数を増やすことなくＬＤＤ構造を実現
し、Ｏｆｆ電流を低減しうる薄膜トランジスタおよびそ
れを用いたスループットを低下させない液晶表示装置用
アクティブマトリックスアレイを提供することを目的と
する。
【００１０】
【課題を解決するための手段】前記目的を達成するた
め、本発明の薄膜トランジスタは、多結晶シリコン薄膜
を活性層に有し、チャネル領域とソースおよびドレイン
領域との間に低濃度不純物注入量域を有する薄膜トラン
ジスタにおいて、前記薄膜トランジスタ表面の全体を被
覆するゲート絶縁膜を備え、かつゲート電極の一部を被
覆するように形成され前記ゲート絶縁膜とは異なる材料
からなる絶縁膜を低濃度不純物注入領域の不純物注入マ
スクとして備えたことを特徴とする。前記低濃度不純物
注入領域のイオン量を例えば１×１０13／cm2程度で注
入した領域をいう。
め、本発明の薄膜トランジスタは、多結晶シリコン薄膜
を活性層に有し、チャネル領域とソースおよびドレイン
領域との間に低濃度不純物注入量域を有する薄膜トラン
ジスタにおいて、前記薄膜トランジスタ表面の全体を被
覆するゲート絶縁膜を備え、かつゲート電極の一部を被
覆するように形成され前記ゲート絶縁膜とは異なる材料
からなる絶縁膜を低濃度不純物注入領域の不純物注入マ
スクとして備えたことを特徴とする。前記低濃度不純物
注入領域のイオン量を例えば１×１０13／cm2程度で注
入した領域をいう。
【００１１】次に本発明の液晶表示装置用アクティブマ
トリックスアレイは、前記本発明の薄膜トランジスタを
表示電極のスイッチング素子に用いる駆動回路内蔵型液
晶表示装置である液晶表示装置用アクティブマトリック
スアレイであって、前記ゲート電極の一部を被覆するよ
うに形成され前記ゲート絶縁膜とは異なる材料からなる
前記絶縁膜を前記薄膜トランジスタの低濃度不純物注入
領域への不純物注入マスクとして備え、かつ前記絶縁膜
が駆動回路部のp-ch薄膜トランジスタを被覆しているこ
とを特徴とする。
トリックスアレイは、前記本発明の薄膜トランジスタを
表示電極のスイッチング素子に用いる駆動回路内蔵型液
晶表示装置である液晶表示装置用アクティブマトリック
スアレイであって、前記ゲート電極の一部を被覆するよ
うに形成され前記ゲート絶縁膜とは異なる材料からなる
前記絶縁膜を前記薄膜トランジスタの低濃度不純物注入
領域への不純物注入マスクとして備え、かつ前記絶縁膜
が駆動回路部のp-ch薄膜トランジスタを被覆しているこ
とを特徴とする。
【００１２】前記構成においては、薄膜トランジスタの
ゲート絶縁膜の材料が酸化シリコン(SiO2)膜であって、
かつ前記絶縁膜の材料が窒化シリコン(SiNx)または酸化
タンタル(TaOx)であることが好ましい。SiNxとは、例え
ばＳｉ2Ｎ3、ＳｉＮ、Ｓｉ3Ｎ4等がある。酸化タンタル
(TaOx) とは、例えばＴａＯ、Ｔａ2Ｏ5、ＴａＯ2等があ
る。
ゲート絶縁膜の材料が酸化シリコン(SiO2)膜であって、
かつ前記絶縁膜の材料が窒化シリコン(SiNx)または酸化
タンタル(TaOx)であることが好ましい。SiNxとは、例え
ばＳｉ2Ｎ3、ＳｉＮ、Ｓｉ3Ｎ4等がある。酸化タンタル
(TaOx) とは、例えばＴａＯ、Ｔａ2Ｏ5、ＴａＯ2等があ
る。
【００１３】また前記構成においては、前記ゲート絶縁
膜の膜厚が30nm以上150nm以下であることが好ましい。
また前記構成においては、前記低濃度不純物領域がゲー
ト電極の両側に０．５μｍ以上５μｍ以下の長さに形成
されていることが好ましい。この長さは、実施例でも説
明する通り、いわゆるＬＤＤ領域長(ΔＬ)を意味する。
膜の膜厚が30nm以上150nm以下であることが好ましい。
また前記構成においては、前記低濃度不純物領域がゲー
ト電極の両側に０．５μｍ以上５μｍ以下の長さに形成
されていることが好ましい。この長さは、実施例でも説
明する通り、いわゆるＬＤＤ領域長(ΔＬ)を意味する。
【００１４】また前記構成においては、前記ゲート電極
が、ＡｌにＺｒを５原子％以上２０原子％以下の濃度に
て添加した合金から構成されることが好ましい。次に本
発明の薄膜トランジスタの製造方法は、多結晶シリコン
薄膜を活性層に有し、チャネル領域とソースおよびドレ
イン領域との間に低濃度不純物注入量域を有する薄膜ト
ランジスタを製造する方法において、透光性基板上にバ
ッファー層を形成し、前記バッファー層上に多結晶シリ
コン薄膜を形成して薄膜トランジスタの形状に加工し、
前記多結晶シリコン薄膜を被覆するようにゲート絶縁膜
を形成し、前記ゲート絶縁膜上にゲート配線を形成し、
前記ゲート電極を被覆するように前記ゲート絶縁膜とは
異なる種類の材料からなる絶縁膜を形成し、前記ゲート
電極上の前記絶縁膜にて薄膜トランジスタの低濃度不純
物領域となる領域を被覆する形状に加工し、前記絶縁膜
を加工した後、薄膜トランジスタのソースおよびドレイ
ン領域形成を目的とした不純物注入を行うことを特徴と
する。
が、ＡｌにＺｒを５原子％以上２０原子％以下の濃度に
て添加した合金から構成されることが好ましい。次に本
発明の薄膜トランジスタの製造方法は、多結晶シリコン
薄膜を活性層に有し、チャネル領域とソースおよびドレ
イン領域との間に低濃度不純物注入量域を有する薄膜ト
ランジスタを製造する方法において、透光性基板上にバ
ッファー層を形成し、前記バッファー層上に多結晶シリ
コン薄膜を形成して薄膜トランジスタの形状に加工し、
前記多結晶シリコン薄膜を被覆するようにゲート絶縁膜
を形成し、前記ゲート絶縁膜上にゲート配線を形成し、
前記ゲート電極を被覆するように前記ゲート絶縁膜とは
異なる種類の材料からなる絶縁膜を形成し、前記ゲート
電極上の前記絶縁膜にて薄膜トランジスタの低濃度不純
物領域となる領域を被覆する形状に加工し、前記絶縁膜
を加工した後、薄膜トランジスタのソースおよびドレイ
ン領域形成を目的とした不純物注入を行うことを特徴と
する。
【００１５】次に本発明の液晶表示装置用アクティブマ
トリックスアレイの製造方法は、透光性基板上に形成し
た多結晶シリコンを活性層とする双補型(C-MOS)薄膜ト
ランジスタからなる駆動回路を同一基板上に形成した液
晶表示装置用アクティブマトリックスアレイを製造する
方法であって、前記液晶表示装置を駆動する回路部のｐ
チャネル薄膜トランジスタのゲート電極を加工する工程
で全てのｎチャネル薄膜トランジスタ上をマスクした
後、ｐチャネル薄膜トランジスタのソースおよびドレイ
ン領域に不純物注入を行い、前記ｐチャネル薄膜トラン
ジスタへの不純物注入した後、前記全てのｎチャネル薄
膜トランジスタ上にゲート電極を形成し、前記ｎチャネ
ルゲート電極を形成した後、基板全面にゲート絶縁膜と
は異なる材料を用いて絶縁膜を形成し、前記絶縁膜にて
ｐチャネル薄膜トランジスタを被覆し、かつ、画素部を
形成するｎチャネル薄膜トランジスタ部のチャネル領域
とソースおよびドレイン領域との間に形成する低濃度不
純物領域を被覆するようにゲート電極の両側にマスクを
形成し、ｎチャネル薄膜トランジスタ部のソースおよび
ドレイン領域に不純物注入を行うことを特徴とする。
トリックスアレイの製造方法は、透光性基板上に形成し
た多結晶シリコンを活性層とする双補型(C-MOS)薄膜ト
ランジスタからなる駆動回路を同一基板上に形成した液
晶表示装置用アクティブマトリックスアレイを製造する
方法であって、前記液晶表示装置を駆動する回路部のｐ
チャネル薄膜トランジスタのゲート電極を加工する工程
で全てのｎチャネル薄膜トランジスタ上をマスクした
後、ｐチャネル薄膜トランジスタのソースおよびドレイ
ン領域に不純物注入を行い、前記ｐチャネル薄膜トラン
ジスタへの不純物注入した後、前記全てのｎチャネル薄
膜トランジスタ上にゲート電極を形成し、前記ｎチャネ
ルゲート電極を形成した後、基板全面にゲート絶縁膜と
は異なる材料を用いて絶縁膜を形成し、前記絶縁膜にて
ｐチャネル薄膜トランジスタを被覆し、かつ、画素部を
形成するｎチャネル薄膜トランジスタ部のチャネル領域
とソースおよびドレイン領域との間に形成する低濃度不
純物領域を被覆するようにゲート電極の両側にマスクを
形成し、ｎチャネル薄膜トランジスタ部のソースおよび
ドレイン領域に不純物注入を行うことを特徴とする。
【００１６】前記構成においては、前記ｐチャネル薄膜
トランジスタのソースおよびドレイン領域形成の不純物
注入を、ホウ素(Ｂ)イオンを加速電圧50KV以上80KV以
下、注入総量５×１０14／cm2以上５×１０15／cm2以下
の条件で行うことが好ましい。
トランジスタのソースおよびドレイン領域形成の不純物
注入を、ホウ素(Ｂ)イオンを加速電圧50KV以上80KV以
下、注入総量５×１０14／cm2以上５×１０15／cm2以下
の条件で行うことが好ましい。
【００１７】また前記構成においては、前記ｎチャネル
薄膜トランジスタのソースおよびドレイン領域形成の不
純物注入を、リン(Ｐ)イオンを加速電圧70KV以上100KV
以下、注入総量５×１０14／cm2以上３×１０15／cm2以
下の条件で行うことが好ましい。
薄膜トランジスタのソースおよびドレイン領域形成の不
純物注入を、リン(Ｐ)イオンを加速電圧70KV以上100KV
以下、注入総量５×１０14／cm2以上３×１０15／cm2以
下の条件で行うことが好ましい。
【００１８】また前記構成においては、前記薄膜トラン
ジスタのゲート絶縁膜の材料が酸化シリコン(SiO2)膜で
あって、かつ前記絶縁膜の材料が窒化シリコン(SiNx)ま
たは酸化タンタル(TaOx)であることが好ましい。
ジスタのゲート絶縁膜の材料が酸化シリコン(SiO2)膜で
あって、かつ前記絶縁膜の材料が窒化シリコン(SiNx)ま
たは酸化タンタル(TaOx)であることが好ましい。
【００１９】前記構成においては、前記ゲート絶縁膜の
膜厚を30nm以上150nm以下とすることが好ましい。前記
構成においては、前記低濃度不純物領域をゲート電極の
両側に０．５μｍ以上５μｍ以下の長さに形成すること
が好ましい。
膜厚を30nm以上150nm以下とすることが好ましい。前記
構成においては、前記低濃度不純物領域をゲート電極の
両側に０．５μｍ以上５μｍ以下の長さに形成すること
が好ましい。
【００２０】前記構成においては、ゲート電極として、
ＡｌにＺｒを５原子％以上２０原子％以下の濃度にて添
加した合金を用いることが好ましい。
ＡｌにＺｒを５原子％以上２０原子％以下の濃度にて添
加した合金を用いることが好ましい。
【００２１】
【発明の実施の形態】前記本発明の薄膜トランジスタに
よれば、多結晶シリコン薄膜を活性層に有し、チャネル
領域とソースおよびドレイン領域との間に低濃度不純物
注入量域を有する薄膜トランジスタにおいて、前記薄膜
トランジスタ表面の全体を被覆するゲート絶縁膜を備
え、かつゲート電極の一部を被覆するように形成され前
記ゲート絶縁膜とは異なる材料からなる絶縁膜を低濃度
不純物注入領域の不純物注入マスクとして備えたことに
より、リーク電流を低減し得るＬＤＤ構造を有する薄膜
トランジスタを低コストで実現できる。特に、前記低濃
度不純物領域がゲート電極の両側に０．５μｍ以上５μ
ｍ以下の長さに形成されていると、Ｏｆｆ電流を低減す
る効果が高い。
よれば、多結晶シリコン薄膜を活性層に有し、チャネル
領域とソースおよびドレイン領域との間に低濃度不純物
注入量域を有する薄膜トランジスタにおいて、前記薄膜
トランジスタ表面の全体を被覆するゲート絶縁膜を備
え、かつゲート電極の一部を被覆するように形成され前
記ゲート絶縁膜とは異なる材料からなる絶縁膜を低濃度
不純物注入領域の不純物注入マスクとして備えたことに
より、リーク電流を低減し得るＬＤＤ構造を有する薄膜
トランジスタを低コストで実現できる。特に、前記低濃
度不純物領域がゲート電極の両側に０．５μｍ以上５μ
ｍ以下の長さに形成されていると、Ｏｆｆ電流を低減す
る効果が高い。
【００２２】また本発明の液晶表示装置用アクティブマ
トリックスアレイによれば、前記本発明の薄膜トランジ
スタを表示電極のスイッチング素子に用いる駆動回路内
蔵型液晶表示装置である液晶表示装置用アクティブマト
リックスアレイであって、前記ゲート電極の一部を被覆
するように形成され前記ゲート絶縁膜とは異なる材料か
らなる前記絶縁膜を前記薄膜トランジスタの低濃度不純
物注入領域への不純物注入マスクとして備え、かつ前記
絶縁膜が駆動回路部のp-ch薄膜トランジスタを被覆して
いることにより、薄膜トランジスタの待機電流が減少
し、液晶パネルの電圧保持率が向上し、表示品位の向上
のみならず、信号保持用付加容量(ＣS)を低減でき、液
晶パネルの開口率が向上するという優れた特性の液晶表
示装置用アクティブマトリックスアレイを実現できる。
トリックスアレイによれば、前記本発明の薄膜トランジ
スタを表示電極のスイッチング素子に用いる駆動回路内
蔵型液晶表示装置である液晶表示装置用アクティブマト
リックスアレイであって、前記ゲート電極の一部を被覆
するように形成され前記ゲート絶縁膜とは異なる材料か
らなる前記絶縁膜を前記薄膜トランジスタの低濃度不純
物注入領域への不純物注入マスクとして備え、かつ前記
絶縁膜が駆動回路部のp-ch薄膜トランジスタを被覆して
いることにより、薄膜トランジスタの待機電流が減少
し、液晶パネルの電圧保持率が向上し、表示品位の向上
のみならず、信号保持用付加容量(ＣS)を低減でき、液
晶パネルの開口率が向上するという優れた特性の液晶表
示装置用アクティブマトリックスアレイを実現できる。
【００２３】前記本発明の薄膜トランジスタの製造方法
によれば、低濃度注入領域(ＬＤＤ領域)となる領域上
を、ゲート電極上に形成した、ゲート絶縁膜とは異なる
種類の絶縁膜にて被覆した後、一度の不純物注入にて低
濃度不純物領域(ＬＤＤ領域)とソースおよびドレイン領
域となる高濃度不純物領域を同時に形成するので、ＬＤ
Ｄ構造を有する多結晶シリコン薄膜トランジスタ形成時
の不純物注入回数を二回から一回に低減可能となる。
によれば、低濃度注入領域(ＬＤＤ領域)となる領域上
を、ゲート電極上に形成した、ゲート絶縁膜とは異なる
種類の絶縁膜にて被覆した後、一度の不純物注入にて低
濃度不純物領域(ＬＤＤ領域)とソースおよびドレイン領
域となる高濃度不純物領域を同時に形成するので、ＬＤ
Ｄ構造を有する多結晶シリコン薄膜トランジスタ形成時
の不純物注入回数を二回から一回に低減可能となる。
【００２４】また前記本発明の薄膜トランジスタの製造
方法によれば、同一基板上に駆動回路を内蔵した液晶表
示装置において、液晶表示装置の画素電極を駆動するｎ
チャネルＴＦＴ形成時に低濃度不純物領域(ＬＤＤ領域)
となる領域上をゲート電極上に形成したゲート絶縁膜と
は異なる種類の絶縁膜にて被覆すると同時にマトリック
スアレイの駆動回路部のｐチャネルＴＦＴを被覆した
後、画素部およびマトリックスアレイの駆動回路部のｎ
チャネルＴＦＴのソースおよびドレイン領域の不純物注
入にて少なくとも画素部のｎチャネルＴＦＴの低濃度不
純物領域(ＬＤＤ領域)と画素部および駆動回路部のソー
スおよびドレイン領域となる高濃度不純物領域を一括形
成するので、双補型(C-MOS)駆動回路を同一基板上に集
積化した薄膜トランジスタアレイを有する液晶表示装置
においては、ＬＤＤ構造を有する薄膜トランジスタの製
造工程を含んだ総製造工程での不純物注入工程を三回か
ら二回に低減可能となる。さらに、C-MOS駆動回路部の
ｐチャネルＴＦＴをＬＤＤ領域上に形成する絶縁膜にて
被覆した後ｎチャネルの不純物注入を行うことによりｎ
チャネルＴＦＴへの注入時にｐチャネルＴＦＴのソース
およびドレイン領域に同時注入されるリン濃度を低減で
き、ｐチャネルＴＦＴの不純物注入量を低減できスルー
プットが増大する。
方法によれば、同一基板上に駆動回路を内蔵した液晶表
示装置において、液晶表示装置の画素電極を駆動するｎ
チャネルＴＦＴ形成時に低濃度不純物領域(ＬＤＤ領域)
となる領域上をゲート電極上に形成したゲート絶縁膜と
は異なる種類の絶縁膜にて被覆すると同時にマトリック
スアレイの駆動回路部のｐチャネルＴＦＴを被覆した
後、画素部およびマトリックスアレイの駆動回路部のｎ
チャネルＴＦＴのソースおよびドレイン領域の不純物注
入にて少なくとも画素部のｎチャネルＴＦＴの低濃度不
純物領域(ＬＤＤ領域)と画素部および駆動回路部のソー
スおよびドレイン領域となる高濃度不純物領域を一括形
成するので、双補型(C-MOS)駆動回路を同一基板上に集
積化した薄膜トランジスタアレイを有する液晶表示装置
においては、ＬＤＤ構造を有する薄膜トランジスタの製
造工程を含んだ総製造工程での不純物注入工程を三回か
ら二回に低減可能となる。さらに、C-MOS駆動回路部の
ｐチャネルＴＦＴをＬＤＤ領域上に形成する絶縁膜にて
被覆した後ｎチャネルの不純物注入を行うことによりｎ
チャネルＴＦＴへの注入時にｐチャネルＴＦＴのソース
およびドレイン領域に同時注入されるリン濃度を低減で
き、ｐチャネルＴＦＴの不純物注入量を低減できスルー
プットが増大する。
【００２５】
【実施例】以下実施例を用いて本発明を具体的に説明す
る。 （実施例１）図１は本実施例の薄膜トランジスタの作製
工程を示す断面図である。
る。 （実施例１）図１は本実施例の薄膜トランジスタの作製
工程を示す断面図である。
【００２６】まず図１（ａ）に示すようにガラス基板１
１にバッファー層１２となる酸化シリコン膜を厚さ300n
m形成し、プラズマＣＶＤ法を用いて非晶質シリコン(a-
Si)１３を85nm厚さに堆積する。ついでa-Si膜中の水素
を低減するため１Torrの減圧窒素雰囲気下で450℃、90
分の熱処理を行う。a-Si膜の熱処理後、エキシマレーザ
ーアニールにてa-Si膜を多結晶化しpoly-Si膜１３を形
成する。エキシマレーザーは波長308nmのXeClエキシマ
レーザーを用い、照射は真空中、エネルギー密度は第一
ステップ260mJ/cm2、第二ステップ390mJ/cm2の２ステッ
プ照射にて結晶化を行った。平均照射数は第一、第二ス
テップとも16shot/pointである。
１にバッファー層１２となる酸化シリコン膜を厚さ300n
m形成し、プラズマＣＶＤ法を用いて非晶質シリコン(a-
Si)１３を85nm厚さに堆積する。ついでa-Si膜中の水素
を低減するため１Torrの減圧窒素雰囲気下で450℃、90
分の熱処理を行う。a-Si膜の熱処理後、エキシマレーザ
ーアニールにてa-Si膜を多結晶化しpoly-Si膜１３を形
成する。エキシマレーザーは波長308nmのXeClエキシマ
レーザーを用い、照射は真空中、エネルギー密度は第一
ステップ260mJ/cm2、第二ステップ390mJ/cm2の２ステッ
プ照射にて結晶化を行った。平均照射数は第一、第二ス
テップとも16shot/pointである。
【００２７】a-Si膜を結晶化してpoly-Si膜を形成した
後、図１（ｂ）に示すようにpoly-Si膜をＴＦＴの形状
に加工し、ゲート絶縁膜１４となる酸化シリコン膜を85
nm厚さに形成する。酸化シリコン膜はシラン(SiH4)およ
び酸素の混合ガスを用いた常圧ＣＶＤにて基板温度450
℃にて形成した。このゲート絶縁膜の形成温度が本プロ
セス中での最高温度である。ゲート絶縁膜形成後、Al-Z
r合金(Zr濃度１０原子％)を厚さ300nm堆積しゲート電極
１５の形状に加工する。
後、図１（ｂ）に示すようにpoly-Si膜をＴＦＴの形状
に加工し、ゲート絶縁膜１４となる酸化シリコン膜を85
nm厚さに形成する。酸化シリコン膜はシラン(SiH4)およ
び酸素の混合ガスを用いた常圧ＣＶＤにて基板温度450
℃にて形成した。このゲート絶縁膜の形成温度が本プロ
セス中での最高温度である。ゲート絶縁膜形成後、Al-Z
r合金(Zr濃度１０原子％)を厚さ300nm堆積しゲート電極
１５の形状に加工する。
【００２８】Al-Zr合金にてゲート電極を形成後、プラ
ズマＣＶＤ法にて窒化シリコン(SiNx)膜を厚さ100nm形
成し、ＬＤＤ領域の形状に加工し、ＬＤＤマスク１６を
形成する。その後ゲート電極１５をマスクとしてソース
・ドレイン(ＳＤ)領域形成用のリン(Ｐ)を注入１７す
る。リンはイオンドーピング法を用いて水素ベースの10
体積％ホスフィン(PH3)を高周波プラズマにより分解・
イオン化したものを、加速電圧８０ＫＶ、ドーズ量１×
１０15cm-2にて注入した。本実施例では前記不純物注入
一度にてＳＤ領域とＬＤＤ領域を一括形成可能である。
その概要を、図２に示す実施例の薄膜トランジスタの作
製工程のイオンドーピングでの、深さ方向での不純物プ
ロファイルを参照しながら説明する。
ズマＣＶＤ法にて窒化シリコン(SiNx)膜を厚さ100nm形
成し、ＬＤＤ領域の形状に加工し、ＬＤＤマスク１６を
形成する。その後ゲート電極１５をマスクとしてソース
・ドレイン(ＳＤ)領域形成用のリン(Ｐ)を注入１７す
る。リンはイオンドーピング法を用いて水素ベースの10
体積％ホスフィン(PH3)を高周波プラズマにより分解・
イオン化したものを、加速電圧８０ＫＶ、ドーズ量１×
１０15cm-2にて注入した。本実施例では前記不純物注入
一度にてＳＤ領域とＬＤＤ領域を一括形成可能である。
その概要を、図２に示す実施例の薄膜トランジスタの作
製工程のイオンドーピングでの、深さ方向での不純物プ
ロファイルを参照しながら説明する。
【００２９】図２（ａ）及び（ｂ）はイオンドーピング
にて酸化シリコン(厚さ85nm)を介してSi中にリン(Ｐ)を
加速電圧８０ＫＶ、ドーズ量１×１０15cm-2にて注入し
た深さ(膜厚)方向の注入プロファイルである。注入ピー
クはSiO2/Si界面付近(〜85nm)にあり不純物イオンの平
均飛翔Ｒｐはイオン注入法(Ｒｐ〜８０nm)とほぼ同一で
ある。これに対して深さ方向でのプロファイルは、イオ
ン注入法に比べてかなりブロードになっている。これ
は、イオンドーピング法が注入イオンの質量分離を行っ
ていないため複数のイオン種、例えばＰイオンのみなら
ずＰＨm(m=1,2)イオン等が注入されるためと考えられ
る。
にて酸化シリコン(厚さ85nm)を介してSi中にリン(Ｐ)を
加速電圧８０ＫＶ、ドーズ量１×１０15cm-2にて注入し
た深さ(膜厚)方向の注入プロファイルである。注入ピー
クはSiO2/Si界面付近(〜85nm)にあり不純物イオンの平
均飛翔Ｒｐはイオン注入法(Ｒｐ〜８０nm)とほぼ同一で
ある。これに対して深さ方向でのプロファイルは、イオ
ン注入法に比べてかなりブロードになっている。これ
は、イオンドーピング法が注入イオンの質量分離を行っ
ていないため複数のイオン種、例えばＰイオンのみなら
ずＰＨm(m=1,2)イオン等が注入されるためと考えられ
る。
【００３０】ＴＦＴのソース及びドレイン領域（図１の
１３ｃ)では、リン(P)イオンはゲート絶縁膜１８(厚さ8
5nm)を通してpoly-Si中に注入される。そのため、リン
(P)濃度平均は図２で斜線で示した領域（１３ｂ）の積
分値となり約８×１０19/cm3である。これに対してＴＦ
ＴのＬＤＤ領域(図１の１３ｂ)ではリン(P)イオンはＬ
ＤＤマスクである窒化シリコン(厚さ100nm)とゲート絶
縁膜の酸化シリコン(厚さ85nm)を通してpoly-Si中に注
入される。図２を用いてＬＤＤ領域に注入されるリン
(P)濃度を見積るためには、まず、窒化シリコン膜厚を
酸化シリコン膜厚に換算するため各膜中での注入イオン
の平均飛翔の比を計算する。８０ＫＶにてリンを注入し
た場合の平均飛翔の比は数式（数２）で表される。
１３ｃ)では、リン(P)イオンはゲート絶縁膜１８(厚さ8
5nm)を通してpoly-Si中に注入される。そのため、リン
(P)濃度平均は図２で斜線で示した領域（１３ｂ）の積
分値となり約８×１０19/cm3である。これに対してＴＦ
ＴのＬＤＤ領域(図１の１３ｂ)ではリン(P)イオンはＬ
ＤＤマスクである窒化シリコン(厚さ100nm)とゲート絶
縁膜の酸化シリコン(厚さ85nm)を通してpoly-Si中に注
入される。図２を用いてＬＤＤ領域に注入されるリン
(P)濃度を見積るためには、まず、窒化シリコン膜厚を
酸化シリコン膜厚に換算するため各膜中での注入イオン
の平均飛翔の比を計算する。８０ＫＶにてリンを注入し
た場合の平均飛翔の比は数式（数２）で表される。
【００３１】
【数２】
【００３２】SiNx(100nm)/SiO2(85nm)を通して注入され
るリン(P)濃度はSiO2換算(1000/0.77＋85nm)214.5nmを
通してＳｉ中に注入されるリン(P)濃度と等価と考える
ことができる。図２ではSiO2膜厚が85nmであり85nm以降
はSi中であるので、SiO2膜214.5nmを通して注入される
場合には(214.5-85.0)の領域に関してはさらにSiとのSi
O 2との平均飛翔比を計算する必要があり、結果的にＬＤ
Ｄ領域（図１、１３ｃ）の不純物濃度は、図２では以下
の数式（数３）で示される膜厚の領域に相当する。
るリン(P)濃度はSiO2換算(1000/0.77＋85nm)214.5nmを
通してＳｉ中に注入されるリン(P)濃度と等価と考える
ことができる。図２ではSiO2膜厚が85nmであり85nm以降
はSi中であるので、SiO2膜214.5nmを通して注入される
場合には(214.5-85.0)の領域に関してはさらにSiとのSi
O 2との平均飛翔比を計算する必要があり、結果的にＬＤ
Ｄ領域（図１、１３ｃ）の不純物濃度は、図２では以下
の数式（数３）で示される膜厚の領域に相当する。
【００３３】
【数３】
【００３４】図２で右下がりハッチで示したように、Ｌ
ＤＤ領域のＳｉ(図１の１３ｃ)に注入されるリン(P)平
均濃度は９×１０17／cm3であり、ＳＤ領域の注入量８
×１０ 19／cm3に対して２桁低減されている。このよう
に本実施例の製造方法を用いることにより、一度の不純
物注入で濃度の異なる領域を同時に形成可能となり、注
入回数を低減できた。
ＤＤ領域のＳｉ(図１の１３ｃ)に注入されるリン(P)平
均濃度は９×１０17／cm3であり、ＳＤ領域の注入量８
×１０ 19／cm3に対して２桁低減されている。このよう
に本実施例の製造方法を用いることにより、一度の不純
物注入で濃度の異なる領域を同時に形成可能となり、注
入回数を低減できた。
【００３５】前記不純物注入後、図１(c)に示した酸化
シリコン(厚さ400nm)からなる層間絶縁膜１８を形成す
る。層間絶縁膜はシラン(SiH4)および酸素の混合ガスを
用いた常圧ＣＶＤにより基板温度400℃にて形成した。
本層間絶縁膜形成時には400℃、30分程度の熱履歴が加
わるため、この熱工程より先に注入したリン(P)イオン
の活性化処理を同時に行っている。層間絶縁膜形成後、
多結晶シリコン中の未結合種(ダングリングボンド)を終
端し、特性向上を図るため水素プラズマ処理を行う。水
素プラズマ処理は円筒型リアクターに挿入したロッド電
極に高周波電力を投入して放電させる手法を用い、水素
１Ｔｏｒｒの減圧雰囲気下、高周波電力８００Ｗ、基板
温度３５０℃、処理時間１２０分にて実施した。水素プ
ラズマ処理後コンタクトホール１９を開口し、ＳＤ配線
(Al２０：700nmとTi２１：100nm積層膜)を形成しＴＦＴ
が完成する。
シリコン(厚さ400nm)からなる層間絶縁膜１８を形成す
る。層間絶縁膜はシラン(SiH4)および酸素の混合ガスを
用いた常圧ＣＶＤにより基板温度400℃にて形成した。
本層間絶縁膜形成時には400℃、30分程度の熱履歴が加
わるため、この熱工程より先に注入したリン(P)イオン
の活性化処理を同時に行っている。層間絶縁膜形成後、
多結晶シリコン中の未結合種(ダングリングボンド)を終
端し、特性向上を図るため水素プラズマ処理を行う。水
素プラズマ処理は円筒型リアクターに挿入したロッド電
極に高周波電力を投入して放電させる手法を用い、水素
１Ｔｏｒｒの減圧雰囲気下、高周波電力８００Ｗ、基板
温度３５０℃、処理時間１２０分にて実施した。水素プ
ラズマ処理後コンタクトホール１９を開口し、ＳＤ配線
(Al２０：700nmとTi２１：100nm積層膜)を形成しＴＦＴ
が完成する。
【００３６】図３（ａ）は従来のＴＦＴと今回作製した
ＬＤＤ構造を有するＴＦＴのドレイン電流Idのゲート電
圧Vg依存性(Id-Vg特性)を示したものである。図３(b)に
測定系の概略図を示す。測定したＴＦＴのサイズはチャ
ネル幅Ｗ＝１２μｍ、チャネル長Ｌ＝１２μｍである。
ドレイン電流の測定は、ドレイン電圧Ｖｄを１０Ｖ一定
にして、ゲート電圧Ｖｇを変化させて行った。
ＬＤＤ構造を有するＴＦＴのドレイン電流Idのゲート電
圧Vg依存性(Id-Vg特性)を示したものである。図３(b)に
測定系の概略図を示す。測定したＴＦＴのサイズはチャ
ネル幅Ｗ＝１２μｍ、チャネル長Ｌ＝１２μｍである。
ドレイン電流の測定は、ドレイン電圧Ｖｄを１０Ｖ一定
にして、ゲート電圧Ｖｇを変化させて行った。
【００３７】ＬＤＤ構造を持たない従来のＴＦＴ(図３
(a)、曲線（イ）、ΔＬ＝０）ではＴＦＴがＯｆｆ状
態、すなわちゲート電圧が負の領域ではゲート電圧を減
少するに伴いＯｆｆ電流が急増する。このような特性を
持つＴＦＴを液晶表示装置等に用いた場合にはＴＦＴが
Ｏｆｆ状態での待機電流が大きく、電圧保持率の低下や
表示クロストークといった課題が生じる。これに対して
図３（ａ)の曲線（ロ）、（ハ）に本実施例中で示した
ＬＤＤ構造を有するＴＦＴの電流−電圧特性を示す。図
３（ロ）はＬＤＤ長(ΔＬ)０．５μｍ、図３（ハ）はＬ
ＤＤ長(ΔＬ)１．０μｍの場合であり、ＬＤＤ長の増大
とともにＯｆｆ電流値も減少するがＬＤＤ長が１．０μ
ｍ以上ではＯｆｆ電流値は飽和した。このように図３
（ハ）に示したＬＤＤ構造を用いることにより、ＴＦＴ
のＯｆｆ電流(Vg=-20V)が４桁以上低減できた。
(a)、曲線（イ）、ΔＬ＝０）ではＴＦＴがＯｆｆ状
態、すなわちゲート電圧が負の領域ではゲート電圧を減
少するに伴いＯｆｆ電流が急増する。このような特性を
持つＴＦＴを液晶表示装置等に用いた場合にはＴＦＴが
Ｏｆｆ状態での待機電流が大きく、電圧保持率の低下や
表示クロストークといった課題が生じる。これに対して
図３（ａ)の曲線（ロ）、（ハ）に本実施例中で示した
ＬＤＤ構造を有するＴＦＴの電流−電圧特性を示す。図
３（ロ）はＬＤＤ長(ΔＬ)０．５μｍ、図３（ハ）はＬ
ＤＤ長(ΔＬ)１．０μｍの場合であり、ＬＤＤ長の増大
とともにＯｆｆ電流値も減少するがＬＤＤ長が１．０μ
ｍ以上ではＯｆｆ電流値は飽和した。このように図３
（ハ）に示したＬＤＤ構造を用いることにより、ＴＦＴ
のＯｆｆ電流(Vg=-20V)が４桁以上低減できた。
【００３８】なお、本実施例中ではＬＤＤ領域のマスク
として窒化シリコン(厚さ100nm)を用い、リン注入時の
加速電圧８０ＫＶにてＴＦＴを作製したが、ＬＤＤ領域
の不純物濃度は窒化シリコン膜厚を変更することでＳＤ
領域の不純物濃度とは独立に制御することが可能であ
る。また、本実施例ではゲート絶縁膜の材料として酸化
シリコンを用いたが、これを酸化シリコンと窒化シリコ
ンとの積層膜としても同等の効果が得られる。さらに、
ＬＤＤ領域のマスクとして窒化シリコン膜以外にTaOx等
の絶縁膜を用いても同等の効果が得られる。 （実施例２)図４〜６に本実施例の液晶表示装置に用い
るアクティブマトリックスアレイの製造工程断面図に関
して説明する。
として窒化シリコン(厚さ100nm)を用い、リン注入時の
加速電圧８０ＫＶにてＴＦＴを作製したが、ＬＤＤ領域
の不純物濃度は窒化シリコン膜厚を変更することでＳＤ
領域の不純物濃度とは独立に制御することが可能であ
る。また、本実施例ではゲート絶縁膜の材料として酸化
シリコンを用いたが、これを酸化シリコンと窒化シリコ
ンとの積層膜としても同等の効果が得られる。さらに、
ＬＤＤ領域のマスクとして窒化シリコン膜以外にTaOx等
の絶縁膜を用いても同等の効果が得られる。 （実施例２)図４〜６に本実施例の液晶表示装置に用い
るアクティブマトリックスアレイの製造工程断面図に関
して説明する。
【００３９】図７は本実施例のアクティブマトリックス
アレイのブロック図である。薄膜トランジスタアレイ部
では各画素５４を構成する薄膜トランジスタ５１は走査
側５２および信号側５３の駆動回路に接続されている。
この各駆動回路は多結晶シリコンを活性層とする薄膜ト
ランジスタを用いて双補型(C-MOS)構造にて形成されて
いる。各画素は薄膜トランジスタ５１にて液晶自体の要
領成分ＣLCを充電することにより画像表示を行ってい
る。液晶には各画素の保持期間内での信号保持率を向上
させるため付加容量(ＣS)が形成される。
アレイのブロック図である。薄膜トランジスタアレイ部
では各画素５４を構成する薄膜トランジスタ５１は走査
側５２および信号側５３の駆動回路に接続されている。
この各駆動回路は多結晶シリコンを活性層とする薄膜ト
ランジスタを用いて双補型(C-MOS)構造にて形成されて
いる。各画素は薄膜トランジスタ５１にて液晶自体の要
領成分ＣLCを充電することにより画像表示を行ってい
る。液晶には各画素の保持期間内での信号保持率を向上
させるため付加容量(ＣS)が形成される。
【００４０】図４は駆動回路を形成するp-ch薄膜トラン
ジスタの製造工程を、図５は駆動回路を形成するp-ch薄
膜トランジスタの製造工程を、図６は画素電極を駆動す
るn-ch薄膜トランジスタの製造方法を示したものであ
る。
ジスタの製造工程を、図５は駆動回路を形成するp-ch薄
膜トランジスタの製造工程を、図６は画素電極を駆動す
るn-ch薄膜トランジスタの製造方法を示したものであ
る。
【００４１】まず図４〜６の(a)に示すようにガラス基
板１１にバッファー層１２となる酸化シリコン膜を厚さ
300nm形成し、プラズマＣＶＤ法を用いて非晶質シリコ
ン(a-Si)１３を厚さ85nm堆積する。ついでa-Si膜中の水
素を低減するため１Torrの減圧窒素雰囲気下で450℃、9
0分の熱処理を行う。a-Si膜の熱処理後、エキシマレー
ザーアニールにてa-Si膜を多結晶化しpoly-Si膜１３を
形成する。a-Si膜の結晶化にてpoly-Si膜を形成した
後、図４〜６の(a)に示すようにpoly-Si膜をＴＦＴの形
状に加工し、ゲート絶縁膜１４となる酸化シリコン膜を
厚さ85nm形成する。ゲート絶縁膜形成後、Al-Zr合金(Zr
濃度１０原子％)を厚さ300nm堆積し第一のゲート電極１
５の形状に加工する。前記第一のゲート電極はp-ch薄膜
トランジスタの不純物注入マスクとなるものであり、駆
動回路部のp-ch薄膜トランジスタ部(図４)にのみゲート
電極を形成し、駆動回路部のn-ch薄膜トランジスタ部
(図５)および画素部のn-ch薄膜トランジスタ(図６)に関
しては薄膜トランジスタ全体を被覆する形状にする。図
４〜６の(a)に示した第一のゲート電極形成工程後、p-c
h薄膜トランジスタのソース・ドレイン領域形成のため
ホウ素(B)イオンを注入する。ホウ素はイオンドーピン
グ法を用いて水素ベースの10体積％ジボラン(B2H6)を高
周波プラズマにより分解・イオン化したものを加速電圧
60KV、ドーズ量２×１０15cm-2にて注入した。ホウ素注
入によりp-ch薄膜トランジスタのソース・ドレイン領域
にｐ+型領域が形成されるが、n-ch薄膜トランジスタ部
はゲート電極にてマスクされているため不純物が注入さ
れない。
板１１にバッファー層１２となる酸化シリコン膜を厚さ
300nm形成し、プラズマＣＶＤ法を用いて非晶質シリコ
ン(a-Si)１３を厚さ85nm堆積する。ついでa-Si膜中の水
素を低減するため１Torrの減圧窒素雰囲気下で450℃、9
0分の熱処理を行う。a-Si膜の熱処理後、エキシマレー
ザーアニールにてa-Si膜を多結晶化しpoly-Si膜１３を
形成する。a-Si膜の結晶化にてpoly-Si膜を形成した
後、図４〜６の(a)に示すようにpoly-Si膜をＴＦＴの形
状に加工し、ゲート絶縁膜１４となる酸化シリコン膜を
厚さ85nm形成する。ゲート絶縁膜形成後、Al-Zr合金(Zr
濃度１０原子％)を厚さ300nm堆積し第一のゲート電極１
５の形状に加工する。前記第一のゲート電極はp-ch薄膜
トランジスタの不純物注入マスクとなるものであり、駆
動回路部のp-ch薄膜トランジスタ部(図４)にのみゲート
電極を形成し、駆動回路部のn-ch薄膜トランジスタ部
(図５)および画素部のn-ch薄膜トランジスタ(図６)に関
しては薄膜トランジスタ全体を被覆する形状にする。図
４〜６の(a)に示した第一のゲート電極形成工程後、p-c
h薄膜トランジスタのソース・ドレイン領域形成のため
ホウ素(B)イオンを注入する。ホウ素はイオンドーピン
グ法を用いて水素ベースの10体積％ジボラン(B2H6)を高
周波プラズマにより分解・イオン化したものを加速電圧
60KV、ドーズ量２×１０15cm-2にて注入した。ホウ素注
入によりp-ch薄膜トランジスタのソース・ドレイン領域
にｐ+型領域が形成されるが、n-ch薄膜トランジスタ部
はゲート電極にてマスクされているため不純物が注入さ
れない。
【００４２】ついで図４〜６の(a)に示すように第二の
ゲート電極形成工程によりn-ch薄膜トランジスタ(図
４、５)のゲート電極を形成する。第二のゲート電極形
成後、プラズマＣＶＤ法にて窒化シリコン(SiNx)膜を厚
さ100nm形成し、画素部のn-ch薄膜トランジスタ部にＬ
ＤＤマスク１６を形成する。本ＬＤＤマスクは画素部の
n-ch薄膜トランジスタ部に形成される（図６）。また、
駆動回路部のp-ch薄膜トランジスタ部を被覆するように
形成する（図４）。ＬＤＤマスクを形成後、n-ch薄膜ト
ランジスタのソース・ドレイン(ＳＤ)領域形成用のリン
(Ｐ)を注入１７する。リンはイオンドーピング法を用い
て水素ベースの10体積％ホスフィン(PH3)を高周波プラ
ズマにより分解・イオン化したものを加速電圧８０Ｋ
Ｖ、ドーズ量１×１０15cm-2にて注入した。本不純物注
入により実施例１で説明したようにn+型のＳＤ領域とn-
型のＬＤＤ領域を一括形成する。
ゲート電極形成工程によりn-ch薄膜トランジスタ(図
４、５)のゲート電極を形成する。第二のゲート電極形
成後、プラズマＣＶＤ法にて窒化シリコン(SiNx)膜を厚
さ100nm形成し、画素部のn-ch薄膜トランジスタ部にＬ
ＤＤマスク１６を形成する。本ＬＤＤマスクは画素部の
n-ch薄膜トランジスタ部に形成される（図６）。また、
駆動回路部のp-ch薄膜トランジスタ部を被覆するように
形成する（図４）。ＬＤＤマスクを形成後、n-ch薄膜ト
ランジスタのソース・ドレイン(ＳＤ)領域形成用のリン
(Ｐ)を注入１７する。リンはイオンドーピング法を用い
て水素ベースの10体積％ホスフィン(PH3)を高周波プラ
ズマにより分解・イオン化したものを加速電圧８０Ｋ
Ｖ、ドーズ量１×１０15cm-2にて注入した。本不純物注
入により実施例１で説明したようにn+型のＳＤ領域とn-
型のＬＤＤ領域を一括形成する。
【００４３】前記不純物注入後、図６（ｃ）に示したよ
うに画素領域に表示電極４１を形成し、図４〜６の
（ｃ）に示すように、酸化シリコン(厚さ400nm)からな
る層間絶縁膜１８を形成する。層間絶縁膜はシラン(SiH
4)および酸素の混合ガスを用いた常圧ＣＶＤにより基板
温度400℃にて形成した。本層間絶縁膜形成時には400
℃、30分程度の熱履歴が加わるため、この熱工程により
で先に注入したホウ素(B)およびリン(P)イオンの活性化
処理を同時に行っている。層間絶縁膜形成後、多結晶シ
リコン中の未結合種(ダングリングボンド)を終端し特性
向上を図るため水素プラズマ処理を行う。
うに画素領域に表示電極４１を形成し、図４〜６の
（ｃ）に示すように、酸化シリコン(厚さ400nm)からな
る層間絶縁膜１８を形成する。層間絶縁膜はシラン(SiH
4)および酸素の混合ガスを用いた常圧ＣＶＤにより基板
温度400℃にて形成した。本層間絶縁膜形成時には400
℃、30分程度の熱履歴が加わるため、この熱工程により
で先に注入したホウ素(B)およびリン(P)イオンの活性化
処理を同時に行っている。層間絶縁膜形成後、多結晶シ
リコン中の未結合種(ダングリングボンド)を終端し特性
向上を図るため水素プラズマ処理を行う。
【００４４】水素プラズマ処理後、図４〜６の(d)に示
したようにコンタクトホール１９を開口し、ＳＤ配線(A
l２０：700nmとTi２１：100nm積層膜)を形成し液晶表示
装置用アクティブマトリックスアレイが完成する。
したようにコンタクトホール１９を開口し、ＳＤ配線(A
l２０：700nmとTi２１：100nm積層膜)を形成し液晶表示
装置用アクティブマトリックスアレイが完成する。
【００４５】本実施例の製造方法を用いることにより液
晶表示装置に用いるアクティブマトリックスアレイにお
いて、ＬＤＤ構造を有するＯｆｆ電流の小さな画素トラ
ンジスタと、高速動作の駆動回路トランジスタを同一基
板上に簡便なプロセスにて作成可能となった。本アクテ
ィブマトリックスアレイを用いて液晶表示装置を作成し
たところ、画素トランジスタの待機電流を大幅に低減で
きたことにより表示コントラストの向上、クロストーク
の低減が実現でき表示品位が大きく向上すると同時に消
費電力も低減可能となった。
晶表示装置に用いるアクティブマトリックスアレイにお
いて、ＬＤＤ構造を有するＯｆｆ電流の小さな画素トラ
ンジスタと、高速動作の駆動回路トランジスタを同一基
板上に簡便なプロセスにて作成可能となった。本アクテ
ィブマトリックスアレイを用いて液晶表示装置を作成し
たところ、画素トランジスタの待機電流を大幅に低減で
きたことにより表示コントラストの向上、クロストーク
の低減が実現でき表示品位が大きく向上すると同時に消
費電力も低減可能となった。
【００４６】さらに本実施例の製造方法を用いることに
よりp-ch薄膜トランジスタ形成時のホウ素の注入量を従
来例に比べて６０％低減できた。ホウ素の注入量は数式
（数１）で示される。n-ch薄膜トランジスタ形成時にp-
ch薄膜トランジスタ部に同時注入されるリン(P)濃度が
従来例では図２の１３ｂの領域であったものが、本実施
例ではＬＤＤ領域マスク材にてp-ch薄膜トランジスタ部
を被覆したのち、リンイオンを注入するため、図２の１
３ｃにまで低減でき、数式（数１）中のＮPH3を２桁低
減可能となった。これにより、p-ch薄膜トランジスタ形
成時のホウ素の注入量を従来例の２／５に低減でき、注
入工程のスループットが２．５倍に向上した。
よりp-ch薄膜トランジスタ形成時のホウ素の注入量を従
来例に比べて６０％低減できた。ホウ素の注入量は数式
（数１）で示される。n-ch薄膜トランジスタ形成時にp-
ch薄膜トランジスタ部に同時注入されるリン(P)濃度が
従来例では図２の１３ｂの領域であったものが、本実施
例ではＬＤＤ領域マスク材にてp-ch薄膜トランジスタ部
を被覆したのち、リンイオンを注入するため、図２の１
３ｃにまで低減でき、数式（数１）中のＮPH3を２桁低
減可能となった。これにより、p-ch薄膜トランジスタ形
成時のホウ素の注入量を従来例の２／５に低減でき、注
入工程のスループットが２．５倍に向上した。
【００４７】なお、本実施例中ではＬＤＤ領域のマスク
として窒化シリコン(厚さ100nm)を用い、リン注入時の
加速電圧８０ＫＶにてＴＦＴを作製したが、ＬＤＤ領域
の不純物濃度は窒化シリコン膜厚を変更することでＳＤ
領域の不純物濃度とは独立に制御することが可能であ
る。また、本実施例ではゲート絶縁膜の材料として酸化
シリコンを用いたが、これを酸化シリコンと窒化シリコ
ンとの積層膜としても同等の効果が得られる。さらに、
ＬＤＤ領域のマスクとして窒化シリコン膜以外にTaOx等
の絶縁膜を用いても同等の効果が得られる。さらに、本
実施例中ではＬＤＤ構造を画素ＴＦＴのみに使用した
が、駆動回路部のn-ch薄膜トランジスタに用いてもＯｆ
ｆ電流が低減でき、消費電力が低減できる。
として窒化シリコン(厚さ100nm)を用い、リン注入時の
加速電圧８０ＫＶにてＴＦＴを作製したが、ＬＤＤ領域
の不純物濃度は窒化シリコン膜厚を変更することでＳＤ
領域の不純物濃度とは独立に制御することが可能であ
る。また、本実施例ではゲート絶縁膜の材料として酸化
シリコンを用いたが、これを酸化シリコンと窒化シリコ
ンとの積層膜としても同等の効果が得られる。さらに、
ＬＤＤ領域のマスクとして窒化シリコン膜以外にTaOx等
の絶縁膜を用いても同等の効果が得られる。さらに、本
実施例中ではＬＤＤ構造を画素ＴＦＴのみに使用した
が、駆動回路部のn-ch薄膜トランジスタに用いてもＯｆ
ｆ電流が低減でき、消費電力が低減できる。
【００４８】上記のように本実施例の薄膜トランジスタ
を用いることにより多結晶シリコン薄膜トランジスタで
の特性課題であるＯｆｆ電流を、ドーピング工程増を招
くことなく大幅に低減可能となった。
を用いることにより多結晶シリコン薄膜トランジスタで
の特性課題であるＯｆｆ電流を、ドーピング工程増を招
くことなく大幅に低減可能となった。
【００４９】本薄膜トランジスタを液晶表示装置用アク
ティブマトリックスアレイに用いることにより薄膜トラ
ンジスタの待機電流が減少し、液晶パネルの電圧保持率
が向上した。これにより表示品位の向上のみならず、信
号保持用付加容量(ＣS)を低減でき、液晶パネルの開口
率が向上した。
ティブマトリックスアレイに用いることにより薄膜トラ
ンジスタの待機電流が減少し、液晶パネルの電圧保持率
が向上した。これにより表示品位の向上のみならず、信
号保持用付加容量(ＣS)を低減でき、液晶パネルの開口
率が向上した。
【００５０】また、薄膜トランジスタがＬＤＤ構造を有
することにより従来に比べてＡＣやＤＣストレスに対す
る信頼性も向上した。本発明の液晶表示装置用アクティ
ブマトリックスアレイでは、ドーピング工程増を招くこ
となくＬＤＤ構造の低Ｏｆｆ電流薄膜トランジスタと自
己整合構造の高移動度薄膜トランジスタを同一基板上に
集積化できた。また、駆動回路部のp-ch薄膜トランジス
タ部に注入されるリンの量を低減することができ、p-ch
形成時のホウ素注入量を６０％削減でき注入時のスルー
プットが２．５倍向上した。
することにより従来に比べてＡＣやＤＣストレスに対す
る信頼性も向上した。本発明の液晶表示装置用アクティ
ブマトリックスアレイでは、ドーピング工程増を招くこ
となくＬＤＤ構造の低Ｏｆｆ電流薄膜トランジスタと自
己整合構造の高移動度薄膜トランジスタを同一基板上に
集積化できた。また、駆動回路部のp-ch薄膜トランジス
タ部に注入されるリンの量を低減することができ、p-ch
形成時のホウ素注入量を６０％削減でき注入時のスルー
プットが２．５倍向上した。
【００５１】
【発明の効果】以上説明した通り、前記本発明の薄膜ト
ランジスタによれば、多結晶シリコン薄膜を活性層に有
し、チャネル領域とソースおよびドレイン領域との間に
低濃度不純物注入量域を有する薄膜トランジスタにおい
て、前記薄膜トランジスタ表面の全体を被覆するゲート
絶縁膜を備え、かつゲート電極の一部を被覆するように
形成され前記ゲート絶縁膜とは異なる材料からなる絶縁
膜を低濃度不純物注入領域の不純物注入マスクとして備
えたことにより、リーク電流を低減し得るＬＤＤ構造を
有する薄膜トランジスタを低コストで提供できる。
ランジスタによれば、多結晶シリコン薄膜を活性層に有
し、チャネル領域とソースおよびドレイン領域との間に
低濃度不純物注入量域を有する薄膜トランジスタにおい
て、前記薄膜トランジスタ表面の全体を被覆するゲート
絶縁膜を備え、かつゲート電極の一部を被覆するように
形成され前記ゲート絶縁膜とは異なる材料からなる絶縁
膜を低濃度不純物注入領域の不純物注入マスクとして備
えたことにより、リーク電流を低減し得るＬＤＤ構造を
有する薄膜トランジスタを低コストで提供できる。
【００５２】また本発明の液晶表示装置用アクティブマ
トリックスアレイによれば、前記本発明の薄膜トランジ
スタを表示電極のスイッチング素子に用いる駆動回路内
蔵型液晶表示装置である液晶表示装置用アクティブマト
リックスアレイであって、前記ゲート電極の一部を被覆
するように形成され前記ゲート絶縁膜とは異なる材料か
らなる前記絶縁膜を前記薄膜トランジスタの低濃度不純
物注入領域への不純物注入マスクとして備え、かつ前記
絶縁膜が駆動回路部のp-ch薄膜トランジスタを被覆して
いることにより、薄膜トランジスタの待機電流が減少
し、液晶パネルの電圧保持率が向上し、表示品位の向上
のみならず、信号保持用付加容量(ＣS)を低減でき、液
晶パネルの開口率が向上するという優れた特性の液晶表
示装置用アクティブマトリックスアレイを提供できる。
トリックスアレイによれば、前記本発明の薄膜トランジ
スタを表示電極のスイッチング素子に用いる駆動回路内
蔵型液晶表示装置である液晶表示装置用アクティブマト
リックスアレイであって、前記ゲート電極の一部を被覆
するように形成され前記ゲート絶縁膜とは異なる材料か
らなる前記絶縁膜を前記薄膜トランジスタの低濃度不純
物注入領域への不純物注入マスクとして備え、かつ前記
絶縁膜が駆動回路部のp-ch薄膜トランジスタを被覆して
いることにより、薄膜トランジスタの待機電流が減少
し、液晶パネルの電圧保持率が向上し、表示品位の向上
のみならず、信号保持用付加容量(ＣS)を低減でき、液
晶パネルの開口率が向上するという優れた特性の液晶表
示装置用アクティブマトリックスアレイを提供できる。
【００５３】前記本発明の薄膜トランジスタの製造方法
によれば、薄膜トランジスタを効率的に製造できる。ま
た前記本発明の液晶表示装置用アクティブマトリックス
アレイの製造方法によれば、液晶表示装置用アクティブ
マトリックスアレイを効率的に製造できる。
によれば、薄膜トランジスタを効率的に製造できる。ま
た前記本発明の液晶表示装置用アクティブマトリックス
アレイの製造方法によれば、液晶表示装置用アクティブ
マトリックスアレイを効率的に製造できる。
【図１】 本発明の一実施例の薄膜トランジスタの作製
工程を示す断面図
工程を示す断面図
【図２】 本発明の一実施例の薄膜トランジスタの作製
工程のイオンドーピングでの、深さ方向での不純物プロ
ファイル
工程のイオンドーピングでの、深さ方向での不純物プロ
ファイル
【図３】 （ａ）は図１の製造方法を用いて作製した薄
膜トランジスタの電流−電圧特性を示すグラフ、（ｂ）
は測定概略図
膜トランジスタの電流−電圧特性を示すグラフ、（ｂ）
は測定概略図
【図４】 本発明の一実施例の液晶表示装置用アクティ
ブマトリックスアレイの作製工程を示す断面図
ブマトリックスアレイの作製工程を示す断面図
【図５】 本発明の一実施例の液晶表示装置用アクティ
ブマトリックスアレイの作製工程を示す断面図
ブマトリックスアレイの作製工程を示す断面図
【図６】 本発明の一実施例の液晶表示装置用アクティ
ブマトリックスアレイの作製工程を示す断面図
ブマトリックスアレイの作製工程を示す断面図
【図７】 本発明の一実施例の液晶表示装置用アクティ
ブマトリックスアレイのブロック図
ブマトリックスアレイのブロック図
【図８】 従来例のＬＤＤ構造薄膜トランジスタの作製
工程を示す断面図
工程を示す断面図
【図９】 従来例の画素電極にＬＤＤ構造を用いた液晶
表示装置用アクティブマトリックスアレイの作製工程を
示す断面図
表示装置用アクティブマトリックスアレイの作製工程を
示す断面図
【図１０】 従来例の画素電極にＬＤＤ構造を用いた液
晶表示装置用アクティブマトリックスアレイの作製工程
を示す断面図
晶表示装置用アクティブマトリックスアレイの作製工程
を示す断面図
【図１１】 従来例の画素電極にＬＤＤ構造を用いた液
晶表示装置用アクティブマトリックスアレイの作製工程
を示す断面図
晶表示装置用アクティブマトリックスアレイの作製工程
を示す断面図
１１：ガラス基板 １２：バッファー層(酸化シリコン) １３：非単結晶シリコン １３ａ：真性多結晶シリコン(チャネル領域) １３ｂ：低濃度不純物注入領域(ＬＤＤ領域) １３ｃ：高濃度不純物注入領域(ＳＤ領域) １４ ゲート絶縁膜(酸化シリコン) １５：ゲート電極(Ａｌ-10原子％Ｚｒ) １６：ＬＤＤマスク(窒化シリコン) １７：イオンドーピング １８：層間絶縁膜(酸化シリコン) １９：コンタクトホール ２０：ＳＤ配線(Al) ２１：ＳＤ配線(Ti) ３０：フォトレジスト ４１：画素電極(ITO) ５１：薄膜トランジスタ ５２：走査側駆動回路 ５３：データー側駆動回路 ５４：画素 ＣLC：液晶容量 ＣS ：信号保持用付加容量
Claims (14)
- 【請求項１】 多結晶シリコン薄膜を活性層に有し、チ
ャネル領域とソースおよびドレイン領域との間に低濃度
不純物注入量域を有する薄膜トランジスタにおいて、前
記薄膜トランジスタ表面の全体を被覆するゲート絶縁膜
を備え、かつゲート電極の一部を被覆するように形成さ
れ前記ゲート絶縁膜とは異なる材料からなる絶縁膜を低
濃度不純物注入領域の不純物注入マスクとして備えたこ
とを特徴とする薄膜トランジスタ。 - 【請求項２】 請求項１に記載の薄膜トランジスタを表
示電極のスイッチング素子に用いる駆動回路内蔵型液晶
表示装置である液晶表示装置用アクティブマトリックス
アレイにおいて、前記ゲート電極の一部を被覆するよう
に形成され前記ゲート絶縁膜とは異なる材料からなる前
記絶縁膜を前記薄膜トランジスタの低濃度不純物注入領
域への不純物注入マスクとして備え、かつ前記絶縁膜が
駆動回路部のp-ch薄膜トランジスタを被覆していること
を特徴とする液晶表示装置用アクティブマトリックスア
レイ。 - 【請求項３】 前記薄膜トランジスタのゲート絶縁膜の
材料が酸化シリコン(SiO2)膜であって、かつ前記絶縁膜
の材料が窒化シリコン(SiNx)または酸化タンタル(TaOx)
である請求項１に記載の薄膜トランジスタまたは請求項
２に記載の液晶表示装置用アクティブマトリックスアレ
イ。 - 【請求項４】 前記ゲート絶縁膜の膜厚が30nm以上150n
m以下である請求項１に記載の薄膜トランジスタまたは
請求項２に記載の液晶表示装置用アクティブマトリック
スアレイ。 - 【請求項５】 前記低濃度不純物領域がゲート電極の両
側に０．５μｍ以上５μｍ以下の長さに形成されている
請求項１に記載の薄膜トランジスタまたは請求項２に記
載の液晶表示装置用アクティブマトリックスアレイ。 - 【請求項６】 前記ゲート電極が、ＡｌにＺｒを５原子
％以上２０原子％以下の濃度にて添加した合金から構成
される請求項１に記載の薄膜トランジスタまたは請求項
２に記載の液晶表示装置用アクティブマトリックスアレ
イ。 - 【請求項７】 多結晶シリコン薄膜を活性層に有し、チ
ャネル領域とソースおよびドレイン領域との間に低濃度
不純物注入量域を有する薄膜トランジスタを製造する方
法において、透光性基板上にバッファー層を形成し、前
記バッファー層上に多結晶シリコン薄膜を形成して薄膜
トランジスタの形状に加工し、前記多結晶シリコン薄膜
を被覆するようにゲート絶縁膜を形成し、前記ゲート絶
縁膜上にゲート配線を形成し、前記ゲート電極を被覆す
るように前記ゲート絶縁膜とは異なる種類の材料からな
る絶縁膜を形成し、前記ゲート電極上の前記絶縁膜にて
薄膜トランジスタの低濃度不純物領域となる領域を被覆
する形状に加工し、前記絶縁膜を加工した後、薄膜トラ
ンジスタのソースおよびドレイン領域形成を目的とした
不純物注入を行うことを特徴とする薄膜トランジスタの
製造方法。 - 【請求項８】 透光性基板上に形成した多結晶シリコン
を活性層とする双補型(C-MOS)薄膜トランジスタからな
る駆動回路を同一基板上に形成した液晶表示装置用アク
ティブマトリックスアレイを製造する方法において、前
記液晶表示装置を駆動する回路部のｐチャネル薄膜トラ
ンジスタのゲート電極を加工する工程で全てのｎチャネ
ル薄膜トランジスタ上をマスクした後、ｐチャネル薄膜
トランジスタのソースおよびドレイン領域に不純物注入
を行い、前記ｐチャネル薄膜トランジスタへの不純物注
入した後、前記全てのｎチャネル薄膜トランジスタ上に
ゲート電極を形成し、前記ｎチャネルゲート電極を形成
した後、基板全面にゲート絶縁膜とは異なる材料を用い
て絶縁膜を形成し、前記絶縁膜にてｐチャネル薄膜トラ
ンジスタを被覆し、かつ、画素部を形成するｎチャネル
薄膜トランジスタ部のチャネル領域とソースおよびドレ
イン領域との間に形成する低濃度不純物領域を被覆する
ようにゲート電極の両側にマスクを形成し、ｎチャネル
薄膜トランジスタ部のソースおよびドレイン領域に不純
物注入を行うことを特徴とする液晶表示装置用アクティ
ブマトリックスアレイの製造方法。 - 【請求項９】 前記ｐチャネル薄膜トランジスタのソー
スおよびドレイン領域形成の不純物注入を、ホウ素(Ｂ)
イオンを加速電圧50KV以上80KV以下、注入総量５×１０
14／cm2以上５×１０15／cm2以下の条件で行う請求項７
に記載の薄膜トランジスタの製造方法または請求項８に
記載の液晶表示装置用アクティブマトリックスアレイの
製造方法。 - 【請求項１０】前記ｎチャネル薄膜トランジスタのソー
スおよびドレイン領域形成の不純物注入を、リン(Ｐ)イ
オンを加速電圧70KV以上100KV以下、注入総量５×１０
14／cm2以上３×１０15／cm2以下の条件で行う請求項７
に記載の薄膜トランジスタの製造方法または請求項８に
記載の液晶表示装置用アクティブマトリックスアレイの
製造方法。 - 【請求項１１】前記薄膜トランジスタのゲート絶縁膜の
材料が酸化シリコン(SiO2)膜であって、かつ前記絶縁膜
の材料が窒化シリコン(SiNx)または酸化タンタル(TaOx)
である請求項７に記載の薄膜トランジスタの製造方法ま
たは請求項８に記載の液晶表示装置用アクティブマトリ
ックスアレイの製造方法。 - 【請求項１２】前記ゲート絶縁膜の膜厚を30nm以上150n
m以下とする請求項７に記載の薄膜トランジスタの製造
方法または請求項８に記載の液晶表示装置用アクティブ
マトリックスアレイの製造方法。 - 【請求項１３】前記低濃度不純物領域をゲート電極の両
側に０．５μｍ以上５μｍ以下の長さに形成する請求項
７に記載の薄膜トランジスタの製造方法または請求項８
に記載の液晶表示装置用アクティブマトリックスアレイ
の製造方法。 - 【請求項１４】ゲート電極として、ＡｌにＺｒを５原子
％以上２０原子％以下の濃度にて添加した合金を用いる
請求項７に記載の薄膜トランジスタの製造方法または請
求項８に記載の液晶表示装置用アクティブマトリックス
アレイの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5355396A JPH09246558A (ja) | 1996-03-11 | 1996-03-11 | 薄膜トランジスタおよび液晶表示装置用アクティブマトリックスアレイとそれらの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5355396A JPH09246558A (ja) | 1996-03-11 | 1996-03-11 | 薄膜トランジスタおよび液晶表示装置用アクティブマトリックスアレイとそれらの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09246558A true JPH09246558A (ja) | 1997-09-19 |
Family
ID=12945999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5355396A Pending JPH09246558A (ja) | 1996-03-11 | 1996-03-11 | 薄膜トランジスタおよび液晶表示装置用アクティブマトリックスアレイとそれらの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09246558A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020067744A (ko) * | 2001-02-17 | 2002-08-24 | 김동식 | 박막트랜지스터의 제조방법 |
| KR100796874B1 (ko) * | 2002-07-05 | 2008-01-22 | 샤프 가부시키가이샤 | 박막 트랜지스터 장치 및 그 제조 방법과 그것을 구비한박막 트랜지스터 기판 및 표시 장치 |
| US7371623B2 (en) | 1998-07-16 | 2008-05-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with semiconductor circuit comprising semiconductor units, and method for fabricating it |
-
1996
- 1996-03-11 JP JP5355396A patent/JPH09246558A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7371623B2 (en) | 1998-07-16 | 2008-05-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with semiconductor circuit comprising semiconductor units, and method for fabricating it |
| KR20020067744A (ko) * | 2001-02-17 | 2002-08-24 | 김동식 | 박막트랜지스터의 제조방법 |
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