JPH09246407A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09246407A JPH09246407A JP8055916A JP5591696A JPH09246407A JP H09246407 A JPH09246407 A JP H09246407A JP 8055916 A JP8055916 A JP 8055916A JP 5591696 A JP5591696 A JP 5591696A JP H09246407 A JPH09246407 A JP H09246407A
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- oxide film
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- nitride film
- polysilicon
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Abstract
(57)【要約】
【課題】 EEPROMの微細化を実現しつつ、セルトランジ
スタの性能を改善する。 【解決手段】 シリコン基板２１上にソース領域２２及
びドレイン領域２３を形成した後、トンネル絶縁膜２４
を形成し、更に該トンネル絶縁膜２４上にポリシリコン
膜２５を形成する。ポリシリコン膜２５上にリン
（Ｐ＋）をイオン打ち込みして熱処理を３０分程度行
う。この熱処理により、ポリシリコン膜２５がアモルフ
ァス状態から結晶性を回復して元のポリシリコンにな
る。ポリシリコン膜２５をパターニングして浮遊ゲート
２５ａを形成した後、その表面を塩酸過水を用いて洗浄
する。洗浄後、希釈ドライ酸化を３分程度行うことによ
り、第１の酸化膜２６を形成する。次に、第１の酸化膜
２６を硫酸過水を用いて洗浄した後、該第１の酸化膜２
６上に窒化膜２７を70Å形成する。その後、900 ℃のウ
ェット酸化法を１２０分程度行い、窒化膜２７上に第２
の酸化膜２８を形成する。
スタの性能を改善する。 【解決手段】 シリコン基板２１上にソース領域２２及
びドレイン領域２３を形成した後、トンネル絶縁膜２４
を形成し、更に該トンネル絶縁膜２４上にポリシリコン
膜２５を形成する。ポリシリコン膜２５上にリン
（Ｐ＋）をイオン打ち込みして熱処理を３０分程度行
う。この熱処理により、ポリシリコン膜２５がアモルフ
ァス状態から結晶性を回復して元のポリシリコンにな
る。ポリシリコン膜２５をパターニングして浮遊ゲート
２５ａを形成した後、その表面を塩酸過水を用いて洗浄
する。洗浄後、希釈ドライ酸化を３分程度行うことによ
り、第１の酸化膜２６を形成する。次に、第１の酸化膜
２６を硫酸過水を用いて洗浄した後、該第１の酸化膜２
６上に窒化膜２７を70Å形成する。その後、900 ℃のウ
ェット酸化法を１２０分程度行い、窒化膜２７上に第２
の酸化膜２８を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばEEPROM(Ele
ctrically Erasable Programmable Read Only Memory)
等のように、基板上に浮遊ゲートを形成し、この浮遊ゲ
ート上に第１の酸化膜、窒化膜及び第２の酸化膜が順次
積層された層間絶縁膜（Oxide-Nitride-Oxide 膜、以下
ＯＮＯ膜という）を形成し、その上に制御ゲートを形成
する半導体装置の製造方法に関するものである。
ctrically Erasable Programmable Read Only Memory)
等のように、基板上に浮遊ゲートを形成し、この浮遊ゲ
ート上に第１の酸化膜、窒化膜及び第２の酸化膜が順次
積層された層間絶縁膜（Oxide-Nitride-Oxide 膜、以下
ＯＮＯ膜という）を形成し、その上に制御ゲートを形成
する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】図２は、一般的なEEPROMの構造を示す概
略の断面図である。このEEPROMは、基板１中に形成され
たソース領域２及びドレイン領域３の間の上部に、下か
ら順にトンネル絶縁膜４、浮遊ゲート(FG)５、ＯＮＯ膜
６、及び制御ゲート(CG)７を積層した積層ゲートMOSFET
構造になっている。そして、前記ＯＮＯ膜６は、図示し
ない第１の酸化膜、窒化膜及び第２の酸化膜が順次積層
されて形成されている。ソース領域２にはソース電極１
１、ドレイン領域３にはドレイン電極１２、及び制御ゲ
ート７には制御ゲート電極１３がそれぞれ接続されてい
る。このEEPROMでは、浮遊ゲート５中の電子（エレクト
ロン）の量により、制御ゲート７から見たMOSFETの閾値
が変化することを利用してデータの書き込み及び消去を
行うようになっている。次に、図２の動作（１）〜
（２）を説明する。
略の断面図である。このEEPROMは、基板１中に形成され
たソース領域２及びドレイン領域３の間の上部に、下か
ら順にトンネル絶縁膜４、浮遊ゲート(FG)５、ＯＮＯ膜
６、及び制御ゲート(CG)７を積層した積層ゲートMOSFET
構造になっている。そして、前記ＯＮＯ膜６は、図示し
ない第１の酸化膜、窒化膜及び第２の酸化膜が順次積層
されて形成されている。ソース領域２にはソース電極１
１、ドレイン領域３にはドレイン電極１２、及び制御ゲ
ート７には制御ゲート電極１３がそれぞれ接続されてい
る。このEEPROMでは、浮遊ゲート５中の電子（エレクト
ロン）の量により、制御ゲート７から見たMOSFETの閾値
が変化することを利用してデータの書き込み及び消去を
行うようになっている。次に、図２の動作（１）〜
（２）を説明する。
【０００３】（１） 書き込み動作 例えば、ソース電極１１に０Ｖ、ドレイン電極１２に＋
６Ｖ、及び制御ゲート電極１３に＋１２Ｖをそれぞれ印
加する。そして、ドレイン領域３からソース領域２へ電
流を流して、ホットエレクトロンをトンネル絶縁膜４を
介して浮遊ゲート５へ注入することにより、データの書
き込みを行う。 （２） 消去動作 例えば、ソース電極１１に＋５Ｖ、及び制御ゲート電極
１３に−９Ｖを印加し、浮遊ゲート５からトンネル絶縁
膜４を介してソース領域２ヘエレクトロンを引抜くこと
により、データの消去を行う。ここで、浮遊ゲート５に
かかる電圧Ｖfgと制御ゲート７にかかる電圧Ｖcgとの関
係は、カップリング比Ｃｒというファクタにより決定さ
れている。即ち、 Ｖfg＝Ｖcg・Ｃｒ で表される。
６Ｖ、及び制御ゲート電極１３に＋１２Ｖをそれぞれ印
加する。そして、ドレイン領域３からソース領域２へ電
流を流して、ホットエレクトロンをトンネル絶縁膜４を
介して浮遊ゲート５へ注入することにより、データの書
き込みを行う。 （２） 消去動作 例えば、ソース電極１１に＋５Ｖ、及び制御ゲート電極
１３に−９Ｖを印加し、浮遊ゲート５からトンネル絶縁
膜４を介してソース領域２ヘエレクトロンを引抜くこと
により、データの消去を行う。ここで、浮遊ゲート５に
かかる電圧Ｖfgと制御ゲート７にかかる電圧Ｖcgとの関
係は、カップリング比Ｃｒというファクタにより決定さ
れている。即ち、 Ｖfg＝Ｖcg・Ｃｒ で表される。
【０００４】このカップリング比Ｃｒは、浮遊ゲート５
と制御ゲート７との重なり面積とその間の層間絶縁膜
（即ち、ＯＮＯ膜）６の厚さで決定される各部の静電容
量で算出される。即ち、 Ｃｒ＝Ｃ1 ／（Ｃ1 ＋Ｃ2 ＋Ｃ3 ＋Ｃ4 ） 但し、 Ｃ1 ；浮遊ゲート５と制御ゲート７間の静電容量 Ｃ2 ；ソース領域２と浮遊ゲート間５の静電容量 Ｃ3 ；ドレイン領域３と浮遊ゲート間５の静電容量 Ｃ4 ；基板１と浮遊ゲート間５の静電容量
と制御ゲート７との重なり面積とその間の層間絶縁膜
（即ち、ＯＮＯ膜）６の厚さで決定される各部の静電容
量で算出される。即ち、 Ｃｒ＝Ｃ1 ／（Ｃ1 ＋Ｃ2 ＋Ｃ3 ＋Ｃ4 ） 但し、 Ｃ1 ；浮遊ゲート５と制御ゲート７間の静電容量 Ｃ2 ；ソース領域２と浮遊ゲート間５の静電容量 Ｃ3 ；ドレイン領域３と浮遊ゲート間５の静電容量 Ｃ4 ；基板１と浮遊ゲート間５の静電容量
【０００５】
【発明が解決しようとする課題】図２のEEPROMでは、次
のような課題があった。即ち、セルトランジスタ（即
ち、メモリアレイ部のトランジスタ）の微細化を実現し
つつ、性能の改善（即ち、カップリング比の向上を計
り、制御ゲート７に掛かる電圧の低電圧化を実現するこ
と）をするためには、このセルトランジスタの浮遊ゲー
ト５を挟む絶縁膜であるトンネル絶縁膜４及びＯＮＯ膜
６の薄膜化が必要である。つまり、セルサイズを縮小し
てかつ必要なカップリング比を確保するには、浮遊ゲー
ト５と制御ゲート７間の耐圧を確保しつつ、ＯＮＯ膜６
の薄膜化が必要である。ところが、ＯＮＯ膜６を薄膜化
する場合、第２の酸化膜は、制御ゲート７からのリーク
を少なくするために必要なものであり、薄膜化するには
限界がある。又、窒化膜の下地になる第１の酸化膜は、
形成装置の精度に限界があるため、薄膜化が困難であ
る。このため、窒化膜を薄膜化することが望ましい。し
かし、窒化膜を薄膜化した場合、第２の酸化膜を形成す
る際に該窒化膜の耐酸化性が破壊され、該第２の酸化膜
形成時の熱処理の影響で浮遊ゲート５が酸化されるよう
になってきた。そのため、この窒化膜を薄膜化すること
による耐酸化性の破壊は、非常に大きな問題になる。
のような課題があった。即ち、セルトランジスタ（即
ち、メモリアレイ部のトランジスタ）の微細化を実現し
つつ、性能の改善（即ち、カップリング比の向上を計
り、制御ゲート７に掛かる電圧の低電圧化を実現するこ
と）をするためには、このセルトランジスタの浮遊ゲー
ト５を挟む絶縁膜であるトンネル絶縁膜４及びＯＮＯ膜
６の薄膜化が必要である。つまり、セルサイズを縮小し
てかつ必要なカップリング比を確保するには、浮遊ゲー
ト５と制御ゲート７間の耐圧を確保しつつ、ＯＮＯ膜６
の薄膜化が必要である。ところが、ＯＮＯ膜６を薄膜化
する場合、第２の酸化膜は、制御ゲート７からのリーク
を少なくするために必要なものであり、薄膜化するには
限界がある。又、窒化膜の下地になる第１の酸化膜は、
形成装置の精度に限界があるため、薄膜化が困難であ
る。このため、窒化膜を薄膜化することが望ましい。し
かし、窒化膜を薄膜化した場合、第２の酸化膜を形成す
る際に該窒化膜の耐酸化性が破壊され、該第２の酸化膜
形成時の熱処理の影響で浮遊ゲート５が酸化されるよう
になってきた。そのため、この窒化膜を薄膜化すること
による耐酸化性の破壊は、非常に大きな問題になる。
【０００６】
【課題を解決するための手段】本発明は、前記課題を解
決するために、基板上におけるソースとドレインに対応
する領域の間上にポリシリコンの浮遊ゲートを形成する
工程と、前記浮遊ゲート上に第１の酸化膜及び窒化膜を
順次形成し、更に該窒化膜上に熱酸化法を用いて第２の
酸化膜を形成する工程と、前記第２の酸化膜上に制御ゲ
ートを形成する工程とを含む半導体装置の製造方法にお
いて、前記窒化膜は、前記第１の酸化膜の表面を硫酸過
水を用いて洗浄した後、ＣＶＤ（Chemical Vapor Depos
ition）法を用いて形成するようにしている。本発明に
よれば、以上のように半導体装置の製造方法を構成した
ので、基板上に浮遊ゲートが形成され、該浮遊ゲート上
に第１の酸化膜が形成される。次に、前記第１の酸化膜
の表面が洗浄されて汚れが除去された後、該第１の酸化
膜上に窒化膜が形成される。更に、第２の酸化膜形成工
程において、前記窒化膜上に第２の酸化膜が形成され
る。ここで、前記形成された窒化膜は、膜厚が従来より
も薄くなっても、第２の酸化膜を形成する工程における
熱処理に対する耐酸化性を備えている。その後、第２の
酸化膜上に制御ゲートが形成される。従って、前記課題
を解決できるのである。
決するために、基板上におけるソースとドレインに対応
する領域の間上にポリシリコンの浮遊ゲートを形成する
工程と、前記浮遊ゲート上に第１の酸化膜及び窒化膜を
順次形成し、更に該窒化膜上に熱酸化法を用いて第２の
酸化膜を形成する工程と、前記第２の酸化膜上に制御ゲ
ートを形成する工程とを含む半導体装置の製造方法にお
いて、前記窒化膜は、前記第１の酸化膜の表面を硫酸過
水を用いて洗浄した後、ＣＶＤ（Chemical Vapor Depos
ition）法を用いて形成するようにしている。本発明に
よれば、以上のように半導体装置の製造方法を構成した
ので、基板上に浮遊ゲートが形成され、該浮遊ゲート上
に第１の酸化膜が形成される。次に、前記第１の酸化膜
の表面が洗浄されて汚れが除去された後、該第１の酸化
膜上に窒化膜が形成される。更に、第２の酸化膜形成工
程において、前記窒化膜上に第２の酸化膜が形成され
る。ここで、前記形成された窒化膜は、膜厚が従来より
も薄くなっても、第２の酸化膜を形成する工程における
熱処理に対する耐酸化性を備えている。その後、第２の
酸化膜上に制御ゲートが形成される。従って、前記課題
を解決できるのである。
【０００７】
【発明の実施の形態】図１（ａ）〜（ｃ）は、本発明の
実施形態を示す半導体装置の製造方法の工程図である。
以下、その工程（１）〜（３）を図１（ａ）〜（ｃ）を
参照しつつ説明する。 （１） 図１（ａ）の工程 例えばＬＯＣＯＳ法を用いてシリコン基板２１上に素子
分離領域２２，２３を形成した後、例えば８５０℃のウ
ェット酸化法を用いてトンネル絶縁膜２４を70Å形成
し、更に該トンネル絶縁膜２４上に、例えば減圧ＣＶＤ
法を用いてポリシリコン膜２５を1000Å形成する。 （２） 図１（ｂ）の工程 ポリシリコン膜２５上に10[KeV]IE15[cm-2] 程度の条件
でリン（Ｐ＋）をイオン打ち込みしてアモルファス状態
にする。その後、窒素（Ｎ2 ）雰囲気中で800℃の熱処
理を３０分程度行う。この熱処理により、リンが活性化
されてポリシリコン膜２５がアモルファス状態から結晶
性を回復して元のポリシリコンになる。 （３） 図１（ｃ）の工程 ホトリソグラフィ技術を用いてポリシリコン膜２５をパ
ターニングして浮遊ゲート２５ａを形成した後、該浮遊
ゲート２５ａの表面を塩酸過水を用いて洗浄する。その
後、浮遊ゲート２５ａの表面を1000℃程度で希釈（即
ち、窒素Ｎ2 を混ぜながら酸素Ｏ2 を流す）ドライ酸化
を３分程度行うことにより、第１の酸化膜２６を形成す
る。
実施形態を示す半導体装置の製造方法の工程図である。
以下、その工程（１）〜（３）を図１（ａ）〜（ｃ）を
参照しつつ説明する。 （１） 図１（ａ）の工程 例えばＬＯＣＯＳ法を用いてシリコン基板２１上に素子
分離領域２２，２３を形成した後、例えば８５０℃のウ
ェット酸化法を用いてトンネル絶縁膜２４を70Å形成
し、更に該トンネル絶縁膜２４上に、例えば減圧ＣＶＤ
法を用いてポリシリコン膜２５を1000Å形成する。 （２） 図１（ｂ）の工程 ポリシリコン膜２５上に10[KeV]IE15[cm-2] 程度の条件
でリン（Ｐ＋）をイオン打ち込みしてアモルファス状態
にする。その後、窒素（Ｎ2 ）雰囲気中で800℃の熱処
理を３０分程度行う。この熱処理により、リンが活性化
されてポリシリコン膜２５がアモルファス状態から結晶
性を回復して元のポリシリコンになる。 （３） 図１（ｃ）の工程 ホトリソグラフィ技術を用いてポリシリコン膜２５をパ
ターニングして浮遊ゲート２５ａを形成した後、該浮遊
ゲート２５ａの表面を塩酸過水を用いて洗浄する。その
後、浮遊ゲート２５ａの表面を1000℃程度で希釈（即
ち、窒素Ｎ2 を混ぜながら酸素Ｏ2 を流す）ドライ酸化
を３分程度行うことにより、第１の酸化膜２６を形成す
る。
【０００８】次に、第１の酸化膜２６の表面を硫酸過水
を用いて洗浄した後、減圧ＣＶＤ法を用いて該第１の酸
化膜２６上に窒化膜２７を70Å形成する。その後、第２
の酸化膜形成工程において、窒化膜２７の表面に対して
熱酸化法（例えば、900 ℃のウェット酸化）を用いて１
２０分程度酸化を行い、窒化膜２７上に第２の酸化膜２
８を形成する。そして、第１の酸化膜２６、窒化膜２７
及び第２の酸化膜２８でＯＮＯ膜が構成される。この図
１（ｃ）の工程の後、第２の酸化膜２８上にレジストを
塗布し、ホトリソグラフィ技術を用いて制御ゲートを形
成する。その後、素子分離領域２２，２３にイオン打ち
込みを行ってソース及びドレインをそれぞれ形成し、セ
ルトランジスタを形成する。図３は、図１（ｃ）の工程
における硫酸過水洗浄の有無によるＯＮＯ膜の換算膜厚
の差を示す図であり、縦軸にＯＮＯ膜の換算膜厚、及び
横軸に窒化膜の実測膜厚（即ち、窒化膜だけを形成した
場合の膜厚）がとられている。この図では、ＯＮＯ膜の
静電容量を測定した結果から該ＯＮＯ膜の膜厚を酸化膜
に換算した結果が示されている。
を用いて洗浄した後、減圧ＣＶＤ法を用いて該第１の酸
化膜２６上に窒化膜２７を70Å形成する。その後、第２
の酸化膜形成工程において、窒化膜２７の表面に対して
熱酸化法（例えば、900 ℃のウェット酸化）を用いて１
２０分程度酸化を行い、窒化膜２７上に第２の酸化膜２
８を形成する。そして、第１の酸化膜２６、窒化膜２７
及び第２の酸化膜２８でＯＮＯ膜が構成される。この図
１（ｃ）の工程の後、第２の酸化膜２８上にレジストを
塗布し、ホトリソグラフィ技術を用いて制御ゲートを形
成する。その後、素子分離領域２２，２３にイオン打ち
込みを行ってソース及びドレインをそれぞれ形成し、セ
ルトランジスタを形成する。図３は、図１（ｃ）の工程
における硫酸過水洗浄の有無によるＯＮＯ膜の換算膜厚
の差を示す図であり、縦軸にＯＮＯ膜の換算膜厚、及び
横軸に窒化膜の実測膜厚（即ち、窒化膜だけを形成した
場合の膜厚）がとられている。この図では、ＯＮＯ膜の
静電容量を測定した結果から該ＯＮＯ膜の膜厚を酸化膜
に換算した結果が示されている。
【０００９】この図を参照しつつ、窒化膜形成前洗浄の
有無によるＯＮＯ膜の換算膜厚の差を説明する。先ず、
窒化膜２７を形成する前の硫酸過水洗浄を行った後に該
窒化膜２７を70Å形成した場合、ＯＮＯ膜の換算膜厚は
ほぼ理論値（即ち、180 Å）に近い値になる。更に、前
記洗浄を行った後、実測膜厚が55Åの窒化膜２７を形成
した場合でも、ＯＮＯ膜の換算膜厚はほぼ前記理論値に
近い値になり、該窒化膜２７には第２の酸化膜２８を形
成するための熱処理に対する耐酸化性が確保されること
がわかる。一方、硫酸過水洗浄を行わない場合、窒化膜
２７を70Å形成しても、第２の酸化膜２８を形成するた
めの熱処理に対する該窒化膜２７の耐酸化性が損なわ
れ、異常酸化が発生してＯＮＯ膜の換算膜厚は約400Å
になり、理論値よりも厚くなっている。更に、膜厚が55
Å窒化膜２７を形成した場合も、同様に窒化膜２７の耐
酸化性が損なわれ、ＯＮＯ膜の換算膜厚は約1300Åにな
り、理論値よりも著しく厚くなっている。従って、本実
施形態に示す方法でＯＮＯ膜の形成を行えば、窒化膜の
耐酸化性が得られるので、薄い膜厚の窒化膜を形成して
も耐酸化性が損なわれることがない。そのため、セルト
ランジスタの微細化を実現しつつ、性能の改善を図るこ
とができる。
有無によるＯＮＯ膜の換算膜厚の差を説明する。先ず、
窒化膜２７を形成する前の硫酸過水洗浄を行った後に該
窒化膜２７を70Å形成した場合、ＯＮＯ膜の換算膜厚は
ほぼ理論値（即ち、180 Å）に近い値になる。更に、前
記洗浄を行った後、実測膜厚が55Åの窒化膜２７を形成
した場合でも、ＯＮＯ膜の換算膜厚はほぼ前記理論値に
近い値になり、該窒化膜２７には第２の酸化膜２８を形
成するための熱処理に対する耐酸化性が確保されること
がわかる。一方、硫酸過水洗浄を行わない場合、窒化膜
２７を70Å形成しても、第２の酸化膜２８を形成するた
めの熱処理に対する該窒化膜２７の耐酸化性が損なわ
れ、異常酸化が発生してＯＮＯ膜の換算膜厚は約400Å
になり、理論値よりも厚くなっている。更に、膜厚が55
Å窒化膜２７を形成した場合も、同様に窒化膜２７の耐
酸化性が損なわれ、ＯＮＯ膜の換算膜厚は約1300Åにな
り、理論値よりも著しく厚くなっている。従って、本実
施形態に示す方法でＯＮＯ膜の形成を行えば、窒化膜の
耐酸化性が得られるので、薄い膜厚の窒化膜を形成して
も耐酸化性が損なわれることがない。そのため、セルト
ランジスタの微細化を実現しつつ、性能の改善を図るこ
とができる。
【００１０】以上のように、本実施形態では、窒化膜２
７を形成する前の硫酸過水洗浄を行うと、第２の酸化膜
２８を形成する際の熱処理に対する該窒化膜２７の耐酸
化性が得られ、薄い膜厚の窒化膜を形成しても耐酸化性
が損なわれることがない。尚、本発明は上記実施形態に
限定されず、種々の変形が可能である。その変形例とし
ては、例えば次のようなものがある。 （ａ） 実施形態では、ポリシリコン膜２５は減圧ＣＶ
Ｄ法を用いて形成したが、ポリシリコン膜を形成できる
方法なら他の方法でもよい。 （ｂ） 図１（ｃ）の工程において、浮遊ゲート２５ａ
の表面を塩酸過水を用いて洗浄したが、硫酸過水を用い
てもよい。
７を形成する前の硫酸過水洗浄を行うと、第２の酸化膜
２８を形成する際の熱処理に対する該窒化膜２７の耐酸
化性が得られ、薄い膜厚の窒化膜を形成しても耐酸化性
が損なわれることがない。尚、本発明は上記実施形態に
限定されず、種々の変形が可能である。その変形例とし
ては、例えば次のようなものがある。 （ａ） 実施形態では、ポリシリコン膜２５は減圧ＣＶ
Ｄ法を用いて形成したが、ポリシリコン膜を形成できる
方法なら他の方法でもよい。 （ｂ） 図１（ｃ）の工程において、浮遊ゲート２５ａ
の表面を塩酸過水を用いて洗浄したが、硫酸過水を用い
てもよい。
【００１１】
【発明の効果】以上詳細に説明したように、本発明によ
れば、窒化膜を形成する前に第１の酸化膜の硫酸過水洗
浄を行うようにしたので、窒化膜の膜厚を薄くしても第
２の酸化膜を形成する際の熱処理に対する耐酸化性が得
られ、ほぼ理論値に近い膜厚のＯＮＯ膜が得られる。そ
のため、ＯＮＯ膜の薄膜化を実現でき、セルトランジス
タの微細化を実現しつつ、性能を改善できる。
れば、窒化膜を形成する前に第１の酸化膜の硫酸過水洗
浄を行うようにしたので、窒化膜の膜厚を薄くしても第
２の酸化膜を形成する際の熱処理に対する耐酸化性が得
られ、ほぼ理論値に近い膜厚のＯＮＯ膜が得られる。そ
のため、ＯＮＯ膜の薄膜化を実現でき、セルトランジス
タの微細化を実現しつつ、性能を改善できる。
【図１】本発明の実施形態の半導体装置の製造方法の工
程図である。
程図である。
【図２】一般的なEEPROMの構造を示す概略の断面図であ
る。
る。
【図３】窒化膜生成前硫酸過水洗浄の有無によるＯＮＯ
膜の換算膜厚を示す図である。
膜の換算膜厚を示す図である。
１，２１ シリコン基
板 ２，３，２２，２３ 素子分離領
域 ４，２４ トンネル絶
縁膜 ５，２５ａ 浮遊ゲート ６ ＯＮＯ膜
（層間絶縁膜） ７ 制御ゲート ２６ 第１の酸化
膜 ２７ 窒化膜 ２８ 第２の酸化
膜
板 ２，３，２２，２３ 素子分離領
域 ４，２４ トンネル絶
縁膜 ５，２５ａ 浮遊ゲート ６ ＯＮＯ膜
（層間絶縁膜） ７ 制御ゲート ２６ 第１の酸化
膜 ２７ 窒化膜 ２８ 第２の酸化
膜
Claims (1)
- 【請求項１】 基板におけるソースとドレインに対応す
る領域の間上にポリシリコンの浮遊ゲートを形成する工
程と、前記浮遊ゲート上に第１の酸化膜及び窒化膜を順
次形成し、更に該窒化膜上に熱酸化法を用いて第２の酸
化膜を形成する工程と、前記第２の酸化膜上に制御ゲー
トを形成する工程とを含む半導体装置の製造方法におい
て、 前記窒化膜は、前記第１の酸化膜の表面を硫酸過水を用
いて洗浄した後、ＣＶＤ法を用いて形成することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8055916A JPH09246407A (ja) | 1996-03-13 | 1996-03-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8055916A JPH09246407A (ja) | 1996-03-13 | 1996-03-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09246407A true JPH09246407A (ja) | 1997-09-19 |
Family
ID=13012440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8055916A Withdrawn JPH09246407A (ja) | 1996-03-13 | 1996-03-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09246407A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100390901B1 (ko) * | 2000-12-28 | 2003-07-10 | 주식회사 하이닉스반도체 | 에스램 소자의 트랜지스터 제조방법 |
| KR100475895B1 (ko) * | 1997-12-30 | 2005-06-17 | 주식회사 하이닉스반도체 | 반도체소자제조방법 |
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1996
- 1996-03-13 JP JP8055916A patent/JPH09246407A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100475895B1 (ko) * | 1997-12-30 | 2005-06-17 | 주식회사 하이닉스반도체 | 반도체소자제조방법 |
| KR100390901B1 (ko) * | 2000-12-28 | 2003-07-10 | 주식회사 하이닉스반도체 | 에스램 소자의 트랜지스터 제조방법 |
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