JPH09246376A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH09246376A JPH09246376A JP5017896A JP5017896A JPH09246376A JP H09246376 A JPH09246376 A JP H09246376A JP 5017896 A JP5017896 A JP 5017896A JP 5017896 A JP5017896 A JP 5017896A JP H09246376 A JPH09246376 A JP H09246376A
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Abstract
(57)【要約】
【課題】 上下に配置された配線間を接続するビアホー
ルを再現性よく所望する形状に加工する技術を提供す
る。 【解決手段】 層間絶縁膜は酸化シリコン膜５および窒
化シリコン膜４によって構成されており、酸化シリコン
膜５は窒化シリコン膜４をストッパ層としたウエットエ
ッチングで加工され、また、窒化シリコン膜４はドライ
エッチングで加工されることにより、層間絶縁膜に上層
配線８と下層配線３とを接続するためのビアホール７が
形成される。
ルを再現性よく所望する形状に加工する技術を提供す
る。 【解決手段】 層間絶縁膜は酸化シリコン膜５および窒
化シリコン膜４によって構成されており、酸化シリコン
膜５は窒化シリコン膜４をストッパ層としたウエットエ
ッチングで加工され、また、窒化シリコン膜４はドライ
エッチングで加工されることにより、層間絶縁膜に上層
配線８と下層配線３とを接続するためのビアホール７が
形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造方法に関し、特に、上下に配置された
配線間を接続するビアホールを有する半導体集積回路装
置に適用して有効な技術に関するものである。
置およびその製造方法に関し、特に、上下に配置された
配線間を接続するビアホールを有する半導体集積回路装
置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】2.０μｍ以上の膜厚を有する酸化シリコ
ン膜からなる層間絶縁膜を挟んで、上下に配置された配
線間を接続するビアホールは、ウエットエッチングまた
はドライエッチングによって形成される。しかし、ウエ
ットエッチングまたはドライエッチングによって上記ビ
アホールを形成する際には、下記の問題が生じる。
ン膜からなる層間絶縁膜を挟んで、上下に配置された配
線間を接続するビアホールは、ウエットエッチングまた
はドライエッチングによって形成される。しかし、ウエ
ットエッチングまたはドライエッチングによって上記ビ
アホールを形成する際には、下記の問題が生じる。
【０００３】すなわち、ウエットエッチングの場合は、
下に位置する配線（下層配線）の表面が酸化シリコン膜
のエッチング液によってエッチングされやすい。このた
め、酸化シリコン膜をウエットエッチングによって加工
した後のオーバーエッチング時に、形成されたビアホー
ルと接する下層配線の部位の膜厚が減少して、配線抵抗
が増加してしまう。
下に位置する配線（下層配線）の表面が酸化シリコン膜
のエッチング液によってエッチングされやすい。このた
め、酸化シリコン膜をウエットエッチングによって加工
した後のオーバーエッチング時に、形成されたビアホー
ルと接する下層配線の部位の膜厚が減少して、配線抵抗
が増加してしまう。
【０００４】さらに、ウエットエッチングのマスクとし
て用いるフォトレジストと酸化シリコン膜との間へのエ
ッチング液の浸透速度は約0.２５μｍ／ｍｉｎと速いた
め、ウエットエッチングを長時間行うと上記フォトレジ
ストが酸化シリコン膜の表面から剥がれてしまう。
て用いるフォトレジストと酸化シリコン膜との間へのエ
ッチング液の浸透速度は約0.２５μｍ／ｍｉｎと速いた
め、ウエットエッチングを長時間行うと上記フォトレジ
ストが酸化シリコン膜の表面から剥がれてしまう。
【０００５】また、ドライエッチングの場合は、ドライ
エッチングのマスクとして用いるフォトレジストとエッ
チングガスとの反応生成物または下層配線とエッチング
ガスとの反応生成物が、ドライエッチング中にビアホー
ルの側壁に付着して、ビアホールの形状および寸法の制
御を困難としている。
エッチングのマスクとして用いるフォトレジストとエッ
チングガスとの反応生成物または下層配線とエッチング
ガスとの反応生成物が、ドライエッチング中にビアホー
ルの側壁に付着して、ビアホールの形状および寸法の制
御を困難としている。
【０００６】そこで、まず、ウエットエッチングによっ
て層間絶縁膜を構成する酸化シリコン膜の上部を加工
し、次いで、ドライエッチングによって薄くなった残り
の酸化シリコン膜の下部を加工してビアホールを形成す
る方法が検討されている。
て層間絶縁膜を構成する酸化シリコン膜の上部を加工
し、次いで、ドライエッチングによって薄くなった残り
の酸化シリコン膜の下部を加工してビアホールを形成す
る方法が検討されている。
【０００７】このウエットエッチングとドライエッチン
グを併用した方法では、ウエットエッチングのエッチン
グ液が下層配線に接しないので、下層配線はエッチング
されず、下層配線の配線抵抗の増加を防ぐことができ
る。また、ドライエッチングによって加工される酸化シ
リコン膜の厚さは薄いので、ドライエッチング中にビア
ホールの側壁に付着する反応生成物を減少させることが
できる。
グを併用した方法では、ウエットエッチングのエッチン
グ液が下層配線に接しないので、下層配線はエッチング
されず、下層配線の配線抵抗の増加を防ぐことができ
る。また、ドライエッチングによって加工される酸化シ
リコン膜の厚さは薄いので、ドライエッチング中にビア
ホールの側壁に付着する反応生成物を減少させることが
できる。
【０００８】
【発明が解決しようとする課題】しかしながら、ウエッ
トエッチングとドライエッチングを併用する方法によっ
て、2.０μｍ以上の膜厚を有する酸化シリコン膜からな
る層間絶縁膜にビアホールを形成すると、ウエットエッ
チングによって加工された後の残された酸化シリコン膜
の厚さが不均一となり、この後、ドライエッチングによ
って上記の残りの酸化シリコン膜を加工しても、形成さ
れるビアホールの形状の再現性が悪く、所望する加工形
状を有するビアホールが得られないという問題点がある
ことを本発明者は見いだした。
トエッチングとドライエッチングを併用する方法によっ
て、2.０μｍ以上の膜厚を有する酸化シリコン膜からな
る層間絶縁膜にビアホールを形成すると、ウエットエッ
チングによって加工された後の残された酸化シリコン膜
の厚さが不均一となり、この後、ドライエッチングによ
って上記の残りの酸化シリコン膜を加工しても、形成さ
れるビアホールの形状の再現性が悪く、所望する加工形
状を有するビアホールが得られないという問題点がある
ことを本発明者は見いだした。
【０００９】本発明の目的は、層間絶縁膜を挟んで上下
に位置する配線間を接続するビアホールを再現性よく所
望する形状に加工することのできる技術を提供すること
にある。
に位置する配線間を接続するビアホールを再現性よく所
望する形状に加工することのできる技術を提供すること
にある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、層間絶縁膜を挟
んで上下に配置された配線間を接続するためのビアホー
ルが上記層間絶縁膜に形成されており、この層間絶縁膜
は酸化シリコン膜および窒化シリコン膜によって構成さ
れている。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、層間絶縁膜を挟
んで上下に配置された配線間を接続するためのビアホー
ルが上記層間絶縁膜に形成されており、この層間絶縁膜
は酸化シリコン膜および窒化シリコン膜によって構成さ
れている。
【００１２】（２）また、本発明の半導体集積回路装置
の製造方法は、前記（１）の層間絶縁膜およびこの層間
絶縁膜に設けられたビアホールの製造方法であって、ま
ず、下層に位置する配線上に窒化シリコン膜および酸化
シリコン膜を順次堆積した後、パターニングされたレジ
ストをマスクにして、ウエットエッチングによって酸化
シリコン膜を加工し、続いて、ドライエッチングによっ
て窒化シリコン膜を加工して、酸化シリコン膜および窒
化シリコン膜からなる層間絶縁膜にビアホールを形成す
るものである。
の製造方法は、前記（１）の層間絶縁膜およびこの層間
絶縁膜に設けられたビアホールの製造方法であって、ま
ず、下層に位置する配線上に窒化シリコン膜および酸化
シリコン膜を順次堆積した後、パターニングされたレジ
ストをマスクにして、ウエットエッチングによって酸化
シリコン膜を加工し、続いて、ドライエッチングによっ
て窒化シリコン膜を加工して、酸化シリコン膜および窒
化シリコン膜からなる層間絶縁膜にビアホールを形成す
るものである。
【００１３】（３）また、本発明の半導体集積回路装置
の製造方法は、前記（１）の層間絶縁膜およびこの層間
絶縁膜に設けられたビアホールの製造方法であって、ま
ず、下層に位置する配線上に下層窒化シリコン膜、酸化
シリコン膜および上層窒化シリコン膜を順次堆積した
後、パターニングされた上層窒化シリコン膜をマスクに
して、ウエットエッチングによって酸化シリコン膜を加
工し、続いて、ドライエッチングによって下層窒化シリ
コン膜を加工し、次いで、上層窒化シリコン膜を除去し
て、酸化シリコン膜および下層窒化シリコン膜からなる
層間絶縁膜にビアホールを形成するものである。
の製造方法は、前記（１）の層間絶縁膜およびこの層間
絶縁膜に設けられたビアホールの製造方法であって、ま
ず、下層に位置する配線上に下層窒化シリコン膜、酸化
シリコン膜および上層窒化シリコン膜を順次堆積した
後、パターニングされた上層窒化シリコン膜をマスクに
して、ウエットエッチングによって酸化シリコン膜を加
工し、続いて、ドライエッチングによって下層窒化シリ
コン膜を加工し、次いで、上層窒化シリコン膜を除去し
て、酸化シリコン膜および下層窒化シリコン膜からなる
層間絶縁膜にビアホールを形成するものである。
【００１４】上記した手段によれば、酸化シリコン膜の
ウエットエッチングは窒化シリコン膜上で止まるので、
ウエットエッチングによって再現性よく酸化シリコン膜
にビアホールの一部を形成することができる。さらに、
窒化シリコン膜は均一な膜厚を有しているので、ドライ
エッチングによって再現性よく窒化シリコン膜にビアホ
ールの他の一部を形成することができる。
ウエットエッチングは窒化シリコン膜上で止まるので、
ウエットエッチングによって再現性よく酸化シリコン膜
にビアホールの一部を形成することができる。さらに、
窒化シリコン膜は均一な膜厚を有しているので、ドライ
エッチングによって再現性よく窒化シリコン膜にビアホ
ールの他の一部を形成することができる。
【００１５】図１０に、プラズマＣＶＤ（Chemical Vap
or Deposition ）法によって形成された窒化シリコン膜
および酸化シリコン膜のフッ素（Ｆ）系エッチング液
（HF:NH4F:CH3COOH=1:20:7）に対するエッチング速度を
示す。窒化シリコン膜のエッチング速度は酸化シリコン
膜のエッチング速度の約１／１０であり、窒化シリコン
膜を酸化シリコン膜のウエットエッチング時におけるス
トッパ層として用いることが可能であることがわかる。
or Deposition ）法によって形成された窒化シリコン膜
および酸化シリコン膜のフッ素（Ｆ）系エッチング液
（HF:NH4F:CH3COOH=1:20:7）に対するエッチング速度を
示す。窒化シリコン膜のエッチング速度は酸化シリコン
膜のエッチング速度の約１／１０であり、窒化シリコン
膜を酸化シリコン膜のウエットエッチング時におけるス
トッパ層として用いることが可能であることがわかる。
【００１６】また、前記した手段（３）によれば、酸化
シリコン膜のウエットエッチング時のマスクに、酸化シ
リコン膜と密着性のよい窒化シリコン膜を用いているの
で、酸化シリコン膜を長い時間ウエットエッチングして
も、マスクである窒化シリコン膜は剥がれない。従っ
て、膜厚の厚い酸化シリコン膜を層間絶縁膜に用いるこ
とができる。
シリコン膜のウエットエッチング時のマスクに、酸化シ
リコン膜と密着性のよい窒化シリコン膜を用いているの
で、酸化シリコン膜を長い時間ウエットエッチングして
も、マスクである窒化シリコン膜は剥がれない。従っ
て、膜厚の厚い酸化シリコン膜を層間絶縁膜に用いるこ
とができる。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１８】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【００１９】（実施の形態１）図４は、本発明の一実施
の形態である層間絶縁膜およびこの層間絶縁膜に形成さ
れたビアホールを示す半導体基板の要部断面図である。
の形態である層間絶縁膜およびこの層間絶縁膜に形成さ
れたビアホールを示す半導体基板の要部断面図である。
【００２０】上層配線８と下層配線３との間に位置する
層間絶縁膜は、酸化シリコン膜５および窒化シリコン膜
４によって構成されており、酸化シリコン膜５はウエッ
トエッチングによって、また、窒化シリコン膜４はドラ
イエッチングによって加工されることにより、上記層間
絶縁膜にビアホール７が形成されている。
層間絶縁膜は、酸化シリコン膜５および窒化シリコン膜
４によって構成されており、酸化シリコン膜５はウエッ
トエッチングによって、また、窒化シリコン膜４はドラ
イエッチングによって加工されることにより、上記層間
絶縁膜にビアホール７が形成されている。
【００２１】次に、本実施の形態１のビアホールの製造
方法を図１〜図４を用いて説明する。
方法を図１〜図４を用いて説明する。
【００２２】まず、図１に示すように、半導体素子が形
成された半導体基板１上にスパッタリング法または蒸着
法によって導電膜（例えば、アルミニウム合金膜または
タングステン膜）を堆積し、次いで、この導電膜をパタ
ーニングされたフォトレジストをマスクにして加工し、
下層配線３を形成する。
成された半導体基板１上にスパッタリング法または蒸着
法によって導電膜（例えば、アルミニウム合金膜または
タングステン膜）を堆積し、次いで、この導電膜をパタ
ーニングされたフォトレジストをマスクにして加工し、
下層配線３を形成する。
【００２３】次に、ＴＥＯＳ（Tetra Ethyl Ortho Sili
cate；Si(OC2H5)4）をソースとしたプラズマＣＶＤ法に
よって、半導体基板１上に窒化シリコン膜４および酸化
シリコン膜５を順次堆積して２層構造の層間絶縁膜を形
成した後、半導体基板１上に約3.０μｍの膜厚を有する
フォトレジスト６を塗布し、これをパターニングする。
cate；Si(OC2H5)4）をソースとしたプラズマＣＶＤ法に
よって、半導体基板１上に窒化シリコン膜４および酸化
シリコン膜５を順次堆積して２層構造の層間絶縁膜を形
成した後、半導体基板１上に約3.０μｍの膜厚を有する
フォトレジスト６を塗布し、これをパターニングする。
【００２４】なお、窒化シリコン膜４および酸化シリコ
ン膜５の膜厚は、例えば、それぞれ約0.４μｍおよび約
6.０μｍであり、酸化シリコン膜５の膜厚は、フォトレ
ジスト６が剥がれない時間内に酸化シリコン膜５をウエ
ットエッチングによって加工できる厚さに設定してあ
る。
ン膜５の膜厚は、例えば、それぞれ約0.４μｍおよび約
6.０μｍであり、酸化シリコン膜５の膜厚は、フォトレ
ジスト６が剥がれない時間内に酸化シリコン膜５をウエ
ットエッチングによって加工できる厚さに設定してあ
る。
【００２５】次に、図２に示すように、フォトレジスト
６をマスクにして、Ｆ系エッチング液（例えば、HF:NH4
F:CH3COOH=1:20:7）によって酸化シリコン膜５を加工
し、続いて、図３に示すように、例えば、平行平板型エ
ッチング装置を用いた反応性イオンエッチング（Reacti
ve Ion Etching：RIE ）によって窒化シリコン膜４を加
工して、ビアホール７を形成する。
６をマスクにして、Ｆ系エッチング液（例えば、HF:NH4
F:CH3COOH=1:20:7）によって酸化シリコン膜５を加工
し、続いて、図３に示すように、例えば、平行平板型エ
ッチング装置を用いた反応性イオンエッチング（Reacti
ve Ion Etching：RIE ）によって窒化シリコン膜４を加
工して、ビアホール７を形成する。
【００２６】次に、図４に示すように、フォトレジスト
６を除去した後、半導体基板１上にスパッタリング法ま
たは蒸着法によって導電膜（例えば、アルミニウム合金
膜またはタングステン膜）を堆積し、次いで、この導電
膜をパターニングされたフォトレジストをマスクにして
加工し、上層配線８を形成する。
６を除去した後、半導体基板１上にスパッタリング法ま
たは蒸着法によって導電膜（例えば、アルミニウム合金
膜またはタングステン膜）を堆積し、次いで、この導電
膜をパターニングされたフォトレジストをマスクにして
加工し、上層配線８を形成する。
【００２７】このように、本実施の形態１によれば、酸
化シリコン膜５と下層配線３との間に1.０μｍ以下の窒
化シリコン膜４を配置し、この窒化シリコン膜４をスト
ッパ層として酸化シリコン膜５をウエットエッチングで
加工し、続いて、窒化シリコン膜４をドライエッチング
で加工するので、加工形状の再現性のよいビアホール７
を層間絶縁膜に形成することができる。
化シリコン膜５と下層配線３との間に1.０μｍ以下の窒
化シリコン膜４を配置し、この窒化シリコン膜４をスト
ッパ層として酸化シリコン膜５をウエットエッチングで
加工し、続いて、窒化シリコン膜４をドライエッチング
で加工するので、加工形状の再現性のよいビアホール７
を層間絶縁膜に形成することができる。
【００２８】すなわち、Ｆ系エッチング液（HF:NH4F:CH
3COOH ）に対する窒化シリコン膜４のエッチング速度
は、酸化シリコン膜５のエッチング速度の約１／１０で
あるので、酸化シリコン膜５のウエットエッチングは窒
化シリコン膜４上で止まる。従って、再現性よく酸化シ
リコン膜５にウエットエッチングによってビアホール７
の一部を形成することができる。さらに、窒化シリコン
膜４の膜厚は上記ウエットエッチングではほとんど減少
せず、均一であり、また、その膜厚は1.０μｍ以下と薄
いので、窒化シリコン膜４をドライエッチングによって
加工しても、形成されるビアホール７の側壁に付着する
反応生成物は少ない。従って、再現性よく窒化シリコン
膜４にドライエッチングによってビアホール７の他の一
部を形成することができる。
3COOH ）に対する窒化シリコン膜４のエッチング速度
は、酸化シリコン膜５のエッチング速度の約１／１０で
あるので、酸化シリコン膜５のウエットエッチングは窒
化シリコン膜４上で止まる。従って、再現性よく酸化シ
リコン膜５にウエットエッチングによってビアホール７
の一部を形成することができる。さらに、窒化シリコン
膜４の膜厚は上記ウエットエッチングではほとんど減少
せず、均一であり、また、その膜厚は1.０μｍ以下と薄
いので、窒化シリコン膜４をドライエッチングによって
加工しても、形成されるビアホール７の側壁に付着する
反応生成物は少ない。従って、再現性よく窒化シリコン
膜４にドライエッチングによってビアホール７の他の一
部を形成することができる。
【００２９】（実施の形態２）図５は、本発明の他の実
施の形態である層間絶縁膜およびこの層間絶縁膜に形成
されたビアホールを示す半導体基板の要部断面図であ
る。
施の形態である層間絶縁膜およびこの層間絶縁膜に形成
されたビアホールを示す半導体基板の要部断面図であ
る。
【００３０】上層配線８と下層配線３との間に位置する
層間絶縁膜は、上層酸化シリコン膜１１、窒化シリコン
膜１０および下層酸化シリコン膜９によって構成されて
おり、上層酸化シリコン膜１１はウエットエッチングに
よって、また、窒化シリコン膜１０および下層酸化シリ
コン膜９はドライエッチングによって順次加工されるこ
とにより、上記層間絶縁膜にビアホール７が形成されて
いる。
層間絶縁膜は、上層酸化シリコン膜１１、窒化シリコン
膜１０および下層酸化シリコン膜９によって構成されて
おり、上層酸化シリコン膜１１はウエットエッチングに
よって、また、窒化シリコン膜１０および下層酸化シリ
コン膜９はドライエッチングによって順次加工されるこ
とにより、上記層間絶縁膜にビアホール７が形成されて
いる。
【００３１】なお、下層酸化シリコン膜９が、ビアホー
ル７の形状および寸法に影響をおよぼす量の反応生成物
が発生しない時間内にドライエッチングによって加工さ
れるように、その膜厚は設定される。上層酸化シリコン
膜１１、窒化シリコン膜１０および下層酸化シリコン膜
９の膜厚は、例えば、それぞれ約6.０μｍ、約0.４μｍ
および約0.９μｍである。
ル７の形状および寸法に影響をおよぼす量の反応生成物
が発生しない時間内にドライエッチングによって加工さ
れるように、その膜厚は設定される。上層酸化シリコン
膜１１、窒化シリコン膜１０および下層酸化シリコン膜
９の膜厚は、例えば、それぞれ約6.０μｍ、約0.４μｍ
および約0.９μｍである。
【００３２】このように、本実施の形態２によれば、実
施の形態１と同様に、窒化シリコン膜１０をストッパ層
として上層酸化シリコン膜１１をウエットエッチングで
加工し、続いて、窒化シリコン膜１０および下層酸化シ
リコン膜９を順次ドライエッチングで加工するので、加
工形状の再現性のよいビアホール７を層間絶縁膜に形成
することができる。
施の形態１と同様に、窒化シリコン膜１０をストッパ層
として上層酸化シリコン膜１１をウエットエッチングで
加工し、続いて、窒化シリコン膜１０および下層酸化シ
リコン膜９を順次ドライエッチングで加工するので、加
工形状の再現性のよいビアホール７を層間絶縁膜に形成
することができる。
【００３３】さらに、上層酸化シリコン膜１１は、加工
時のマスクに用いられるフォトレジストが剥がれない時
間内にウエットエッチングによって加工されなければな
らないため、上層酸化シリコン膜１１には膜厚の制限が
ある。しかし、ストッパ層として設けられた窒化シリコ
ン膜１０の下に下層酸化シリコン膜９を形成することに
より、層間絶縁膜の全膜厚を厚くすることが可能とな
る。これによって、層間絶縁膜の有する層間容量を減少
させることができる。
時のマスクに用いられるフォトレジストが剥がれない時
間内にウエットエッチングによって加工されなければな
らないため、上層酸化シリコン膜１１には膜厚の制限が
ある。しかし、ストッパ層として設けられた窒化シリコ
ン膜１０の下に下層酸化シリコン膜９を形成することに
より、層間絶縁膜の全膜厚を厚くすることが可能とな
る。これによって、層間絶縁膜の有する層間容量を減少
させることができる。
【００３４】（実施の形態３）図９は、本発明の他の実
施の形態である層間絶縁膜およびこの層間絶縁膜に形成
されたビアホールを示す半導体基板の要部断面図であ
る。
施の形態である層間絶縁膜およびこの層間絶縁膜に形成
されたビアホールを示す半導体基板の要部断面図であ
る。
【００３５】上層配線８と下層配線３との間に位置する
層間絶縁膜は、酸化シリコン膜１３および下層窒化シリ
コン膜１２によって構成されており、酸化シリコン膜１
３はウエットエッチングによって、また、下層窒化シリ
コン膜１２はドライエッチングによって加工されること
により、前記層間絶縁膜にビアホール７が形成されてい
る。
層間絶縁膜は、酸化シリコン膜１３および下層窒化シリ
コン膜１２によって構成されており、酸化シリコン膜１
３はウエットエッチングによって、また、下層窒化シリ
コン膜１２はドライエッチングによって加工されること
により、前記層間絶縁膜にビアホール７が形成されてい
る。
【００３６】次に、本実施の形態３のビアホールの製造
方法を図６〜図９を用いて説明する。
方法を図６〜図９を用いて説明する。
【００３７】まず、図６に示すように、半導体素子が形
成された半導体基板１上にスパッタリング法または蒸着
法によって導電膜（例えば、アルミニウム合金膜または
タングステン膜）を堆積し、次いで、この導電膜をパタ
ーニングされたフォトレジストをマスクにして加工し、
下層配線３を形成する。
成された半導体基板１上にスパッタリング法または蒸着
法によって導電膜（例えば、アルミニウム合金膜または
タングステン膜）を堆積し、次いで、この導電膜をパタ
ーニングされたフォトレジストをマスクにして加工し、
下層配線３を形成する。
【００３８】次に、ＴＥＯＳをソースとしたプラズマＣ
ＶＤ法によって、半導体基板１上に下層窒化シリコン膜
１２、酸化シリコン膜１３および上層窒化シリコン膜１
４を順次堆積して３層構造の層間絶縁膜を形成した後、
半導体基板１上にフォトレジスト１５を塗布し、これを
パターニングする。
ＶＤ法によって、半導体基板１上に下層窒化シリコン膜
１２、酸化シリコン膜１３および上層窒化シリコン膜１
４を順次堆積して３層構造の層間絶縁膜を形成した後、
半導体基板１上にフォトレジスト１５を塗布し、これを
パターニングする。
【００３９】なお、上層窒化シリコン膜１４、酸化シリ
コン膜１３および下層窒化シリコン膜１２の膜厚は、例
えば、それぞれ約0.４μｍ、約7.０μｍおよび約0.４μ
ｍである。
コン膜１３および下層窒化シリコン膜１２の膜厚は、例
えば、それぞれ約0.４μｍ、約7.０μｍおよび約0.４μ
ｍである。
【００４０】次に、図７に示すように、フォトレジスト
１５をマスクにして、上層窒化シリコン膜１４をドライ
エッチングによって加工した後、フォトレジスト１５を
除去し、次いで、パターニングされた上層窒化シリコン
膜１４をマスクにして、Ｆ系エッチング液（例えば、H
F:NH4F:CH3COOH=1:20:7）によって酸化シリコン膜１３
を加工する。
１５をマスクにして、上層窒化シリコン膜１４をドライ
エッチングによって加工した後、フォトレジスト１５を
除去し、次いで、パターニングされた上層窒化シリコン
膜１４をマスクにして、Ｆ系エッチング液（例えば、H
F:NH4F:CH3COOH=1:20:7）によって酸化シリコン膜１３
を加工する。
【００４１】次に、図８に示すように、上層窒化シリコ
ン膜１４および露出している下層窒化シリコン膜１２を
ドライエッチングによって除去し、ビアホール７を形成
する。
ン膜１４および露出している下層窒化シリコン膜１２を
ドライエッチングによって除去し、ビアホール７を形成
する。
【００４２】次に、図９に示すように、半導体基板１上
にスパッタリング法または蒸着法によって導電膜（例え
ば、アルミニウム合金膜またはタングステン膜）を堆積
し、次いで、この導電膜をパターニングされたフォトレ
ジストをマスクにして加工し、上層配線８を形成する。
にスパッタリング法または蒸着法によって導電膜（例え
ば、アルミニウム合金膜またはタングステン膜）を堆積
し、次いで、この導電膜をパターニングされたフォトレ
ジストをマスクにして加工し、上層配線８を形成する。
【００４３】このように、本実施の形態３によれば、実
施の形態１と同様に、下層窒化シリコン膜１２をストッ
パ層として酸化シリコン膜１３をウエットエッチングで
加工し、続いて、下層窒化シリコン膜１２をドライエッ
チングで加工するので、加工形状の再現性のよいビアホ
ール７を層間絶縁膜に形成することができる。
施の形態１と同様に、下層窒化シリコン膜１２をストッ
パ層として酸化シリコン膜１３をウエットエッチングで
加工し、続いて、下層窒化シリコン膜１２をドライエッ
チングで加工するので、加工形状の再現性のよいビアホ
ール７を層間絶縁膜に形成することができる。
【００４４】さらに、上層窒化シリコン膜１４は酸化シ
リコン膜１３と密着性がよいので、両者の間にエッチン
グ液がほとんど浸透せず、加工時のマスクに用いられる
上層窒化シリコン膜１４は酸化シリコン膜１３上から剥
がれにくい。従って、酸化シリコン膜１３の膜厚および
ウエットエッチング時間の設定の自由度を増すことがで
き、膜厚の厚い酸化シリコン膜１３を層間絶縁膜に用い
ることが可能となる。これによって、層間絶縁膜の有す
る層間容量を減少させることができる。
リコン膜１３と密着性がよいので、両者の間にエッチン
グ液がほとんど浸透せず、加工時のマスクに用いられる
上層窒化シリコン膜１４は酸化シリコン膜１３上から剥
がれにくい。従って、酸化シリコン膜１３の膜厚および
ウエットエッチング時間の設定の自由度を増すことがで
き、膜厚の厚い酸化シリコン膜１３を層間絶縁膜に用い
ることが可能となる。これによって、層間絶縁膜の有す
る層間容量を減少させることができる。
【００４５】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００４６】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００４７】本発明によれば、酸化シリコン膜のウエッ
トエッチングのストッパ層として、酸化シリコン膜下に
均一な膜厚を有する窒化シリコン膜を設けるので、上記
酸化シリコン膜をウエットエッチングで、さらに、上記
窒化シリコン膜をドライエッチングで加工することによ
り、酸化シリコン膜および窒化シリコン膜によって構成
される層間絶縁膜に再現性よく所望する形状のビアホー
ルを形成することができる。
トエッチングのストッパ層として、酸化シリコン膜下に
均一な膜厚を有する窒化シリコン膜を設けるので、上記
酸化シリコン膜をウエットエッチングで、さらに、上記
窒化シリコン膜をドライエッチングで加工することによ
り、酸化シリコン膜および窒化シリコン膜によって構成
される層間絶縁膜に再現性よく所望する形状のビアホー
ルを形成することができる。
【００４８】また、本発明によれば、層間絶縁膜の膜厚
を厚くすることが可能となるので、層間絶縁膜の有する
層間容量が減少して、半導体集積回路装置の動作速度を
向上させることができる。
を厚くすることが可能となるので、層間絶縁膜の有する
層間容量が減少して、半導体集積回路装置の動作速度を
向上させることができる。
【図１】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図５】本発明の他の実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図６】本発明の他の実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図７】本発明の他の実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図８】本発明の他の実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図９】本発明の他の実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図１０】プラズマＣＶＤ法で形成された酸化シリコン
膜および窒化シリコン膜のフッ素系エッチング液に対す
るエッチング速度を示すグラフ図である。
膜および窒化シリコン膜のフッ素系エッチング液に対す
るエッチング速度を示すグラフ図である。
１ 半導体基板 ２ 絶縁膜 ３ 下層配線 ４ 窒化シリコン膜 ５ 酸化シリコン膜 ６ フォトレジスト ７ ビアホール ８ 上層配線 ９ 下層酸化シリコン膜 １０ 窒化シリコン膜 １１ 上層酸化シリコン膜 １２ 下層窒化シリコン膜 １３ 酸化シリコン膜 １４ 上層窒化シリコン膜 １５ フォトレジスト
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/306 Ｄ (72)発明者 田辺 慎一 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 堀内 光明 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (8)
- 【請求項１】 層間絶縁膜を挟んで上下に配置された配
線間を接続するためのビアホールが前記層間絶縁膜に形
成された半導体集積回路装置であって、前記層間絶縁膜
は、酸化シリコン膜および窒化シリコン膜によって構成
されていることを特徴とする半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置の製
造方法であって、下層に位置する配線上に窒化シリコン
膜および酸化シリコン膜を順次堆積した後、パターニン
グされたレジストをマスクにして、ウエットエッチング
によって前記酸化シリコン膜を加工し、続いて、ドライ
エッチングによって前記窒化シリコン膜を加工すること
を特徴とする半導体集積回路装置の製造方法。 - 【請求項３】 請求項１記載の半導体集積回路装置の製
造方法であって、下層に位置する配線上に下層窒化シリ
コン膜、酸化シリコン膜および上層窒化シリコン膜を順
次堆積した後、パターニングされた前記上層窒化シリコ
ン膜をマスクにして、ウエットエッチングによって前記
酸化シリコン膜を加工し、続いて、ドライエッチングに
よって前記下層窒化シリコン膜を加工し、次いで、前記
上層窒化シリコン膜を除去することを特徴とする半導体
集積回路装置の製造方法。 - 【請求項４】 層間絶縁膜を挟んで上下に配置された配
線間を接続するためのビアホールが前記層間絶縁膜に形
成された半導体集積回路装置であって、前記層間絶縁膜
は、上層酸化シリコン膜、窒化シリコン膜および下層酸
化シリコン膜によって構成されていることを特徴とする
半導体集積回路装置。 - 【請求項５】 請求項４記載の半導体集積回路装置の製
造方法であって、下層に位置する配線上に下層酸化シリ
コン膜、窒化シリコン膜および上層酸化シリコン膜を順
次堆積した後、パターニングされたレジストをマスクに
して、ウエットエッチングによって前記上層酸化シリコ
ン膜を加工し、続いて、ドライエッチングによって前記
窒化シリコン膜および前記下層酸化シリコン膜を順次加
工することを特徴とする半導体集積回路装置の製造方
法。 - 【請求項６】 請求項２記載の半導体集積回路装置の製
造方法であって、前記窒化シリコン膜は、前記酸化シリ
コン膜のウエットエッチング時におけるストッパ層とし
て用いられることを特徴とする半導体集積回路装置の製
造方法。 - 【請求項７】 請求項３記載の半導体集積回路装置の製
造方法であって、前記下層窒化シリコン膜は、前記酸化
シリコン膜のウエットエッチング時におけるストッパ層
として用いられることを特徴とする半導体集積回路装置
の製造方法。 - 【請求項８】 請求項５記載の半導体集積回路装置の製
造方法であって、前記窒化シリコン膜は、前記上層酸化
シリコン膜のウエットエッチング時におけるストッパ層
として用いられることを特徴とする半導体集積回路装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5017896A JPH09246376A (ja) | 1996-03-07 | 1996-03-07 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5017896A JPH09246376A (ja) | 1996-03-07 | 1996-03-07 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09246376A true JPH09246376A (ja) | 1997-09-19 |
Family
ID=12851952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5017896A Withdrawn JPH09246376A (ja) | 1996-03-07 | 1996-03-07 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09246376A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6593179B2 (en) | 1999-11-18 | 2003-07-15 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device |
| JP2008131013A (ja) * | 2006-11-25 | 2008-06-05 | Seiko Npc Corp | 半導体装置 |
-
1996
- 1996-03-07 JP JP5017896A patent/JPH09246376A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6593179B2 (en) | 1999-11-18 | 2003-07-15 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device |
| JP2008131013A (ja) * | 2006-11-25 | 2008-06-05 | Seiko Npc Corp | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030603 |