JPH09244590A - 出力回路及びこれを含む液晶表示器の駆動回路 - Google Patents
出力回路及びこれを含む液晶表示器の駆動回路Info
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- JPH09244590A JPH09244590A JP8053528A JP5352896A JPH09244590A JP H09244590 A JPH09244590 A JP H09244590A JP 8053528 A JP8053528 A JP 8053528A JP 5352896 A JP5352896 A JP 5352896A JP H09244590 A JPH09244590 A JP H09244590A
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Abstract
(57)【要約】
【課題】 高速且つ高精度のオフセット補正回路をもつ
出力回路を提供する。 【解決手段】 出力回路にキャパシタ（Ｃ）を１個と、
３つのスイッチ（ＳＷ１〜ＳＷ３）とを設け、このキャ
パシタに出力アンプのオフセット電圧を蓄えておく。こ
の蓄える方法として、一度出力アンプでキャパシタの電
荷をリセットし、その後出力アンプの誤差をキャパシタ
に蓄え、蓄えた電荷を出力アンプに加算することで、本
来出力アンプが持っている誤差を打ち消して、所望の出
力を得る。この際、各スイッチの制御によってキャパシ
タが前段回路の負荷として作用しないようになされる。
出力回路を提供する。 【解決手段】 出力回路にキャパシタ（Ｃ）を１個と、
３つのスイッチ（ＳＷ１〜ＳＷ３）とを設け、このキャ
パシタに出力アンプのオフセット電圧を蓄えておく。こ
の蓄える方法として、一度出力アンプでキャパシタの電
荷をリセットし、その後出力アンプの誤差をキャパシタ
に蓄え、蓄えた電荷を出力アンプに加算することで、本
来出力アンプが持っている誤差を打ち消して、所望の出
力を得る。この際、各スイッチの制御によってキャパシ
タが前段回路の負荷として作用しないようになされる。
Description
【０００１】
【産業上の利用分野】本発明は、駆動回路の改良に関す
る。特に、液晶表示装置の駆動回路のように、多数用い
られる駆動回路の各々の出力の偏差（オフセット電圧）
が抑制されるようにした駆動回路に関する。
る。特に、液晶表示装置の駆動回路のように、多数用い
られる駆動回路の各々の出力の偏差（オフセット電圧）
が抑制されるようにした駆動回路に関する。
【０００２】
【従来の技術】従来のオフセット電圧補正機能を有する
増幅器の例について図面を参照して説明する。図１０
は、特公平５−８５０８５号公報により、紹介されてい
る増幅器の例を示している。同図において、ＯＰ１及び
ＯＰ２は正相（非反転）入力端及び及び逆相（反転）入
力端に夫々差動入力＋ＩＮ、−ＩＮが印加される演算増
幅器（オペアンプ）、Ｃ１及びＣ２はキャパシタ、Ｓ１
〜Ｓ１２はトランジスタ・スイッチである。かかる構成
において、スイッチＳ１，Ｓ２，Ｓ８，Ｓ９，Ｓ１０，
Ｓ１１は第１のスイッチグループを形成する。スイッチ
Ｓ３，Ｓ４，Ｓ５，Ｓ６，Ｓ７，Ｓ１２は第２のスイッ
チグループを形成する。第１のスイッチグループと第２
のスイッチグループとは交互に導通するように制御され
る。
増幅器の例について図面を参照して説明する。図１０
は、特公平５−８５０８５号公報により、紹介されてい
る増幅器の例を示している。同図において、ＯＰ１及び
ＯＰ２は正相（非反転）入力端及び及び逆相（反転）入
力端に夫々差動入力＋ＩＮ、−ＩＮが印加される演算増
幅器（オペアンプ）、Ｃ１及びＣ２はキャパシタ、Ｓ１
〜Ｓ１２はトランジスタ・スイッチである。かかる構成
において、スイッチＳ１，Ｓ２，Ｓ８，Ｓ９，Ｓ１０，
Ｓ１１は第１のスイッチグループを形成する。スイッチ
Ｓ３，Ｓ４，Ｓ５，Ｓ６，Ｓ７，Ｓ１２は第２のスイッ
チグループを形成する。第１のスイッチグループと第２
のスイッチグループとは交互に導通するように制御され
る。
【０００３】この増幅器の動作について説明する。ま
ず、第１のスイッチグループがオフ状態、第２のスイッ
チグループがオン状態に制御される。この場合を図１１
に示す。この状態では、演算増幅器ＯＰ１はデータ出力
モード、演算増幅器ＯＰ２はオフセット電圧記憶モード
となる。演算増幅器ＯＰ１は、スイッチＳ１、Ｓ２及び
Ｓ１１が閉じるので、入力端に供給される相補的な差動
信号を出力端子に出力する。一方、演算増幅器ＯＰ２の
正相入力端は接地され、出力端にはオフセット電圧分が
出力される。このオフセット電圧によってキャパシタＣ
２は充電され、オフセット電圧を保持する。
ず、第１のスイッチグループがオフ状態、第２のスイッ
チグループがオン状態に制御される。この場合を図１１
に示す。この状態では、演算増幅器ＯＰ１はデータ出力
モード、演算増幅器ＯＰ２はオフセット電圧記憶モード
となる。演算増幅器ＯＰ１は、スイッチＳ１、Ｓ２及び
Ｓ１１が閉じるので、入力端に供給される相補的な差動
信号を出力端子に出力する。一方、演算増幅器ＯＰ２の
正相入力端は接地され、出力端にはオフセット電圧分が
出力される。このオフセット電圧によってキャパシタＣ
２は充電され、オフセット電圧を保持する。
【０００４】次に、第１のスイッチグループがオン状
態、第２のスイッチグループがオフ状態に制御される。
この場合を図１２に示す。この状態では、演算増幅器Ｏ
Ｐ１はオフセット電圧記憶モード、演算増幅器ＯＰ２は
データ出力モードとなる。このデータ出力モードでは、
スイッチＳ６、Ｓ７及びＳ１２が閉じ、逆相の入力端子
と逆相入力端間にキャパシタＣ２が直列に接続されるの
で、差動信号−ＩＮに逆極性のオフセット電圧を重畳し
て演算増幅器ＯＰ２の逆相入力端に印加される。この結
果、演算増幅器ＯＰ２の出力からオフセット電圧が相殺
されて補正される。
態、第２のスイッチグループがオフ状態に制御される。
この場合を図１２に示す。この状態では、演算増幅器Ｏ
Ｐ１はオフセット電圧記憶モード、演算増幅器ＯＰ２は
データ出力モードとなる。このデータ出力モードでは、
スイッチＳ６、Ｓ７及びＳ１２が閉じ、逆相の入力端子
と逆相入力端間にキャパシタＣ２が直列に接続されるの
で、差動信号−ＩＮに逆極性のオフセット電圧を重畳し
て演算増幅器ＯＰ２の逆相入力端に印加される。この結
果、演算増幅器ＯＰ２の出力からオフセット電圧が相殺
されて補正される。
【０００５】このようなスイッチ群の交互の動作を繰り
返すことによって、同様に演算増幅器ＯＰ１のオフセッ
ト電圧も補正される。補正された演算増幅器ＯＰ１及び
ＯＰ２の出力電圧が出力端子に交互に出力される。オフ
セット電圧の補正される出力回路（増幅器）の用途とし
て、例えば、均質な画像表示が要求される液晶表示器の
駆動回路が考えられる。
返すことによって、同様に演算増幅器ＯＰ１のオフセッ
ト電圧も補正される。補正された演算増幅器ＯＰ１及び
ＯＰ２の出力電圧が出力端子に交互に出力される。オフ
セット電圧の補正される出力回路（増幅器）の用途とし
て、例えば、均質な画像表示が要求される液晶表示器の
駆動回路が考えられる。
【０００６】従来の液晶駆動回路の構成例について図面
を参照して説明する。図８は、液晶表示パネルを駆動す
る液晶駆動回路５０の例を示すブロック図である。液晶
駆動回路５０は、データ制御部５１、サンプリングレジ
スタ５２、ロードレジスタ５３、Ｄ／Ａコンバータ５
４、出力回路５５によって構成される。データ制御部５
１は、シフトレジスタ等によって構成され、信号ＳＴＨ
Ｌ、ＳＴＨＲ、Ｒ／Ｌ、クロック信号ＣＬＫ等を用い
て、データバスＤ0 〜Ｄ5 からの一連の画像データの取
り込みを、データの供給に同期してサンプリングレジス
タ５２に指令する。サンプリングレジスタ５２は、例え
ば、液晶表示器の画面の１ライン相当の画像データをデ
ータバスＤ0 〜Ｄ5 から順番に取り込む。ロードレジス
タ５３は、サンプリングレジスタ５２に保持された１ラ
イン相当の全画像データを外部から供給されるＳＴＢ信
号に応答してラッチする。サンプリングレジスタ５２の
各データ出力は、１ラインを構成する画素数に対応した
数のデジタル／アナログ・コンバータからなるＤ／Ａコ
ンバータ５４に供給される。Ｄ／Ａコンバータ５４は、
外部から供給される基準電圧Ｖ0 〜Ｖ8 を抵抗分圧回路
によって、例えば、６ビットのデータ信号Ｄ0 …Ｄ5 に
対応した６４階調のレベルを発生し、データ信号の内容
に対応したレベル信号を出力する。Ｄ／Ａコンバータ５
５が出力する各レベル信号は１ラインの画素数分設けら
れた出力回路からなる出力部５５を介して図示しない液
晶パネルの複数のデータ線に供給される。出力回路は図
９に示すように、演算増幅器によって構成される。
を参照して説明する。図８は、液晶表示パネルを駆動す
る液晶駆動回路５０の例を示すブロック図である。液晶
駆動回路５０は、データ制御部５１、サンプリングレジ
スタ５２、ロードレジスタ５３、Ｄ／Ａコンバータ５
４、出力回路５５によって構成される。データ制御部５
１は、シフトレジスタ等によって構成され、信号ＳＴＨ
Ｌ、ＳＴＨＲ、Ｒ／Ｌ、クロック信号ＣＬＫ等を用い
て、データバスＤ0 〜Ｄ5 からの一連の画像データの取
り込みを、データの供給に同期してサンプリングレジス
タ５２に指令する。サンプリングレジスタ５２は、例え
ば、液晶表示器の画面の１ライン相当の画像データをデ
ータバスＤ0 〜Ｄ5 から順番に取り込む。ロードレジス
タ５３は、サンプリングレジスタ５２に保持された１ラ
イン相当の全画像データを外部から供給されるＳＴＢ信
号に応答してラッチする。サンプリングレジスタ５２の
各データ出力は、１ラインを構成する画素数に対応した
数のデジタル／アナログ・コンバータからなるＤ／Ａコ
ンバータ５４に供給される。Ｄ／Ａコンバータ５４は、
外部から供給される基準電圧Ｖ0 〜Ｖ8 を抵抗分圧回路
によって、例えば、６ビットのデータ信号Ｄ0 …Ｄ5 に
対応した６４階調のレベルを発生し、データ信号の内容
に対応したレベル信号を出力する。Ｄ／Ａコンバータ５
５が出力する各レベル信号は１ラインの画素数分設けら
れた出力回路からなる出力部５５を介して図示しない液
晶パネルの複数のデータ線に供給される。出力回路は図
９に示すように、演算増幅器によって構成される。
【０００７】演算増幅器の出力電圧にはオフセットが生
じ得る。多数の演算増幅器のいずれかの出力のオフセッ
トは画質に筋、色ムラ等の影響を与える。このため、図
１０を参照して説明したような、演算増幅器の入力側に
キャパシタＣを接続し、これにオフセット電圧を保持さ
せて出力電圧中のオフセット電圧分を補償するようにし
た出力回路が、必要となる。
じ得る。多数の演算増幅器のいずれかの出力のオフセッ
トは画質に筋、色ムラ等の影響を与える。このため、図
１０を参照して説明したような、演算増幅器の入力側に
キャパシタＣを接続し、これにオフセット電圧を保持さ
せて出力電圧中のオフセット電圧分を補償するようにし
た出力回路が、必要となる。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
たオフセット電圧分を補償する出力回路を液晶駆動回路
に適用した場合、液晶駆動回路では３００回路程度を同
時に動作させる。このとき、Ｄ／Ａコンバータ５４の出
力端子から見える出力回路の入力容量は、各段階の電圧
出力に各出力部の演算増幅器が接続され得る内部配線構
造となっていることにより、オフセット補償に用いる容
量は、容量Ｃ（Ｃ1 またはＣ2 ）×３００となる。抵抗
分圧型のＤ／Ａコンバータの場合、負荷の容量が大きい
と、ＲＣの時定数が大きくなり、信号の立ち上がりが遅
くなる。また、図１０に示す出力回路では、キャパシタ
の一端の電位が常に接地電位から切り替えられて入力信
号−ＩＮのレベルまで立ち上げる必要があるので振幅変
動が大きく、高速動作が難しくなる。これは、特に、入
力電圧が最大出力の“Ｈ”レベルと最低出力の“Ｌ”レ
ベルとの間を遷移する動作のときに顕著である。従っ
て、前段回路（Ｄ／Ａコンバータ）のトランジスタに高
い駆動能力が要求されることにもなる。
たオフセット電圧分を補償する出力回路を液晶駆動回路
に適用した場合、液晶駆動回路では３００回路程度を同
時に動作させる。このとき、Ｄ／Ａコンバータ５４の出
力端子から見える出力回路の入力容量は、各段階の電圧
出力に各出力部の演算増幅器が接続され得る内部配線構
造となっていることにより、オフセット補償に用いる容
量は、容量Ｃ（Ｃ1 またはＣ2 ）×３００となる。抵抗
分圧型のＤ／Ａコンバータの場合、負荷の容量が大きい
と、ＲＣの時定数が大きくなり、信号の立ち上がりが遅
くなる。また、図１０に示す出力回路では、キャパシタ
の一端の電位が常に接地電位から切り替えられて入力信
号−ＩＮのレベルまで立ち上げる必要があるので振幅変
動が大きく、高速動作が難しくなる。これは、特に、入
力電圧が最大出力の“Ｈ”レベルと最低出力の“Ｌ”レ
ベルとの間を遷移する動作のときに顕著である。従っ
て、前段回路（Ｄ／Ａコンバータ）のトランジスタに高
い駆動能力が要求されることにもなる。
【０００９】よって、本発明は、前段回路の負荷となる
入力側の実効的な容量成分を減らすことを可能とした、
高速且つ高精度のオフセット補正回路をもつ出力回路を
提供することを目的とする。
入力側の実効的な容量成分を減らすことを可能とした、
高速且つ高精度のオフセット補正回路をもつ出力回路を
提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明の出力回路は、正相入力端が回路入力端（１
１）に接続され、出力端が回路出力端（１３）に接続さ
れる演算増幅器（１２）と、上記正相入力端と上記出力
端間に互いに直列に接続される第１及び第２のスイッチ
手段（ＳＷ２，ＳＷ１）と、上記演算増幅器（１２）の
逆相入力端と上記出力端間に接続される第３のスイッチ
手段（ＳＷ３）と、一端が上記第１及び第２のスイッチ
相互の接続点に、他端が上記演算増幅器（１２）の逆相
入力端に接続されるキャパシタ（Ｃ）と、上記第１乃至
第３のスイッチ手段の導通を制御するスイッチ制御手段
（１４）と、を含む出力回路において、上記スイッチ制
御手段は、第１の期間（Ｔ2 ）において、上記第１のス
イッチ手段（ＳＷ２）を非導通にさせると共に上記第２
及び第３のスイッチ手段（ＳＷ１，２）を導通させ、第
２の期間（Ｔ3 ）において、上記第１のスイッチ手段
（ＳＷ２）及び第３のスイッチ手段（ＳＷ３）を導通さ
せる共に上記第２のスイッチ手段（ＳＷ１）を非導通に
させ、第３の期間（Ｔ4 ）において、上記第１及び第３
のスイッチ手段（ＳＷ２，３）を非導通にさせると共に
上記第２のスイッチ手段（ＳＷ１）を導通させる、こと
を特徴とする。
め、本発明の出力回路は、正相入力端が回路入力端（１
１）に接続され、出力端が回路出力端（１３）に接続さ
れる演算増幅器（１２）と、上記正相入力端と上記出力
端間に互いに直列に接続される第１及び第２のスイッチ
手段（ＳＷ２，ＳＷ１）と、上記演算増幅器（１２）の
逆相入力端と上記出力端間に接続される第３のスイッチ
手段（ＳＷ３）と、一端が上記第１及び第２のスイッチ
相互の接続点に、他端が上記演算増幅器（１２）の逆相
入力端に接続されるキャパシタ（Ｃ）と、上記第１乃至
第３のスイッチ手段の導通を制御するスイッチ制御手段
（１４）と、を含む出力回路において、上記スイッチ制
御手段は、第１の期間（Ｔ2 ）において、上記第１のス
イッチ手段（ＳＷ２）を非導通にさせると共に上記第２
及び第３のスイッチ手段（ＳＷ１，２）を導通させ、第
２の期間（Ｔ3 ）において、上記第１のスイッチ手段
（ＳＷ２）及び第３のスイッチ手段（ＳＷ３）を導通さ
せる共に上記第２のスイッチ手段（ＳＷ１）を非導通に
させ、第３の期間（Ｔ4 ）において、上記第１及び第３
のスイッチ手段（ＳＷ２，３）を非導通にさせると共に
上記第２のスイッチ手段（ＳＷ１）を導通させる、こと
を特徴とする。
【００１１】また、他の発明の出力回路は、正相入力端
が回路入力端（１１）に接続され、出力端が回路出力端
（１３）に接続される演算増幅器（１２）と、上記正相
入力端と上記出力端間に互いに直列に接続された第１及
び第２のスイッチ手段（ＳＷ２，ＳＷ１）と、一端が上
記第１及び第２のスイッチ手段相互の接続点に、他端が
上記演算増幅器（１２）の逆相入力端に接続されるキャ
パシタ（Ｃ）と、上記第１乃至第３のスイッチ手段の導
通を制御するスイッチ制御手段（１４）と、を含む出力
回路において、上記スイッチ制御手段は、第１の期間
（Ｔ2 ）において、上記第１のスイッチ手段（ＳＷ２）
を非導通にさせると共に上記第２及び第３のスイッチ手
段（ＳＷ１，３）を導通させ、第２の期間（Ｔ3 ）にお
いて、上記第１のスイッチ手段（ＳＷ２）を導通させる
と共に上記第２及び第３のスイッチ手段（ＳＷ１，３）
を非導通にさせ、第３の期間（Ｔ4 ）において、上記第
１及び第３のスイッチ手段（ＳＷ２，３）を非導通にさ
せると共に上記第２のスイッチ手段（ＳＷ１）を導通さ
せる、ことを特徴とする。
が回路入力端（１１）に接続され、出力端が回路出力端
（１３）に接続される演算増幅器（１２）と、上記正相
入力端と上記出力端間に互いに直列に接続された第１及
び第２のスイッチ手段（ＳＷ２，ＳＷ１）と、一端が上
記第１及び第２のスイッチ手段相互の接続点に、他端が
上記演算増幅器（１２）の逆相入力端に接続されるキャ
パシタ（Ｃ）と、上記第１乃至第３のスイッチ手段の導
通を制御するスイッチ制御手段（１４）と、を含む出力
回路において、上記スイッチ制御手段は、第１の期間
（Ｔ2 ）において、上記第１のスイッチ手段（ＳＷ２）
を非導通にさせると共に上記第２及び第３のスイッチ手
段（ＳＷ１，３）を導通させ、第２の期間（Ｔ3 ）にお
いて、上記第１のスイッチ手段（ＳＷ２）を導通させる
と共に上記第２及び第３のスイッチ手段（ＳＷ１，３）
を非導通にさせ、第３の期間（Ｔ4 ）において、上記第
１及び第３のスイッチ手段（ＳＷ２，３）を非導通にさ
せると共に上記第２のスイッチ手段（ＳＷ１）を導通さ
せる、ことを特徴とする。
【００１２】更に、本願の液晶表示器の駆動回路は、上
記出力回路を含むことを特徴とする。
記出力回路を含むことを特徴とする。
【００１３】
【実施の形態】以下、本発明の実施の形態について図面
を参照して説明する。図１は、本発明の出力回路の構成
を示しており、外部から、例えば、図示しないＤ／Ａコ
ンバータから供給される入力信号ＶINは出力回路の入力
端子１１を介して利得１の演算増幅器１２の正相入力端
に印加される。演算増幅器１２の出力信号ＶOUT は出力
回路の出力端子１３ＶOUT を介して外部に出力される。
演算増幅器の正相入力端子と演算増幅器の出力端子との
間には、制御信号によって動作するスイッチ２及び３が
直列に接続される。スイッチ２及び３相互の接続点と演
算増幅器１２の逆相入力端子との間にキャパシタＣが接
続される。また、演算増幅器１２の逆相入力端と演算増
幅器１２の出力端子との間には制御信号によって動作す
るスイッチ３が接続される。スイッチ１〜３は、例え
ば、ＮＭＯＳトランジスタとＰＭＯＳトランジスタによ
るいわゆるトランスファゲートスイッチとして構成され
る。キャパシタＣ、スイッチ１〜３は、オフセット補償
回路を構成する。スイッチ１〜３の動作は、スイッチ制
御手段たるスイッチ制御回路１４によって後述するタイ
ミングチャートのように制御される。スイッチ制御回路
１４は、論理回路やマイクロプロセッサによって構成さ
れる。
を参照して説明する。図１は、本発明の出力回路の構成
を示しており、外部から、例えば、図示しないＤ／Ａコ
ンバータから供給される入力信号ＶINは出力回路の入力
端子１１を介して利得１の演算増幅器１２の正相入力端
に印加される。演算増幅器１２の出力信号ＶOUT は出力
回路の出力端子１３ＶOUT を介して外部に出力される。
演算増幅器の正相入力端子と演算増幅器の出力端子との
間には、制御信号によって動作するスイッチ２及び３が
直列に接続される。スイッチ２及び３相互の接続点と演
算増幅器１２の逆相入力端子との間にキャパシタＣが接
続される。また、演算増幅器１２の逆相入力端と演算増
幅器１２の出力端子との間には制御信号によって動作す
るスイッチ３が接続される。スイッチ１〜３は、例え
ば、ＮＭＯＳトランジスタとＰＭＯＳトランジスタによ
るいわゆるトランスファゲートスイッチとして構成され
る。キャパシタＣ、スイッチ１〜３は、オフセット補償
回路を構成する。スイッチ１〜３の動作は、スイッチ制
御手段たるスイッチ制御回路１４によって後述するタイ
ミングチャートのように制御される。スイッチ制御回路
１４は、論理回路やマイクロプロセッサによって構成さ
れる。
【００１４】次に、上記出力回路の動作について図２の
タイミングチャート及び図３の接続状態図を参照して説
明する。
タイミングチャート及び図３の接続状態図を参照して説
明する。
【００１５】まず、前回の状態である期間Ｔ1 において
は、スイッチ１のみをオン状態とし、他のスイッチ２及
び３をオフ状態にしている（図３（ａ））。これによ
り、演算増幅器の出力端子と逆相入力端子とがキャパシ
タＣを介して接続される。この状態では出力信号ＶOUT
のレベルは前回の出力の第１のレベルが継続している。
は、スイッチ１のみをオン状態とし、他のスイッチ２及
び３をオフ状態にしている（図３（ａ））。これによ
り、演算増幅器の出力端子と逆相入力端子とがキャパシ
タＣを介して接続される。この状態では出力信号ＶOUT
のレベルは前回の出力の第１のレベルが継続している。
【００１６】期間Ｔ2 においては、スイッチ１に加え
て、スイッチ３がオンとなる（図３（ｂ））。また、入
力電圧ＶINが印加されて入力端子１１のレベルが変わ
り、出力信号ＶOUT は第２のレベルに遷移する。これに
より、キャパシタＣが短絡され、キャパシタの両端ａ，
ｂは短時間で同電位となる。演算増幅器１２の第２のレ
ベルの出力電圧ＶOUT は、正若しくは負のオフセット電
圧±Ｖoff を含んだＶIN±Ｖoff となる。スイッチ１及
び３のオンによりキャパシタＣの両端は演算増幅器１２
の出力端に接続されるので、キャパシタＣの両端ａ，ｂ
の電位は共に演算増幅器１２の出力によってＶOUT （＝
ＶIN±Ｖoff ）となる。
て、スイッチ３がオンとなる（図３（ｂ））。また、入
力電圧ＶINが印加されて入力端子１１のレベルが変わ
り、出力信号ＶOUT は第２のレベルに遷移する。これに
より、キャパシタＣが短絡され、キャパシタの両端ａ，
ｂは短時間で同電位となる。演算増幅器１２の第２のレ
ベルの出力電圧ＶOUT は、正若しくは負のオフセット電
圧±Ｖoff を含んだＶIN±Ｖoff となる。スイッチ１及
び３のオンによりキャパシタＣの両端は演算増幅器１２
の出力端に接続されるので、キャパシタＣの両端ａ，ｂ
の電位は共に演算増幅器１２の出力によってＶOUT （＝
ＶIN±Ｖoff ）となる。
【００１７】期間Ｔ3 においては、スイッチ３をオンの
まま、スイッチ１をオフにし、その後スイッチ２をオン
にする。これにより、キャパシタＣの一端ａは入力端１
１に接続される（図３（ｃ））。キャパシタＣの一端ａ
は図示しない前段回路のトランジスタによって電圧ＶOU
T から電圧ＶINに引き込まれる。スイッチ３がオンであ
るので、キャパシタＣの他方の端子ｂは出力電圧ＶOUT
のままである。従って、キャパシタに印加される電圧
は、ＶOUT −ＶIN＝ＶIN±Ｖoff −ＶIN＝±Ｖoff と
なり、オフセット電圧Ｖoff でキャパシタＣに電荷が充
電される。この動作において、キャパシタＣの一端ａの
電圧はＶOUT （すなわち、ＶIN±Ｖoff ）からＶINに変
化するだけであるので図示しない前段回路のＶINを出力
するトランジスタの負担はオフセット電圧分±Ｖoff だ
けであり、少ない負担である。従って、端子ａは短時間
で電圧ＶINに至る。
まま、スイッチ１をオフにし、その後スイッチ２をオン
にする。これにより、キャパシタＣの一端ａは入力端１
１に接続される（図３（ｃ））。キャパシタＣの一端ａ
は図示しない前段回路のトランジスタによって電圧ＶOU
T から電圧ＶINに引き込まれる。スイッチ３がオンであ
るので、キャパシタＣの他方の端子ｂは出力電圧ＶOUT
のままである。従って、キャパシタに印加される電圧
は、ＶOUT −ＶIN＝ＶIN±Ｖoff −ＶIN＝±Ｖoff と
なり、オフセット電圧Ｖoff でキャパシタＣに電荷が充
電される。この動作において、キャパシタＣの一端ａの
電圧はＶOUT （すなわち、ＶIN±Ｖoff ）からＶINに変
化するだけであるので図示しない前段回路のＶINを出力
するトランジスタの負担はオフセット電圧分±Ｖoff だ
けであり、少ない負担である。従って、端子ａは短時間
で電圧ＶINに至る。
【００１８】これは、例えば、液晶駆動回路の出力回路
の３００個のキャパシタのａ端子を同時に入力電圧ＶIN
まで変化させるとき、オフセット電圧分Ｖoff だけの変
化で済むということである。
の３００個のキャパシタのａ端子を同時に入力電圧ＶIN
まで変化させるとき、オフセット電圧分Ｖoff だけの変
化で済むということである。
【００１９】期間Ｔ4 においては、スイッチ２及び３を
オフにし、その後スイッチ１をオンにする（（図３
（ｄ）））。スイッチ２及び３をオフにすることによ
り、キャパシタが演算増幅器の逆相入力端及び出力端間
に直接接続され、キャパシタＣにオフセット電圧Ｖoff
が保持される。スイッチ１をオンにすることにより、演
算増幅器１２の逆相入力端子に出力端子の電位を基準と
してオフセット電圧Ｖoff が印加される。この結果、出
力電圧ＶOUT は、ＶOUT ＝ＶIN±Ｖoff −（±Ｖoff）
＝ＶIN となり、オフセット電圧は相殺される。出力電
圧は補正された第３のレベルとなる。
オフにし、その後スイッチ１をオンにする（（図３
（ｄ）））。スイッチ２及び３をオフにすることによ
り、キャパシタが演算増幅器の逆相入力端及び出力端間
に直接接続され、キャパシタＣにオフセット電圧Ｖoff
が保持される。スイッチ１をオンにすることにより、演
算増幅器１２の逆相入力端子に出力端子の電位を基準と
してオフセット電圧Ｖoff が印加される。この結果、出
力電圧ＶOUT は、ＶOUT ＝ＶIN±Ｖoff −（±Ｖoff）
＝ＶIN となり、オフセット電圧は相殺される。出力電
圧は補正された第３のレベルとなる。
【００２０】オフセット電圧の補正は次のように説明す
ることもできる。期間Ｔ3 において、キャパシタＣに蓄
えられる電荷をＱ1 とすると、 ［ＶIN−（ＶIN±Ｖoff ）］・Ｃ＝Ｑ1 … (1) 期間Ｔ4 において、キャパシタＣに蓄えられる電荷をＱ
2 とすると、 ［ＶOUT −（ＶIN±Ｖoff ）］・Ｃ＝Ｑ2 … (2) が成り立つ。ここで、電荷保存則により、Ｑ1 ＝Ｑ2
が成り立つから、ＶIN＝ＶOUT となり、オフセット電
圧Ｖoff が補正される。
ることもできる。期間Ｔ3 において、キャパシタＣに蓄
えられる電荷をＱ1 とすると、 ［ＶIN−（ＶIN±Ｖoff ）］・Ｃ＝Ｑ1 … (1) 期間Ｔ4 において、キャパシタＣに蓄えられる電荷をＱ
2 とすると、 ［ＶOUT −（ＶIN±Ｖoff ）］・Ｃ＝Ｑ2 … (2) が成り立つ。ここで、電荷保存則により、Ｑ1 ＝Ｑ2
が成り立つから、ＶIN＝ＶOUT となり、オフセット電
圧Ｖoff が補正される。
【００２１】上記実施の形態の利点は、図１０を参照し
て説明した従来の増幅器が、接地電位を演算増幅器に与
えて出力されるオフセット電圧をキャパシタに保持し、
信号処理モードでキャパシタに入力信号を印加して演算
増幅器の出力のオフセット電圧を補償するのに対し、本
願の信号処理モード（図３（ｄ））では、入力信号のル
ートににキャパシタが介在しないようにしているため、
前段回路のトランジスタの駆動能力が少なくて済む。
て説明した従来の増幅器が、接地電位を演算増幅器に与
えて出力されるオフセット電圧をキャパシタに保持し、
信号処理モードでキャパシタに入力信号を印加して演算
増幅器の出力のオフセット電圧を補償するのに対し、本
願の信号処理モード（図３（ｄ））では、入力信号のル
ートににキャパシタが介在しないようにしているため、
前段回路のトランジスタの駆動能力が少なくて済む。
【００２２】図４は、他の実施の形態を示している。同
図において図１と対応する部分には同一符号を付し、か
かる部分の説明は省略する。
図において図１と対応する部分には同一符号を付し、か
かる部分の説明は省略する。
【００２３】この実施の形態においては、スイッチ３が
キャパシタＣを短絡するようにキャパシタＣの両端ａ，
ｂ間に接続される。他の構成は図１の回路と同様であ
る。
キャパシタＣを短絡するようにキャパシタＣの両端ａ，
ｂ間に接続される。他の構成は図１の回路と同様であ
る。
【００２４】次に、この出力回路の動作を図５のタイミ
ングチャート及び図６の接続図を参照して説明する。
ングチャート及び図６の接続図を参照して説明する。
【００２５】まず、前回の状態である期間Ｔ1 において
は、スイッチ１のみをオン状態とし、他のスイッチ２及
び３をオフ状態にする（図６（ａ））。これにより、演
算増幅器の出力端子と逆相入力端子とがキャパシタＣを
介して接続される。この状態では出力信号ＶOUT のレベ
ルは前回の出力の第１のレベル（図示せず）が継続して
いる。
は、スイッチ１のみをオン状態とし、他のスイッチ２及
び３をオフ状態にする（図６（ａ））。これにより、演
算増幅器の出力端子と逆相入力端子とがキャパシタＣを
介して接続される。この状態では出力信号ＶOUT のレベ
ルは前回の出力の第１のレベル（図示せず）が継続して
いる。
【００２６】期間Ｔ2 においては、スイッチ１に加え
て、スイッチ３がオンとなる（図６（ｂ））。また、図
示しない入力電圧ＶINのレベルが変わる。これにより、
キャパシタＣが短絡され、演算増幅器１２の出力によっ
てキャパシタの両端ａ，ｂは短時間で同電位となる。演
算増幅器１２の出力電圧ＶOUT は、正若しくは負のオフ
セット電圧±Ｖoff を含んだＶIN±Ｖoff となる。スイ
ッチ１及び３のオンによりキャパシタＣの両端は演算増
幅器１２の出力端に接続されるので、キャパシタＣの両
端ａ，ｂの電位は共にＶOUT （＝ＶIN±Ｖoff ）とな
る。
て、スイッチ３がオンとなる（図６（ｂ））。また、図
示しない入力電圧ＶINのレベルが変わる。これにより、
キャパシタＣが短絡され、演算増幅器１２の出力によっ
てキャパシタの両端ａ，ｂは短時間で同電位となる。演
算増幅器１２の出力電圧ＶOUT は、正若しくは負のオフ
セット電圧±Ｖoff を含んだＶIN±Ｖoff となる。スイ
ッチ１及び３のオンによりキャパシタＣの両端は演算増
幅器１２の出力端に接続されるので、キャパシタＣの両
端ａ，ｂの電位は共にＶOUT （＝ＶIN±Ｖoff ）とな
る。
【００２７】期間Ｔ3 においては、スイッチ１及び３を
オフにし、その後スイッチ２をオンにする。これによ
り、キャパシタＣの一端ａは入力端１１に接続される
（図６（ｃ））。キャパシタＣの一端ａは電圧ＶOUT か
ら電圧ＶINに引き込まれる。スイッチ３がオフであるの
で、キャパシタＣの他方の端子ｂは出力電圧ＶOUT のま
まである。従って、キャパシタの両端に印加される電圧
は、ＶOUT −ＶIN＝ＶIN±Ｖoff −ＶIN＝±Ｖoff と
なり、オフセット電圧Ｖoff でキャパシタＣに電荷が充
電（あるいは放電）される。この動作においても、キャ
パシタＣの一端ａの電圧はＶOUT （ＶIN±Ｖoff ）から
ＶINにオフセット電圧分だけ変化するだけであるから、
端子ａは短時間で電圧ＶINに至る。従って、この出力回
路においてもこの出力回路を駆動する前段回路のトラン
ジスタの駆動能力は小さくて済み、多数の出力回路を同
時に駆動する必要がある場合に有利である。
オフにし、その後スイッチ２をオンにする。これによ
り、キャパシタＣの一端ａは入力端１１に接続される
（図６（ｃ））。キャパシタＣの一端ａは電圧ＶOUT か
ら電圧ＶINに引き込まれる。スイッチ３がオフであるの
で、キャパシタＣの他方の端子ｂは出力電圧ＶOUT のま
まである。従って、キャパシタの両端に印加される電圧
は、ＶOUT −ＶIN＝ＶIN±Ｖoff −ＶIN＝±Ｖoff と
なり、オフセット電圧Ｖoff でキャパシタＣに電荷が充
電（あるいは放電）される。この動作においても、キャ
パシタＣの一端ａの電圧はＶOUT （ＶIN±Ｖoff ）から
ＶINにオフセット電圧分だけ変化するだけであるから、
端子ａは短時間で電圧ＶINに至る。従って、この出力回
路においてもこの出力回路を駆動する前段回路のトラン
ジスタの駆動能力は小さくて済み、多数の出力回路を同
時に駆動する必要がある場合に有利である。
【００２８】期間Ｔ4 においては、スイッチ１〜３をオ
フにし、その後スイッチ１をオンにする（図６
（ｄ））。スイッチ１〜３をオフにすることにより、キ
ャパシタＣにオフセット電圧Ｖoff が保持される。スイ
ッチ１をオンにすることにより、演算増幅器１２の逆相
入力端子に出力端子の電位を基準としてオフセット電圧
Ｖoffが印加される。この結果、出力電圧ＶOUT は、ＶO
UT ＝ＶIN±Ｖoff −（±Ｖoff ）＝ＶIN となり、オ
フセット電圧は相殺されて、上述した第１の実施の形態
と同様に、出力電圧のうちオフセット電圧分が補正され
る。
フにし、その後スイッチ１をオンにする（図６
（ｄ））。スイッチ１〜３をオフにすることにより、キ
ャパシタＣにオフセット電圧Ｖoff が保持される。スイ
ッチ１をオンにすることにより、演算増幅器１２の逆相
入力端子に出力端子の電位を基準としてオフセット電圧
Ｖoffが印加される。この結果、出力電圧ＶOUT は、ＶO
UT ＝ＶIN±Ｖoff −（±Ｖoff ）＝ＶIN となり、オ
フセット電圧は相殺されて、上述した第１の実施の形態
と同様に、出力電圧のうちオフセット電圧分が補正され
る。
【００２９】この実施の形態においても、出力回路が入
力信号を出力する信号処理モード（図６（ｄ））では、
演算増幅器への入力信号のルート上にキャパシタが介在
しないので、図示しない前段回路のトランジスタの負荷
としてキャパシタが接続される構成となることを回避で
き、相対的に駆動能力が少なくて済むという利点が確保
される。
力信号を出力する信号処理モード（図６（ｄ））では、
演算増幅器への入力信号のルート上にキャパシタが介在
しないので、図示しない前段回路のトランジスタの負荷
としてキャパシタが接続される構成となることを回避で
き、相対的に駆動能力が少なくて済むという利点が確保
される。
【００３０】図７は、本願の出力回路を図８に示す液晶
表示器の駆動回路５０の出力部５５に用いた場合を示し
ている。出力回路のオフセット電圧を補償する補償回路
の各スイッチの動作タイミングを考慮し、信号処理モー
ド（図３（ｄ）、図６（ｄ））において入力信号のルー
トにオフセット補正用キャパシタが存在しないようにし
たことにより、図示しない前段の駆動回路に対する出力
回路入力側のキャパシタ成分の影響が最小となる。この
ため、１ラインの画素数に対応して多数の出力回路（増
幅器）の接続を必要とする液晶表示器の駆動回路に、本
願の出力回路を用いれば好都合である。
表示器の駆動回路５０の出力部５５に用いた場合を示し
ている。出力回路のオフセット電圧を補償する補償回路
の各スイッチの動作タイミングを考慮し、信号処理モー
ド（図３（ｄ）、図６（ｄ））において入力信号のルー
トにオフセット補正用キャパシタが存在しないようにし
たことにより、図示しない前段の駆動回路に対する出力
回路入力側のキャパシタ成分の影響が最小となる。この
ため、１ラインの画素数に対応して多数の出力回路（増
幅器）の接続を必要とする液晶表示器の駆動回路に、本
願の出力回路を用いれば好都合である。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
オフセット電圧補償回路のキャパシタによる出力回路の
入力側容量の増加が少ないので、前段駆動回路の負担が
少なくて済む。また、オフセット補正の動作も素早いの
で高速で高精度な出力回路を実現できる。この出力回路
を多数用いた場合でも各々の出力のバラツキが少ない。
従って、液晶駆動回路に好適な出力回路を得ることが可
能となる。
オフセット電圧補償回路のキャパシタによる出力回路の
入力側容量の増加が少ないので、前段駆動回路の負担が
少なくて済む。また、オフセット補正の動作も素早いの
で高速で高精度な出力回路を実現できる。この出力回路
を多数用いた場合でも各々の出力のバラツキが少ない。
従って、液晶駆動回路に好適な出力回路を得ることが可
能となる。
【図１】本発明の出力回路の実施の形態を示すブロック
回路図である。
回路図である。
【図２】本発明の出力回路の動作を説明するタイミング
チャートである。
チャートである。
【図３】出力回路の補償回路の動作を説明する説明図で
ある。
ある。
【図４】本発明の出力回路の他の実施の形態を示すブロ
ック回路図である。
ック回路図である。
【図５】本発明の出力回路の他の実施の形態の動作を説
明するタイミングチャートである。
明するタイミングチャートである。
【図６】他の実施の形態における出力回路の補償回路の
動作を説明する説明図である。
動作を説明する説明図である。
【図７】液晶駆動回路中の出力部の構成を説明するブロ
ック図である。
ック図である。
【図８】従来の液晶駆動回路の例を示すブロック図であ
る。
る。
【図９】従来の液晶駆動回路の出力回路の構成例を示す
回路図である。
回路図である。
【図１０】従来のオフセット電圧補正機能を備える出力
回路の例を示す回路図である。
回路の例を示す回路図である。
【図１１】図１０に示す出力回路の第１の動作モードを
説明する動作回路図である。
説明する動作回路図である。
【図１２】図１０に示す出力回路の第２の動作モードを
説明する動作回路図である。
説明する動作回路図である。
１１ 入力端子 １２、ＯＰ１、ＯＰ２ 演算増幅器 １３ 出力端子 １４ スイッチ制御回路 ＳＷ１〜ＳＷ３ スイッチ
Claims (3)
- 【請求項１】正相入力端が回路入力端に接続され、出力
端が回路出力端に接続される演算増幅器と、前記正相入
力端と前記出力端間に互いに直列に接続される第１及び
第２のスイッチ手段と、前記演算増幅器の逆相入力端と
前記出力端間に接続される第３のスイッチ手段と、一端
が前記第１及び第２のスイッチ手段相互の接続点に、他
端が前記演算増幅器の逆相入力端に接続されるキャパシ
タと、前記第１乃至第３のスイッチ手段の導通を制御す
るスイッチ制御手段と、を含む出力回路であって、 前記スイッチ制御手段は、第１の期間において、前記第
１のスイッチ手段を非導通にさせると共に前記第２及び
第３のスイッチ手段を導通させ、第２の期間において、
前記第１のスイッチ手段及び第３のスイッチ手段を導通
させる共に前記第２のスイッチ手段を非導通にさせ、第
３の期間において、前記第１及び第３のスイッチ手段を
非導通にさせると共に前記第２のスイッチ手段を導通さ
せる、ことを特徴とする出力回路。 - 【請求項２】正相入力端が回路入力端に接続され、出力
端が回路出力端に接続される演算増幅器と、前記正相入
力端と前記出力端間に互いに直列に接続された第１及び
第２のスイッチ手段と、一端が前記第１及び第２のスイ
ッチ手段相互の接続点に、他端が前記演算増幅器の逆相
入力端に接続されるキャパシタと、前記第１乃至第３の
スイッチ手段の導通を制御するスイッチ制御手段と、を
含む出力回路であって、 前記スイッチ制御手段は、第１の期間において、前記第
１のスイッチ手段を非導通にさせると共に前記第２及び
第３のスイッチ手段を導通させ、第２の期間において、
前記第１のスイッチ手段を導通させると共に前記第２及
び第３のスイッチ手段を非導通にさせ、第３の期間にお
いて、前記第１及び第３のスイッチ手段を非導通にさせ
ると共に前記第２のスイッチ手段を導通させる、ことを
特徴とする出力回路。 - 【請求項３】請求項１又は２に記載された出力回路を含
む液晶表示器の駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05352896A JP3352876B2 (ja) | 1996-03-11 | 1996-03-11 | 出力回路及びこれを含む液晶表示器の駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05352896A JP3352876B2 (ja) | 1996-03-11 | 1996-03-11 | 出力回路及びこれを含む液晶表示器の駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09244590A true JPH09244590A (ja) | 1997-09-19 |
| JP3352876B2 JP3352876B2 (ja) | 2002-12-03 |
Family
ID=12945315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05352896A Expired - Lifetime JP3352876B2 (ja) | 1996-03-11 | 1996-03-11 | 出力回路及びこれを含む液晶表示器の駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3352876B2 (ja) |
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