JPH09232568A - Ldd with inverted t-shaped gate mos transistor and manufacture thereof - Google Patents
Ldd with inverted t-shaped gate mos transistor and manufacture thereofInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、逆Ｔ字型ゲートＭ
ＯＳトランジスタをもつＬＤＤ及びその製造方法に関す
る。TECHNICAL FIELD The present invention relates to an inverted T-shaped gate M.
The present invention relates to an LDD having an OS transistor and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】一般に、電子エレメントは益々小さくな
りサブミクロン製造過程に入っている。したがって、ユ
ニットダイ（ｄｉｅ）に含まれるトランジスタエレメン
トは益々多くなっているので、トランジスタエレメント
の水平方向の寸法が縮小している。エレメントの垂直方
向の寸法を縮小するに際し、ソース／ドレインを含む接
触面深度（ｊｕｎｃｔｉｏｎ ｄｅｐｔｈ）にいくつか
の問題点がある。第１に、水平方向の寸法の縮小にとも
なって垂直方向の寸法が縮小すると、ソース／ドレイン
の接触面深度も浅くなるので抵抗値（ｒｅｓｉｓｔｉｖ
ｉｔｙ）が上昇するとともにソース／ドレインの表面不
純物濃度が減少し、トランジスタのあるべき電気性パラ
メータに影響を与える。第２に、元来のソース／ドレイ
ンの表面濃度及び接触面深度を維持しようとすると、シ
ョートチャネルが形成されてパンチスルー現象が発生
し、電子エレメントが破損して使用することができな
い。更にはソース／ドレインの表面濃度が増加シ、その
接触面深度が低下する。勿論維持できるソース／ドレイ
ン抵抗値は不変であるが、不純物濃度のこう配（ｇｒａ
ｄｉｅｎｔ）は、大電界強度を形成して熱電子（ｈｏｔ
ｅｌｅｃｔｒｏｎ）を発生する。その熱電子は極めて
容易にゲート酸化層に注入され、ゲート酸化層の品質が
劣化し、かつしきい電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌ
ｔａｇｅ）が不安定となる。すなわちエレメントの信頼
度が悪化する。BACKGROUND OF THE INVENTION In general, electronic elements are becoming smaller and smaller and are entering the submicron manufacturing process. Therefore, since the number of transistor elements included in the unit die is increasing, the horizontal dimension of the transistor element is reduced. In reducing the vertical dimension of the element, there are some problems with the junction depth including the source / drain. First, when the vertical dimension is reduced as the horizontal dimension is reduced, the contact depth of the source / drain contact surface is also reduced.
The surface impurity concentration of the source / drain decreases with the increase of the (ity), which affects the electrical parameters that the transistor should have. Secondly, if an attempt is made to maintain the original source / drain surface concentration and contact surface depth, a short channel is formed and a punch-through phenomenon occurs, and the electronic element is damaged and cannot be used. Further, the surface concentration of the source / drain increases, and the contact surface depth decreases. Of course, the source / drain resistance that can be maintained is unchanged, but the impurity concentration gradient (gra
The dient forms a large electric field strength to generate thermoelectrons (hot electrons).
electron) is generated. The thermoelectrons are very easily injected into the gate oxide layer, the quality of the gate oxide layer is degraded, and the threshold voltage (threshold voltage) is increased.
stage) becomes unstable. That is, the reliability of the element deteriorates.
【０００３】[0003]
【発明が解決しようとする課題】前記ショートチャネル
及び熱電子等の問題を解決する為に、まず低濃度添加ド
レイン（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ、以
下ＬＤＤという）構造を採用する。例えば、図１に示す
ＮＭＯＳトランジスタは周知のものと異なっている。Ｎ
+ ソース／ドレインは互いにゲートの下方で隣接せず、
低濃度の添加Ｎ-ソース／ドレイン領域により隔離され
ている。こうしてＮ+ ドレインの電圧降下を実施追加す
ると、大部分はＨｉｇｈ抵抗値のＮ- ドレイン領域にブ
リッジし、トランジスタエレメントのゲートの極めて辺
縁とドレイン辺縁間の電界強度が低下するとともに熱電
子の発生を抑制できる。同時にＮ- ソース／ドレインと
Ｐ型基板間のデプレッション領域（ｄｅｐｌｅｔｉｏｎ
ｒｅｇｉｏｎ）は大部分がＮ- ソース／ドレイン領域
内に制限される。故にソースのデプレッション領域はド
レインのデプレッション領域と互いに容易に接触しな
い。したがって、トランジスタのパンチスルー（ｐｕｎ
ｃｈ ｔｈｒｏｕｇｈ）電圧が向上し得る。In order to solve the problems such as the short channel and thermionic electrons, first, a lightly doped drain (hereinafter referred to as LDD) structure is adopted. For example, the NMOS transistor shown in FIG. 1 is different from the known one. N
+ The source / drain are not adjacent to each other under the gate,
Separated by lightly doped N - source / drain regions. When an additional voltage drop is added to the N + drain in this way, most of the voltage is bridged to the N − drain region having a high resistance value, the electric field strength between the very edge of the gate of the transistor element and the drain edge is lowered, and thermionic Occurrence can be suppressed. At the same time, a depletion region (depletion region) between the N - source / drain and the P-type substrate.
region) is largely confined within the N - source / drain regions. Therefore, the source depletion region does not easily contact each other with the drain depletion region. Therefore, the transistor punch-through
The channel voltage can be improved.
【０００４】勿論ＬＤＤはショートチャネルによる不良
を解決できるが、それと同時にＮ-の高抵抗値によりド
レインのＯＮ時の電流が低下する。すると、トランジス
タのＯＮ／ＯＦＦ電流比が小さくなるとともにディジタ
ル信号が不安定になる。この問題を解決するために、逆
Ｔ字型ゲートＬＤＤが提案された。図２で示すように、
ゲートは、上層２が比較的短く下層１が比較的長い二重
ポリシリコン層を含み、かつ縦断面は逆Ｔ字型を呈して
いる。下層ポリシリコン層１とＮ- ソース／ドレインは
互いに重なり、斜線で示すゲート酸化層１１により隔離
されている。Of course, the LDD can solve the defect due to the short channel, but at the same time, the high resistance value of N − reduces the current when the drain is turned on. Then, the ON / OFF current ratio of the transistor becomes smaller and the digital signal becomes unstable. To solve this problem, an inverted T-shaped gate LDD has been proposed. As shown in FIG.
The gate comprises a double polysilicon layer in which the upper layer 2 is relatively short and the lower layer 1 is relatively long, and the longitudinal section is inverted T-shaped. The lower polysilicon layer 1 and the N − source / drain overlap each other and are separated by a gate oxide layer 11 shown by hatching.
【０００５】ゲートに正電圧を印加すると、ゲートの底
にあるＮ- ソース／ドレイン表面にＮ- ソース／ドレイ
ンと逆導電型のキャリア（ｃａｒｒｉｅｒ）が誘導され
る。ＮＭＯＳの中においてそのキャリアはすなわち電子
であり、Ｎ- ソース／ドレイン表面の電子濃度が増加す
る。すなわち逆Ｔ字型ゲートＬＤＤはＬＤＤ構造の長所
を保持しているばかりでなく、そのＯＮ電流は周知のＮ
ＭＯＳトランジスタに比べて減少しない。[0005] When a positive voltage is applied to the gate, N at the bottom of the gate - source / drain surface N - source / drain and the opposite conductivity type carrier (carrier) is induced. In the NMOS, the carriers are electrons, and the electron concentration on the N − source / drain surface increases. That is, the inverted T-shaped gate LDD not only retains the merits of the LDD structure, but its ON current is the well-known N
It does not decrease compared to MOS transistors.
【０００６】然しながら図２の二重ポリシリコン層中の
下層ポリシリコン層１は、フォトレジストをマスクパタ
ーンとして食刻され、露出したポリシリコン層を時間的
にエッチバック（ｅｔｃｈ ｂａｃｋ）する。エッチバ
ック製造過程は定時間式を採用し、終点測定（ｅｎｄ
ｐｏｉｎｔ ｄｅｔｅｃｔｉｏｎ）を採用するものでは
ない。したがって、生産ラインにおいて極めて容易にク
リスタルとクリスタル間の蝕刻均一度が低下する。結果
として下層ポリシリコン層１が不均一になり、シリコン
基板内に注入されるＮ- イオンの分布もまた不均一とな
り、製品の品質が不安定となって量産できない。However, the lower polysilicon layer 1 in the double polysilicon layer of FIG. 2 is etched by using a photoresist as a mask pattern to etch back the exposed polysilicon layer in time. The etch back manufacturing process adopts a fixed time method, and the end point measurement (end
It does not adopt point detection). Therefore, the uniformity of etching between crystals is extremely easily reduced in the production line. As a result, the lower polysilicon layer 1 becomes non-uniform, the distribution of N − ions implanted in the silicon substrate also becomes non-uniform, and the quality of the product becomes unstable, making mass production impossible.
【０００７】前記の欠点に対して、たとえば米国特許公
報公告第５０９７３０１号で開示しているような逆Ｔ字
型ゲートが知られている。このような逆Ｔ字型ゲート
は、図３に示すように、比較的長いタングステン（Ｗ）
層３及びタングステン層３より比較的短い上層のポリシ
リコン層４で構成され、前述した二重ポリシリコン層と
入れ替わる。それにポリシリコン層４とタングステン層
３はＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎ
ｇ）において非常に高い選択性蝕刻率比（ｈｉｇｈ ｓ
ｅｌｅｃｔｉｖｉｔｙ）（すなわちポリシリコン層の蝕
刻速率はタングステン層よりもはるかに大きい）をも
つ。そこでタングステン層３は一つの良好なポリシリコ
ン層蝕刻の終点測定を提供する。而もこの時の最良の蝕
刻気体はＣＦ 4 ／Ｏ2 で、パワーは２００ｗａｔｔ、圧
力は２Ｔである。しかし、図３に示すような逆Ｔ字型ゲ
ートは次のような欠点を有する。すなわち、一旦タング
ステン層の蝕刻が進行すると、ゲート酸化層１１が蝕刻
の終止層となるので、ゲート酸化層の品質は極く容易に
破壊を受け、製品の信頼度（ｒｅｌｉａｂｉｌｉｔｙ）
が悪化する。また、タングステン層３は容易にゲート酸
化層１１の酸素原子と結合して揮発性酸化物（ｖｏｌａ
ｔｉｌｅ ｏｘｉｄｅｓ）を形成するので、ゲート酸化
層１１の品質が破壊される。For the above-mentioned drawbacks, for example, US Pat.
Reverse T-shape as disclosed in Bulletin No. 5097301
Mold gates are known. Such an inverted T-shaped gate
Is a relatively long tungsten (W) as shown in FIG.
Top layer policy relatively shorter than layer 3 and tungsten layer 3.
It is composed of the recon layer 4 and the above-mentioned double polysilicon layer
Replace. And a polysilicon layer 4 and a tungsten layer
3 is RIE (Reactive Ion Etchin)
g) very high selective etch rate ratio (high s)
conductivity (ie, etching of the polysilicon layer)
The engraving rate is much larger than the tungsten layer)
One. So the tungsten layer 3 is a good poly-silicon
It provides an end-point measurement of layer etching. The best eclipse of this time
The engraving gas is CF Four/ OTwoSo, the power is 200 watts, pressure
The power is 2T. However, as shown in FIG.
Has the following drawbacks. That is, once the tongue
As the etching of the stainless layer progresses, the gate oxide layer 11 is etched.
The gate oxide layer is very easy to use because it becomes a stop layer.
Destruction, product reliability (reliability)
Becomes worse. In addition, the tungsten layer 3 is easily
Volatile oxide (vola) by combining with oxygen atoms of the oxide layer 11
the gate oxide because it forms the tile oxides).
The quality of layer 11 is destroyed.
【０００８】[0008]
【課題を解決するための手段】本発明の主要目的は、一
種の集積電気回路製造過程を容易に制御して品質を安定
し、及び製造コストを低下する逆Ｔ字型ゲートＭＯＳト
ランジスタのＬＤＤ及びその製造方法を提供することに
ある。本発明の次の一つの目的は、ＬＤＤ構造の長所を
維持できるばかりでなく、一般周知のＭＯＳトランジス
タを増加したときの電流、及びトランジスタのＯＮ／Ｏ
ＦＦ電流比等の効果をもつ逆Ｔ字型ゲートＭＯＳトラン
ジスタＬＤＤ及びその製造方法を提供することにある。SUMMARY OF THE INVENTION A main object of the present invention is to provide an LDD of an inverted T-shaped gate MOS transistor which can easily control a kind of integrated electric circuit manufacturing process to stabilize the quality and reduce the manufacturing cost. It is to provide the manufacturing method. Another object of the present invention is not only to maintain the advantages of the LDD structure, but also to increase the current and the ON / O of the transistor when increasing the number of commonly known MOS transistors.
An object of the present invention is to provide an inverted T-shaped gate MOS transistor LDD having an effect such as an FF current ratio and a manufacturing method thereof.
【０００９】本発明の更にもう一つの目的は、逆Ｔ字型
ゲートとＮ- ソース／ドレイン間の結合コンデンサ値を
低下し、エレメント演算速率を向上させる逆Ｔ字型ゲー
トＭＯＳトランジスタのＬＤＤ及びその製造方法を提供
することにある。Yet another object of the present invention is to provide an LDD of an inverted T-shaped gate MOS transistor which lowers the coupling capacitor value between the inverted T-shaped gate and N - source / drain and improves the element operation speed, and the LDD thereof. It is to provide a manufacturing method.
【００１０】[0010]
【発明の実施の形態】まず図４を参照すると、Ｐ型基板
上において熱酸化を経て斜線で示した一つのゲート酸化
層１１を成長し、さらにＣＶＤ方法で一つの第１ケイ化
物（ｓｉｌｉｃｉｄｅ）１２を沈積する。現在のケイ化
物技術は既に非常に先進しているので、第１ケイ化物１
２はゲート酸化層１１を保護でき、ＲＩＥ蝕刻中に受損
することを防止する。また、後続して沈積するタングス
テン層とゲート酸化層１１の中の酸素原子とが結合して
揮発性酸化物（ｖｏｌａｔｉｌｅ ｏｘｉｄｅｓ）を形
成し、ゲート酸化層１１の品質が破壊されることを防止
する。前記条件を満たす最良の第１ケイ化物はＤＣＳ
（ｄｉｓｈｃｌｏｒａｓｉｌａｎｅ）のＷｓｉｘを含
み、同時に低フッ素含量もまたタングステンケイ化物の
別の長所である。ＤＣＳ−Ｗｓｉｘの電気抵抗値は軟化
処理を経た後は約７０（μ ｏｈｍ）で、最良厚さは数
百（Å）である。その後、第１ケイ化物１２上で更に手
順通りＣＶＤまたはスパッタリング方法で一つの厚さが
約数千（Å）のタングステン層１３を沈積して、ＣＶＤ
方法により窒化ケイ素層（Ｓｉ3 Ｎ4 ）１４を沈積し、
さらにフォトレジスト（ｐｈｏｔｏｒｅｓｉｓｔ）層１
５を塗布する。次に、フォトレジスト層１５をマスクパ
ターンとしてＲＩＥ蝕刻によりフォトレジスト層１５の
パターンを窒化ケイ素層１４に転写する。その結果、図
４に示すようにトランジスタのゲートが定義される。First, referring to FIG. 4, one gate oxide layer 11 indicated by diagonal lines is grown on a P-type substrate through thermal oxidation, and one first silicide is formed by a CVD method. 12 is deposited. Since the current silicide technology is already very advanced, the first silicide 1
2 can protect the gate oxide layer 11 and prevent damage during RIE etching. In addition, the tungsten layer deposited subsequently and the oxygen atoms in the gate oxide layer 11 are combined to form volatile oxides, thereby preventing the quality of the gate oxide layer 11 from being destroyed. . DCS is the best first silicide that meets the above conditions
(Discolor silane) Wsix, while low fluorine content is also another advantage of tungsten silicide. The electric resistance value of DCS-Wsix is about 70 (μ ohm) after the softening treatment, and the optimum thickness is several hundred (Å). Then, a tungsten layer 13 having a thickness of about several thousand (Å) is deposited on the first silicide 12 by the CVD or sputtering method according to the procedure, and the CVD is performed.
Depositing a silicon nitride layer (Si 3 N 4 ) 14 by a method,
In addition, a photoresist layer 1
5 is applied. Next, the pattern of the photoresist layer 15 is transferred to the silicon nitride layer 14 by RIE etching using the photoresist layer 15 as a mask pattern. As a result, the gate of the transistor is defined as shown in FIG.
【００１１】次にフォトレジスト層１５を取除き、タン
グステン層１３の電気ペースト（ｐａｓｔｅ）蝕刻を進
行する。このときは窒化ケイ素層１４をマスクパターン
としてタングステン層１３を食刻し、図５に示すように
逆Ｔ字型ゲートの上層タングステン層１３を形成する。
同時に化学溶液でもって窒化ケイ素層１４を除去する。
然る後、ＬＤＤ構造を完成するための２ステップからな
るイオン注入工程の第１ステップとして低濃度不純物の
イオンが注入される。本実施例はＮＭＯＳであるが故
に、第１ステップの注入イオンとして、リン（Ｐ）イオ
ンを採用する。リンイオンは後続の第１隔離物１６の軟
化ステップによりシリコン基板１０に拡散して低濃度Ｎ
- ソース／ドレイン領域１０１を形成する。その後に半
導体基板１０表面全体に低温酸化層（ＬＴＯ）を沈積し
たのちエッチバックし、タングステン層１３の辺縁にＬ
ＴＯを残留させておいて第１隔離物（ｓｐａｃｅｒ）１
６を形成する。この第１隔離物１６及びタングステン層
１３は、後続する第１ケイ化物１２の蝕刻においてマス
クパターンとなるとともに、第２次高濃度不純物イオン
を注入するときのマスクパターンにすることができる。
そして、図６で示すように、逆Ｔ字型ゲートの下層とし
ての第１ケイ化物１２及び高濃度Ｎ+ ソース／ドレイン
領域１０２を形成する。Next, the photoresist layer 15 is removed, and the tungsten layer 13 is etched by an electric paste. At this time, the tungsten layer 13 is etched using the silicon nitride layer 14 as a mask pattern to form the upper tungsten layer 13 of the inverted T-shaped gate as shown in FIG.
At the same time, the silicon nitride layer 14 is removed with a chemical solution.
After that, low concentration impurity ions are implanted as the first step of the ion implantation process consisting of two steps for completing the LDD structure. Since this embodiment is an NMOS, phosphorus (P) ions are adopted as the implantation ions in the first step. Phosphorus ions are diffused into the silicon substrate 10 by the subsequent softening step of the first isolation material 16 and are diffused into the low concentration N.
- forming the source / drain regions 101. After that, a low temperature oxide layer (LTO) is deposited on the entire surface of the semiconductor substrate 10 and then etched back to form L on the edge of the tungsten layer 13.
1st spacer 1 with TO left
6 is formed. The first isolation 16 and the tungsten layer 13 serve as a mask pattern in the subsequent etching of the first silicide 12 and can serve as a mask pattern for implanting the secondary high concentration impurity ions.
Then, as shown in FIG. 6, a first silicide 12 and a high concentration N + source / drain region 102 are formed as a lower layer of the inverted T-shaped gate.
【００１２】その後、第１隔離物１６及び逆Ｔ字型ゲー
トをマスクパターンとしてゲート酸化層１１の必要とし
ない部分を除去する。同時にたとえば第１隔離物１６を
形成する方法と同じように、図７に示すように、第１隔
離物１６、第１ケイ化物１２及びゲート酸化層１１の辺
縁において第２隔離物１７を形成することにより、ソー
ス／ドレイン上に後続工程で沈積される第２ケイ化物と
逆Ｔ字型ゲートの不当ショートを防止する。次に、スパ
ッタリング方法により図７の点で示す第２ケイ化物１８
を沈積し、溶液により選択的に蝕刻して第２ケイ化物１
８を僅かにソース／ドレイン及びゲート上に留めること
により、連接する電気抵抗値を低下し、本発明の逆Ｔ字
型ゲートを形成する。別に第２ケイ化物１８とソース／
ドレイン間のより良好なオーム接触（ｏｈｍｉｃ ｃｏ
ｎｔａｃｔ）を提供する為に、第三次Ｎ++より高濃度の
不純物イオンを注入することも可能である。（この選択
的ステップは図７の中で表示されていない）。After that, unnecessary portions of the gate oxide layer 11 are removed using the first isolation 16 and the inverted T-shaped gate as a mask pattern. At the same time, for example, as in the method of forming the first isolation 16, the second isolation 17 is formed at the edges of the first isolation 16, the first silicide 12 and the gate oxide layer 11 as shown in FIG. This prevents an undesired short circuit between the second silicide and the inverted T-shaped gate deposited on the source / drain in a subsequent process. Next, the second silicide 18 shown by the points in FIG. 7 is formed by the sputtering method.
Is deposited and selectively etched by a solution to form a second silicide 1
By slightly retaining 8 on the source / drain and the gate, the electrical resistance of the connection is reduced and the inverted T-shaped gate of the present invention is formed. Second silicide 18 and source /
Better ohmic contact between drains (ohmic co
It is also possible to implant a higher concentration of impurity ions than the third order N ++ to provide ntact). (This optional step is not shown in Figure 7).
【００１３】本発明は、一般周知の逆Ｔ字型ゲートＬＤ
Ｄと比較すると明らかに次の長所を有する。 本発明は逆Ｔ字型ゲートを蝕刻するときに、第１ケイ
化物１２とゲート酸化層１１は高セレクト蝕刻率比をも
ち、そこで終点測定を採用できる。一般周知の二重ポリ
シリコンゲートのように定時間蝕刻を採用してしないの
で、故に本発明は量産において大きな意義をもつ。すな
わち本発明の各層ゲートの厚さは一般周知のものに比べ
て遙により高い均一度をもち、製造過程の品質を容易に
コントロールでき、製造コストをダウンすることができ
る。The present invention is a generally known inverted T-shaped gate LD.
Compared with D, it has the following advantages. According to the present invention, when etching an inverted T-shaped gate, the first silicide 12 and the gate oxide layer 11 have a high selective etching rate ratio, so that the end point measurement can be adopted. The present invention has a great significance in mass production because it does not adopt the constant time etching unlike the commonly known double polysilicon gate. That is, the thickness of each layer gate of the present invention has a much higher degree of uniformity than that of a generally known one, the quality of the manufacturing process can be easily controlled, and the manufacturing cost can be reduced.
【００１４】本発明のタングステンゲートの抵抗値は
ポリシリコンに比べて遙に低い。一般に言えば、ポリシ
リコンの抵抗値は約６０（μ ｏｈｍ／ｓｑｕａｒｅ）
で、タングステンの抵抗値は大体５（μ ｏｈｍ／ｓｑ
ｕａｒｅ）よりも小さい。かつタングステンゲートの電
導（ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ，ｇｍ）はポリ
シリコンに比べて３０％増加しているので、一般周知の
ものよりもより高いＯＮ／ＯＦＦ電流比、パワー拡大及
び演算速率を提供することができる。The resistance value of the tungsten gate of the present invention is much lower than that of polysilicon. Generally speaking, the resistance value of polysilicon is about 60 (μ ohm / square).
Therefore, the resistance value of tungsten is approximately 5 (μ ohm / sq.
smaller than uree). Moreover, since the conductivity of the tungsten gate is increased by 30% as compared with that of polysilicon, it is possible to provide a higher ON / OFF current ratio, power expansion, and operation speed ratio than those generally known.
【００１５】タングステンの仕事関数（ｗｏｒｋ ｆ
ｕｎｃｔｉｏｎ）はシリコンのエネルギー帯のほぼ中間
に位置するので、タングステンゲートのＮＭＯＳとＰＭ
ＯＳをして同じ臨海電圧値を提供し、より超大型集積電
気回路の設計に適合する。 本発明のケイ化物抵抗値はポリシリコンに比べて遙か
に小さいので、ケイ化物ゲートとＮ- の重なり合いで形
成したカップリング容量（ｃｏｕｐｌｉｎｇｃａｐａｃ
ｉｔｏｒ）の（−）面効果（例えばエレメントの演算速
率）は、低抵抗値のケイ化物により補償されるが、反対
に一般周知のものはこの効果をもたない。Work function of tungsten (work f
function is located almost in the middle of the energy band of silicon, so the tungsten gate NMOS and PM
It provides the same critical voltage value as the OS and is suitable for the design of much larger integrated circuits. Since the silicide resistance value of the present invention is much smaller than that of polysilicon, the coupling capacitance (coupling capacitance) formed by the overlap between the silicide gate and the N − is formed.
The (-) surface effect (for example, the operation speed rate of the element) is compensated for by the silicide having a low resistance value, but, on the contrary, generally known ones do not have this effect.
【００１６】一部のＩＣ製造過程は標準製造過程に属
し、例えば局部のｆｉｅｌｄ ｏｘｉｄｅ層（ＬＯＣＯ
Ｓ）で成長した隔離用ののｆｉｅｌｄ ｏｘｉｄｅ層は
特に本発明の主題でもないので実施例中では説明しな
い。Some IC manufacturing processes belong to the standard manufacturing process, for example, a local field oxide layer (LOCO).
The field oxide layer for isolation grown in S) is not particularly the subject of the invention and is therefore not described in the examples.
【００１７】[0017]
【発明の効果】本発明は製造過程の品質をコントロール
しやすく、製造コストをダウンできる等の一般周知のも
のが達成し得なかった長所を有し、極めて産業上の利用
価値を有する。また本発明の最良な実施例は既に前述し
て要るが、当業者が本発明の実施例に基づき、変更、入
替えまたは単純な組合せ等で製造でするものはすべて、
本発明の特許請求の範囲で述べた範疇に含まれるものと
判断する。INDUSTRIAL APPLICABILITY The present invention has advantages that general publicly known ones, such as easy control of quality in the manufacturing process and reduction of manufacturing cost, cannot be achieved, and has extremely industrial utility value. Although the best embodiment of the present invention has already been described above, those skilled in the art based on the embodiments of the present invention can make changes, replacements or simple combinations to manufacture,
It is determined that the present invention falls within the scope described in the claims.
【図１】一般周知のＮＭＯＳ ＬＤＤトランジスタの断
面図である。FIG. 1 is a cross-sectional view of a generally known NMOS LDD transistor.
【図２】一般周知の二重ポリシリコン層逆Ｔ字型ゲート
ＬＤＤ ＭＯＳトランジスタの断面図である。FIG. 2 is a cross-sectional view of a commonly known double polysilicon layer inverted T-shaped gate LDD MOS transistor.
【図３】従来のエレメントの断面図である。FIG. 3 is a cross-sectional view of a conventional element.
【図４】本発明の逆Ｔ字型ゲートＬＤＤ ＭＯＳトラン
ジスタによる各主要製造過程の断面図である。FIG. 4 is a cross-sectional view of each main manufacturing process using the inverted T-shaped gate LDD MOS transistor of the present invention.
【図５】本発明の逆Ｔ字型ゲートＬＤＤ ＭＯＳトラン
ジスタによる各主要製造過程の断面図である。FIG. 5 is a cross-sectional view of each main manufacturing process using the inverted T-shaped gate LDD MOS transistor of the present invention.
【図６】本発明の逆Ｔ字型ゲートＬＤＤ ＭＯＳトラン
ジスタによる各主要製造過程の断面図である。FIG. 6 is a sectional view of each main manufacturing process using the inverted T-shaped gate LDD MOS transistor of the present invention.
【図７】本発明の逆Ｔ字型ゲートＬＤＤ ＭＯＳトラン
ジスタによる各主要製造過程の断面図である。FIG. 7 is a cross-sectional view of each main manufacturing process using the inverted T-shaped gate LDD MOS transistor of the present invention.
１ 上層ポリシリコン層 ２ 下層ポリシリコン層 ３ タングステン層 ４ ポリシリコン層 １０ シリコン基板 １１ ゲート酸化層 １２ 第１ケイ化物 １３ タングステン層 １４ 窒化ケイ素層 １５ フォトレジスト層 １６ 第１隔離物 １７ 第２隔離物 １８ 第２ケイ化合物 １０１ 低濃度Ｎ- ソース／ドレイン領域 １０２ 高濃度Ｎ+ ソース／ドレイン領域1 Upper Polysilicon Layer 2 Lower Polysilicon Layer 3 Tungsten Layer 4 Polysilicon Layer 10 Silicon Substrate 11 Gate Oxide Layer 12 First Silicide 13 Tungsten Layer 14 Silicon Nitride Layer 15 Photoresist Layer 16 First Isolate 17 Second Isolate 18 Second Silicon Compound 101 Low Concentration N − Source / Drain Region 102 High Concentration N + Source / Drain Region
Claims (9)
つＬＤＤの製造方法であって、 第１導電型のシリコン基板上に、手順毎にゲート酸化
層、第１ケイ化物、タングステン層及び窒化ケイ素層を
形成する工程と、 前記窒化ケイ素層上にフォトレジストによりマスクパタ
ーンを形成し、前記フォトレジストをマスクパターンと
して前記窒化ケイ素層を蝕刻し、前記窒化ケイ素層に前
記マスクパターンを転写してゲート領域を定義する工程
と、 前記窒化ケイ素層をマスクパターンとして前記タングス
テン層を食刻し、逆Ｔ字型ゲートの上層が短い金属層を
形成する工程と、 前記窒化ケイ素層を除去して低濃度第２導電型不純物イ
オンを注入し、次に酸化層を沈積し、前記酸化層をエッ
チバックして前記タングステン層辺縁に第１隔離物を形
成してアニールし、前記低濃度第２導電型不純物イオン
を拡散させて低濃度ソース／ドレイン領域を形成する工
程と、 前記第１隔離物及び前記タングステン層をマスクパター
ンとして前記第１ケイ化物を食刻して不要部分を除去
し、前記逆Ｔ字型ゲートの下層の長い第１ケイ化物を形
成し、次に高濃度第２導電型不純物イオンを注入して高
濃度ソース／ドレイン領域を形成する工程と、 前記ゲート酸化層の不要部分を除去し、ならびに前記第
１隔離物の形成方法と同じように、前記第１隔離物、前
記第１ケイ化物及び前記ゲート酸化層の辺縁に、後続し
て沈積される第２ケイ化物と前記逆Ｔ字型ゲートとの不
当ショートを防止するようにソース／ドレイン領域上に
第２隔離物を形成する工程と、 前記第２ケイ化物を沈積し、選択的蝕刻を経て前記第２
ケイ化物を前記ソース／ドレイン及び前記逆Ｔ字型ゲー
ト上に留める工程と、 を含むことを特徴とする逆Ｔ字型ゲートＭＯＳトランジ
スタをもつＬＤＤの製造方法。1. A method of manufacturing an LDD having an inverted T-shaped gate MOS transistor, comprising a gate oxide layer, a first silicide, a tungsten layer and a silicon nitride layer for each procedure on a first conductivity type silicon substrate. Forming a mask pattern with a photoresist on the silicon nitride layer, etching the silicon nitride layer using the photoresist as a mask pattern, and transferring the mask pattern to the silicon nitride layer to form a gate region. And a step of etching the tungsten layer using the silicon nitride layer as a mask pattern to form a metal layer having a short upper layer of the inverted T-shaped gate, and removing the silicon nitride layer to form a low concentration first layer. 2) Impurity ions of conductivity type are implanted, and then an oxide layer is deposited, and the oxide layer is etched back to form a first isolation on the edge of the tungsten layer. And anneal to diffuse the low-concentration second-conductivity-type impurity ions to form low-concentration source / drain regions; and etch the first silicide using the first separator and the tungsten layer as a mask pattern. To remove unnecessary portions, form a long first silicide under the inverted T-shaped gate, and then implant high-concentration second conductivity type impurity ions to form high-concentration source / drain regions. And removing unnecessary portions of the gate oxide layer, and following the first separator, the first silicide and the edge of the gate oxide layer in the same manner as in the method of forming the first separator. Forming a second isolation on the source / drain regions so as to prevent an undue short circuit between the deposited second silicide and the inverted T-shaped gate, and depositing the second silicide and selecting Before the physical etching 2nd
Retaining the silicide on the source / drain and the inverted T-shaped gate, and a method of manufacturing an LDD having an inverted T-shaped gate MOS transistor.
対の導電型であることを特徴とする請求項１記載の逆Ｔ
字型ゲートＭＯＳトランジスタをもつＬＤＤの製造方
法。2. The inverse T according to claim 1, wherein the first conductivity type and the second conductivity type are opposite conductivity types.
Method of manufacturing LDD having V-shaped gate MOS transistor.
刻はＲＩＥ方法を採用することを特徴とする請求項１記
載の逆Ｔ字型ゲートＭＯＳトランジスタをもつＬＤＤの
製造方法。3. The method of manufacturing an LDD having an inverted T-shaped gate MOS transistor according to claim 1, wherein the RIE method is used for etching the tungsten layer and the silicide.
入に用いるエネルギーは、ゲートからチャネル領域まで
注入イオンが透過しないように調整することを特徴とす
る請求項１記載の逆Ｔ字型ゲートＭＯＳトランジスタを
もつＬＤＤの製造方法。4. The inverted T-shaped gate according to claim 1, wherein the energy used for implanting the low-concentration second conductivity type impurity ions is adjusted so that the implanted ions do not permeate from the gate to the channel region. Method for manufacturing LDD having MOS transistor.
の第２導電型不純物イオンを注入し、良好なオームの接
触を提供することを特徴とする請求項１記載の逆Ｔ字型
ゲートＭＯＳトランジスタをもつＬＤＤ製造方法。5. The inverted T-shape of claim 1, wherein a higher concentration of second conductivity type impurity ions is implanted after the second silicide deposition to provide good ohmic contact. Method of manufacturing LDD having gate MOS transistor.
つＬＤＤであって、 第１導電型シリコン基板に低濃度第２導電型不純物のソ
ース／ドレイン及び高濃度第２導電型不純物のソース／
ドレインを有し、 高濃度ソース／ドレイン上に位置する第２ケイ化物と、 前記第１導電型シリコン基板上に位置し、前記ソース／
ドレインとその両端とが互いに重なり合っているゲート
酸化層と、 前記ゲート酸化層上に位置し、下層の長い第１ケイ化物
及び上層の短いタングステン層で組成される逆Ｔ字型ゲ
ートと、 前記タングステン層の辺縁に位置する第１隔離物と、 前記タングステン層、前記第１ケイ化物及び前記ゲート
酸化層の辺縁に位置する第２隔離物と、 を備えることを特徴とする逆Ｔ字型ゲートＭＯＳトラン
ジスタをもつＬＤＤ。6. An LDD having an inverted T-shaped gate MOS transistor, wherein a source / drain of a low concentration second conductivity type impurity and a source / drain of a high concentration second conductivity type impurity are formed on a first conductivity type silicon substrate.
A second silicide having a drain and located on the high concentration source / drain; and a second silicide located on the first conductivity type silicon substrate,
A gate oxide layer in which a drain and both ends thereof overlap each other; an inverted T-shaped gate formed on the gate oxide layer, the inverted T-shaped gate being composed of a lower first silicide layer and an upper short tungsten layer; An inverted T-shape, comprising: a first isolation located at the edge of the layer; and a second isolation located at the edge of the tungsten layer, the first silicide and the gate oxide layer. LDD with gate MOS transistor.
ドレインは前記タングステン層の底下に形成され、前記
高濃度第２導電型不純物のソース／ドレインは第１隔離
物の底下に形成されることを特徴とする請求項６記載の
逆Ｔ字型ゲートＭＯＳトランジスタをもつＬＤＤ。7. The source of the low-concentration second conductivity type impurity /
7. The inverted T-shaped gate MOS according to claim 6, wherein the drain is formed under the bottom of the tungsten layer, and the source / drain of the high concentration second conductivity type impurity is formed under the bottom of the first separator. LDD with a transistor.
の導電型であることを特徴とする請求項６記載の逆Ｔ字
型ゲートＭＯＳトランジスタをもつＬＤＤ。8. The LDD having an inverted T-shaped gate MOS transistor according to claim 6, wherein the first conductivity type and the second conductivity type are opposite conductivity types.
不純物濃度を増加させるために第２導電型の不純物を添
加されており、前記第２ケイ化物と前記ソース／ドレイ
ンとの良好なオーム接触を提供することを特徴とする請
求項６記載の逆Ｔ字型ゲートＭＯＳトランジスタをもつ
ＬＤＤ。9. The high-concentration impurity source / drain is doped with an impurity of a second conductivity type to increase the impurity concentration, and a good ohmic contact between the second silicide and the source / drain is formed. 7. An LDD having an inverted T-shaped gate MOS transistor according to claim 6, which is provided.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2691896A JPH09232568A (en) | 1996-02-14 | 1996-02-14 | Ldd with inverted t-shaped gate mos transistor and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2691896A JPH09232568A (en) | 1996-02-14 | 1996-02-14 | Ldd with inverted t-shaped gate mos transistor and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09232568A true JPH09232568A (en) | 1997-09-05 |
Family
ID=12206584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2691896A Pending JPH09232568A (en) | 1996-02-14 | 1996-02-14 | Ldd with inverted t-shaped gate mos transistor and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09232568A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101019696B1 (en) * | 2003-12-19 | 2011-03-07 | 주식회사 하이닉스반도체 | method for manufacturing transistor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0653495A (en) * | 1992-06-18 | 1994-02-25 | Internatl Business Mach Corp <Ibm> | Manufacture of high-melting-point metal gate electrode and inverted t-shaped high-melting-point metal gate |
-
1996
- 1996-02-14 JP JP2691896A patent/JPH09232568A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0653495A (en) * | 1992-06-18 | 1994-02-25 | Internatl Business Mach Corp <Ibm> | Manufacture of high-melting-point metal gate electrode and inverted t-shaped high-melting-point metal gate |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101019696B1 (en) * | 2003-12-19 | 2011-03-07 | 주식회사 하이닉스반도체 | method for manufacturing transistor |
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