JPH09232539A - Manufacture of semiconductor device - Google Patents
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- JPH09232539A JPH09232539A JP8041039A JP4103996A JPH09232539A JP H09232539 A JPH09232539 A JP H09232539A JP 8041039 A JP8041039 A JP 8041039A JP 4103996 A JP4103996 A JP 4103996A JP H09232539 A JPH09232539 A JP H09232539A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に半導体記憶装置のキャパシタ電極の形成
方法に関する。The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for forming a capacitor electrode of a semiconductor memory device.
【０００２】[0002]
【従来の技術】半導体記憶装置の中で記憶情報の任意な
入出力が可能なものにＤＲＡＭがある。ここで、このＤ
ＲＡＭのメモリセルは、１個のトランスファトランジス
タと、１個のキャパシタとからなるものが構造的に簡単
であり、半導体記憶装置の高集積化に最も適するものと
して広く用いられている。2. Description of the Related Art Among semiconductor memory devices, there is a DRAM capable of arbitrarily inputting and outputting stored information. Where D
The memory cell of the RAM, which includes one transfer transistor and one capacitor, is structurally simple, and is widely used as the most suitable for high integration of a semiconductor memory device.
【０００３】このようなメモリセルのキャパシタでは、
半導体デバイスの更なる高集積化に伴い、３次元構造の
ものが開発され使用されてきている。このキャパシタの
３次元化は次のような理由による。半導体素子の微細化
及び高密度化に伴いキャパシタの占有面積の縮小化が必
須となっている。しかし、ＤＲＡＭの安定動作及び信頼
性確保のためには、一定以上の容量値は必要とされる。
そこで、キャパシタの電極を平面構造から３次元構造に
変えて、縮小した占有面積の中でキャパシタ電極の表面
積を拡大することが必要となる。In such a memory cell capacitor,
With further increase in the degree of integration of semiconductor devices, those having a three-dimensional structure have been developed and used. The three-dimensional structure of the capacitor is based on the following reasons. 2. Description of the Related Art With miniaturization and higher density of semiconductor elements, it is essential to reduce the area occupied by capacitors. However, in order to ensure stable operation and reliability of the DRAM, a capacitance value above a certain level is required.
Therefore, it is necessary to change the electrode of the capacitor from a planar structure to a three-dimensional structure and increase the surface area of the capacitor electrode within the reduced occupied area.
【０００４】このＤＲＡＭのメモリセルの３次元構造の
キャパシタにはスタック構造のものとトレンチ構造のも
のとがある。これらの構造にはそれぞれ一長一短がある
が、スタック構造のものはアルファー線の入射あるいは
回路等からのノイズに対する耐性が高く、比較的に容量
値の小さい場合でも安定動作する。このために、半導体
素子の設計基準が０．１５μｍ程度となる１ギガビット
ＤＲＡＭにおいても、スタック構造のキャパシタは有効
であると考えられている。There are a stack structure and a trench structure in the three-dimensional capacitor of the memory cell of the DRAM. Each of these structures has merits and demerits, but the stack structure has high resistance to incident alpha rays or noise from circuits and the like, and operates stably even when the capacitance value is relatively small. For this reason, it is considered that a capacitor having a stacked structure is effective even in a 1 gigabit DRAM in which the design standard of a semiconductor element is about 0.15 μm.
【０００５】このスタック型のキャパシタ（以下、スタ
ック型キャパシタと呼称する）としてシリンダ構造のも
のが種々に提案されている。例えば、特開平２−２６０
４５４号公報には、キャパシタの情報蓄積電極をシリン
ダ構造に形成して表面積を増加させようとする提案がな
されている。Various cylinder structures have been proposed as this stack type capacitor (hereinafter referred to as a stack type capacitor). For example, JP-A-2-260
In Japanese Patent No. 454, a proposal has been made to increase the surface area by forming the information storage electrode of the capacitor in a cylinder structure.
【０００６】以下、図９を参照して従来の方法で形成さ
れるキャパシタ電極について説明する。ここで、図９は
従来のシリンダ構造のキャパシタ電極を有するメモリセ
ル部の断面図である。A capacitor electrode formed by a conventional method will be described below with reference to FIG. Here, FIG. 9 is a sectional view of a memory cell portion having a conventional capacitor electrode having a cylinder structure.
【０００７】図９に模式的に示すように、シリコン基板
２１の表面に素子分離絶縁膜であるフィールド酸化膜２
２を形成する。そして、メモリセルのトランスファトラ
ンジスタのゲート電極２３、ソース・ドレイン領域とな
る容量用拡散層２４とビット線用拡散層２５を形成す
る。また、ワード線２３’をフィールド酸化膜２２上に
形成する。次に、このゲート電極２３およびワード線２
３’を被覆する層間絶縁膜２６をシリコン酸化膜等で形
成し、ビット線コンタクトプラグ２７を前述のビット線
用拡散層２５上に形成する。そして、このビット線コン
タクトプラグ２７に電気接続するビット線パッド２７ａ
とビット線２７’を配設し、さらに、このビット線２
７’を被覆する層間絶縁膜２６を堆積させる。As schematically shown in FIG. 9, a field oxide film 2 as an element isolation insulating film is formed on the surface of a silicon substrate 21.
Form 2 Then, a gate electrode 23 of the transfer transistor of the memory cell, a capacity diffusion layer 24 to be a source / drain region, and a bit line diffusion layer 25 are formed. Further, a word line 23 ′ is formed on the field oxide film 22. Next, the gate electrode 23 and the word line 2
An interlayer insulating film 26 covering 3 'is formed of a silicon oxide film or the like, and a bit line contact plug 27 is formed on the bit line diffusion layer 25 described above. Then, the bit line pad 27a electrically connected to the bit line contact plug 27
And bit line 27 'are arranged, and further, this bit line 2
An interlayer insulating film 26 covering 7'is deposited.
【０００８】次に、前述の容量用拡散層２４上にコンタ
クト孔を開口し、キャパシタの情報蓄積電極となるリン
不純物を含有する下部電極２８と側部電極２９とを形成
する。ここで、この側部電極２９を形成する時に図９に
示すような箔状突起物３０が形成される。なお、下部電
極２８および側部電極２９がキャパシタの情報蓄積電極
を構成する。Next, a contact hole is opened on the capacitance diffusion layer 24 described above to form a lower electrode 28 containing phosphorus impurities and a side electrode 29 which will serve as an information storage electrode of the capacitor. Here, when the side electrode 29 is formed, a foil-like protrusion 30 as shown in FIG. 9 is formed. The lower electrode 28 and the side electrode 29 form the information storage electrode of the capacitor.
【０００９】次に、容量絶縁膜３１を下部電極２８、側
部電極２９および箔状突起物３０の側面に形成する。そ
して、この容量絶縁膜３１を被覆する上部電極３２を形
成する。このようにして、ＤＲＡＭのメモリセル部が形
成される。Next, a capacitive insulating film 31 is formed on the side surfaces of the lower electrode 28, the side electrodes 29 and the foil-shaped protrusions 30. Then, the upper electrode 32 which covers the capacitance insulating film 31 is formed. In this way, the memory cell portion of the DRAM is formed.
【００１０】[0010]
【発明が解決しようとする課題】以上に説明した従来の
方法で情報蓄積電極を形成する場合には、シリンダ構造
の情報蓄積電極を構成する側部電極の上部に、箔状突起
物が形成され残存するようになる。When the information storage electrode is formed by the conventional method described above, a foil-like protrusion is formed on the side electrode constituting the information storage electrode of the cylinder structure. It will remain.
【００１１】ここで、この箔状突起物がそのまま情報蓄
積電極の一部を構成する場合には、この箔状突起物の表
面に形成される容量絶縁膜に電界が集中する。このた
め、この部分の容量絶縁膜の絶縁破壊が生じ易くなり、
キャパシタの信頼性が低下するようになる。Here, when the foil-like protrusions directly constitute a part of the information storage electrode, the electric field concentrates on the capacitive insulating film formed on the surface of the foil-like protrusions. Therefore, dielectric breakdown of the capacitive insulating film in this portion easily occurs,
The reliability of the capacitor is reduced.
【００１２】また、側部電極上のこの箔状突起物は、半
導体装置の製造のための洗浄工程で壊れ易い。そして、
この壊れた箔状突起物は半導体装置の製造ラインのパー
ティクル汚染源となり、半導体装置を汚染しその歩留り
を低下させるようになる。Further, the foil-like protrusions on the side electrodes are easily broken in the cleaning process for manufacturing the semiconductor device. And
The broken foil-like protrusions become a source of particle contamination in the semiconductor device manufacturing line, contaminating the semiconductor device and lowering its yield.
【００１３】本発明の目的は、上記の問題点を解決し、
高い信頼性のあるシリンダ構造の情報蓄積電極の製造方
法を提供することにある。An object of the present invention is to solve the above problems,
An object of the present invention is to provide a highly reliable method of manufacturing an information storage electrode having a cylinder structure.
【００１４】[0014]
【課題を解決するための手段】このために本発明の半導
体装置の製造方法は、半導体記憶装置の情報蓄積電極と
対向電極と容量絶縁膜とで構成されるスタック型のキャ
パシタ形成工程において、前記情報蓄積電極をシリンダ
構造に形成する工程と、前記シリンダ構造の情報蓄積電
極の表面を酸化処理し酸化物を形成する工程と、前記酸
化物を弗酸系溶液でエッチング除去する工程とを含む。To this end, the method of manufacturing a semiconductor device according to the present invention comprises the steps of forming a stack type capacitor composed of an information storage electrode, a counter electrode, and a capacitive insulating film of a semiconductor memory device. The method includes a step of forming the information storage electrode in a cylinder structure, a step of oxidizing the surface of the information storage electrode of the cylinder structure to form an oxide, and a step of etching and removing the oxide with a hydrofluoric acid solution.
【００１５】また、本発明の半導体装置の製造方法は、
半導体記憶装置の情報蓄積電極と対向電極と容量絶縁膜
とで構成されるスタック型のキャパシタ形成工程におい
て、半導体基板上の層間絶縁膜に設けたコンタクト孔を
通して、前記半導体基板の所定の領域に形成した拡散層
と電気接続する下部電極を形成する工程と、前記下部電
極上にパターニングした絶縁体コアーを形成する工程
と、前記絶縁体コアー、下部電極および層間絶縁膜を被
覆する導電体薄膜を形成する工程と、前記導電体薄膜を
異方性のドライエッチングでエッチバックし前記絶縁体
コアーおよび下部電極の側壁に沿って前記導電体薄膜を
残存させる工程と、前記残存する導電体薄膜のうち突起
状部分を酸化物に変換する工程と、前記酸化物を弗酸系
溶液でエッチング除去した後に残存する導電体薄膜を側
部電極とし前記下部電極と前記側部電極とで前記情報蓄
積電極を形成する工程とを含む。Further, a method of manufacturing a semiconductor device according to the present invention
In a step of forming a stack type capacitor composed of an information storage electrode, a counter electrode and a capacitance insulating film of a semiconductor memory device, the capacitor is formed in a predetermined region of the semiconductor substrate through a contact hole provided in an interlayer insulating film Forming a lower electrode electrically connected to the diffused layer, forming a patterned insulator core on the lower electrode, and forming a conductor thin film covering the insulator core, the lower electrode and the interlayer insulating film. A step of etching back the conductor thin film by anisotropic dry etching to leave the conductor thin film along the sidewalls of the insulator core and the lower electrode, and protrusions of the remaining conductor thin film. The step of converting the oxide-like portion into an oxide, and the conductive thin film remaining after the oxide is removed by etching with a hydrofluoric acid-based solution as a side electrode And forming said information storage electrode by the electrode To the side electrode.
【００１６】ここで、前記残存する導電体薄膜のうちの
突起状部分は、酸素ガスを含む酸化性雰囲気での熱酸化
で酸化物に変換される。Here, the protruding portion of the remaining conductive thin film is converted into an oxide by thermal oxidation in an oxidizing atmosphere containing oxygen gas.
【００１７】あるいは、前記残存する導電体薄膜のうち
の突起状部分は、オキシ塩化リンガスを含む酸化性雰囲
気で熱処理される。Alternatively, the protruding portion of the remaining conductive thin film is heat-treated in an oxidizing atmosphere containing phosphorus oxychloride gas.
【００１８】あるいは、前記残存する導電体薄膜のうち
の突起状部分は、酸化性の化学薬液中で酸化物に変換さ
れる。Alternatively, the protruding portion of the remaining conductive thin film is converted into an oxide in an oxidizing chemical solution.
【００１９】また、ここで、前記導電体薄膜は多結晶シ
リコン膜で構成される。The conductor thin film is composed of a polycrystalline silicon film.
【００２０】[0020]
【発明の実施の形態】本発明によりＤＲＡＭのメモリセ
ルをシリンダ構造のスタック型キャパシタで形成する場
合の実施の形態について、以下に図面を参照して説明す
る。図１乃至図８は、この実施の形態での工程要所に於
ける半導体装置の要部断面を模式的に示した図である。BEST MODE FOR CARRYING OUT THE INVENTION An embodiment in which a memory cell of a DRAM is formed by a stack type capacitor having a cylinder structure according to the present invention will be described below with reference to the drawings. 1 to 8 are diagrams schematically showing a cross section of a main part of a semiconductor device in a process main part in this embodiment.
【００２１】図１に示すように、先ず、ＬＯＣＯＳ（Ｌ
ｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏ
ｎ）等、通常の素子分離方法によりシリコン基板１上に
非活性領域であるフィールド酸化膜２を形成し、これら
により取り囲まれる素子活性領域を形成する。As shown in FIG. 1, first, LOCOS (L
ocal Oxidation of Silico
The field oxide film 2 which is an inactive region is formed on the silicon substrate 1 by a normal device isolation method such as n), and the device active region surrounded by these is formed.
【００２２】次に、素子活性領域上にゲート電極３、容
量用拡散層４、ビット線用拡散層５等からなるＭＯＳト
ランジスタを形成する。このＭＯＳトランジスタがメモ
リセルのトランスファトランジスタとなる。また、ワー
ド線３’をフィールド酸化膜２上に形成する。このワー
ド線３’は、隣接メモリセルのトランスファトランジス
タのゲート電極につながる。そして、このゲート電極３
およびワード線３’を被覆するように層間絶縁膜６を形
成する。ここで、層間絶縁膜６は、公知の化学気相成長
（ＣＶＤ）法により堆積したシリコン酸化膜を化学的機
械研磨（ＣＭＰ）法で平坦化したものである。Next, a MOS transistor including the gate electrode 3, the capacitor diffusion layer 4, the bit line diffusion layer 5 and the like is formed on the element active region. This MOS transistor becomes a transfer transistor of the memory cell. Further, a word line 3 ′ is formed on the field oxide film 2. This word line 3 'is connected to the gate electrode of the transfer transistor of the adjacent memory cell. And this gate electrode 3
Then, an interlayer insulating film 6 is formed so as to cover the word line 3 '. Here, the interlayer insulating film 6 is formed by planarizing a silicon oxide film deposited by a known chemical vapor deposition (CVD) method by a chemical mechanical polishing (CMP) method.
【００２３】次に、上記ＭＯＳトランジスタのビット線
用拡散層５上にコンタクト孔を開口し、このコンタクト
孔にタングステン、窒化チタン、タングステンシリサイ
ド等の導電体材を埋設しビット線コンタクトプラグ７を
形成する。そして、タングステン等の導電体膜を堆積し
た後、公知のフォトリソグラフィ技術とドライエッチン
グ技術とによりパターニングして、ビット線パッド７ａ
とビット線７’を形成する。Next, a contact hole is opened on the bit line diffusion layer 5 of the MOS transistor, and a conductor material such as tungsten, titanium nitride, or tungsten silicide is buried in the contact hole to form the bit line contact plug 7. To do. Then, after depositing a conductor film of tungsten or the like, patterning is performed by a known photolithography technique and dry etching technique to form the bit line pad 7a.
And bit line 7'is formed.
【００２４】次に、このビット線パッド７ａとビット線
７’を被覆する層間絶縁膜６として再びシリコン酸化膜
をＣＶＤ法により成膜し、このシリコン酸化膜をＣＭＰ
法で平坦化する。Next, a silicon oxide film is again formed by the CVD method as an interlayer insulating film 6 for covering the bit line pad 7a and the bit line 7 ', and this silicon oxide film is subjected to CMP.
Method to flatten.
【００２５】次に、前記ＭＯＳトランジスタの容量用拡
散層４上に、公知のフォトリソグラフィ技術とドライエ
ッチング技術とを用いてコンタクト孔を開口し、続いて
ホスフィン（ＰＨ3 ）とシラン（ＳｉＨ4 ）又はジシラ
ン（Ｓｉ2 Ｈ6 ）からなるガス系より既知の減圧ＣＶＤ
法により、不純物としてリン（Ｐ）を１．５×１０20原
子／ｃｍ3 の濃度で含むアモルファス状の第１シリコン
膜８を１００〜３００ｎｍの膜厚に成膜する。Next, a contact hole is formed on the capacitance diffusion layer 4 of the MOS transistor by using a known photolithography technique and dry etching technique, and then phosphine (PH 3 ) and silane (SiH 4 ) are formed. Or a low pressure CVD known from a gas system consisting of disilane (Si 2 H 6 ).
By the method, an amorphous first silicon film 8 containing phosphorus (P) as an impurity at a concentration of 1.5 × 10 20 atoms / cm 3 is formed to a film thickness of 100 to 300 nm.
【００２６】次に、常圧ＣＶＤ法によりコアー用絶縁膜
９としてＢＰＳＧ膜（ボロンガラスとリンガラスを含む
シリコン酸化膜）を膜厚３００〜６００ｎｍの範囲で設
定して成膜する。ここで、このＢＰＳＧ膜に含まれるボ
ロン不純物の濃度は１２モル％、リン不純物の濃度は５
モル％に設定される。Next, a BPSG film (a silicon oxide film containing boron glass and phosphorus glass) is formed as a core insulating film 9 by atmospheric pressure CVD method in a thickness range of 300 to 600 nm. Here, the concentration of boron impurities contained in this BPSG film is 12 mol%, and the concentration of phosphorus impurities is 5%.
Set to mol%.
【００２７】次に、図２に示すように、公知のフォトリ
ソグラフィ技術とドライエッチング技術でコアー用絶縁
膜９と第１シリコン膜８とを所定の形状に加工する。こ
の微細加工で下部電極１０と絶縁体コアー１１とが形成
される。Next, as shown in FIG. 2, the core insulating film 9 and the first silicon film 8 are processed into a predetermined shape by known photolithography and dry etching techniques. By this fine processing, the lower electrode 10 and the insulator core 11 are formed.
【００２８】次に、図３に示すように、層間絶縁膜６、
下部電極１０および絶縁体コアー１１を被覆する第２シ
リコン膜１２を堆積させる。ここで、導電体薄膜である
この第２シリコン膜１２は、第１シリコン膜８の成膜の
方法と同様にして形成され、その膜厚は１００ｎｍ程度
に設定される。Next, as shown in FIG. 3, the interlayer insulating film 6,
A second silicon film 12 covering the lower electrode 10 and the insulator core 11 is deposited. Here, this second silicon film 12, which is a conductor thin film, is formed in the same manner as the method of forming the first silicon film 8, and its film thickness is set to about 100 nm.
【００２９】次に、図４に示すように、異方性のドライ
エッチングにより、第２シリコン膜１２を、絶縁体コア
ー１１と下部電極８の側壁周囲のみに残す。すなわち、
第２シリコン膜１２のエッチバックを行う。そして、層
間絶縁膜６の表面を露出させる。ここで、この異方性の
ドライエッチングの反応ガスとして塩素（Ｃｌ2 ）、酸
素（Ｏ2 ）と臭化水素（ＨＢｒ）の混合ガスが用いられ
る。Next, as shown in FIG. 4, the second silicon film 12 is left only around the sidewalls of the insulator core 11 and the lower electrode 8 by anisotropic dry etching. That is,
The second silicon film 12 is etched back. Then, the surface of the interlayer insulating film 6 is exposed. Here, a mixed gas of chlorine (Cl 2 ), oxygen (O 2 ) and hydrogen bromide (HBr) is used as a reaction gas for this anisotropic dry etching.
【００３０】この第２シリコン膜１２のエッチバックの
工程後に、図４に示すように側部電極１３が形成される
が、同時に、この側部電極１３上に箔状突起物１４も形
成されるようになる。ここで、この箔状突起物１４の膜
厚は、このエッチバックの条件に大きく依存しており、
５ｎｍ〜２０ｎｍ程度になる。その他、この箔状突起物
は種々の形状を有する。After the step of etching back the second silicon film 12, the side electrode 13 is formed as shown in FIG. 4, but at the same time, the foil-like protrusion 14 is also formed on the side electrode 13. Like Here, the film thickness of the foil-like protrusion 14 largely depends on the conditions of this etch-back,
It becomes about 5 nm to 20 nm. In addition, the foil-shaped protrusions have various shapes.
【００３１】次に、絶縁体コアー１１を選択的に除去す
る。このようして、図５に示すように、シリンダ構造の
情報蓄積電極を構成するようになる下部電極１０と側部
電極１３を形成する。以下、この絶縁体コアー１１の選
択的エッチングの方法について説明する。Next, the insulator core 11 is selectively removed. In this way, as shown in FIG. 5, the lower electrode 10 and the side electrode 13 that form the information storage electrode having the cylinder structure are formed. Hereinafter, a method of selectively etching the insulator core 11 will be described.
【００３２】この絶縁体コアー１１の選択的エッチング
は、特開平６−１８１１８８号公報に記載されているよ
うな選択気相ＨＦ処理の方法で行われる。すなわち、エ
ッチングチャンバー内に反応ガスとして６００Ｐａの気
相ＨＦガスと１Ｐａ以下の水蒸気との混合ガスが導入さ
れ、室温中で絶縁体コアー１１が所定の時間エッチング
される。このような条件では、絶縁体コアー１１のエッ
チング速度は１０００ｎｍ／ｍｉｎであり、層間絶縁膜
６のエッチング速度は１．５ｎｍ／ｍｉｎである。そこ
で、エッチング処理時間は１５秒程度に設定される。こ
の場合には、層間絶縁膜６を構成するシリコン酸化膜の
エッチング量は０．２ｎｍ程度であり問題とはならな
い。The selective etching of the insulator core 11 is performed by the selective vapor phase HF treatment method as described in JP-A-6-181188. That is, a mixed gas of a vapor phase HF gas of 600 Pa and water vapor of 1 Pa or less is introduced into the etching chamber as a reaction gas, and the insulator core 11 is etched at room temperature for a predetermined time. Under such conditions, the etching rate of the insulator core 11 is 1000 nm / min, and the etching rate of the interlayer insulating film 6 is 1.5 nm / min. Therefore, the etching time is set to about 15 seconds. In this case, the etching amount of the silicon oxide film forming the interlayer insulating film 6 is about 0.2 nm, which is not a problem.
【００３３】次に、温度が８００℃程度の炉内の酸化雰
囲気ガス中で熱酸化する。この熱酸化により、箔状突起
物１４を完全に酸化し、図６に示すような突起酸化物１
６を形成する。この時に、側部電極１３および下部電極
１０の表面にも酸化膜層１５が形成される。ここで、こ
れらの酸化膜層１５と突起酸化物１６はシリコン酸化膜
である。そこで、この酸化膜層１５の膜厚が厚くならな
いように酸化条件を設定する必要がある。Next, thermal oxidation is carried out in an oxidizing atmosphere gas in a furnace having a temperature of about 800.degree. By this thermal oxidation, the foil-like protrusions 14 are completely oxidized, and the protrusion oxide 1 as shown in FIG.
6 is formed. At this time, the oxide film layer 15 is also formed on the surfaces of the side electrode 13 and the lower electrode 10. Here, the oxide film layer 15 and the projection oxide 16 are silicon oxide films. Therefore, it is necessary to set the oxidation conditions so that the oxide film layer 15 does not become thick.
【００３４】あるいは、この箔状突起物１４をオキシ塩
化リン（ＰＯＣｌ3 ）ガスの雰囲気中で熱処理する。こ
こで、この熱処理の温度は７００程度である。この熱処
理で、箔状突起物１４はリンガラスに変換される。ま
た、酸化膜層１５もリンガラスである。Alternatively, the foil-like protrusions 14 are heat-treated in an atmosphere of phosphorus oxychloride (POCl 3 ) gas. Here, the temperature of this heat treatment is about 700. By this heat treatment, the foil-like protrusions 14 are converted into phosphor glass. The oxide film layer 15 is also phosphorus glass.
【００３５】あるいは、この箔状突起物１４を高温に保
管した硝酸液中で酸化処理する。箔状突起物の膜厚が非
常に薄い場合には、この酸化方法が効果的になる。Alternatively, the foil-like projections 14 are oxidized in a nitric acid solution stored at a high temperature. This oxidation method becomes effective when the film thickness of the foil-like protrusions is very thin.
【００３６】次に、この突起酸化物１６を希弗酸溶液中
でエッチング除去する。この時に酸化膜層１５もエッチ
ング除去される。また、このウェットエッチングで層間
絶縁膜６の表面も除去される。ここで、層間絶縁膜６の
エッチング量は極力小さくなるようにする。このため
に、上記のように箔状突起物１４をリンガラスに変換す
るのが効果的となる。Next, the projection oxide 16 is removed by etching in a dilute hydrofluoric acid solution. At this time, the oxide film layer 15 is also removed by etching. The surface of the interlayer insulating film 6 is also removed by this wet etching. Here, the etching amount of the interlayer insulating film 6 is made as small as possible. For this reason, it is effective to convert the foil-shaped protrusions 14 into phosphorus glass as described above.
【００３７】以上のようにして、図７に示すように、容
量用拡散層４に電気接続する下部電極１０と、この下部
電極１０に接続する側部電極１３とで構成される情報蓄
積電極が層間絶縁膜６上に形成される。As described above, as shown in FIG. 7, the information storage electrode composed of the lower electrode 10 electrically connected to the capacitance diffusion layer 4 and the side electrode 13 connected to the lower electrode 10 is formed. It is formed on the interlayer insulating film 6.
【００３８】ここで、図５に示した箔状突起物１４の膜
厚が１０ｎｍ以下の場合には、この箔状突起物１４はア
ンモニア水、過酸化水素水および純水の混合溶液中で除
去される。この場合には、上記のような酸化工程あるい
は熱処理工程がないため、全体の工程が短縮されるよう
になる。Here, when the film thickness of the foil-like projections 14 shown in FIG. 5 is 10 nm or less, the foil-like projections 14 are removed in a mixed solution of ammonia water, hydrogen peroxide solution and pure water. To be done. In this case, since there is no oxidation process or heat treatment process as described above, the whole process can be shortened.
【００３９】次に、下部電極１０および側部電極１３の
表面に存在する自然酸化膜を希弗酸溶液で除去し、自然
酸化膜の再成長を抑止する為にアンモニアガス雰囲気
中、９００℃程度の温度で急速熱窒化を行なった後、図
８に示すように、公知の減圧ＣＶＤ法によりシリコン窒
化膜を５ｎｍ程度の膜厚に成膜し、さらに８００℃の水
蒸気雰囲気で熱酸化を行ない、ＳｉＯ2 ／Ｓｉ3 Ｎ4 構
造の容量絶縁膜１７を形成する。Next, the natural oxide film existing on the surfaces of the lower electrode 10 and the side electrode 13 is removed with a dilute hydrofluoric acid solution, and in order to suppress the regrowth of the natural oxide film, the temperature is about 900 ° C. in an ammonia gas atmosphere. After rapid thermal nitriding at a temperature of 10 nm, a silicon nitride film having a film thickness of about 5 nm is formed by a known low pressure CVD method, and thermal oxidation is further performed in a steam atmosphere at 800 ° C., as shown in FIG. A capacitance insulating film 17 having a SiO 2 / Si 3 N 4 structure is formed.
【００４０】続いて、上部電極１８として膜厚１５０ｎ
ｍのポリシリコン膜を成膜し、その後、温度が８００℃
程度の公知の熱拡散でリン不純物を上部電極１８に導入
する。この時に下部電極１０と側部電極１３は多結晶化
する。Subsequently, the upper electrode 18 has a film thickness of 150 n.
m polysilicon film is formed, and then the temperature is 800 ° C.
Phosphorus impurities are introduced into the upper electrode 18 by known thermal diffusion to some extent. At this time, the lower electrode 10 and the side electrode 13 are polycrystallized.
【００４１】このようにして、シリコン基板１表面のフ
イールド酸化膜２以外の活性領域に、メモリセルを構成
するトランスファトランジスタのゲート電極３およびソ
ース・ドレイン領域となる容量用拡散層４、ビット線用
拡散層５、さらに、容量用拡散層４に電気接続し情報蓄
積電極となる下部電極１０と側部電極１３、ビット線用
拡散層５にビット線コンタクトプラグ７とビット線パッ
ド７ａを介して電気接続するビット線７’が形成され
る。ここで、下部電極１０は、層間絶縁膜６に形成され
るコンタクト孔にその一部が埋設され、層間絶縁膜６の
表面を被覆して形成される。そして、情報蓄積電極の対
向電極である上部電極１８と容量絶縁膜１７とともにシ
リンダ構造のスタック型のキャパシタを構成する。Thus, in the active region other than the field oxide film 2 on the surface of the silicon substrate 1, the gate electrode 3 of the transfer transistor constituting the memory cell, the capacitance diffusion layer 4 to be the source / drain region, and the bit line The diffusion layer 5 and the lower electrode 10 and the side electrode 13 which are electrically connected to the capacitance diffusion layer 4 and serve as information storage electrodes are electrically connected to the bit line diffusion layer 5 through the bit line contact plug 7 and the bit line pad 7a. The connecting bit line 7'is formed. Here, the lower electrode 10 is formed by partially embedding the contact hole formed in the interlayer insulating film 6 and covering the surface of the interlayer insulating film 6. A stack type capacitor having a cylinder structure is configured with the upper electrode 18 which is the counter electrode of the information storage electrode and the capacitive insulating film 17.
【００４２】なお、この実施の形態では、下部電極１０
と側部電極１３に含まれる不純物をこれらの成膜と同時
にドープしているが、ノンドープのシリコン膜で情報蓄
積電極を形成後に、リン不純物を熱拡散し、情報蓄積電
極に不純物を導入するようにしてもよい。In this embodiment, the lower electrode 10
The impurities contained in the side electrode 13 and the side electrode 13 are doped at the same time as these films are formed. You may
【００４３】また、この実施の形態では、上部電極１８
をノンドープのポリシリコン膜で形成した後、リンを熱
拡散させているが、前述の情報蓄積電極の形成方法と同
様にして、成膜と同時にリン不純物をドープしてもよ
い。In addition, in this embodiment, the upper electrode 18
Although phosphorus is thermally diffused after forming a non-doped polysilicon film, phosphorus impurities may be doped simultaneously with the film formation in the same manner as the method of forming the information storage electrode described above.
【００４４】この実施の形態での絶縁体コアー１１に使
用するＢＰＳＧ膜の選択気相ＨＦ処理におけるエッチン
グ速度は、ＢＰＳＧ膜中の不純物の濃度が増加するとと
もに増大する。このために、不純物濃度を増加させるこ
とが好ましい。しかし、不純物濃度が増加し過ぎると膜
質が低下するので適当な濃度範囲になるように設定する
必要がある。The etching rate of the BPSG film used for the insulator core 11 in this embodiment in the selective vapor phase HF treatment increases as the concentration of impurities in the BPSG film increases. Therefore, it is preferable to increase the impurity concentration. However, if the impurity concentration increases too much, the film quality will deteriorate, so it is necessary to set the concentration within an appropriate range.
【００４５】また、この絶縁体コアーとしてはシリコン
窒化膜、ＰＳＧ膜（リンガラス）あるいはＢＳＧ膜（ボ
ロンガラス）を用いてもよい。ＰＳＧ膜の場合のリン不
純物の濃度は１０〜１５モル％に設定される。また、Ｂ
ＳＧ膜の場合では、ボロン不純物の濃度は５〜２０モル
％に設定される。A silicon nitride film, a PSG film (phosphorus glass) or a BSG film (boron glass) may be used as this insulator core. The concentration of the phosphorus impurity in the case of the PSG film is set to 10 to 15 mol%. Also, B
In the case of the SG film, the boron impurity concentration is set to 5 to 20 mol%.
【００４６】また、この実施の形態では、側部電極がシ
リコン薄膜で形成される場合について説明したが、この
側部電極は他の導電体薄膜であってもよい。In this embodiment, the case where the side electrode is made of a silicon thin film has been described, but the side electrode may be made of another conductor thin film.
【００４７】[0047]
【発明の効果】以上に説明したように、本発明では、シ
リンダ構造の情報蓄積電極の形成において、側部電極の
上部に形成される箔状突起物を酸化雰囲気ガス中での熱
酸化、オキシ塩化リンガス中での熱処理あるいは酸化性
化学薬液中での処理でシリコン酸化物あるいはリンガラ
スに完全に変換する。そして、このシリコン酸化物ある
いはリンガラスは、希弗酸溶液で除去される。As described above, according to the present invention, in the formation of the information storage electrode having the cylinder structure, the foil-like projections formed on the upper portions of the side electrodes are subjected to thermal oxidation or oxidization in an oxidizing atmosphere gas. It is completely converted to silicon oxide or phosphorus glass by heat treatment in phosphorus chloride gas or treatment in oxidizing chemical solution. Then, this silicon oxide or phosphorus glass is removed with a dilute hydrofluoric acid solution.
【００４８】または、この箔状突起物の厚さが１０ｎｍ
以下の場合には、この箔状突起物はアンモニア水、過酸
化水素水および純水の混合溶液に浸漬されて除去され
る。Alternatively, the thickness of this foil-like protrusion is 10 nm.
In the following cases, the foil-like protrusions are removed by immersing them in a mixed solution of ammonia water, hydrogen peroxide water and pure water.
【００４９】このために、情報蓄積電極にこのような箔
状突起物が形成されることは皆無になり、信頼性の高い
シリンダ構造のスタック型キャパシタが形成されるよう
になる。また、本発明により、従来の技術でみられた半
導体装置の製造ラインのパーティクル汚染は全くなくな
る。For this reason, such foil-like protrusions are never formed on the information storage electrode, and a highly reliable stack type capacitor having a cylinder structure is formed. Also, the present invention eliminates the particle contamination of the semiconductor device manufacturing line found in the prior art.
【図１】本発明の実施の形態を説明するための一工程の
断面図である。FIG. 1 is a sectional view of a step for explaining an embodiment of the present invention.
【図２】本発明の実施の形態を説明するための一工程の
断面図である。FIG. 2 is a sectional view of a step for explaining the embodiment of the present invention.
【図３】本発明の実施の形態を説明するための一工程の
断面図である。FIG. 3 is a sectional view of a step for explaining the embodiment of the present invention.
【図４】本発明の実施の形態を説明するための一工程の
断面図である。FIG. 4 is a cross-sectional view of a step for explaining the embodiment of the present invention.
【図５】本発明の実施の形態を説明するための一工程の
断面図である。FIG. 5 is a sectional view of a step for explaining the embodiment of the present invention.
【図６】本発明の実施の形態を説明するための一工程の
断面図である。FIG. 6 is a sectional view of a step for explaining the embodiment of the present invention.
【図７】本発明の実施の形態を説明するための一工程の
断面図である。FIG. 7 is a sectional view of a step for explaining the embodiment of the present invention.
【図８】本発明の実施の形態を説明するためのメモリセ
ルの断面図である。FIG. 8 is a cross-sectional view of a memory cell for explaining an embodiment of the present invention.
【図９】従来の技術を説明するためのメモリセルの断面
図である。FIG. 9 is a cross-sectional view of a memory cell for explaining a conventional technique.
１，２１ シリコン基板 ２，２２ フィールド酸化膜 ３，２３ ゲート電極 ３’，２３’ ワード線 ４，２４ 容量用拡散層 ５，２５ ビット線用拡散層 ６，２６ 層間絶縁膜 ７，２７ ビット線コンタクトプラグ ７’，２７’ ビット線 ７ａ，２７ａ ビット線パッド ８ 第１シリコン膜 ９ コアー用絶縁膜 １０，２８ 下部電極 １１ 絶縁体コアー １２ 第２シリコン膜 １３，２９ 側部電極 １４，３０ 箔状突起物 １５ 酸化膜層 １６ 突起酸化物 １７，３１ 容量絶縁膜 １８，３２ 上部電極 1, 21 Silicon substrate 2, 22 Field oxide film 3, 23 Gate electrode 3 ', 23' Word line 4, 24 Capacitive diffusion layer 5, 25 Bit line diffusion layer 6, 26 Interlayer insulation film 7, 27 Bit line contact Plug 7 ', 27' Bit line 7a, 27a Bit line pad 8 First silicon film 9 Insulating film for core 10, 28 Lower electrode 11 Insulator core 12 Second silicon film 13, 29 Side electrode 14, 30 Foil-like protrusion Object 15 Oxide film layer 16 Projection oxide 17,31 Capacitance insulating film 18,32 Upper electrode
Claims (6)
向電極と容量絶縁膜とで構成されるスタック型キャパシ
タの形成工程において、前記情報蓄積電極をシリンダ構
造に形成する工程と、前記シリンダ構造の情報蓄積電極
の表面を酸化処理し酸化物を形成する工程と、前記酸化
物を弗酸系溶液でエッチング除去する工程とを含むこと
を特徴とする半導体装置の製造方法。1. A process of forming a stack type capacitor composed of an information storage electrode of a semiconductor memory device, a counter electrode thereof and a capacitive insulating film, the process of forming the information storage electrode in a cylinder structure, and the step of forming the cylinder structure. A method of manufacturing a semiconductor device, comprising: a step of oxidizing the surface of the information storage electrode to form an oxide; and a step of removing the oxide by etching with a hydrofluoric acid solution.
向電極と容量絶縁膜とで構成されるスタック型キャパシ
タの形成工程において、半導体基板上の層間絶縁膜に設
けたコンタクト孔を通して、前記半導体基板の所定の領
域に形成した拡散層と電気接続する下部電極を形成する
工程と、前記下部電極上にパターニングした絶縁体コア
ーを形成する工程と、前記絶縁体コアー、下部電極およ
び層間絶縁膜を被覆する導電体薄膜を形成する工程と、
前記導電体薄膜を異方性のドライエッチングでエッチバ
ックし前記絶縁体コアーおよび下部電極の側壁に沿って
前記導電体薄膜を残存させる工程と、前記残存する導電
体薄膜のうち突起状部分を酸化物に変換する工程と、前
記酸化物を弗酸系溶液でエッチング除去した後に残存す
る導電体薄膜を側部電極とし前記下部電極と前記側部電
極とで前記情報蓄積電極を形成する工程と、を含むこと
を特徴とする半導体装置の製造方法。2. In a step of forming a stack type capacitor composed of an information storage electrode of a semiconductor memory device, its counter electrode and a capacitive insulating film, the semiconductor substrate is passed through a contact hole provided in an interlayer insulating film on the semiconductor substrate. A step of forming a lower electrode electrically connected to the diffusion layer formed in a predetermined region, a step of forming a patterned insulator core on the lower electrode, and a step of covering the insulator core, the lower electrode and the interlayer insulating film. And a step of forming a conductor thin film,
Etching back the conductive thin film by anisotropic dry etching to leave the conductive thin film along the sidewalls of the insulator core and the lower electrode; and oxidizing the protruding portion of the remaining conductive thin film. And a step of forming the information storage electrode with the lower electrode and the side electrode by using the conductor thin film remaining after etching and removing the oxide with a hydrofluoric acid-based solution as a side electrode, A method of manufacturing a semiconductor device, comprising:
部分を、酸素ガスを含む酸化性雰囲気で熱酸化し酸化物
に変換することを特徴とする請求項１または請求項２記
載の半導体装置の製造方法。3. The semiconductor according to claim 1, wherein the protruding portion of the remaining conductive thin film is thermally oxidized in an oxidizing atmosphere containing oxygen gas to be converted into an oxide. Device manufacturing method.
部分を、オキシ塩化リンガスを含む酸化性雰囲気で熱処
理することを特徴とする請求項１または請求項２記載の
半導体装置の製造方法。4. The method of manufacturing a semiconductor device according to claim 1, wherein the protruding portion of the remaining conductive thin film is heat-treated in an oxidizing atmosphere containing phosphorus oxychloride gas.
部分を、酸化性の化学薬液中で酸化物に変換することを
特徴とする請求項１または請求項２記載の半導体装置の
製造方法。5. The method for manufacturing a semiconductor device according to claim 1, wherein the protruding portion of the remaining conductive thin film is converted into an oxide in an oxidizing chemical solution. .
ることを特徴とする請求項１から請求項５のうち１つの
請求項に記載の半導体装置の製造方法。6. The method for manufacturing a semiconductor device according to claim 1, wherein the conductor thin film is a polycrystalline silicon film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8041039A JPH09232539A (en) | 1996-02-28 | 1996-02-28 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8041039A JPH09232539A (en) | 1996-02-28 | 1996-02-28 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09232539A true JPH09232539A (en) | 1997-09-05 |
Family
ID=12597272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8041039A Pending JPH09232539A (en) | 1996-02-28 | 1996-02-28 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09232539A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6350647B2 (en) | 1998-11-09 | 2002-02-26 | Nec Corporation | Semiconductor memory device and manufacturing method of the same |
| KR100334980B1 (en) * | 1998-06-12 | 2002-05-02 | 가네꼬 히사시 | Semiconductor memory device and method of fabricating the same |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55121653A (en) * | 1979-03-14 | 1980-09-18 | Fujitsu Ltd | Method of treating surface of semiconductor substrate |
| JPS63293861A (en) * | 1987-05-26 | 1988-11-30 | Nec Corp | Manufacture of semiconductor device |
| JPH0196950A (en) * | 1987-10-08 | 1989-04-14 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPH0322567A (en) * | 1989-06-20 | 1991-01-30 | Nippon Soken Inc | Semiconductor device and manufacture thereof |
| JPH04242967A (en) * | 1990-12-28 | 1992-08-31 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPH06151749A (en) * | 1992-11-04 | 1994-05-31 | Mitsubishi Electric Corp | Semiconductor device and manufacture thereof |
-
1996
- 1996-02-28 JP JP8041039A patent/JPH09232539A/en active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55121653A (en) * | 1979-03-14 | 1980-09-18 | Fujitsu Ltd | Method of treating surface of semiconductor substrate |
| JPS63293861A (en) * | 1987-05-26 | 1988-11-30 | Nec Corp | Manufacture of semiconductor device |
| JPH0196950A (en) * | 1987-10-08 | 1989-04-14 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPH0322567A (en) * | 1989-06-20 | 1991-01-30 | Nippon Soken Inc | Semiconductor device and manufacture thereof |
| JPH04242967A (en) * | 1990-12-28 | 1992-08-31 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPH06151749A (en) * | 1992-11-04 | 1994-05-31 | Mitsubishi Electric Corp | Semiconductor device and manufacture thereof |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100334980B1 (en) * | 1998-06-12 | 2002-05-02 | 가네꼬 히사시 | Semiconductor memory device and method of fabricating the same |
| US6387752B1 (en) | 1998-06-12 | 2002-05-14 | Nec Corporation | Semiconductor memory device and method of fabricating the same |
| US6350647B2 (en) | 1998-11-09 | 2002-02-26 | Nec Corporation | Semiconductor memory device and manufacturing method of the same |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980721 |