JPH09231919A - Image display device using electric field emission cold cathode - Google Patents

Abstract

PROBLEM TO BE SOLVED: To prevent a leak and a short circuit between a gate line electrode and a cathode line electrode. SOLUTION: An array 14a of an emitter 14 and a gate electrode 16 for emitting electrons from the emitter 14 are provided so as to correspond to each of several picture elements arranged in a matrix shape within a picture element area. The emitter array 14a is connected to a cathode line 12, and the gate electrode 16 is connected to a gate line 17 provided on the cathode line 12 through an insulating film. The cathode line 12 and the gate line 17 form a grid defined by square/rectangular grid units 12a and 17a having the same size. The cathode line 12 and the gate line 17 are alternately arranged in both longitudinal and transverse directions so as to be in parallel and shift a phase by a half cycle.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は電界放出型冷陰極を
用いた画像表示装置に関し、特に平板型画像表示装置に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image display device using a field emission cold cathode, and more particularly to a flat panel image display device.

【０００２】[0002]

【従来の技術】半導体集積回路を中心に発達してきた微
細加工技術を用いて電界放出型冷陰極を形成する方法の
開発が近年活発に進められている。これまでに、超高速
マイクロ波デバイス、パワーデバイス、電子線デバイ
ス、平板型画像表示装置等への微小冷陰極の応用研究が
行われている。この代表的な例としては、C. A. Spindt
らにより提案された製造方法（Jounal of Applied Phys
ics, Vol. 47, 5248 (1976) ）や、転写モールド法（特
願平４−１８６７５３）等が知られている。更に、冷陰
極を用いた電子装置、例えば平板型画像表示装置の試み
もなされている（IEEE TRANSACTIONS ON ELECTRON DEVI
CES, Vol. 38, No. 10, October, 1991 ）。2. Description of the Related Art In recent years, development of a method for forming a field emission cold cathode by using a fine processing technique developed mainly for semiconductor integrated circuits has been actively pursued. Until now, application research of micro cold cathodes to ultra-high-speed microwave devices, power devices, electron beam devices, flat panel image display devices, etc. has been conducted. A typical example of this is CA Spindt.
(Jounal of Applied Phys
ics, Vol. 47, 5248 (1976)), transfer molding method (Japanese Patent Application No. 4-186753), and the like. Further, an electronic device using a cold cathode, for example, a flat panel image display device has been tried (IEEE TRANSACTIONS ON ELECTRON DEVI).
CES, Vol. 38, No. 10, October, 1991).

【０００３】図５は、このような冷陰極を用いた電子装
置の例として、平板型画像表示装置を示す。この表示装
置においては、Ｓｉ基板５０上に配設されたカソードラ
イン電極５１上に、Spindt法で多数のエミッタ５２が形
成される。カソードライン電極５１上にはまた、絶縁膜
５３を介してゲートライン電極５４が配設される。ゲー
トライン電極５４は、エミッタ５２に対応して開口を有
する。エミッタ５２に対向するように所定の間隔をあけ
てガラスフェイスプレート５５が配設される。ガラスフ
ェイスプレート５５の内面上には、透明電極５６及び蛍
光体層５７が配設される。FIG. 5 shows a flat panel image display device as an example of an electronic device using such a cold cathode. In this display device, a large number of emitters 52 are formed by a Spindt method on a cathode line electrode 51 provided on a Si substrate 50. A gate line electrode 54 is also disposed on the cathode line electrode 51 via an insulating film 53. The gate line electrode 54 has an opening corresponding to the emitter 52. A glass face plate 55 is arranged so as to face the emitter 52 at a predetermined interval. A transparent electrode 56 and a phosphor layer 57 are provided on the inner surface of the glass face plate 55.

【０００４】画像の表示は、エミッタ５２からの電子線
による発光を光源として行われる。従って、この表示装
置は、液晶を用いた表示装置とは異なり、バックライト
が不要で、自己発光型となる。このため、この表示装置
は、低消費電力化の可能性があり、この点から注目を集
めている。The image is displayed by using the light emitted from the electron beam from the emitter 52 as a light source. Therefore, this display device does not require a backlight and is a self-luminous type, unlike a display device using liquid crystal. Therefore, this display device has a possibility of low power consumption, and has attracted attention from this point.

【０００５】[0005]

【発明が解決しようとする課題】しかしながら、上述の
平板型画像表示装置においては、ゲートライン電極とカ
ソードライン電極との間で電気的ショートやリークが発
生しやすく、ディスプレイのライン欠陥、点欠陥、更に
絶縁破壊が多発するなどの問題がある。However, in the above-mentioned flat panel image display device, electrical shorts and leaks easily occur between the gate line electrode and the cathode line electrode, and line defects, point defects, and Further, there is a problem that dielectric breakdown occurs frequently.

【０００６】本発明はかかる問題点に鑑みてなされたも
のであり、電界放出型冷陰極を用いた画像表示装置にお
いて、ゲートライン電極とカソードライン電極との間の
電気的ショートやリークの発生を防止することを目的と
する。The present invention has been made in view of the above problems, and in an image display device using a field emission type cold cathode, an electrical short circuit or a leak between the gate line electrode and the cathode line electrode is prevented. The purpose is to prevent.

【０００７】[0007]

【課題を解決するための手段】本発明の第１の視点は、
電界放出型冷陰極を用いた画像表示装置において、画素
領域内にマトリックス状に配置された複数の画素の夫々
に少なくとも１つが対応するように配設された複数のエ
ミッタと、前記エミッタから電子を放出させるため、前
記画素の夫々に少なくとも１つが対応するように配設さ
れた複数のゲート電極と、前記エミッタに接続されたカ
ソードラインと、絶縁膜を介して前記カソードライン上
に配設されると共に、前記ゲート電極に接続されたゲー
トラインと、を具備し、前記カソードライン及びゲート
ラインの夫々が格子を形成し且つ前記両格子が互いにオ
フセットするように配置されることを特徴とする。SUMMARY OF THE INVENTION A first aspect of the present invention is as follows.
In an image display device using a field emission cold cathode, a plurality of emitters arranged so that at least one corresponds to each of a plurality of pixels arranged in a matrix in a pixel region, and electrons are emitted from the emitters. A plurality of gate electrodes are provided so as to correspond to at least one of the pixels for emission, a cathode line connected to the emitter, and a cathode line provided via an insulating film. And a gate line connected to the gate electrode, wherein each of the cathode line and the gate line forms a grid and the grids are arranged to be offset from each other.

【０００８】本発明の第２の視点は、第１の視点に係る
電界放出型冷陰極を用いた画像表示装置において、前記
カソードラインと前記ゲート電極及びゲートラインと
が、平面投影図において重なる電極重なり面積が、前記
画素領域の面積の２５％以下であることを特徴とする。According to a second aspect of the present invention, in the image display device using the field emission cold cathode according to the first aspect, the cathode line, the gate electrode and the gate line are overlapped electrodes in a plan view. The overlapping area is 25% or less of the area of the pixel region.

【０００９】[0009]

【発明の実施の形態】図１（ａ）、（ｂ）は本発明の実
施の形態に係る電界放出型冷陰極を用いた平板型画像表
示装置を示す斜視図及び断面図である。本画像表示装置
は支持体としてのガラス基板１０を有する。ガラス基板
１０上には、パターニングされた導電層からなるカソー
ドライン（電極）１２が配設される。カソードライン
（電極）１２は、多数の正方形若しくは長方形の格子単
位１２ａにより規定されるカソードライン格子を形成す
る。カソードライン格子単位１２ａは、画素領域内にマ
トリックス状に配置された複数の画素の夫々に対応する
ように配設される。1 (a) and 1 (b) are a perspective view and a sectional view showing a flat panel image display device using a field emission cold cathode according to an embodiment of the present invention. The image display device has a glass substrate 10 as a support. A cathode line (electrode) 12 made of a patterned conductive layer is provided on the glass substrate 10. The cathode lines (electrodes) 12 form a cathode line grid defined by a large number of square or rectangular grid units 12a. The cathode line lattice unit 12a is arranged so as to correspond to each of a plurality of pixels arranged in a matrix in the pixel region.

【００１０】カソードライン１２は更に抵抗バラスト層
１３で被覆される。抵抗バラスト層１３上に複数の電界
放出型のエミッタ１４が配設される。エミッタ１４は例
えばspindt法または転写モールド法で作製される。各カ
ソードライン１２の格子単位１２ａ内には、複数のエミ
ッタ１４（図では４つのエミッタ１４のみを示す）から
なるエミッタアレイ１４ａが配設される。エミッタアレ
イ１４ａの外輪郭は、カソードライン格子単位１２ａの
正方形若しくは長方形と同心状をなし且つこれよりも小
さな正方形若しくは長方形を形成し、その正方形若しく
は長方形の頂点はカソードライン格子単位１２ａの対角
線上に配置される。The cathode line 12 is further covered with a resistive ballast layer 13. A plurality of field emission emitters 14 are arranged on the resistive ballast layer 13. The emitter 14 is manufactured by, for example, the spindt method or the transfer molding method. An emitter array 14a including a plurality of emitters 14 (only four emitters 14 are shown in the figure) is arranged in the lattice unit 12a of each cathode line 12. The outer contour of the emitter array 14a is concentric with the square or rectangle of the cathode line grid unit 12a and forms a smaller square or rectangle, and the apex of the square or rectangle is on the diagonal of the cathode line grid unit 12a. Will be placed.

【００１１】抵抗バラスト層１３上には、絶縁層１５を
介して複数のゲート電極１６と、ゲート電極１６に接続
されたゲートライン１７とが配設される。ゲート電極１
６及びゲートライン１７はパターニングされた一体の導
電層からなる。A plurality of gate electrodes 16 and a gate line 17 connected to the gate electrodes 16 are arranged on the resistive ballast layer 13 with an insulating layer 15 interposed therebetween. Gate electrode 1
6 and the gate line 17 are composed of a patterned conductive layer.

【００１２】各ゲート電極１６は、各エミッタアレイ１
４ａの夫々のエミッタ１４を包囲する複数の正方形若し
くは長方形の格子単位１６ａにより規定される。格子単
位１６ａの集合となるゲート電極１６の外輪郭は、カソ
ードライン格子単位１２ａの正方形若しくは長方形と同
心状をなし且つこれよりも小さな正方形若しくは長方形
を形成し、その正方形若しくは長方形の頂点はカソード
ライン格子単位１２ａの対角線上に配置される。Each gate electrode 16 corresponds to each emitter array 1
4a is defined by a plurality of square or rectangular grid units 16a surrounding the respective emitters 14a. The outer contour of the gate electrode 16 which is a set of the lattice units 16a is concentric with the square or rectangle of the cathode line lattice unit 12a and forms a smaller square or rectangle, and the apex of the square or rectangle is the cathode line. The grid units 12a are arranged diagonally.

【００１３】ゲートライン１７は、カソードライン格子
単位１２ａと同じ寸法の多数の正方形若しくは長方形の
格子単位１７ａにより規定されるゲートライン格子を形
成する。ゲートライン格子単位１７ａの各頂点は、ゲー
ト電極１６の中心に位置し、従って、カソードライン格
子単位１２ａの中心に位置する。即ち、カソードライン
１２の格子の交点は、ゲートライン１７の格子単位１７
ａ中心に位置し、ゲートライン１７の格子の交点は、カ
ソード１２の格子単位１２ａ中心に位置する。換言する
と、カソードライン１２とゲートライン１７とは、縦横
両方向において、互いに平行で且つオフセットした状態
となる。カソードライン１２とゲートライン１７とのオ
フセット量は、縦横両方向において、丁度半周期ずつ位
相がずれるように設定される。The gate lines 17 form a gate line grid defined by a number of square or rectangular grid units 17a having the same dimensions as the cathode line grid units 12a. Each apex of the gate line lattice unit 17a is located at the center of the gate electrode 16 and thus at the center of the cathode line lattice unit 12a. That is, the intersection of the grids of the cathode lines 12 is the grid unit 17 of the gate lines 17.
It is located at the center of a, and the intersection of the grids of the gate lines 17 is located at the center of the grid unit 12a of the cathode 12. In other words, the cathode line 12 and the gate line 17 are parallel to each other and offset in both the vertical and horizontal directions. The offset amount between the cathode line 12 and the gate line 17 is set so that the phase shifts by exactly half a cycle in both the vertical and horizontal directions.

【００１４】ガラス基板１０と対向するようにガラスフ
ェイスプレート２０が所定の間隙をあけて配設される。
ガラス基板１０とガラスフェイスプレート２０との間
は、周囲を包囲するシール部材１８により気密な空間１
９として形成される。空間１９は高減圧雰囲気に設定さ
れる。エミッタ１４と対向するガラス基板１０内面に
は、ＩＴＯからなる透明電極（アノード電極）２１と蛍
光体層２２とが順に積層される。A glass face plate 20 is arranged with a predetermined gap so as to face the glass substrate 10.
An airtight space 1 is provided between the glass substrate 10 and the glass face plate 20 by a seal member 18 surrounding the periphery.
Formed as 9. The space 19 is set to a high decompression atmosphere. On the inner surface of the glass substrate 10 facing the emitter 14, a transparent electrode (anode electrode) 21 made of ITO and a phosphor layer 22 are sequentially stacked.

【００１５】上述の構成の平板型画像表示装置において
は、画面上方向から見た場合、即ち平面投影図におい
て、カソードライン１２とゲートライン１７との重なり
が最小限になるように配置されることにより、ライン１
２、１７間の電流のリーク、ショートが低減される。カ
ソードライン１２とゲートライン１７との重なり面積
は、電極が細く（断面積が小さく）なることによるイン
ピーダンスの増加により、特性（駆動周波数、駆動電圧
の増加）低下を招かない程度において、最小限に設計さ
れる。In the flat panel image display device having the above-mentioned structure, the cathode lines 12 and the gate lines 17 are arranged so that the overlap between the cathode lines 12 and the gate lines 17 is minimized when viewed from above the screen, that is, in a plan view. Line 1
Current leakage and short circuit between 2 and 17 are reduced. The overlap area between the cathode line 12 and the gate line 17 should be minimized as long as the characteristics (driving frequency and driving voltage) are not deteriorated due to the increase in impedance due to the thin electrodes (small cross-sectional area). Designed.

【００１６】図１図示の実施の形態の実施例として、下
記の条件で平板型画像表示装置を形成した。カソードラ
イン１２のライン幅：２μｍ、膜厚：１μｍ、格子単位
１２ａの寸法：２５μｍ角。As an example of the embodiment shown in FIG. 1, a flat panel image display device was formed under the following conditions. The line width of the cathode line 12 is 2 μm, the film thickness is 1 μm, and the size of the lattice unit 12a is 25 μm square.

【００１７】ゲート電極１６及びゲートライン１７のラ
イン幅：２μｍ、膜厚：１μｍ、ゲート電極１６の寸
法：１２．８μｍ角、格子単位１７ａの寸法：２５μｍ
角。各エミッタアレイ１４ａのエミッタ１４の数：４×
４＝１６個、各エミッタ１４の基底部の寸法：１．６μ
ｍ角。Line width of gate electrode 16 and gate line 17: 2 μm, film thickness: 1 μm, size of gate electrode 16: 12.8 μm square, size of lattice unit 17a: 25 μm
Horn. Number of emitters 14 in each emitter array 14a: 4 ×
4 = 16, the size of the base of each emitter 14: 1.6 μ
m square.

【００１８】各エミッタアレイ１４ａにより構成される
１画素の寸法：１００μｍ角。このような条件で形成さ
れた平板型画像表示装置おいて、画素信号に応じてゲー
ト−カソード間に４０Ｖの電圧、及びアノード−カソー
ド間に２００Ｖの電圧を印加して駆動させた。その結
果、画素の発光輝度に優れると共に、各輝度がばらつき
が少ない、良好な画像が得ることができた。また画面の
点欠陥、ライン欠陥の発生は少なく、装置寿命は従来の
装置に比較して大きく向上した。The size of one pixel formed by each emitter array 14a is 100 μm square. In the flat panel image display device formed under such conditions, a voltage of 40 V is applied between the gate and the cathode and a voltage of 200 V is applied between the anode and the cathode according to the pixel signal, and the device is driven. As a result, it was possible to obtain a good image in which the luminance of the pixels was excellent and there was little variation in each luminance. Moreover, the occurrence of point defects and line defects on the screen was small, and the device life was greatly improved compared to conventional devices.

【００１９】次に、従来の装置、比較例の装置、及び本
発明に係る装置の性能を比較した結果ついて、図２乃至
図４を参照して説明する。図２（ａ）は、比較に用いた
従来の装置における、ゲート（ライン）電極とカソード
（ライン）電極との関係を示す概略平面図である。ここ
で、カソードライン電極３１は絶縁膜を介してゲートラ
イン電極３０と直角に交差する。交差領域３２は１画素
に相当する。エミッタ３３のアレイは抵抗バラスト層上
に形成される。カソード電流はカソードライン電極３１
から抵抗バラスト層を介してエミッタ３３に給電され
る。１画素の寸法は１００μｍ角、カソードライン電
極、ゲートライン電極の幅は９０μｍである。Next, the results of comparing the performances of the conventional device, the comparative device, and the device according to the present invention will be described with reference to FIGS. 2 to 4. FIG. 2A is a schematic plan view showing a relationship between a gate (line) electrode and a cathode (line) electrode in a conventional device used for comparison. Here, the cathode line electrode 31 intersects the gate line electrode 30 at a right angle through the insulating film. The intersection area 32 corresponds to one pixel. An array of emitters 33 is formed on the resistive ballast layer. The cathode current is the cathode line electrode 31.
Is supplied to the emitter 33 from the resistor ballast layer. The size of one pixel is 100 μm square, and the width of the cathode line electrode and the gate line electrode is 90 μm.

【００２０】図２（ｂ）は、比較に用いた比較例の装置
における、ゲート（ライン）電極とカソード（ライン）
電極との関係を示す概略平面図である。ここで、カソー
ドライン電極４１のみが正方形の格子単位により規定さ
れる格子からなる。エミッタ４３のアレイは、カソード
ライン電極４１の格子単位の１辺より短い１辺を有す
る。カソード電流は、抵抗バラスト層を介してカソード
ライン電極４１の周辺よりエミッタアレイのある中央部
へ給電される。１画素の寸法は１００μｍ角、カソード
ライン電極４１の幅は５μｍ、カソードライン電極４１
の格子単位の寸法は９０μｍ角、ゲートライン電極４０
の幅は９０μｍである。FIG. 2B shows a gate (line) electrode and a cathode (line) in the device of the comparative example used for comparison.
It is a schematic plan view which shows the relationship with an electrode. Here, only the cathode line electrode 41 has a grid defined by a square grid unit. The array of the emitters 43 has one side shorter than one side of the cathode line electrode 41 in the lattice unit. The cathode current is supplied from the periphery of the cathode line electrode 41 to the central portion where the emitter array is provided via the resistive ballast layer. The size of one pixel is 100 μm square, the width of the cathode line electrode 41 is 5 μm, and the cathode line electrode 41 is
The size of each grid unit is 90 μm square, and the gate line electrode 40
Has a width of 90 μm.

【００２１】図２（ｃ）は、比較に用いた本発明に係る
装置における、ゲート（ライン）電極とカソード（ライ
ン）電極との関係を示す概略平面図である。ここで、カ
ソードライン１２及びゲートライ１７は共に正方形の格
子単位により規定される格子からなる。エミッタ１４の
アレイを囲むゲート電極１６の１辺は、カソードライン
１２の格子単位の１辺より短い。カソード電流は、抵抗
バラスト層を介してカソードライン電極４１の周辺より
エミッタアレイのある中央部へ給電される。１画素の寸
法は１００μｍ角、カソードライン１２及びゲートライ
ン１７の幅は５μｍ、カソードライン１２及びゲートラ
イン１７の格子単位の寸法は９０μｍ角、ゲート電極１
６の寸法は７０μｍ角である。FIG. 2C is a schematic plan view showing the relationship between the gate (line) electrode and the cathode (line) electrode in the device according to the present invention used for comparison. Here, the cathode line 12 and the gate line 17 both have a grid defined by a square grid unit. One side of the gate electrode 16 that surrounds the array of the emitters 14 is shorter than one side of the cathode line 12 in a lattice unit. The cathode current is supplied from the periphery of the cathode line electrode 41 to the central portion where the emitter array is provided via the resistive ballast layer. The size of one pixel is 100 μm square, the width of the cathode line 12 and the gate line 17 is 5 μm, the size of the cathode line 12 and the gate line 17 is 90 μm square, and the gate electrode 1
The size of 6 is 70 μm square.

【００２２】図３は、図２（ａ）乃至（ｃ）図示の構造
におけるカソード側の電極（ラインを含む）とゲート側
の電極（ラインを含む）との重なり面積を比較したグラ
フである。図３図示の如く、図２（ａ）図示の従来の装
置における重なり面積を１００％とすると、図２（ｂ）
図示の比較例の装置における重なり面積は２０％、図２
（ｃ）図示の本発明に係る装置における重なり面積は約
１％となる。FIG. 3 is a graph comparing the overlapping areas of the cathode side electrodes (including lines) and the gate side electrodes (including lines) in the structures shown in FIGS. 2A to 2C. As shown in FIG. 3, assuming that the overlapping area in the conventional apparatus shown in FIG.
The overlapping area in the device of the illustrated comparative example is 20%, as shown in FIG.
(C) The overlap area in the illustrated apparatus according to the present invention is about 1%.

【００２３】図４は、カソード側の電極（ラインを含
む）とゲート側の電極（ラインを含む）との重なり面積
と、両電極間の電気ショート、リークの発生率との関係
を示すグラフである。図４の横軸は、（重なり面積）／
（画素の総面積）で規定される面積比を表す。この実験
において、アノード−カソード間の電圧を２００Ｖ、ゲ
ート電圧を３０Ｖとした。図４図示の如く、ショートの
発生回数は両電極の重なり面積が小さいほど少なくなる
ことが分かる。両電極の重なり面積が、画素の総面積
（画素領域の面積）の２５％以下となるとショート発生
率が十分に低下し、実用に耐えられる。FIG. 4 is a graph showing the relationship between the overlapping area of the cathode side electrode (including the line) and the gate side electrode (including the line) and the occurrence rate of electric short circuit and leakage between both electrodes. is there. The horizontal axis of FIG. 4 is (overlap area) /
The area ratio defined by (total area of pixels) is shown. In this experiment, the voltage between the anode and the cathode was 200V and the gate voltage was 30V. As shown in FIG. 4, it can be seen that the number of occurrences of short circuit decreases as the overlapping area of both electrodes decreases. When the overlapping area of both electrodes is 25% or less of the total area of the pixel (area of the pixel region), the short-circuit occurrence rate is sufficiently reduced, and it can be put to practical use.

【００２４】上述の如く、カソード側の電極（ラインを
含む）及びゲート側の電極（ラインを含む）として格子
形状の電極を用い、電極の互いの重なりを少なくすると
電気ショートの発生は少なくなる。しかし、一方でライ
ン電極断面積を小さくすると配線のインピーダンスが増
加する。このため、電極の膜厚を厚くするのが有効であ
る。例えば、幅２μｍ、膜厚１μｍのライン電極を膜厚
５μｍすると、ライン電極のインピーダンスは約１／４
に減少する。As described above, when a grid-shaped electrode is used as the cathode side electrode (including the line) and the gate side electrode (including the line) and the mutual overlapping of the electrodes is reduced, the occurrence of electric short circuit is reduced. However, on the other hand, when the cross-sectional area of the line electrode is reduced, the impedance of the wiring increases. Therefore, it is effective to increase the film thickness of the electrode. For example, when a line electrode having a width of 2 μm and a film thickness of 1 μm has a film thickness of 5 μm, the impedance of the line electrode is about 1/4.
To decrease.

【００２５】図６は電界放出型冷陰極の変更例を示す断
面図であり、また図７は図６図示の電界放出型冷陰極の
製造方法を工程順に示す断面図である。先ず、Ｓｉ（１
００）基板６０に厚さ０．１μｍの熱酸化膜を形成後、
ステッパ露光して酸化マスクを形成する。次に、異方性
エッチング液（ＫＯＨ）で、先端が尖ったモールド６１
を形成する（図７（ａ））。FIG. 6 is a sectional view showing a modified example of the field emission cold cathode, and FIG. 7 is a sectional view showing a method of manufacturing the field emission cold cathode shown in FIG. 6 in the order of steps. First, Si (1
00) After forming a thermal oxide film having a thickness of 0.1 μm on the substrate 60,
Stepper exposure is performed to form an oxidation mask. Next, a mold 61 having a pointed tip is anisotropically etched (KOH).
Is formed (FIG. 7A).

【００２６】次に、レジストを除去後、基板６０の表面
を熱酸化処理して熱酸化膜６２を形成し、モールド６１
の先端部を先鋭化する。例えば、モールド６１の基底部
サイズを１．６μｍ、モールド６１内の熱酸化膜６２を
０．４μｍとする。次に、エミッタ材料として、例えば
Ｍｏからなる導電膜６３を０．０５μｍの膜厚でモール
ド６１内を含む全面に形成する（図７（ｂ））。Next, after removing the resist, the surface of the substrate 60 is thermally oxidized to form a thermal oxide film 62, and the mold 61 is formed.
Sharpen the tip of. For example, the base size of the mold 61 is 1.6 μm, and the thermal oxide film 62 in the mold 61 is 0.4 μm. Next, a conductive film 63 made of, for example, Mo is formed as an emitter material to a thickness of 0.05 μm on the entire surface including the inside of the mold 61 (FIG. 7B).

【００２７】次に、レジスト６４を塗布後、ステッパ露
光でモールド６１内以外のレジスト６４を現像処理によ
り除去する（図７（ｃ））。次に、レジスト６４をマス
クとしてエッチングにより露出する導電膜６３を除去
し、エミッタ金属層６３ａを形成する。例えば、６９％
混酸中に１分間浸してＭｏ導電膜６３を除去する（図７
（ｄ））。Next, after applying the resist 64, the resist 64 other than the inside of the mold 61 is removed by a development process by stepper exposure (FIG. 7C). Next, the conductive film 63 exposed by etching is removed using the resist 64 as a mask to form an emitter metal layer 63a. For example, 69%
The Mo conductive film 63 is removed by immersing it in a mixed acid for 1 minute (FIG. 7).
(D)).

【００２８】次に、ポリＳｉからなる抵抗層６５を形成
後、Ｃｕからなるカソードライン電極６６を抵抗層６５
表面にパターン蒸着する。次に、ガラス基板６７に負電
圧を印加し、静電接着によりガラス基板６７を貼り合わ
せる（図７（ｅ））。Next, after forming the resistance layer 65 made of poly-Si, the cathode line electrode 66 made of Cu is connected to the resistance layer 65.
Pattern-deposit on the surface. Next, a negative voltage is applied to the glass substrate 67 to bond the glass substrate 67 by electrostatic adhesion (FIG. 7 (e)).

【００２９】次に、Ｓｉ基板６０をグラインドにより薄
膜化し、更に、ＴＭＡＨ溶液でエッチング除去する（図
７（ｆ））。次に、ゲート材料としてＣｒからなる導電
膜６８を酸化膜６２表面にパターン蒸着する（図７
（ｇ））。Next, the Si substrate 60 is thinned by grinding and further removed by etching with a TMAH solution (FIG. 7 (f)). Next, a conductive film 68 made of Cr as a gate material is pattern-deposited on the surface of the oxide film 62 (FIG. 7).
(G)).

【００３０】次に、レジスト６９を表面にスピンコート
し、導電膜６８先端部のＣｒ金属が露出するまでＣＤＥ
でエッチングする。次に、露出導電膜６８を金属エッチ
ャントで除去する。次に、エミッタ先端を被覆する酸化
膜６２をふっ化アンモニウムで除去し、エミッタ金属層
６３ａの先端部を露出させる。Next, a resist 69 is spin-coated on the surface, and CDE is performed until the Cr metal at the tip of the conductive film 68 is exposed.
Etching with. Next, the exposed conductive film 68 is removed with a metal etchant. Next, the oxide film 62 covering the tip of the emitter is removed with ammonium fluoride to expose the tip of the emitter metal layer 63a.

【００３１】上述の如く、図７図示の方法においては、
ステッパ露光により、導電膜６３を除去してモールド６
１内にエミッタ金属層６３ａを形成する。これにより、
導電膜６３からのエミッタ金属層６３ａの分離を確実に
行うことができる。As described above, in the method shown in FIG.
The conductive film 63 is removed by stepper exposure to remove the mold 6
An emitter metal layer 63a is formed in the first region. This allows
The emitter metal layer 63a can be reliably separated from the conductive film 63.

【００３２】図７図示の方法により製造した電界放出型
冷陰極を用いて、アノード−カソード間の電圧を２００
Ｖ、ゲート電圧を４０Ｖとしたところ、より良好な電界
放出Ｉ−Ｖ特性を示した。また各素子の放出電流のバラ
ツキは小さく、均一な電界放出が得られた。またショー
ト、リークの発生は従来の構造に比較して大きく低下し
た。更に、これまでに見られた抵抗層６５とエミッタ金
属層６３ａとの剥離は起こらなかった。これは抵抗層６
５とエミッタ金属層６３ａとの接触面積が大きいためと
考えられる。更に、エミッタ金属層６３ａの表面積が大
きいため、熱放散に優れるという長所が見出された。Using the field emission cold cathode manufactured by the method shown in FIG. 7, the voltage between the anode and the cathode is set to 200.
When the V and the gate voltage were set to 40 V, better field emission IV characteristics were shown. Further, the variation in the emission current of each device was small, and uniform field emission was obtained. In addition, the occurrence of short circuits and leaks was greatly reduced compared to the conventional structure. Furthermore, the peeling between the resistance layer 65 and the emitter metal layer 63a seen so far did not occur. This is the resistance layer 6
This is considered to be because the contact area between No. 5 and the emitter metal layer 63a is large. Further, the large surface area of the emitter metal layer 63a has been found to have an advantage of excellent heat dissipation.

【００３３】図８は電界放出型冷陰極の別の変更例の製
造方法を工程順に示す断面図である。先ず、Ｓｉ（１０
０）基板７０に厚さ０．１μｍの熱酸化膜７１を形成
後、レジスト７２を塗布する（図８（ａ））。FIG. 8 is a cross-sectional view showing a method of manufacturing another modification of the field emission cold cathode in the order of steps. First, Si (10
0) After forming a thermal oxide film 71 having a thickness of 0.1 μm on the substrate 70, a resist 72 is applied (FIG. 8A).

【００３４】次に、ステッパ露光によりレジスト７２を
開口する。更に、マスク酸化膜７１をふっ化アンモニウ
ムを用いて開口する（図８（ｂ））。次に、Ｓｉ基板７
０をＫＯＨ溶液で異方性エッチングすることで、先端が
尖ったモールド７３を形成する（図８（ｃ））。例え
ば、モールドの基底部サイズを１．０μｍとする。Next, the resist 72 is opened by stepper exposure. Further, the mask oxide film 71 is opened using ammonium fluoride (FIG. 8B). Next, the Si substrate 7
By anisotropically etching 0 with a KOH solution, a mold 73 having a sharp tip is formed (FIG. 8C). For example, the base size of the mold is 1.0 μm.

【００３５】次に、エミッタ材料として、例えばＭｏか
らなる導電膜７４を０．０５μｍの膜厚でモールド７３
内を含む全面に蒸着する（図８（ｄ））。次に、レジス
ト７２を剥離液で溶解し、リフトオフによりレジスト７
２表面の導電膜７４を除去し、モールド７３内にエミッ
タ金属層７４ａを残存させる（図８（ｅ））。Next, as the emitter material, a conductive film 74 made of Mo, for example, with a film thickness of 0.05 μm is molded 73.
Vapor deposition is performed on the entire surface including the inside (FIG. 8D). Next, the resist 72 is dissolved with a stripping solution and lifted off to form the resist 7
The conductive film 74 on the second surface is removed, and the emitter metal layer 74a remains in the mold 73 (FIG. 8E).

【００３６】次に、ポリＳｉからなる抵抗層７５を形成
後、Ｃｕからなるカソードライン電極７６を抵抗層７５
表面にパターン蒸着する。次に、ガラス基板７７に負電
圧を印加し、静電接着によりガラス基板７７を貼り合わ
せる（図８（ｆ））。Next, after forming the resistance layer 75 made of poly-Si, the cathode line electrode 76 made of Cu is formed on the resistance layer 75.
Pattern-deposit on the surface. Next, a negative voltage is applied to the glass substrate 77, and the glass substrate 77 is bonded by electrostatic adhesion (FIG. 8 (f)).

【００３７】次に、Ｓｉ基板７０をグラインドにより薄
膜化し、更に、ＴＭＡＨ溶液でエッチング除去する（図
８（ｇ））。次に、残っている酸化膜７１及びエミッタ
金属層７４ａ上にＳＯＧ（スピン・オン・グラス）をス
ピンコートし、且つ１４０℃でプリベーク、窒素雰囲気
中約８５０℃でアニールし、絶縁膜７８を形成する。次
に、ゲート材料としてＣｒからなる導電膜７９を絶縁膜
７８表面に蒸着し、更に、その上にレジスト８０をスピ
ンコートする。ここでＳＯＧの替わりに絶縁性または高
抵抗のグレーズドセラミックスや抵抗ペーストなどを用
いてもよい。次に、レジスト８０を導電膜７９の先端部
が露出するまでＣＤＥでエッチングする（図８
（ｈ））。Next, the Si substrate 70 is thinned by grinding and further removed by etching with a TMAH solution (FIG. 8 (g)). Next, SOG (spin on glass) is spin-coated on the remaining oxide film 71 and emitter metal layer 74a, prebaked at 140 ° C., and annealed at about 850 ° C. in a nitrogen atmosphere to form an insulating film 78. To do. Next, a conductive film 79 made of Cr as a gate material is vapor-deposited on the surface of the insulating film 78, and a resist 80 is spin-coated thereon. Here, instead of SOG, insulating or high-resistance glaze ceramics or resistance paste may be used. Next, the resist 80 is etched by CDE until the tip of the conductive film 79 is exposed (FIG. 8).
(H)).

【００３８】次に、露出導電膜７９を金属エッチャント
で除去する。次に、エミッタ先端を被覆する絶縁膜７８
をふっ化アンモニウムで除去し、エミッタ金属層７４ａ
の先端部を露出させる。Next, the exposed conductive film 79 is removed with a metal etchant. Next, an insulating film 78 that covers the tip of the emitter
Are removed with ammonium fluoride, and the emitter metal layer 74a is removed.
Expose the tip of the.

【００３９】上述の如く、図８図示の方法においては、
リフトオフにより、エミッタ導電膜７４を除去してモー
ルド７３内にエミッタ金属層７４ａを形成する。これに
より、プロセスが簡易となり、製造コストを低減するこ
とが可能となる。As described above, in the method shown in FIG.
The emitter conductive film 74 is removed by lift-off to form the emitter metal layer 74a in the mold 73. This simplifies the process and reduces the manufacturing cost.

【００４０】図８図示の方法により製造した電界放出型
冷陰極（３極管）を用いて、アノード−カソード間の電
圧を２００Ｖ、ゲート電圧を３０Ｖとしたところ、より
良好な電界放出Ｉ−Ｖ特性を示した。また各素子の放出
電流のバラツキは小さく、均一な電界放出が得られた。
またショート、リークの発生は従来の構造に比較して大
きく低下した。更に、これまでに見られた抵抗層７５と
エミッタ金属層７４ａとの剥離は起こらなかった。これ
は抵抗層７５とエミッタ金属層７４ａとの接触面積が大
きいためと考えられる。更に、エミッタ金属層７４ａの
表面積が大きいため、熱放散に優れるという長所が見出
された。A field emission type cold cathode (triode) manufactured by the method shown in FIG. 8 was used, the anode-cathode voltage was 200 V, and the gate voltage was 30 V. Characterized. Further, the variation in the emission current of each device was small, and uniform field emission was obtained.
In addition, the occurrence of short circuits and leaks was greatly reduced compared to the conventional structure. Further, the peeling between the resistance layer 75 and the emitter metal layer 74a seen so far did not occur. It is considered that this is because the contact area between the resistance layer 75 and the emitter metal layer 74a is large. Further, since the surface area of the emitter metal layer 74a is large, it has been found that heat dissipation is excellent.

【００４１】図９は電界放出型冷陰極の更に別の変更例
の製造方法を工程順に示す断面図である。先ず、Ｓｉ
（１００）基板９０に、前述の如く、先端が尖ったモー
ルド９１を形成する（図９（ａ））。このようなモール
ドの形成方法としては、以下に示すようなＳｉの異方性
エッチングを利用する方法が考えられる。即ち、（１０
０）結晶面方位のＳｉ単結晶基板９０上にＳｉＯ₂ 熱酸
化膜をドライ酸化により形成する。次に、熱酸化膜上に
レジストをスピンコート法により塗布する。次に、例え
ば１μｍの正方形開口部が得られるように、露光、現像
等のパターニングを行った後、ＮＨ₄ Ｆ／ＨＦ混合溶液
により、ＳｉＯ₂ 膜のエッチングを行う。レジストを除
去した後、ＫＯＨ水溶液を用いて、異方性エッチングを
行うことにより、Ｓｉ単結晶基板に例えば、深さ０．７
１μｍの逆ピラミッドのモールド９１を形成する。9A to 9D are cross-sectional views showing a method of manufacturing another modification of the field emission cold cathode in the order of steps. First, Si
As described above, the mold 91 having a sharp tip is formed on the (100) substrate 90 (FIG. 9A). As a method of forming such a mold, a method utilizing anisotropic etching of Si as described below can be considered. That is, (10
0) A SiO ₂ thermal oxide film is formed on the Si single crystal substrate 90 having a crystal plane orientation by dry oxidation. Next, a resist is applied on the thermal oxide film by spin coating. Next, after patterning such as exposure and development so as to obtain a square opening of 1 μm, for example, the SiO ₂ film is etched with a NH ₄ F / HF mixed solution. After removing the resist, anisotropic etching is performed using a KOH aqueous solution so that the Si single crystal substrate has a depth of 0.7, for example.
A 1 μm inverted pyramid mold 91 is formed.

【００４２】次に、ＮＨ₄ Ｆ／ＨＦ混合溶液を用いて、
ＳｉＯ₂ 膜を一旦除去する。次に、Ｓｉ単結晶基板９０
上にモールド９１内を含めて、例えばウェット酸化法に
より、ＳｉＯ₂ 熱酸化層９２を形成する。熱酸化層９２
は、例えば厚さを０．４μｍとすることができる。次
に、ＳｉＯ₂ 熱酸化層９２上に、エミッタ材料層９３を
形成する。例えば、エミッタ材料層９３として厚さ０．
１μｍのＭｏをスパッタリング法により形成することが
できる（図９（ｂ））。Next, using a NH ₄ F / HF mixed solution,
The SiO ₂ film is once removed. Next, the Si single crystal substrate 90
Including the inside of the mold 91, the SiO ₂ thermal oxidation layer 92 is formed by, for example, a wet oxidation method. Thermal oxide layer 92
Can have a thickness of 0.4 μm, for example. Next, the emitter material layer 93 is formed on the SiO ₂ thermal oxide layer 92. For example, the emitter material layer 93 has a thickness of 0.
Mo of 1 μm can be formed by the sputtering method (FIG. 9B).

【００４３】次に、エミッタ材料層９３上にレジスト９
４をスピンコート法により塗布する。この時、モールド
９１内にレジスト９４を充填し、レジスト９４を平坦化
する（図９（ｃ））。Next, a resist 9 is formed on the emitter material layer 93.
4 is applied by spin coating. At this time, the mold 94 is filled with the resist 94 to flatten the resist 94 (FIG. 9C).

【００４４】次に、レジスト９４をプラズマエッチング
法等により、エッチングし、平坦部及びモールド９１内
の上部のエミッタ材料層９３の露出させる（図９
（ｄ））。また、露光及び現像を行う際、露光量若しく
は現像液の濃度を調節することにより、平坦部及びモー
ルド９１内の上部のエミッタ材料層９３上のレジスト９
４のみが除去されるようにすることができる。Next, the resist 94 is etched by a plasma etching method or the like to expose the flat material and the emitter material layer 93 in the upper portion of the mold 91 (FIG. 9).
(D)). Further, when the exposure and development are performed, the resist 9 on the emitter material layer 93 in the flat portion and the upper portion in the mold 91 is adjusted by adjusting the exposure amount or the concentration of the developing solution.
Only 4 can be removed.

【００４５】次に、露出したエミッタ材料層９３をエッ
チングにより除去する（図９（ｅ））。このエッチング
には、例えばエミッタ材料層９３がＭｏの場合、りン酸
と硝酸との混合水溶液を使用することができる。また、
図９（ｄ）図示のレジスト９４のプラズマエッチングの
際、エッチングに用いるガス等の条件を選択して、レジ
スト９４とエミッタ材料層９３とを一度にエッチングす
るようにすることもできる。Next, the exposed emitter material layer 93 is removed by etching (FIG. 9E). For this etching, for example, when the emitter material layer 93 is Mo, a mixed aqueous solution of phosphoric acid and nitric acid can be used. Also,
At the time of plasma etching of the resist 94 shown in FIG. 9D, conditions such as a gas used for etching may be selected so that the resist 94 and the emitter material layer 93 are etched at the same time.

【００４６】次に、モールド９１内に残ったレジスト９
４を除去し、ＳｉＯ₂ 熱酸化層９２及びモールド９１内
に残ったエミッタ材料層９３上に、抵抗層９５を形成す
る（図９（ｆ））。抵抗層９５はモールド９１が十分に
埋められると同時に、モールド９１以外の部分も一様と
なるように形成する。例えば、抵抗層９５として、厚さ
１μｍのＳｉをスパッタリング法により形成し、Ｓｉの
抵抗率をおよそ２×１０⁴ Ωｃｍとすることができる。Next, the resist 9 remaining in the mold 91.
4 is removed, and a resistance layer 95 is formed on the SiO ₂ thermal oxide layer 92 and the emitter material layer 93 remaining in the mold 91 (FIG. 9F). The resistance layer 95 is formed so that the mold 91 is sufficiently filled and at the same time, the parts other than the mold 91 are made uniform. For example, as the resistance layer 95, Si having a thickness of 1 μm can be formed by a sputtering method, and the resistivity of Si can be about 2 × 10 ⁴ Ωcm.

【００４７】次に、第２の基板となる構造基板として、
背面にＡｌ層９６をコートしたパイレックスガラス基板
９７を用意し、ガラス基板９７とＳｉ単結晶基板９０と
をエミッタ材料層９３及び抵抗層９５を介するように接
着する（図９（ｇ））。この接着には、例えば静電接着
法を適用することができる。静電接着を用いる場合に
は、静電接着の容易な、例えばＡｌ等の接着層９８を、
抵抗層９５の上にスパッタリング法等により形成してお
いてもよい。Next, as a structural substrate to be the second substrate,
A Pyrex glass substrate 97 coated with an Al layer 96 on the back surface is prepared, and the glass substrate 97 and the Si single crystal substrate 90 are bonded to each other via the emitter material layer 93 and the resistance layer 95 (FIG. 9 (g)). For this adhesion, for example, an electrostatic adhesion method can be applied. When electrostatic adhesion is used, an adhesive layer 98 such as Al, which facilitates electrostatic adhesion, is used.
It may be formed on the resistance layer 95 by a sputtering method or the like.

【００４８】次に、ガラス基板９７の背面のＡｌ層９６
をＨＮＯ₃ −ＣＨ₃ ＯＯＨ−ＨＦの混酸溶液で除去す
る。次に、ＥＤＰと呼ばれるエチレンジアミン、ピロカ
テコール及びピラジンの混合水溶液でＳｉ基板９０をエ
ッチングする。こうして、ＳｉＯ₂ 熱酸化層９２を露出
させると共に、ＳｉＯ₂ 熱酸化層９２に覆われたエミッ
タ材料によるピラミッド形状（四角錐状）の凸部９９を
突出させる（図９（ｈ））。このピラミッド状凸部９９
は、Ｓｉ単結晶基板９０のモールド９１内に充填された
エミッタ材料に相当する。Next, the Al layer 96 on the back surface of the glass substrate 97.
Are removed with a mixed acid solution of HNO ₃ —CH ₃ OOH—HF. Next, the Si substrate 90 is etched with a mixed aqueous solution of ethylenediamine, pyrocatechol and pyrazine called EDP. In this way, the SiO ₂ thermal oxide layer 92 is exposed and the pyramid-shaped (quadrangular pyramid-shaped) convex portion 99 of the emitter material covered with the SiO ₂ thermal oxide layer 92 is projected (FIG. 9H). This pyramidal projection 99
Corresponds to the emitter material filled in the mold 91 of the Si single crystal substrate 90.

【００４９】次に、ＳｉＯ₂ 熱酸化層９２上にゲート層
１００を形成する。ゲート層の材料としては、例えばＡ
ｌやＭｏが考えられる。ゲート層１００として、例え
ば、厚さ０．４μｍのＭｏをスパッタリング法により形
成することができる。次に、ゲート層１００上にスピン
コート法により、レジスト１０１を塗布する（図９
（ｉ））。例えば、レジストの厚さは１μｍ程度とする
ことができる。Next, the gate layer 100 is formed on the SiO ₂ thermal oxide layer 92. As the material of the gate layer, for example, A
1 and Mo are possible. As the gate layer 100, for example, Mo having a thickness of 0.4 μm can be formed by a sputtering method. Next, a resist 101 is applied on the gate layer 100 by spin coating (FIG. 9).
(I)). For example, the thickness of the resist can be about 1 μm.

【００５０】次に、レジスト１０１をプラズマエッチン
グ法等により、ゲート層１００の先端部１００ａが露出
するまでエッチング除去する（図９（ｊ））。次に、露
出したゲート層の先端部１００ａをＳｉＯ₂ 熱酸化層９
２の先端部９２ａが露出するまでエッチング除去する
（図９（ｋ））。このエッチングの際、ゲート層１００
がＭｏであれば、りん酸と硝酸との混合水溶液を使用す
る。エッチングには例えば、反応性イオンエッチング法
のようなドライエッチング法も使用することができる。Next, the resist 101 is removed by plasma etching or the like until the tip portion 100a of the gate layer 100 is exposed (FIG. 9 (j)). Next, the exposed tip portion 100a of the gate layer is covered with the SiO ₂ thermal oxide layer 9
The second tip 92a is removed by etching until it is exposed (FIG. 9 (k)). During this etching, the gate layer 100
If is Mo, a mixed aqueous solution of phosphoric acid and nitric acid is used. For the etching, for example, a dry etching method such as a reactive ion etching method can also be used.

【００５１】次に、露出したＳｉＯ₂ 熱酸化層９２の先
端部９２ａをピラミッド状凸部９９先端部９９ａが露出
するまで、ＮＨ₄ Ｆ／ＨＦ混合溶液を用いてエッチング
除去する。次に、不要となったレジスト１０１をエッチ
ング除去する（図９（ｌ））。 図９図示の方法により
製造した電界放出型冷陰極によれば、エミッタ材料層９
３は凸型に形成された抵抗層９５の先端部を薄く被覆す
るだけであるため、例えば、放出電流が流れる際のジュ
ール加熱による熱膨張によって、抵抗層９５が変形して
も、エミッタ材料層９３の拘束により発生する熱応力は
小さなものとなる。また、抵抗層９５による電流制御作
用は低下しないので、機械的な強度に優れ、放出電流が
均一化し、過大電流によるエミッタ破壊が生じ難くな
る。Next, the exposed tip portion 92a of the SiO ₂ thermal oxide layer 92 is removed by etching using a NH ₄ F / HF mixed solution until the pyramidal convex portion 99 tip portion 99a is exposed. Next, the unnecessary resist 101 is removed by etching (FIG. 9 (l)). According to the field emission cold cathode manufactured by the method shown in FIG.
Since 3 only thinly coats the tip of the convex resistance layer 95, even if the resistance layer 95 is deformed by thermal expansion due to Joule heating when an emission current flows, the emitter material layer The thermal stress generated by the constraint of 93 becomes small. Moreover, since the current control action by the resistance layer 95 does not deteriorate, the mechanical strength is excellent, the emission current is made uniform, and the emitter breakdown due to the excessive current is less likely to occur.

【００５２】[0052]

【発明の効果】本発明によれば、ゲートライン電極とカ
ソードライン電極との間の電気的ショートやリークが発
生し難い、電界放出型冷陰極を用いた平板型画像表示装
置を提供することができる。According to the present invention, it is possible to provide a flat panel image display device using a field emission type cold cathode in which an electrical short circuit or a leak between the gate line electrode and the cathode line electrode hardly occurs. it can.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の実施の形態に係る電界放出型冷陰極を
用いた平板型画像表示装置を示す図。FIG. 1 is a diagram showing a flat panel image display device using a field emission cold cathode according to an embodiment of the present invention.

【図２】性能の比較に使用した、従来の装置、比較例の
装置、及び本発明に係る装置のゲート電極とカソード電
極との関係を示す概略平面図。FIG. 2 is a schematic plan view showing a relationship between a gate electrode and a cathode electrode of a conventional device, a comparative device, and a device according to the present invention used for performance comparison.

【図３】図２図示の各装置の電極重なり面積を比較して
示すグラフ。FIG. 3 is a graph showing a comparison of electrode overlapping areas of the devices shown in FIG.

【図４】電極重なり面積とショート発生率との関係を示
すグラフ。FIG. 4 is a graph showing a relationship between an electrode overlapping area and a short circuit occurrence rate.

【図５】従来の電界放出型冷陰極を用いた平板型画像表
示装置を示す斜視図。FIG. 5 is a perspective view showing a flat panel image display device using a conventional field emission cold cathode.

【図６】電界放出型冷陰極の変更例を示す断面図。FIG. 6 is a sectional view showing a modified example of a field emission cold cathode.

【図７】図６図示の電界放出型冷陰極の製造方法を工程
順に示す断面図。7A to 7C are cross-sectional views showing a method of manufacturing the field emission cold cathode shown in FIG. 6 in the order of steps.

【図８】電界放出型冷陰極の別の変更例の製造方法を工
程順に示す断面図。FIG. 8 is a sectional view showing a method of manufacturing another modification of the field emission cold cathode in the order of steps.

【図９】電界放出型冷陰極の更に別の変更例の製造方法
を工程順に示す断面図。9A to 9C are cross-sectional views showing, in the order of steps, a method of manufacturing another modification of the field emission cold cathode.

【符号の説明】[Explanation of symbols]

１０…ガラス基板１０、１２…カソードライン、１３…
抵抗バラスト層、１４…エミッタ、１５…絶縁層、１６
…ゲート電極、１７…ゲートライン、１８…シール部
材、１９…気密空間、２０…ガラスフェイスプレート、
２２…透明電極（アノード電極）、２２…蛍光体層。10 ... Glass substrate 10, 12 ... Cathode line, 13 ...
Resistance ballast layer, 14 ... Emitter, 15 ... Insulating layer, 16
... gate electrode, 17 ... gate line, 18 ... seal member, 19 ... airtight space, 20 ... glass face plate,
22 ... Transparent electrode (anode electrode), 22 ... Phosphor layer.

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】画素領域内にマトリックス状に配置された
複数の画素の夫々に少なくとも１つが対応するように配
設された複数のエミッタと、 前記エミッタから電子を放出させるため、前記画素の夫
々に少なくとも１つが対応するように配設された複数の
ゲート電極と、 前記エミッタに接続されたカソードラインと、 絶縁膜を介して前記カソードライン上に配設されると共
に、前記ゲート電極に接続されたゲートラインと、を具
備し、前記カソードライン及びゲートラインの夫々が格
子を形成し且つ前記両格子が互いにオフセットするよう
に配置されることを特徴とする電界放出型冷陰極を用い
た画像表示装置。1. A plurality of emitters arranged so that at least one corresponds to each of a plurality of pixels arranged in a matrix in a pixel region, and each of the pixels for emitting electrons from the emitters. A plurality of gate electrodes arranged so that at least one of them corresponds to the cathode line; a cathode line connected to the emitter; and a cathode line connected to the gate electrode via an insulating film. An image display using a field emission type cold cathode, wherein each of the cathode line and the gate line forms a grid and the grids are arranged to be offset from each other. apparatus. 【請求項２】前記カソードラインと前記ゲート電極及び
ゲートラインとが、平面投影図において重なる電極重な
り面積が、前記画素領域の面積の２５％以下であること
を特徴とする請求項１に記載の電界放出型冷陰極を用い
た画像表示装置。2. The electrode overlapping area where the cathode line, the gate electrode and the gate line overlap in a plan view is 25% or less of the area of the pixel region. An image display device using a field emission cold cathode.