JPH0922953A - Fundamental cell structure of bipolar cmos type gate array semiconductor device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a fundamental cell of a BiCMOS type gate array capable of preventing the deterioration of the delay characteristic and curtailing power consumption, by reducing a gate capacity. SOLUTION: A device is composed of an upper transistor array A10 where PMOS transistors and fusion-type bipolar transistors Q1 are formed, a middle transistor array A20 where NMOS transistors are formed, a lower transistor array A30 where NMOS transistors whose gates are narrower than the NMOS transistors of the middle transistor array A20, and an isolated type bipolar transistor Q2.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】バイポーラＣＭＯＳ（ＢｉＣ
ＭＯＳ）型ゲートアレイの基本セル構造に関し、特にゲ
ート容量を低減したＢｉＣＭＯＳ型ゲートアレイの基本
セル構造に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention Bipolar CMOS (BiC
The present invention relates to a basic cell structure of a MOS) type gate array, and particularly to a basic cell structure of a BiCMOS type gate array with reduced gate capacitance.

【０００２】[0002]

【従来の技術】図３にPush-Pullタイプのインバータ回
路の回路図を示す。図３において電源電位Ｖ_ccと接地電
位ＧＮＤとの間に、Ｐチャネル型ＭＯＳトランジスタ
（以後ＰＭＯＳトランジスタと略記）ＰＭ１およびＰＭ
２、Ｎチャネル型ＭＯＳトランジスタ（以後ＮＭＯＳト
ランジスタと略記）ＮＭ３、抵抗Ｒが順に直列に接続さ
れている。そして、これらに並列に電源電位Ｖ_ccと接地
電位ＧＮＤとの間に、融合型バイポーラトランジスタＱ
１および分離型バイポーラトランジスタＱ２が直列に接
続されている。ここで、抵抗Ｒは分離型バイポーラトラ
ンジスタＱ２のベース・エミッタ間抵抗である。2. Description of the Related Art FIG. 3 shows a circuit diagram of a push-pull type inverter circuit. In FIG. 3, P-channel MOS transistors (hereinafter abbreviated as PMOS transistors) PM1 and PM are provided between the power supply potential V _cc and the ground potential GND.
2, an N-channel type MOS transistor (hereinafter abbreviated as NMOS transistor) NM3, and a resistor R are connected in series in this order. And, in parallel with these, between the power source potential V _cc and the ground potential GND, the fusion type bipolar transistor Q is connected.
1 and the separation type bipolar transistor Q2 are connected in series. Here, the resistor R is a base-emitter resistor of the separation type bipolar transistor Q2.

【０００３】ＰＭＯＳトランジスタＰＭ１のドレイン電
極とＰＭＯＳトランジスタＰＭ２のソース電極は、融合
型バイポーラトランジスタＱ１のベース電極に接続され
るとともに、ＮＭＯＳトランジスタＮＭ１のドレイン電
極に接続され、ＮＭＯＳトランジスタＮＭ１のソース電
極は接地電位ＧＮＤに接続されている。The drain electrode of the PMOS transistor PM1 and the source electrode of the PMOS transistor PM2 are connected to the base electrode of the fusion bipolar transistor Q1 and also to the drain electrode of the NMOS transistor NM1, and the source electrode of the NMOS transistor NM1 is grounded. It is connected to the potential GND.

【０００４】また、ＰＭＯＳトランジスタＰＭ２のドレ
イン電極とＮＭＯＳトランジスタＮＭ３のドレイン電極
は、融合型バイポーラトランジスタＱ１および分離型バ
イポーラトランジスタＱ２の接続点に接続されるととも
に、ＮＭＯＳトランジスタＮＭ２のドレイン電極に接続
され、ＮＭＯＳトランジスタＮＭ２のソース電極は接地
電位ＧＮＤに接続されている。The drain electrode of the PMOS transistor PM2 and the drain electrode of the NMOS transistor NM3 are connected to the connection point of the fusion type bipolar transistor Q1 and the separation type bipolar transistor Q2 and also to the drain electrode of the NMOS transistor NM2. The source electrode of the NMOS transistor NM2 is connected to the ground potential GND.

【０００５】また、ＮＭＯＳトランジスタＮＭ３と抵抗
Ｒの接続点は分離型バイポーラトランジスタＱ２のベー
ス電極に接続されている。The connection point between the NMOS transistor NM3 and the resistor R is connected to the base electrode of the separation type bipolar transistor Q2.

【０００６】そして、ＮＭＯＳトランジスタＮＭ１、Ｎ
Ｍ２、ＮＭ３のゲート電極およびＰＭＯＳトランジスタ
ＰＭ１のゲート電極は入力端子Ｘに接続され、ＰＭＯＳ
トランジスタＰＭ２のゲート電極は接地電位ＧＮＤに接
続されている。Then, the NMOS transistors NM1 and N
The gate electrodes of M2 and NM3 and the gate electrode of the PMOS transistor PM1 are connected to the input terminal X, and the PMOS
The gate electrode of the transistor PM2 is connected to the ground potential GND.

【０００７】また、融合型バイポーラトランジスタＱ１
および分離型バイポーラトランジスタＱ２の共通接続点
は出力端子Ｙに接続され、出力端子Ｙと接地電位ＧＮＤ
の間には負荷容量Ｃが接続されている。Further, a fused bipolar transistor Q1
The common connection point of the separate bipolar transistor Q2 is connected to the output terminal Y, and the output terminal Y and the ground potential GND are connected.
A load capacitance C is connected between the two.

【０００８】次に図３に示すインバータ回路の各ＭＯＳ
トランジスタの動作について説明する。ＰＭＯＳトラン
ジスタＰＭ１は融合型バイポーラトランジスタＱ１のベ
ースに電荷を供給してＯＮ状態にし、かつＰＭＯＳトラ
ンジスタＰＭ２を介して出力端子Ｙに接続された負荷容
量Ｃを充電する。Next, each MOS of the inverter circuit shown in FIG.
The operation of the transistor will be described. The PMOS transistor PM1 supplies an electric charge to the base of the fused bipolar transistor Q1 to turn it on, and charges the load capacitance C connected to the output terminal Y via the PMOS transistor PM2.

【０００９】ＰＭＯＳトランジスタＰＭ２はゲート電極
が接地電位ＧＮＤに接続されているのでノーマルＯＮ状
態であり、その抵抗効果により融合型バイポーラトラン
ジスタＱ１がＯＦＦ状態からＯＮ状態に遷移するときは
ベース・エミッタ間抵抗として作用し、融合型バイポー
ラトランジスタＱ１がＯＮ状態からＯＦＦ状態に遷移す
るときはベース電極に蓄積された電荷を引抜く作用をす
る。なお、抵抗Ｒは分離型バイポーラトランジスタＱ２
に対してＰＭＯＳトランジスタＰＭ２と同じ作用をす
る。Since the gate electrode of the PMOS transistor PM2 is connected to the ground potential GND, the PMOS transistor PM2 is in a normal ON state. When the fused bipolar transistor Q1 makes a transition from the OFF state to the ON state due to its resistance effect, the resistance between the base and the emitter is reduced. When the fused bipolar transistor Q1 makes a transition from the ON state to the OFF state, the integrated bipolar transistor Q1 has the action of extracting the charge accumulated in the base electrode. The resistor R is a separate bipolar transistor Q2.
Has the same effect as the PMOS transistor PM2.

【００１０】ＮＭＯＳトランジスタＮＭ１は融合型バイ
ポーラトランジスタＱ１のベースに蓄積された電荷を引
抜く作用をするトランジスタである。従って、速やかに
電荷を引抜くことで、融合型バイポーラトランジスタＱ
１のＯＮ状態からＯＦＦ状態への遷移速度を高め、融合
型バイポーラトランジスタＱ１と分離型バイポーラトラ
ンジスタＱ２が同時にＯＮ状態にある時間を短くするこ
とにより貫通電流を抑え、消費電力の低減を図ることが
できる。The NMOS transistor NM1 is a transistor having a function of extracting charges accumulated in the base of the fusion type bipolar transistor Q1. Therefore, the fusion type bipolar transistor Q
By increasing the transition speed from the ON state to the OFF state of No. 1 and shortening the time during which the fusion type bipolar transistor Q1 and the separation type bipolar transistor Q2 are in the ON state at the same time, the through current can be suppressed and the power consumption can be reduced. it can.

【００１１】ＮＭＯＳトランジスタＮＭ２は出力端子Ｙ
に接続された負荷容量Ｃに蓄積された電荷を放電する。The NMOS transistor NM2 has an output terminal Y
The electric charge accumulated in the load capacitance C connected to is discharged.

【００１２】ＮＭＯＳトランジスタＮＭ３は分離型バイ
ポーラトランジスタＱ２のベース電極に電荷を供給して
ＯＮ状態にする。The NMOS transistor NM3 supplies electric charges to the base electrode of the separation type bipolar transistor Q2 to turn it on.

【００１３】従って、ＰＭＯＳトランジスタＰＭ１およ
びＰＭ２、ＮＭＯＳトランジスタＮＭ２は出力端子Ｙに
接続された負荷容量Ｃを直接に充放電するので、多くの
電流を流すことになるが、融合型バイポーラトランジス
タＱ１および分離型バイポーラトランジスタＱ２のベー
ス電荷の引抜きおよび蓄積しか行わないＮＭＯＳトラン
ジスタＮＭ１およびＮＭ３にはそれほど多くの電流を流
すことはない。Therefore, since the PMOS transistors PM1 and PM2 and the NMOS transistor NM2 directly charge and discharge the load capacitance C connected to the output terminal Y, a large amount of current will flow, but the fused bipolar transistor Q1 and the isolation bipolar transistor Q1. A large amount of current does not flow in the NMOS transistors NM1 and NM3 which only extract and store the base charge of the bipolar transistor Q2.

【００１４】ここで、図４に図３を用いて説明したPush
-Pullタイプのインバータ回路を形成するための従来の
ＢｉＣＭＯＳ型ゲートアレイの基本セル列を示す。Here, the push explained in FIG. 4 with reference to FIG.
-A basic cell column of a conventional BiCMOS type gate array for forming a pull type inverter circuit is shown.

【００１５】図４において、従来のＢｉＣＭＯＳ型ゲー
トアレイの基本セル列は、ＰＭＯＳトランジスタと融合
型バイポーラトランジスタが形成される上段トランジス
タ列Ａ１とＮＭＯＳトランジスタが形成される下段トラ
ンジスタ列Ａ２と、分離型バイポーラトランジスタＱ２
とで構成されている。In FIG. 4, a basic cell column of a conventional BiCMOS type gate array is composed of an upper transistor column A1 in which a PMOS transistor and a fused bipolar transistor are formed, a lower transistor column A2 in which an NMOS transistor is formed, and a separate bipolar transistor. Transistor Q2
It is composed of

【００１６】上段トランジスタ列Ａ１は、ＰＭＯＳトラ
ンジスタのゲートＰＧを５つ有し、該ゲートＰＧの下層
にＰＭＯＳトランジスタのソース・ドレイン領域と融合
型バイポーラトランジスタのベース領域との兼用領域Ｓ
Ｒと、融合型バイポーラトランジスタのエミッタ領域Ｐ
Ｅを有した融合Ｐチャネル領域ＦＰが形成されている。The upper transistor array A1 has five gates PG of a PMOS transistor, and a region S serving as both the source / drain region of the PMOS transistor and the base region of the fusion type bipolar transistor is provided below the gate PG.
R and the emitter region P of the fused bipolar transistor
A fused P-channel region FP with E is formed.

【００１７】なお、融合Ｐチャネル領域ＦＰと兼用領域
ＳＲとの境界部の破線は、融合Ｐチャネル領域ＦＰと兼
用領域ＳＲとで不純物濃度が異なっていることを表して
いる。The broken line at the boundary between the fused P-channel region FP and the shared region SR indicates that the fused P-channel region FP and the shared region SR have different impurity concentrations.

【００１８】そして、下段トランジスタ列Ａ２は、ＰＭ
ＯＳトランジスタのゲートＰＧのゲート幅と同じ長さの
ゲート幅を有するＮＭＯＳトランジスタのゲートＮＧを
５つ有し、該ゲートＮＧの下層にはＮＭＯＳトランジス
タのソース・ドレイン領域ＳＤを有している。The lower transistor row A2 is PM
There are five gates NG of the NMOS transistor having the same gate width as the gate width of the gate PG of the OS transistor, and the source / drain regions SD of the NMOS transistor are provided below the gate NG.

【００１９】ここで、図４において一点鎖線で囲まれた
部分がＢｉＣＭＯＳ型ゲートアレイの基本セルＳ１であ
る。基本セルＳ１は１つのＰＭＯＳトランジスタと１つ
のＮＭＯＳトランジスタとで構成されている。Here, the portion surrounded by the alternate long and short dash line in FIG. 4 is the basic cell S1 of the BiCMOS type gate array. The basic cell S1 is composed of one PMOS transistor and one NMOS transistor.

【００２０】図４に示すＢｉＣＭＯＳ型ゲートアレイ
は、隣接する基本セルどうしでソースまたはドレイン領
域を共有し、素子分離に酸化膜を使用しないゲート分離
（ゲートアイソレーション）構造になっている。The BiCMOS type gate array shown in FIG. 4 has a gate isolation (gate isolation) structure in which adjacent basic cells share a source or drain region and an oxide film is not used for element isolation.

【００２１】図４における上段トランジスタ列Ａ１の上
側には融合型バイポーラトランジスタのコレクタ領域Ｆ
Ｃが形成され、図４における下段トランジスタ列Ａ２の
下側には接地電位との接続を行うための配線が接続され
るウエルコンタクト配置領域ＷＣが形成されている。Above the upper transistor row A1 in FIG. 4, the collector region F of the fusion type bipolar transistor is provided.
C is formed, and a well contact arrangement region WC to which a wiring for connecting to the ground potential is connected is formed below the lower transistor row A2 in FIG.

【００２２】また、図４におけるウエルコンタクト配置
領域ＷＣの下側には分離型バイポーラトランジスタＱ２
が形成されており、分離型バイポーラトランジスタＱ２
はベース領域ＳＢ、エミッタ領域ＳＥ、コレクタ領域Ｓ
Ｃ、およびベース・エミッタ間抵抗の接続端子ＳＴを備
えている。Further, the isolation type bipolar transistor Q2 is provided below the well contact arrangement region WC in FIG.
Is formed, and the separation type bipolar transistor Q2 is formed.
Is a base region SB, an emitter region SE, a collector region S
C and a connection terminal ST for the base-emitter resistance.

【００２３】ここで、図５に融合型バイポーラトランジ
スタの概念図を示す。図５において、Ｎ型半導体層Ｎ１
の表面内に選択的に形成されたＰ型半導体領域Ｐ１およ
びＰ２を有し、Ｐ型半導体領域Ｐ１の表面内には選択的
に形成されたＮ型半導体領域Ｎ２を有している。そして
Ｐ型半導体領域Ｐ１およびＰ２の間のＮ型半導体層Ｎ１
の上層にはゲート電極Ｇ１が形成されている。Here, FIG. 5 shows a conceptual diagram of the fusion type bipolar transistor. In FIG. 5, the N-type semiconductor layer N1
Has P type semiconductor regions P1 and P2 selectively formed in the surface thereof, and has an N type semiconductor region N2 selectively formed in the surface of the P type semiconductor region P1. And the N-type semiconductor layer N1 between the P-type semiconductor regions P1 and P2
A gate electrode G1 is formed on the upper layer.

【００２４】そして、Ｐ型半導体領域Ｐ１をドレイン領
域とし、Ｐ型半導体領域Ｐ２をソース領域とすること
で、ゲート電極Ｇ１の下層のＮ型半導体層Ｎ１がＰ型チ
ャネル領域となってＰＭＯＳトランジスタが形成される
ことになる。一方、Ｐ型半導体領域Ｐ１をベース領域と
し、Ｎ型半導体領域Ｎ２をエミッタ領域とし、Ｎ型半導
体層Ｎ１をコレクタ領域とすることでＮＰＮ型バイポー
ラトランジスタが形成されることになり、ＰＭＯＳトラ
ンジスタのドレイン領域とＮＰＮ型バイポーラトランジ
スタのベース領域を同じＰ型半導体領域として共有した
構成となっている。By using the P-type semiconductor region P1 as the drain region and the P-type semiconductor region P2 as the source region, the N-type semiconductor layer N1 below the gate electrode G1 becomes the P-type channel region and the PMOS transistor is formed. Will be formed. On the other hand, by using the P-type semiconductor region P1 as the base region, the N-type semiconductor region N2 as the emitter region, and the N-type semiconductor layer N1 as the collector region, an NPN-type bipolar transistor is formed, and the drain of the PMOS transistor is formed. The region and the base region of the NPN bipolar transistor are shared as the same P type semiconductor region.

【００２５】なお、分離型バイポーラトランジスタは完
全に独立したバイポーラトランジスタのことであり、半
導体領域をＭＯＳトランジスタと共有することのないト
ランジスタである。The separation type bipolar transistor is a completely independent bipolar transistor and does not share a semiconductor region with a MOS transistor.

【００２６】[0026]

【発明が解決しようとする課題】図４に示すように、従
来のＢｉＣＭＯＳ型ゲートアレイの基本セルにおいて
は、ＰＭＯＳトランジスタのゲートＰＧとＮＭＯＳトラ
ンジスタのゲートＮＧのゲート幅は同じ長さであった。
これは、全てのＣＭＯＳトランジスタが、出力端子Ｙに
接続された負荷容量Ｃの充放電に係るＰＭＯＳトランジ
スタＰＭ１およびＰＭ２、ＮＭＯＳトランジスタＮＭ２
に合わせて形成されているからである。As shown in FIG. 4, in the basic cell of the conventional BiCMOS type gate array, the gate widths of the gate PG of the PMOS transistor and the gate NG of the NMOS transistor are the same.
This is because all CMOS transistors have PMOS transistors PM1 and PM2 and NMOS transistor NM2 which are related to charging and discharging of the load capacitance C connected to the output terminal Y.
It is because it is formed according to.

【００２７】しかしながら、ＮＭＯＳトランジスタＮＭ
１およびＮＭ３は、融合型バイポーラトランジスタＱ１
および分離型バイポーラトランジスタＱ２のベース電荷
の引抜きおよび蓄積しか行わないので、ＰＭＯＳトラン
ジスタＰＭ１およびＰＭ２、ＮＭＯＳトランジスタＮＭ
２と同じゲート幅である必要はない。However, the NMOS transistor NM
1 and NM3 are fused bipolar transistors Q1
Since only the base charge of the separate bipolar transistor Q2 is extracted and stored, the PMOS transistors PM1 and PM2, the NMOS transistor NM
It does not have to have the same gate width as 2.

【００２８】逆に、必要以上のゲート幅とすることでゲ
ート容量が増大するため、遅延特性が劣化したり消費電
力が多くなるという問題点があった。On the other hand, when the gate width is made larger than necessary, the gate capacitance increases, which causes problems that the delay characteristics are deteriorated and the power consumption is increased.

【００２９】本発明は上記のような問題点を解消するた
めになされたもので、ゲート容量を低減して遅延特性の
劣化を防ぎ、消費電力を削減できるＢｉＣＭＯＳ型ゲー
トアレイの基本セルを提供する。The present invention has been made to solve the above problems, and provides a basic cell of a BiCMOS type gate array capable of reducing the gate capacitance to prevent the deterioration of the delay characteristics and reducing the power consumption. .

【００３０】[0030]

【課題を解決するための手段】本発明に係る請求項１記
載のバイポーラＣＭＯＳ型ゲートアレイ半導体装置の基
本セル構造は、長手方向に配列された細長形状の第１、
第２、第３のゲート電極と、前記第１のゲート電極の長
手方向に沿った両側下層に形成された第１導電型の第１
の半導体領域と、前記第２のゲート電極の長手方向に沿
った両側下層に形成された第２導電型の第２の半導体領
域と、前記第３のゲート電極の長手方向に沿った両側下
層に形成された第２導電型の第３の半導体領域とを備
え、前記第１のゲート電極と前記第２のゲート電極の長
手方向の長さは同一であり、前記第３のゲート電極は前
記第２のゲート電極の長手方向の長さよりも短く形成さ
れている。A basic cell structure of a bipolar CMOS type gate array semiconductor device according to a first aspect of the present invention is a first elongated cell arrayed in a longitudinal direction.
Second and third gate electrodes, and first conductive type first layers formed on lower layers on both sides of the first gate electrode in the longitudinal direction.
Semiconductor region, second semiconductor regions of the second conductivity type formed in lower layers on both sides along the longitudinal direction of the second gate electrode, and lower layers on both sides along the longitudinal direction of the third gate electrode. A third semiconductor region of the second conductivity type is formed, the first gate electrode and the second gate electrode have the same length in the longitudinal direction, and the third gate electrode is the third gate electrode. It is formed to be shorter than the length of the second gate electrode in the longitudinal direction.

【００３１】本発明に係る請求項２記載のバイポーラＣ
ＭＯＳ型ゲートアレイ半導体装置の基本セル構造は、前
記第１導電型はＰ型であり、前記第２導電型はＮ型であ
る。Bipolar C according to claim 2 of the present invention
In the basic cell structure of the MOS type gate array semiconductor device, the first conductivity type is P type and the second conductivity type is N type.

【００３２】[0032]

【発明の実施の形態】本発明に係るＢｉＣＭＯＳ型ゲー
トアレイの一実施例の構成を図１に示す。図１は図３を
用いて説明したPush-Pullタイプのインバータ回路を形
成するＢｉＣＭＯＳ型ゲートアレイの基本セルのセル列
を示す図である。FIG. 1 shows the configuration of an embodiment of a BiCMOS type gate array according to the present invention. FIG. 1 is a diagram showing a cell row of basic cells of a BiCMOS type gate array forming the push-pull type inverter circuit described with reference to FIG.

【００３３】図１において、ＰＭＯＳトランジスタと融
合型バイポーラトランジスタＱ１が形成される上段トラ
ンジスタ列Ａ１０と、ＮＭＯＳトランジスタが形成され
る中段トランジスタ列Ａ２０と、中段トランジスタ列Ａ
２０のＮＭＯＳトランジスタのゲート幅よりも短いゲー
ト幅のＮＭＯＳトランジスタが形成される下段トランジ
スタ列Ａ３０と、分離型バイポーラトランジスタＱ２と
で構成されている。In FIG. 1, an upper transistor row A10 in which a PMOS transistor and a fused bipolar transistor Q1 are formed, an intermediate transistor row A20 in which an NMOS transistor is formed, and an intermediate transistor row A in FIG.
It is composed of a lower transistor row A30 in which an NMOS transistor having a gate width smaller than that of the NMOS transistor 20 is formed, and a separation type bipolar transistor Q2.

【００３４】上段トランジスタ列Ａ１０は、ＰＭＯＳト
ランジスタのゲートＰＧを５つ有し、該ゲートＰＧの下
層にはＰＭＯＳトランジスタのソース・ドレイン領域と
融合型バイポーラトランジスタのベース領域との兼用領
域ＳＲと、融合型バイポーラトランジスタのエミッタ領
域ＰＥを有した融合Ｐチャネル領域ＦＰが形成されてい
る。The upper transistor array A10 has five gates PG of a PMOS transistor, and a region SR serving as a source / drain region of the PMOS transistor and a base region of the fusion type bipolar transistor and a fusion region SR are provided under the gate PG. A fused P-channel region FP having an emitter region PE of a bipolar transistor is formed.

【００３５】そして、中段トランジスタ列Ａ２０は、Ｐ
ＭＯＳトランジスタのゲートＰＧのゲート幅と同じ長さ
のゲート幅のＮＭＯＳトランジスタのゲートＮＧ１を５
つ有し、該ゲートＮＧ１の下層にはＮＭＯＳトランジス
タのソース・ドレイン領域ＮＳＤ１を有している。The middle transistor array A20 is P
The gate width NG1 of the NMOS transistor having the same gate width as that of the gate width PG of the MOS transistor is set to 5
The source / drain region NSD1 of the NMOS transistor is provided below the gate NG1.

【００３６】また、下段トランジスタ列Ａ３０は、ＮＭ
ＯＳトランジスタのゲートＮＧ１のゲート幅の長さより
短いゲート幅のＮＭＯＳトランジスタのゲートＮＧ２を
５つ有し、該ゲートＮＧ２の下層にはＮＭＯＳトランジ
スタのソース・ドレイン領域ＮＳＤ２を有している。The lower transistor row A30 is NM
There are five gates NG2 of the NMOS transistor having a gate width shorter than the gate width of the gate NG1 of the OS transistor, and the source / drain regions NSD2 of the NMOS transistor are provided below the gate NG2.

【００３７】ここで、図１において一点鎖線で囲まれた
部分が本発明に係るＢｉＣＭＯＳ型ゲートアレイの基本
セルＳ１０である。基本セルＳ１０は１つのＰＭＯＳト
ランジスタと２つのＮＭＯＳトランジスタとで構成さ
れ、ＰＭＯＳとＮＭＯＳのトランジスタ数の比は１対２
となっている。そして、２つのＮＭＯＳトランジスタは
上下に分けて配置されている。Here, the portion surrounded by the alternate long and short dash line in FIG. 1 is the basic cell S10 of the BiCMOS type gate array according to the present invention. The basic cell S10 is composed of one PMOS transistor and two NMOS transistors, and the ratio of the number of PMOS and NMOS transistors is 1: 2.
It has become. Then, the two NMOS transistors are separately arranged on the upper and lower sides.

【００３８】このように配置するのは、本発明に係るＢ
ｉＣＭＯＳ型ゲートアレイが、ゲート分離（ゲートアイ
ソレーション）構造となっているので、ゲートＮＧ２を
有するＮＭＯＳトランジスタを、ゲートＮＧ１を有する
ＮＭＯＳトランジスタの横に配置することが容易にでき
ないからである。This arrangement is based on the B according to the present invention.
This is because the iCMOS type gate array has a gate isolation (gate isolation) structure, and therefore it is not easy to dispose the NMOS transistor having the gate NG2 next to the NMOS transistor having the gate NG1.

【００３９】例えば、ゲートＮＧ１を有するＮＭＯＳト
ランジスタの横に配置すると、ソース・ドレイン領域の
共有部分が限られることになり、基本セル数を増大させ
る必要が生じたり、絶縁膜の形状が複雑になってノイズ
発生の原因になるなどの問題が生じることになる。For example, if it is arranged beside the NMOS transistor having the gate NG1, the shared portion of the source / drain regions is limited, and it becomes necessary to increase the number of basic cells and the shape of the insulating film becomes complicated. As a result, problems such as noise generation may occur.

【００４０】また、ＮＭＯＳトランジスタのゲート幅
を、ＰＭＯＳトランジスタのゲートＰＧのゲート幅と同
じ長さのゲートＮＧ１と、該ゲートＮＧ１のゲート幅よ
り短いゲートＮＧ２の２種類とするのは、Push-Pullタ
イプのインバータ回路においては、比較的多くの電流を
流す（ゲート幅が長い）必要のあるＮＭＯＳトランジス
タＮＭ２と、比較的少ない電流しか流す必要のない（ゲ
ート幅が短くても構わない）ＮＭＯＳトランジスタＮＭ
１およびＮＭ３の２種類に明確に分けられるからであ
る。In addition, there are two types of gate widths of the NMOS transistor: the gate NG1 having the same length as the gate width of the gate PG of the PMOS transistor and the gate NG2 shorter than the gate width of the gate NG1. In the inverter circuit of the type, the NMOS transistor NM2 that needs to pass a relatively large current (the gate width is long) and the NMOS transistor NM that needs to pass a relatively small current (the gate width may be short).
This is because it can be clearly divided into two types, 1 and NM3.

【００４１】図１における上段トランジスタ列Ａ１０の
上側には融合型バイポーラトランジスタのコレクタ領域
ＦＣが形成され、図１における下段トランジスタ列Ａ３
０の下側には接地電位との接続を行うための配線が接続
されるウエルコンタクト配置領域ＷＣが形成されてい
る。A collector region FC of the fusion type bipolar transistor is formed above the upper transistor row A10 in FIG. 1, and the lower transistor row A3 in FIG.
Below 0, a well contact arrangement region WC to which a wiring for connecting to the ground potential is connected is formed.

【００４２】また、図１におけるウエルコンタクト配置
領域ＷＣの下側には分離型バイポーラトランジスタ領域
ＳＲが形成されており、該領域ＳＲ内にはベース領域Ｓ
Ｂ、エミッタ領域ＳＥ、コレクタ領域ＳＣ、およびベー
ス・エミッタ間抵抗の接続端子ＳＴが形成されている。Further, a separation type bipolar transistor region SR is formed below the well contact arrangement region WC in FIG. 1, and the base region S is formed in the region SR.
B, an emitter region SE, a collector region SC, and a connection terminal ST for the base-emitter resistance are formed.

【００４３】図２に、本発明に係るＢｉＣＭＯＳ型ゲー
トアレイの基本セルを用いて、図３に示すPush-Pullタ
イプのインバータ回路を形成する場合のレイアウト図を
示す。FIG. 2 shows a layout diagram in the case of forming the push-pull type inverter circuit shown in FIG. 3 using the basic cell of the BiCMOS type gate array according to the present invention.

【００４４】図２において、上段トランジスタ列Ａ１０
にはＰＭＯＳトランジスタＰＭ１およびＰＭ２が形成さ
れるとともに融合型バイポーラトランジスタＱ１が形成
され、ＰＭＯＳトランジスタＰＭ１のゲートにはコンタ
クトホールＣＨを介して入力端子Ｘが接続され、ＰＭＯ
ＳトランジスタＰＭ２のドレイン領域および融合型バイ
ポーラトランジスタのエミッタ領域ＦＥは第１アルミ配
線ＡＬ１を介して第２アルミ配線ＡＬ２の出力端子Ｙに
接続されている。また、ＰＭＯＳトランジスタＰＭ１の
ソース領域は融合型バイポーラトランジスタのコレクタ
領域ＦＣの上層に形成された電源配線ＶＬに接続されて
いる。In FIG. 2, the upper transistor row A10
PMOS transistors PM1 and PM2 are formed at the same time, and a fusion type bipolar transistor Q1 is formed at the gate of the PMOS transistor PM1. The input terminal X is connected to the gate of the PMOS transistor PM1 through a contact hole CH.
The drain region of the S transistor PM2 and the emitter region FE of the fusion type bipolar transistor are connected to the output terminal Y of the second aluminum wiring AL2 via the first aluminum wiring AL1. The source region of the PMOS transistor PM1 is connected to the power supply wiring VL formed in the upper layer of the collector region FC of the fusion type bipolar transistor.

【００４５】中段トランジスタ列Ａ２０にはＮＭＯＳト
ランジスタＮＭ２が形成され、ＮＭＯＳトランジスタＮ
Ｍ２のゲートには第１アルミ配線ＡＬ１を介して出力端
子Ｘが接続されている。An NMOS transistor NM2 is formed in the middle-stage transistor array A20, and the NMOS transistor N
The output terminal X is connected to the gate of M2 via the first aluminum wiring AL1.

【００４６】下段トランジスタ列Ａ３０にはＮＭＯＳト
ランジスタＮＭ１およびＮＭ３が形成され、ＮＭＯＳト
ランジスタＮＭ１のゲートは第１アルミ配線ＡＬ１を介
してＮＭＯＳトランジスタＮＭ２のゲートに接続され、
ＮＭＯＳトランジスタＮＭ１のゲートは第１アルミ配線
ＡＬ１、第２アルミ配線ＡＬ２を介して入力端子Ｘに接
続され、ＮＭＯＳトランジスタＮＭ３のソース領域は第
１アルミ配線ＡＬ１、第２アルミ配線ＡＬ２を介して分
離型バイポーラトランジスタＱ２のソース領域ＳＢに接
続され、ＮＭＯＳトランジスタＮＭ１のソース領域は、
ウエルコンタクト配置領域ＷＣの上層に形成された接地
配線ＧＬに接続されている。NMOS transistors NM1 and NM3 are formed in the lower transistor row A30, and the gate of the NMOS transistor NM1 is connected to the gate of the NMOS transistor NM2 via the first aluminum wiring AL1.
The gate of the NMOS transistor NM1 is connected to the input terminal X via the first aluminum wiring AL1 and the second aluminum wiring AL2, and the source region of the NMOS transistor NM3 is separated via the first aluminum wiring AL1 and the second aluminum wiring AL2. The source region SB of the NMOS transistor NM1 is connected to the source region SB of the bipolar transistor Q2.
It is connected to the ground wiring GL formed in the upper layer of the well contact arrangement region WC.

【００４７】なお、図２において配線どうしを接合する
部分にはスルーホールＴＨが形成され、配線と半導体領
域およびゲートを接合する部分にはコンタクトホールＣ
Ｈが形成されている。In FIG. 2, a through hole TH is formed in the portion where the wirings are joined, and a contact hole C is formed in the portion where the wiring is joined to the semiconductor region and the gate.
H is formed.

【００４８】図２に示すように、負荷容量Ｃの充放電に
係るＮＭＯＳトランジスタＮＭ２を中段トランジスタ列
Ａ２０に形成することで、従来と変わらず大電流に対応
することができ、分離型バイポーラトランジスタＱ２の
ベース電荷の引抜きおよび蓄積に係るＮＭＯＳトランジ
スタＮＭ１およびＮＭ３を下段トランジスタ列Ａ３０に
形成することで、ゲート容量を低減することができる。As shown in FIG. 2, by forming the NMOS transistor NM2 for charging / discharging the load capacitance C in the middle-stage transistor array A20, it is possible to cope with a large current as before, and the separation type bipolar transistor Q2. The gate capacitance can be reduced by forming the NMOS transistors NM1 and NM3 relating to the extraction and storage of the base charge of the above in the lower transistor row A30.

【００４９】例えば、図１におけるＮＭＯＳトランジス
タのゲートＮＧ１とゲートＮＧ２ののゲート幅の比を
１：２とすれば、図３に示すPush-Pullタイプのインバ
ータ回路のゲート容量は、図４に示す従来のゲートアレ
イの基本セルでPush-Pullタイプのインバータ回路を形
成したときの３／４になる。For example, assuming that the ratio of the gate widths of the gate NG1 and the gate NG2 of the NMOS transistor in FIG. 1 is 1: 2, the gate capacitance of the Push-Pull type inverter circuit shown in FIG. 3 is shown in FIG. This is 3/4 of that when a Push-Pull type inverter circuit is formed with the basic cells of the conventional gate array.

【００５０】ここで、ＮＭＯＳトランジスタＮＭ１およ
びＮＭ３のゲート幅は、ＮＭＯＳトランジスタＮＭ１お
よびＮＭ３の本来の役割を損なわない程度にしなければ
ならない。Here, the gate widths of the NMOS transistors NM1 and NM3 must be set so as not to impair the original role of the NMOS transistors NM1 and NM3.

【００５１】例えば、ＮＭＯＳトランジスタＮＭ３は分
離型バイポーラトランジスタＱ２をＯＮ状態にするトラ
ンジスタであり、ＮＭＯＳトランジスタＮＭ３のゲート
幅は、立下がり遅延特性を劣化させない程度の長さにす
る必要がある。For example, the NMOS transistor NM3 is a transistor for turning on the separation type bipolar transistor Q2, and the gate width of the NMOS transistor NM3 needs to be long enough not to deteriorate the fall delay characteristic.

【００５２】もっとも、図３に示すようなバイポーラト
ランジスタを電流シンクとするPush-Pullタイプのイン
バータ回路の立下がり遅延特性は、立上がり遅延特性と
比べて非常に優れており、多少の立下がり遅延特性の劣
化は立上がり遅延特性とのバランスをとることになるの
で問題はない。逆に、立下がり遅延特性の劣化は立上り
と立下りの遅延特性の差を少なくする必要のあるクロッ
クドライバ回路などに適することになる。However, the fall delay characteristic of the push-pull type inverter circuit using the bipolar transistor as a current sink as shown in FIG. 3 is much superior to the rise delay characteristic, and some fall delay characteristics. There is no problem because the deterioration of C1 is balanced with the rise delay characteristic. On the contrary, the deterioration of the fall delay characteristic is suitable for a clock driver circuit or the like that needs to reduce the difference between the rise and fall delay characteristics.

【００５３】一方で、ＮＭＯＳトランジスタＮＭ１は、
融合型バイポーラトランジスタＱ１のベースに蓄積され
た電荷を引抜く作用をするトランジスタである。従っ
て、駆動能力を失わない程度にゲート幅を短くしてゲー
ト容量を低減し、ＮＭＯＳトランジスタＮＭ１の立上が
り動作を速めることで、融合型バイポーラトランジスタ
Ｑ１のベースの電荷を速やかに引抜くことが可能とな
る。従って、融合型バイポーラトランジスタのＯＮ状態
からＯＦＦ状態への遷移速度が速くなり、融合型バイポ
ーラトランジスタＱ１と分離型バイポーラトランジスタ
Ｑ２が同時にＯＮ状態にある時間を短くすることで貫通
電流を抑え、消費電力を低減することができる。On the other hand, the NMOS transistor NM1 is
The integrated bipolar transistor Q1 is a transistor having a function of extracting charges accumulated in the base. Therefore, by shortening the gate width so as not to lose the driving capability and reducing the gate capacitance and accelerating the rising operation of the NMOS transistor NM1, it is possible to quickly extract the electric charge from the base of the fusion type bipolar transistor Q1. Become. Therefore, the transition speed of the fusion type bipolar transistor from the ON state to the OFF state is increased, and the through current is suppressed by shortening the time when the fusion type bipolar transistor Q1 and the separation type bipolar transistor Q2 are in the ON state at the same time, and the power consumption is reduced. Can be reduced.

【００５４】＜変形例＞なお、図１および図２に示した
本発明に係るＢｉＣＭＯＳ型ゲートアレイの基本セルの
一実施例においては、Push-Pullタイプのインバータ回
路が直列に接続された融合型バイポーラトランジスタＱ
１および分離型バイポーラトランジスタＱ２を備えた構
成を示したが、２つの分離型バイポーラトランジスタが
直列に接続された構成である場合においても同様の効果
を奏することになる。<Modification> In one embodiment of the basic cell of the BiCMOS type gate array according to the present invention shown in FIGS. 1 and 2, a push-pull type inverter circuit is connected in series to form a fusion type. Bipolar transistor Q
Although the configuration including 1 and the separation type bipolar transistor Q2 is shown, the same effect can be obtained even in the case where two separation type bipolar transistors are connected in series.

【００５５】なお、プルアップにバイポーラトランジス
タを使用し、プルダウンにはＮＭＯＳトランジスタを使
用するバイポーラＮＭＯＳにおいても、本発明と同様に
比較的少ない電流しか流さないＭＯＳトランジスタのゲ
ート幅を短くすることで、本発明と同様の効果を奏する
ことになる。Even in a bipolar NMOS in which a bipolar transistor is used for pull-up and an NMOS transistor is used for pull-down, the gate width of a MOS transistor that allows a relatively small current to flow is shortened as in the present invention. The same effect as that of the present invention can be obtained.

【００５６】[0056]

【発明の効果】本発明に係る請求項１記載のバイポーラ
ＣＭＯＳ型ゲートアレイ半導体装置の基本セル構造によ
れば、第２のゲート電極と第２の半導体領域とで形成さ
れる第２導電型のＭＯＳトランジスタを比較的多くの電
流を流すＭＯＳトランジスタとし、第３のゲート電極と
第３の半導体領域とで形成される第２導電型のＭＯＳト
ランジスタを比較的少ない電流を流すＭＯＳトランジス
タとするように使い分けることで、第２導電型のＭＯＳ
トランジスタのゲート容量が低減することになるので、
遅延特性の改善、特にゲート遅延時間を短縮して第２導
電型のＭＯＳトランジスタの立上がり動作を速めること
が可能となり、例えば２つのバイポーラトランジスタが
直列に接続されたPush-Pullタイプのインバータ回路に
おいて、バイポーラトランジスタのベースの電荷を引抜
くために、ゲート電極が短い第２導電型のＭＯＳトラン
ジスタを使用することにより、バイポーラトランジスタ
のベースの電荷を速やかに引抜くことが可能となり、直
列に接続されたバイポーラトランジスタが同時にＯＮ状
態にある時間を短くすることで貫通電流を抑え、消費電
力を低減することができる。According to the basic cell structure of the bipolar CMOS type gate array semiconductor device according to the first aspect of the present invention, the second conductivity type formed by the second gate electrode and the second semiconductor region is formed. The MOS transistor is a MOS transistor that allows a relatively large amount of current to flow, and the second conductivity type MOS transistor formed of the third gate electrode and the third semiconductor region is a MOS transistor that allows a relatively small amount of current to flow. By using properly, the second conductivity type MOS
Since the gate capacitance of the transistor will be reduced,
It is possible to improve the delay characteristic, especially to shorten the gate delay time to accelerate the rising operation of the second conductivity type MOS transistor. For example, in a push-pull type inverter circuit in which two bipolar transistors are connected in series, By using the second conductivity type MOS transistor having a short gate electrode to extract the electric charge of the base of the bipolar transistor, the electric charge of the base of the bipolar transistor can be rapidly extracted and the bipolar transistor is connected in series. By shortening the time in which the bipolar transistors are in the ON state at the same time, the shoot-through current can be suppressed and the power consumption can be reduced.

【００５７】本発明に係る請求項２記載のバイポーラＣ
ＭＯＳ型ゲートアレイ半導体装置の基本セル構造によれ
ば、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタ
の比率は１対２となる。一般にＮ型ＭＯＳトランジスタ
の使用頻度はＰ型ＭＯＳトランジスタよりも高く、Ｎ型
ＭＯＳトランジスタを多く形成できるようにすること
で、汎用性の高いバイポーラＣＭＯＳ型ゲートアレイ半
導体装置を得ることができる。また、一般に半導体集積
回路においては比較的多くの電流を流すＮ型ＭＯＳトラ
ンジスタと比較的少ない電流を流すＮ型ＭＯＳトランジ
スタに分けられる場合が多々あり、第３のゲート電極を
有したＮ型ＭＯＳトランジスタを比較的少ない電流を流
すＭＯＳトランジスタとして使用することで、遅延特性
の改善、特にゲート遅延時間を短縮してＮ型ＭＯＳトラ
ンジスタの立上がり動作を速めることができ、半導体集
積回路全体の動作特性を改善することが可能となる。Bipolar C according to claim 2 of the present invention
According to the basic cell structure of the MOS type gate array semiconductor device, the ratio of the P type MOS transistor and the N type MOS transistor is 1: 2. Generally, the N-type MOS transistor is used more frequently than the P-type MOS transistor, and by making it possible to form a large number of N-type MOS transistors, a highly versatile bipolar CMOS type gate array semiconductor device can be obtained. In general, in a semiconductor integrated circuit, it is often divided into an N-type MOS transistor that allows a relatively large amount of current and an N-type MOS transistor that allows a relatively small amount of current, and an N-type MOS transistor having a third gate electrode. Is used as a MOS transistor that allows a relatively small amount of current to flow, the delay characteristics can be improved, especially the gate delay time can be shortened to speed up the rising operation of the N-type MOS transistor, thus improving the operating characteristics of the entire semiconductor integrated circuit. It becomes possible to do.

【図面の簡単な説明】[Brief description of drawings]

【図１】 本発明に係るバイポーラＣＭＯＳ型ゲートア
レイ半導体装置の一実施例の構成を説明する図である。FIG. 1 is a diagram illustrating a configuration of an embodiment of a bipolar CMOS type gate array semiconductor device according to the present invention.

【図２】 本発明に係るバイポーラＣＭＯＳ型ゲートア
レイ半導体装置の一実施例のレイアウトを示す図であ
る。FIG. 2 is a diagram showing a layout of an embodiment of a bipolar CMOS gate array semiconductor device according to the present invention.

【図３】 Push-Pullタイプのインバータ回路の回路図
である。FIG. 3 is a circuit diagram of a Push-Pull type inverter circuit.

【図４】 従来のバイポーラＣＭＯＳ型ゲートアレイ半
導体装置の構成を説明する図である。FIG. 4 is a diagram illustrating a configuration of a conventional bipolar CMOS gate array semiconductor device.

【図５】 融合型バイポーラトランジスタの構成を示す
概念図である。FIG. 5 is a conceptual diagram showing a configuration of a fusion type bipolar transistor.

【符号の説明】[Explanation of symbols]

Ａ１０ 上段トランジスタ列、Ａ２０ 中段トランジス
タ列、Ａ３０ 下段トランジスタ列、Ｓ１０ 基本セ
ル、ＡＬ１ 第１アルミ配線、ＡＬ２ 第２アルミ配
線、ＣＨ コンタクトホール、ＴＨ スルーホール。A10 upper transistor row, A20 middle transistor row, A30 lower transistor row, S10 basic cell, AL1 first aluminum wiring, AL2 second aluminum wiring, CH contact hole, TH through hole.

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 バイポーラＣＭＯＳ型ゲートアレイ半導
体装置の基本セル構造であって、 長手方向に配列された細長形状の第１、第２、第３のゲ
ート電極と、 前記第１のゲート電極の長手方向に沿った両側下層に形
成された第１導電型の第１の半導体領域と、 前記第２のゲート電極の長手方向に沿った両側下層に形
成された第２導電型の第２の半導体領域と、 前記第３のゲート電極の長手方向に沿った両側下層に形
成された第２導電型の第３の半導体領域とを備え、 前記第１のゲート電極と前記第２のゲート電極の長手方
向の長さは同一であり、 前記第３のゲート電極は前記第２のゲート電極の長手方
向の長さよりも短く形成されていることを特徴とするバ
イポーラＣＭＯＳ型ゲートアレイ半導体装置の基本セル
構造。1. A basic cell structure of a bipolar CMOS gate array semiconductor device, comprising elongated first, second and third gate electrodes arranged in a longitudinal direction, and a length of the first gate electrode. A first semiconductor region of a first conductivity type formed in lower layers on both sides along the direction, and a second semiconductor region of a second conductivity type formed in lower layers on both sides along the longitudinal direction of the second gate electrode. And a third semiconductor region of a second conductivity type formed in lower layers on both sides along the longitudinal direction of the third gate electrode, the longitudinal direction of the first gate electrode and the second gate electrode. Are the same in length, and the third gate electrode is formed to be shorter than the length of the second gate electrode in the longitudinal direction. A basic cell structure of a bipolar CMOS gate array semiconductor device. 【請求項２】 前記第１導電型はＰ型であり、 前記第２導電型はＮ型である請求項１記載のバイポーラ
ＣＭＯＳ型ゲートアレイ半導体装置の基本セル構造。2. The basic cell structure of a bipolar CMOS gate array semiconductor device according to claim 1, wherein the first conductivity type is P type and the second conductivity type is N type.