JPH09223950A - Ｖｃｏ回路の駆動方法及びｖｃｏ回路 - Google Patents
Ｖｃｏ回路の駆動方法及びｖｃｏ回路Info
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- JPH09223950A JPH09223950A JP8027062A JP2706296A JPH09223950A JP H09223950 A JPH09223950 A JP H09223950A JP 8027062 A JP8027062 A JP 8027062A JP 2706296 A JP2706296 A JP 2706296A JP H09223950 A JPH09223950 A JP H09223950A
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Abstract
(57)【要約】
【課題】 電源変動に強く、低消費電流のＶＣＯ回路。
【解決手段】 リングオシレータを備えるＶＣＯ回路を
駆動するに当たり、このＶＣＯ回路への入力電圧を電界
効果トランジスタの出力特性の飽和領域を利用して入力
電圧に応じた定電流信号に変換し、この定電流信号をリ
ングオシレータの電源電流として供給して該リングオシ
レータを駆動させる。
駆動するに当たり、このＶＣＯ回路への入力電圧を電界
効果トランジスタの出力特性の飽和領域を利用して入力
電圧に応じた定電流信号に変換し、この定電流信号をリ
ングオシレータの電源電流として供給して該リングオシ
レータを駆動させる。
Description
【０００１】
【発明の属する技術分野】この発明は、ＰＬＬ（Phase-
locked loop ）装置等に用いられるＶＣＯ（Voltage Co
ntrolled Oscillator)回路の駆動方法及びＶＣＯ回路に
関する。
locked loop ）装置等に用いられるＶＣＯ（Voltage Co
ntrolled Oscillator)回路の駆動方法及びＶＣＯ回路に
関する。
【０００２】
【従来の技術】図１１は、従来、一般に用いられている
ＶＣＯ回路の構成を示す回路図である。この構成例のＶ
ＣＯ回路は、外部から入力される制御電圧に応じた二つ
のレベルの一定電圧を出力する電圧−電圧変換部１０
と、電圧−電圧変換部１０の出力である二つの一定電圧
をバイアス電圧として発振するリングオシレータ４８と
を含んでいる。
ＶＣＯ回路の構成を示す回路図である。この構成例のＶ
ＣＯ回路は、外部から入力される制御電圧に応じた二つ
のレベルの一定電圧を出力する電圧−電圧変換部１０
と、電圧−電圧変換部１０の出力である二つの一定電圧
をバイアス電圧として発振するリングオシレータ４８と
を含んでいる。
【０００３】先ず、電圧−電圧変換部１０は、４つのＭ
ＯＳ電界効果トランジスタ（以下、ＭＯＳ電界効果トラ
ンジスタをＭＯＳＦＥＴまたはＭＯＳと略称する。）か
ら構成されている。ｎ−ＭＯＳ（ｎ−はｎチャネルトラ
ンジスタであることを意味する。）Ｔｒ１のゲート電極
は、制御入力端子１４に接続しており、外部より制御電
圧ＶINが入力される。ｎ−ＭＯＳＴｒ１のソース電極は
接地端子ＧＮＤ（図中のアース記号で示される。）に接
続される。
ＯＳ電界効果トランジスタ（以下、ＭＯＳ電界効果トラ
ンジスタをＭＯＳＦＥＴまたはＭＯＳと略称する。）か
ら構成されている。ｎ−ＭＯＳ（ｎ−はｎチャネルトラ
ンジスタであることを意味する。）Ｔｒ１のゲート電極
は、制御入力端子１４に接続しており、外部より制御電
圧ＶINが入力される。ｎ−ＭＯＳＴｒ１のソース電極は
接地端子ＧＮＤ（図中のアース記号で示される。）に接
続される。
【０００４】電源端子ＶDD（図中の記号△で表され
る。）にはｐ−ＭＯＳ（ｐ−はｐチャネルトランジスタ
であることを意味する。）Ｔｒ２およびｐ−ＭＯＳＴｒ
３の各ソース電極が接続されている。ｐ−ＭＯＳＴｒ２
のゲート電極、ｐ−ＭＯＳＴｒ２のドレイン電極、ｐ−
ＭＯＳＴｒ３のゲート電極およびｎ−ＭＯＳＴｒ１のド
レイン電極は互いに共通に接続されており同電位であ
る。この電圧レベルが第１バイアス電圧Ｖ1 としてリン
グオシレータ４８側に出力される。
る。）にはｐ−ＭＯＳ（ｐ−はｐチャネルトランジスタ
であることを意味する。）Ｔｒ２およびｐ−ＭＯＳＴｒ
３の各ソース電極が接続されている。ｐ−ＭＯＳＴｒ２
のゲート電極、ｐ−ＭＯＳＴｒ２のドレイン電極、ｐ−
ＭＯＳＴｒ３のゲート電極およびｎ−ＭＯＳＴｒ１のド
レイン電極は互いに共通に接続されており同電位であ
る。この電圧レベルが第１バイアス電圧Ｖ1 としてリン
グオシレータ４８側に出力される。
【０００５】ｐ−ＭＯＳＴｒ３のドレイン電極には、ｎ
−ＭＯＳＴｒ４のドレイン電極が接続される。ｎ−ＭＯ
ＳＴｒ４のソース電極は接地端子ＧＮＤに接続されてい
る。ｎ−ＭＯＳＴｒ４のドレイン電極はｎ−ＭＯＳＴｒ
４のゲート電極に接続されており、この電極における電
圧が第２バイアス電圧Ｖ2 としてリングオシレータ４８
側に出力される。
−ＭＯＳＴｒ４のドレイン電極が接続される。ｎ−ＭＯ
ＳＴｒ４のソース電極は接地端子ＧＮＤに接続されてい
る。ｎ−ＭＯＳＴｒ４のドレイン電極はｎ−ＭＯＳＴｒ
４のゲート電極に接続されており、この電極における電
圧が第２バイアス電圧Ｖ2 としてリングオシレータ４８
側に出力される。
【０００６】次に、リングオシレータ４８は、電源端子
ＶDDおよび接地端子ＧＮＤ間に設けられるｐ−ＭＯＳお
よびｎ−ＭＯＳがコンプリメンタリ接続されて構成され
るインバータを奇数個備えている。この構成例のリング
オシレータ４８は、ｐ−ＭＯＳＴｒ５、ｐ−ＭＯＳＴｒ
８、ｎ−ＭＯＳＴｒ１１およびｎ−ＭＯＳＴｒ１４から
構成されるインバータと、ｐ−ＭＯＳＴｒ６、ｐ−ＭＯ
ＳＴｒ９、ｎ−ＭＯＳＴｒ１２およびｎ−ＭＯＳＴｒ１
５から構成されるインバータと、ｐ−ＭＯＳＴｒ７、ｐ
−ＭＯＳＴｒ１０、ｎ−ＭＯＳＴｒ１３およびｎ−ＭＯ
ＳＴｒ１６から構成されるインバータとで以て構成され
ている。そして、奇数個（この構成例では３個）のイン
バータの各々の出力端子が入力端子に順次に接続されて
いる。また、ｐ−ＭＯＳＴｒ７、ｐ−ＭＯＳＴｒ１０、
ｎ−ＭＯＳＴｒ１３およびｎ−ＭＯＳＴｒ１６から構成
されるインバータの出力端子をＶＣＯ回路の出力端子１
６としている。
ＶDDおよび接地端子ＧＮＤ間に設けられるｐ−ＭＯＳお
よびｎ−ＭＯＳがコンプリメンタリ接続されて構成され
るインバータを奇数個備えている。この構成例のリング
オシレータ４８は、ｐ−ＭＯＳＴｒ５、ｐ−ＭＯＳＴｒ
８、ｎ−ＭＯＳＴｒ１１およびｎ−ＭＯＳＴｒ１４から
構成されるインバータと、ｐ−ＭＯＳＴｒ６、ｐ−ＭＯ
ＳＴｒ９、ｎ−ＭＯＳＴｒ１２およびｎ−ＭＯＳＴｒ１
５から構成されるインバータと、ｐ−ＭＯＳＴｒ７、ｐ
−ＭＯＳＴｒ１０、ｎ−ＭＯＳＴｒ１３およびｎ−ＭＯ
ＳＴｒ１６から構成されるインバータとで以て構成され
ている。そして、奇数個（この構成例では３個）のイン
バータの各々の出力端子が入力端子に順次に接続されて
いる。また、ｐ−ＭＯＳＴｒ７、ｐ−ＭＯＳＴｒ１０、
ｎ−ＭＯＳＴｒ１３およびｎ−ＭＯＳＴｒ１６から構成
されるインバータの出力端子をＶＣＯ回路の出力端子１
６としている。
【０００７】インバータの構成を、ｐ−ＭＯＳＴｒ５、
ｐ−ＭＯＳＴｒ８、ｎ−ＭＯＳＴｒ１１およびｎ−ＭＯ
ＳＴｒ１４から構成されるインバータを例にとって説明
する。先ず、ｐ−ＭＯＳＴｒ８およびｎ−ＭＯＳＴｒ１
１の各々のゲート電極は互いに接続されておりこの接続
点を入力端子としている。また、ｐ−ＭＯＳＴｒ８およ
びｎ−ＭＯＳＴｒ１１の各々のドレイン電極は互いに接
続されており、この接続点を出力端子としている。
ｐ−ＭＯＳＴｒ８、ｎ−ＭＯＳＴｒ１１およびｎ−ＭＯ
ＳＴｒ１４から構成されるインバータを例にとって説明
する。先ず、ｐ−ＭＯＳＴｒ８およびｎ−ＭＯＳＴｒ１
１の各々のゲート電極は互いに接続されておりこの接続
点を入力端子としている。また、ｐ−ＭＯＳＴｒ８およ
びｎ−ＭＯＳＴｒ１１の各々のドレイン電極は互いに接
続されており、この接続点を出力端子としている。
【０００８】そして、ｐ−ＭＯＳＴｒ８のソース電極お
よび電源端子ＶDD間には、ｐ−ＭＯＳＴｒ５が設けられ
ている。ｐ−ＭＯＳＴｒ８のソース電極がｐ−ＭＯＳＴ
ｒ５のドレイン電極に接続され、ｐ−ＭＯＳＴｒ５のソ
ース電極が電源端子ＶDDに接続されている。ｐ−ＭＯＳ
Ｔｒ５のゲート電極には、電圧−電圧変換部１０から出
力された第１バイアス電圧Ｖ1 が印加される。
よび電源端子ＶDD間には、ｐ−ＭＯＳＴｒ５が設けられ
ている。ｐ−ＭＯＳＴｒ８のソース電極がｐ−ＭＯＳＴ
ｒ５のドレイン電極に接続され、ｐ−ＭＯＳＴｒ５のソ
ース電極が電源端子ＶDDに接続されている。ｐ−ＭＯＳ
Ｔｒ５のゲート電極には、電圧−電圧変換部１０から出
力された第１バイアス電圧Ｖ1 が印加される。
【０００９】さらに、ｎ−ＭＯＳＴｒ１１のソース電極
および接地端子ＧＮＤ間には、ｎ−ＭＯＳＴｒ１４が設
けられている。ｎ−ＭＯＳＴｒ１１のソース電極がｎ−
ＭＯＳＴｒ１４のドレイン電極に接続され、ｎ−ＭＯＳ
Ｔｒ１４のソース電極が接地端子ＧＮＤに接続されてい
る。ｎ−ＭＯＳＴｒ１４のゲート電極には電圧−電圧変
換部１０から出力された第２バイアス電圧Ｖ2 が印加さ
れる。
および接地端子ＧＮＤ間には、ｎ−ＭＯＳＴｒ１４が設
けられている。ｎ−ＭＯＳＴｒ１１のソース電極がｎ−
ＭＯＳＴｒ１４のドレイン電極に接続され、ｎ−ＭＯＳ
Ｔｒ１４のソース電極が接地端子ＧＮＤに接続されてい
る。ｎ−ＭＯＳＴｒ１４のゲート電極には電圧−電圧変
換部１０から出力された第２バイアス電圧Ｖ2 が印加さ
れる。
【００１０】尚、基板の接続状態（バックバイアス）は
省略して示してある。
省略して示してある。
【００１１】上述のように、各インバータにはそれぞれ
のＦＥＴを介して第１バイアス電圧Ｖ1 および第２バイ
アス電圧Ｖ2 が印加される（ｐ−ＭＯＳＴｒ６、ｐ−Ｍ
ＯＳＴｒ９、ｎ−ＭＯＳＴｒ１２およびｎ−ＭＯＳＴｒ
１５から構成されるインバータには、ｐ−ＭＯＳＴｒ６
を介して第１バイアス電圧Ｖ1 が印加され、ｎ−ＭＯＳ
Ｔｒ１５を介して第２バイアス電圧Ｖ2 が印加される。
ｐ−ＭＯＳＴｒ７、ｐ−ＭＯＳＴｒ１０、ｎ−ＭＯＳＴ
ｒ１３およびｎ−ＭＯＳＴｒ１６から構成されるインバ
ータには、ｐ−ＭＯＳＴｒ７を介して第１バイアス電圧
Ｖ1 が印加され、ｎ−ＭＯＳＴｒ１６を介して第２バイ
アス電圧Ｖ2 が印加される。）。従って、出力端子１６
から出力される出力電圧ＶOUT の発振周波数は、第１お
よび第２バイアス電圧Ｖ1 およびＶ2 によって決まり、
すなわち、制御入力端子１４に入力される制御電圧ＶIN
によって変化させることができる。
のＦＥＴを介して第１バイアス電圧Ｖ1 および第２バイ
アス電圧Ｖ2 が印加される（ｐ−ＭＯＳＴｒ６、ｐ−Ｍ
ＯＳＴｒ９、ｎ−ＭＯＳＴｒ１２およびｎ−ＭＯＳＴｒ
１５から構成されるインバータには、ｐ−ＭＯＳＴｒ６
を介して第１バイアス電圧Ｖ1 が印加され、ｎ−ＭＯＳ
Ｔｒ１５を介して第２バイアス電圧Ｖ2 が印加される。
ｐ−ＭＯＳＴｒ７、ｐ−ＭＯＳＴｒ１０、ｎ−ＭＯＳＴ
ｒ１３およびｎ−ＭＯＳＴｒ１６から構成されるインバ
ータには、ｐ−ＭＯＳＴｒ７を介して第１バイアス電圧
Ｖ1 が印加され、ｎ−ＭＯＳＴｒ１６を介して第２バイ
アス電圧Ｖ2 が印加される。）。従って、出力端子１６
から出力される出力電圧ＶOUT の発振周波数は、第１お
よび第２バイアス電圧Ｖ1 およびＶ2 によって決まり、
すなわち、制御入力端子１４に入力される制御電圧ＶIN
によって変化させることができる。
【００１２】
【発明が解決しようとする課題】しかしながら、上述し
た従来のＶＣＯ回路には以下のような問題があった。
た従来のＶＣＯ回路には以下のような問題があった。
【００１３】図１２は、図１１に示したＶＣＯ回路の出
力電圧の時間波形の様子を示すグラフである。横軸に時
間ｔ、縦軸に電圧Ｖを取り、出力端子１６における電圧
の時間変化の様子を示した。出力電圧は正弦波状の変動
を示し、各ピークは最大がほぼ電源電圧ＶDD、最小がほ
ぼ接地電圧ＧＮＤとなっている。従って、出力電圧は電
源電圧ＶDDおよび接地電圧ＧＮＤ間のフル振幅変動を繰
り返すため、このＶＣＯ回路の消費電流は大きいといっ
た問題があった。また、電源電圧ＶDDが変動した場合に
は、この電圧変動がリングオシレータすなわちＶＣＯ回
路の出力電圧ＶOUT の発振周波数に影響を及ぼし易いと
いった問題があった。
力電圧の時間波形の様子を示すグラフである。横軸に時
間ｔ、縦軸に電圧Ｖを取り、出力端子１６における電圧
の時間変化の様子を示した。出力電圧は正弦波状の変動
を示し、各ピークは最大がほぼ電源電圧ＶDD、最小がほ
ぼ接地電圧ＧＮＤとなっている。従って、出力電圧は電
源電圧ＶDDおよび接地電圧ＧＮＤ間のフル振幅変動を繰
り返すため、このＶＣＯ回路の消費電流は大きいといっ
た問題があった。また、電源電圧ＶDDが変動した場合に
は、この電圧変動がリングオシレータすなわちＶＣＯ回
路の出力電圧ＶOUT の発振周波数に影響を及ぼし易いと
いった問題があった。
【００１４】図１０は、ＰＬＬ（Phase-Locked Loop ）
の基本構成を示すブロック図である。ＰＬＬは、周波数
位相比較器３８、チャージポンプ４０、ローパスフィル
タ４２、ＶＣＯ回路４４およびＮ分周器４６で構成され
る。周波数位相比較器３８には外部の基準クロックおよ
びＮ分周器４６から周波数信号が入力される。これらの
周波数信号の位相差に対応する電圧がチャージポンプ４
０に出力される。
の基本構成を示すブロック図である。ＰＬＬは、周波数
位相比較器３８、チャージポンプ４０、ローパスフィル
タ４２、ＶＣＯ回路４４およびＮ分周器４６で構成され
る。周波数位相比較器３８には外部の基準クロックおよ
びＮ分周器４６から周波数信号が入力される。これらの
周波数信号の位相差に対応する電圧がチャージポンプ４
０に出力される。
【００１５】チャージポンプ４０は、ディジタル形位相
比較器およびＶＣＯ回路間に設けられ、一般にローパス
フィルタと共に使用される。チャージポンプ４０は、位
相比較器３８によりパルス幅変調されたデジタル入力信
号をアナログ信号に変換してローパスフィルタ４２に出
力する。ローパスフィルタ４２の出力はＶＣＯ回路４４
に入力される。ＶＣＯ回路４４の出力は、Ｎ分周器４６
により逓倍操作を施されて外部のＬＳＩクロック等に出
力される。
比較器およびＶＣＯ回路間に設けられ、一般にローパス
フィルタと共に使用される。チャージポンプ４０は、位
相比較器３８によりパルス幅変調されたデジタル入力信
号をアナログ信号に変換してローパスフィルタ４２に出
力する。ローパスフィルタ４２の出力はＶＣＯ回路４４
に入力される。ＶＣＯ回路４４の出力は、Ｎ分周器４６
により逓倍操作を施されて外部のＬＳＩクロック等に出
力される。
【００１６】ところで、このようなＰＬＬに使用される
ＶＣＯ回路の発振特性が電源変動に弱い場合には、基準
クロックに対してＶＣＯクロックの周波数および位相は
変動してしまいジッターの大きな出力クロックになる。
このように、ジッターの大きなクロックがＬＳＩのクロ
ックに使用されると回路の誤動作を引き起こしてしま
う。
ＶＣＯ回路の発振特性が電源変動に弱い場合には、基準
クロックに対してＶＣＯクロックの周波数および位相は
変動してしまいジッターの大きな出力クロックになる。
このように、ジッターの大きなクロックがＬＳＩのクロ
ックに使用されると回路の誤動作を引き起こしてしま
う。
【００１７】従って、従来より、消費電流が比較的小さ
く、電源電圧の変動に対して発振周波数の変化が起こら
ないＶＣＯ回路の駆動方法及びＶＣＯ回路の出現が望ま
れていた。
く、電源電圧の変動に対して発振周波数の変化が起こら
ないＶＣＯ回路の駆動方法及びＶＣＯ回路の出現が望ま
れていた。
【００１８】
【課題を解決するための手段】この発明のＶＣＯ回路の
駆動方法によれば、リングオシレータを備えるＶＣＯ回
路を駆動するに当たり、このＶＣＯ回路への入力電圧を
電界効果トランジスタ（以下、単にＦＥＴと称する。）
の出力特性の飽和領域を利用してこの入力電圧に応じた
定電流信号に変換し、この定電流信号をリングオシレー
タの電源電流として供給してこのリングオシレータを駆
動させることを特徴とする。
駆動方法によれば、リングオシレータを備えるＶＣＯ回
路を駆動するに当たり、このＶＣＯ回路への入力電圧を
電界効果トランジスタ（以下、単にＦＥＴと称する。）
の出力特性の飽和領域を利用してこの入力電圧に応じた
定電流信号に変換し、この定電流信号をリングオシレー
タの電源電流として供給してこのリングオシレータを駆
動させることを特徴とする。
【００１９】このように、リングオシレータにバイアス
電流として供給する電流を、入力電圧を、出力特性が飽
和領域において動作するようなＦＥＴを用いて変換され
た電流信号にすることにより、電源電圧の変動に影響さ
れることがなく、発振周波数を一定に保ってリングオシ
レータを駆動させることができる。
電流として供給する電流を、入力電圧を、出力特性が飽
和領域において動作するようなＦＥＴを用いて変換され
た電流信号にすることにより、電源電圧の変動に影響さ
れることがなく、発振周波数を一定に保ってリングオシ
レータを駆動させることができる。
【００２０】また、この発明のＶＣＯ回路によれば、入
力端子、出力端子、電源供給端子および接地端子を具え
るインバータを、３段以上の奇数段だけ、その入力端子
および出力端子を順次に接続してなるリングオシレータ
を含み、制御入力端子、出力端子および電源端子を少な
くとも具えるＶＣＯ回路において、前記インバータの電
源供給端子の各々は共通接続してあり、および制御電極
が前記制御入力端子に結合され、第１主電極が前記電源
端子に結合されおよび第２主電極が前記電源供給端子に
結合され、かつ、ＦＥＴの出力特性の飽和領域で動作す
るように設けられている当該ＦＥＴを含む電圧−電流変
換部を具え、前記制御入力端子へ入力された制御入力電
圧を、前記ＦＥＴで、この制御入力電圧に応じた定電流
信号に変えて前記電源供給端子へ接続してなることを特
徴とする。
力端子、出力端子、電源供給端子および接地端子を具え
るインバータを、３段以上の奇数段だけ、その入力端子
および出力端子を順次に接続してなるリングオシレータ
を含み、制御入力端子、出力端子および電源端子を少な
くとも具えるＶＣＯ回路において、前記インバータの電
源供給端子の各々は共通接続してあり、および制御電極
が前記制御入力端子に結合され、第１主電極が前記電源
端子に結合されおよび第２主電極が前記電源供給端子に
結合され、かつ、ＦＥＴの出力特性の飽和領域で動作す
るように設けられている当該ＦＥＴを含む電圧−電流変
換部を具え、前記制御入力端子へ入力された制御入力電
圧を、前記ＦＥＴで、この制御入力電圧に応じた定電流
信号に変えて前記電源供給端子へ接続してなることを特
徴とする。
【００２１】このように、インバータの電源供給端子お
よび電源端子間に飽和領域で動作するＦＥＴを設け、こ
のＦＥＴの主電極間に流れる定電流をインバータの電源
供給端子に与えるので、インバータを駆動する電流を一
定に保つことができ、従って、電源電圧の変動に影響す
ることなく、発振周波数を一定に保ってリングオシレー
タを駆動させることができる。また、インバータの電源
供給端子の電位を電源電圧より低く抑えることができる
ので、消費電流を小さくすることができる。
よび電源端子間に飽和領域で動作するＦＥＴを設け、こ
のＦＥＴの主電極間に流れる定電流をインバータの電源
供給端子に与えるので、インバータを駆動する電流を一
定に保つことができ、従って、電源電圧の変動に影響す
ることなく、発振周波数を一定に保ってリングオシレー
タを駆動させることができる。また、インバータの電源
供給端子の電位を電源電圧より低く抑えることができる
ので、消費電流を小さくすることができる。
【００２２】
【発明の実施の形態】以下、図を参照して、この発明の
実施の形態について説明する。
実施の形態について説明する。
【００２３】［第１の実施の形態］図１は、第１の実施
の形態のＶＣＯ回路の構成を示す回路図である。この第
１の構成例は、電圧−電流変換部１８およびリングオシ
レータ１２から構成されている。
の形態のＶＣＯ回路の構成を示す回路図である。この第
１の構成例は、電圧−電流変換部１８およびリングオシ
レータ１２から構成されている。
【００２４】この構成例のリングオシレータ１２は、入
力端子、出力端子、電源供給端子および接地端子を具え
るインバータを、３段以上の奇数段だけ、その入力端子
および出力端子を順次にリング状（またはループ状）と
なるように接続することにより構成している。図２は、
この実施の形態例のインバータの構成を示す回路図であ
る。
力端子、出力端子、電源供給端子および接地端子を具え
るインバータを、３段以上の奇数段だけ、その入力端子
および出力端子を順次にリング状（またはループ状）と
なるように接続することにより構成している。図２は、
この実施の形態例のインバータの構成を示す回路図であ
る。
【００２５】この構成のインバータ２６は、図２にも示
すように、電源供給端子２０および接地端子ＧＮＤ間に
コンプリメンタリ接続されて設けられたＭＯＳＴｒ１お
よびＴｒ２から構成されている。それぞれのＭＯＳＦＥ
Ｔの極性は、ＭＯＳＴｒ１がｐチャネルタイプであり、
ＭＯＳＴｒ２がｎチャネルタイプである。先ず、ＭＯＳ
Ｔｒ１のドレイン電極およびＭＯＳＴｒ２のドレイン電
極が互いに接続されてこの接続点がインバータの出力端
子２４となっている。また、ＭＯＳＴｒ１のゲート電極
およびＭＯＳＴｒ２のゲート電極が互いに接続されてこ
の接続点がインバータの入力端子２２となっている。Ｍ
ＯＳＴｒ１のソース電極は電源供給端子２０に接続され
ており、ＭＯＳＴｒ２のソース電極が接地端子ＧＮＤに
接続されている。
すように、電源供給端子２０および接地端子ＧＮＤ間に
コンプリメンタリ接続されて設けられたＭＯＳＴｒ１お
よびＴｒ２から構成されている。それぞれのＭＯＳＦＥ
Ｔの極性は、ＭＯＳＴｒ１がｐチャネルタイプであり、
ＭＯＳＴｒ２がｎチャネルタイプである。先ず、ＭＯＳ
Ｔｒ１のドレイン電極およびＭＯＳＴｒ２のドレイン電
極が互いに接続されてこの接続点がインバータの出力端
子２４となっている。また、ＭＯＳＴｒ１のゲート電極
およびＭＯＳＴｒ２のゲート電極が互いに接続されてこ
の接続点がインバータの入力端子２２となっている。Ｍ
ＯＳＴｒ１のソース電極は電源供給端子２０に接続され
ており、ＭＯＳＴｒ２のソース電極が接地端子ＧＮＤに
接続されている。
【００２６】図３は、リングオシレータ１２を構成する
各インバータの接続状態の説明に供するブロック図であ
る。この実施の形態においては、前述した構成の３個の
インバータ２６ａ、２６ｂおよび２６ｃを用いて、各々
のインバータの出力端子および入力端子を順次に接続し
て構成している。インバータ２６ｃの出力端子をこのリ
ングオシレータ１２の出力端子すなわちＶＣＯ回路の出
力端子２８としている。また、各インバータの電源供給
端子２０は共通に接続されてあり、リングオシレータ１
２の電源供給端子２０となっている。
各インバータの接続状態の説明に供するブロック図であ
る。この実施の形態においては、前述した構成の３個の
インバータ２６ａ、２６ｂおよび２６ｃを用いて、各々
のインバータの出力端子および入力端子を順次に接続し
て構成している。インバータ２６ｃの出力端子をこのリ
ングオシレータ１２の出力端子すなわちＶＣＯ回路の出
力端子２８としている。また、各インバータの電源供給
端子２０は共通に接続されてあり、リングオシレータ１
２の電源供給端子２０となっている。
【００２７】図１に示す、この第１の構成例のＶＣＯ回
路は、以上説明したインバータ２６を３段設けており、
出力端子を次段の入力端子に順次に接続し、最終段の出
力端子を初段の入力端子に接続したリングオシレータ１
２を備えている。尚、図１には、インバータを構成して
いるＭＯＳＴｒ１およびＴｒ２の記号を一段目のインバ
ータ２６（図３のインバータ２６ａに対応する。）にだ
け付し、２段目、３段目のインバータ（それぞれ図３の
インバータ２６ｂ、２６ｃに対応する。）には省略して
示してある。
路は、以上説明したインバータ２６を３段設けており、
出力端子を次段の入力端子に順次に接続し、最終段の出
力端子を初段の入力端子に接続したリングオシレータ１
２を備えている。尚、図１には、インバータを構成して
いるＭＯＳＴｒ１およびＴｒ２の記号を一段目のインバ
ータ２６（図３のインバータ２６ａに対応する。）にだ
け付し、２段目、３段目のインバータ（それぞれ図３の
インバータ２６ｂ、２６ｃに対応する。）には省略して
示してある。
【００２８】次に、この構成例のリングオシレータ１２
の動作について説明する。このリングオシレータ１２の
出力端子２８から出力される電圧の発振周波数は、リン
グオシレータ１２を構成しているインバータ２６ａ、２
６ｂ、２６ｃの各々の伝播速度（スイッチング速度）に
依存する。また、各インバータの伝播速度は、各インバ
ータの出力端子２４および接地端子ＧＮＤ間に形成され
る負荷（浮遊）容量および次段インバータのゲート容量
の影響を受ける。また、この実施の形態のＶＣＯ回路の
インバータは、既に図２および図３を参照して説明した
ように、二つのＭＯＳＦＥＴＴｒ１およびＴｒ２から構
成されており、電源端子ＶDDおよび接地端子ＧＮＤ間を
流れる電流がインバータの伝播速度に影響する。
の動作について説明する。このリングオシレータ１２の
出力端子２８から出力される電圧の発振周波数は、リン
グオシレータ１２を構成しているインバータ２６ａ、２
６ｂ、２６ｃの各々の伝播速度（スイッチング速度）に
依存する。また、各インバータの伝播速度は、各インバ
ータの出力端子２４および接地端子ＧＮＤ間に形成され
る負荷（浮遊）容量および次段インバータのゲート容量
の影響を受ける。また、この実施の形態のＶＣＯ回路の
インバータは、既に図２および図３を参照して説明した
ように、二つのＭＯＳＦＥＴＴｒ１およびＴｒ２から構
成されており、電源端子ＶDDおよび接地端子ＧＮＤ間を
流れる電流がインバータの伝播速度に影響する。
【００２９】例えば、図２に示す１つの段のインバータ
で考えてみると、ＭＯＳＴｒ２が高インピーダンス状態
（ＯＦＦ状態）のときには、出力端子２４および接地端
子ＧＮＤ間は非導通である。このとき、ＭＯＳＴｒ１は
低インピーダンス状態（ＯＮ状態）であり、前述の負荷
容量には電荷が充電される。そして、ＭＯＳＴｒ２が低
インピーダンス状態（ＯＮ状態）から高インピーダンス
状態（ＯＦＦ状態）に変わるとき、出力端子２４および
接地端子ＧＮＤ間は導通するが、このとき負荷容量に蓄
えられていた電荷が放電される。この放電の影響で、出
力端子２４の電位状態が高電位（Ｈ）状態から低電位
（Ｌ）状態に移るのに時間的な遅れが生じる。従って、
図３従って図１に示す構成のインバータの伝播速度は低
下し、リングオシレータ１２の出力電圧の発振周波数は
低下する。この伝播速度および発振周波数は負荷容量に
充電される電荷量、すなわち、電源端子ＶDDおよび接地
端子ＧＮＤ間を流れる電流値に比例して小さくなる。ま
た、リングオシレータ１２の出力電圧の発振周波数は、
リングオシレータ１２を構成しているインバータ２６の
数に比例して小さくなる。
で考えてみると、ＭＯＳＴｒ２が高インピーダンス状態
（ＯＦＦ状態）のときには、出力端子２４および接地端
子ＧＮＤ間は非導通である。このとき、ＭＯＳＴｒ１は
低インピーダンス状態（ＯＮ状態）であり、前述の負荷
容量には電荷が充電される。そして、ＭＯＳＴｒ２が低
インピーダンス状態（ＯＮ状態）から高インピーダンス
状態（ＯＦＦ状態）に変わるとき、出力端子２４および
接地端子ＧＮＤ間は導通するが、このとき負荷容量に蓄
えられていた電荷が放電される。この放電の影響で、出
力端子２４の電位状態が高電位（Ｈ）状態から低電位
（Ｌ）状態に移るのに時間的な遅れが生じる。従って、
図３従って図１に示す構成のインバータの伝播速度は低
下し、リングオシレータ１２の出力電圧の発振周波数は
低下する。この伝播速度および発振周波数は負荷容量に
充電される電荷量、すなわち、電源端子ＶDDおよび接地
端子ＧＮＤ間を流れる電流値に比例して小さくなる。ま
た、リングオシレータ１２の出力電圧の発振周波数は、
リングオシレータ１２を構成しているインバータ２６の
数に比例して小さくなる。
【００３０】この発明のＶＣＯ回路は、このようなリン
グオシレータ１２に加えて電圧−電流変換部１８を具え
ており（図１参照）、この電圧−電流変換部１８は、電
界効果トランジスタ（ＦＥＴ）Ｔｒ５を具えていて、こ
のＦＥＴＴｒ５の制御端子をＶＣＯ回路の制御入力端子
に結合してあり、このＦＥＴＴｒ５の第１主電圧をＶＣ
Ｏ回路の電源端子ＶDDに接続してあり、およびその第２
主電極を各インバータの共通接続された電源供給端子２
０に結合してあって、このＦＥＴＴｒ５を、このＦＥＴ
の出力特性の飽和領域で動作するように接続してある。
グオシレータ１２に加えて電圧−電流変換部１８を具え
ており（図１参照）、この電圧−電流変換部１８は、電
界効果トランジスタ（ＦＥＴ）Ｔｒ５を具えていて、こ
のＦＥＴＴｒ５の制御端子をＶＣＯ回路の制御入力端子
に結合してあり、このＦＥＴＴｒ５の第１主電圧をＶＣ
Ｏ回路の電源端子ＶDDに接続してあり、およびその第２
主電極を各インバータの共通接続された電源供給端子２
０に結合してあって、このＦＥＴＴｒ５を、このＦＥＴ
の出力特性の飽和領域で動作するように接続してある。
【００３１】そして、この図１に示す実施の形態の構成
例では、電圧−電流変換部１８は、電源端子ＶDDおよび
接地端子ＧＮＤ間に設けられたｎチャネルＭＯＳのＭＯ
ＳＴｒ３、ｐチャネルＭＯＳのＭＯＳＴｒ４およびｐチ
ャネルＭＯＳのＭＯＳＴｒ５を具えている。
例では、電圧−電流変換部１８は、電源端子ＶDDおよび
接地端子ＧＮＤ間に設けられたｎチャネルＭＯＳのＭＯ
ＳＴｒ３、ｐチャネルＭＯＳのＭＯＳＴｒ４およびｐチ
ャネルＭＯＳのＭＯＳＴｒ５を具えている。
【００３２】ここで、ＭＯＳＴｒ３のゲート電極が電圧
−電流変換部１８の制御入力端子３０に接続されてい
る。また、ＭＯＳＴｒ３のソース電極が接地端子ＧＮＤ
に接続されている。そして、ＭＯＳＴｒ３のドレイン電
極は、ＭＯＳＴｒ４のドレイン電極に接続されている。
−電流変換部１８の制御入力端子３０に接続されてい
る。また、ＭＯＳＴｒ３のソース電極が接地端子ＧＮＤ
に接続されている。そして、ＭＯＳＴｒ３のドレイン電
極は、ＭＯＳＴｒ４のドレイン電極に接続されている。
【００３３】さらに、ＭＯＳＴｒ４のドレイン電極は、
ＭＯＳＴｒ４のゲート電極に接続されており、このゲー
ト電極は、ＭＯＳＴｒ５のゲート電極に接続されてい
る。また、ＭＯＳＴｒ４のソース電極は、電源端子ＶDD
に接続されている。
ＭＯＳＴｒ４のゲート電極に接続されており、このゲー
ト電極は、ＭＯＳＴｒ５のゲート電極に接続されてい
る。また、ＭＯＳＴｒ４のソース電極は、電源端子ＶDD
に接続されている。
【００３４】ＭＯＳＴｒ５のソース電極は電源端子ＶDD
に接続されており、ドレイン電極は電圧−電流変換部１
８の出力端子に接続されている。この電圧−電流変換部
１８の出力端子は、リングオシレータ１２の電源供給端
子２０に接続される。
に接続されており、ドレイン電極は電圧−電流変換部１
８の出力端子に接続されている。この電圧−電流変換部
１８の出力端子は、リングオシレータ１２の電源供給端
子２０に接続される。
【００３５】次に、この構成例の電圧−電流変換部１８
の動作について説明する。例えば、制御入力端子３０の
電圧を増加してゆくと、ＭＯＳＴｒ５のゲート電極に印
加される電圧は減少してゆく。従って、電圧−電流変換
部１８の出力端子および電源端子ＶDD間に流れる電流は
増加する。このとき、前述したように、リングオシレー
タ１２の電源供給端子２０から各インバータに与えられ
るバイアス電流は増加するので、リングオシレータ１２
の出力電圧の発振周波数は増大する。
の動作について説明する。例えば、制御入力端子３０の
電圧を増加してゆくと、ＭＯＳＴｒ５のゲート電極に印
加される電圧は減少してゆく。従って、電圧−電流変換
部１８の出力端子および電源端子ＶDD間に流れる電流は
増加する。このとき、前述したように、リングオシレー
タ１２の電源供給端子２０から各インバータに与えられ
るバイアス電流は増加するので、リングオシレータ１２
の出力電圧の発振周波数は増大する。
【００３６】この電圧−電流変換部１８を構成している
ＭＯＳＴｒ５は、既に説明した通り、このＦＥＴの出力
特性が飽和領域の状態で動作するように設けられてい
る。そして、制御入力端子３０に入力される制御入力電
圧ＶINに応じた定電流信号に変えて電源供給端子２０へ
接続している。
ＭＯＳＴｒ５は、既に説明した通り、このＦＥＴの出力
特性が飽和領域の状態で動作するように設けられてい
る。そして、制御入力端子３０に入力される制御入力電
圧ＶINに応じた定電流信号に変えて電源供給端子２０へ
接続している。
【００３７】図４は、ＭＯＳＦＥＴの出力特性の様子を
示すグラフである。横軸にドレイン・ソース間電圧
ＶDS、縦軸にドレイン電流ＩD を取って示す。このそれ
ぞれのＶDS−ＩD 特性曲線１〜３はゲート・ソース間電
圧ＶGSが増加すると共に１→２→３と変化してゆく。ド
レイン・ソース間電圧ＶDSが増加すると、ドレイン電流
ＩD が増加するが、その増加率は次第に低下してゆき、
ドレイン・ソース間電圧ＶDSの変化に対してドレイン電
流が変化しないようになる。このような、ＶDS−ＩD グ
ラフ上の領域のことを飽和領域（図４の点線ａによって
非飽和領域と飽和領域とを分離して示している。）と呼
ぶ。
示すグラフである。横軸にドレイン・ソース間電圧
ＶDS、縦軸にドレイン電流ＩD を取って示す。このそれ
ぞれのＶDS−ＩD 特性曲線１〜３はゲート・ソース間電
圧ＶGSが増加すると共に１→２→３と変化してゆく。ド
レイン・ソース間電圧ＶDSが増加すると、ドレイン電流
ＩD が増加するが、その増加率は次第に低下してゆき、
ドレイン・ソース間電圧ＶDSの変化に対してドレイン電
流が変化しないようになる。このような、ＶDS−ＩD グ
ラフ上の領域のことを飽和領域（図４の点線ａによって
非飽和領域と飽和領域とを分離して示している。）と呼
ぶ。
【００３８】従って、ＭＯＳＴｒ５を、上述の飽和領域
において動作させれば、ソース電極およびドレイン電極
間の電圧が変動してもソース電極およびドレイン電極間
に流れるドレイン電流は一定であるので、電源電圧ＶDD
の変動に対する影響を受けない。図４のＶDS−ＩD 特性
曲線１を例にとると、飽和領域の範囲Ｓは、電源電圧Ｖ
DDが５Ｖのときには、大体１〜４Ｖ程度の範囲である。
所望の発振周波数でＭＯＳＴｒ５を飽和領域で動作させ
るためには、このＦＥＴを含むＶＣＯ回路を構成するＦ
ＥＴのディメンジョン（ＦＥＴの各構成要素のサイズま
たは特性を表す用語。）を適当に設定することにより実
現できる。
において動作させれば、ソース電極およびドレイン電極
間の電圧が変動してもソース電極およびドレイン電極間
に流れるドレイン電流は一定であるので、電源電圧ＶDD
の変動に対する影響を受けない。図４のＶDS−ＩD 特性
曲線１を例にとると、飽和領域の範囲Ｓは、電源電圧Ｖ
DDが５Ｖのときには、大体１〜４Ｖ程度の範囲である。
所望の発振周波数でＭＯＳＴｒ５を飽和領域で動作させ
るためには、このＦＥＴを含むＶＣＯ回路を構成するＦ
ＥＴのディメンジョン（ＦＥＴの各構成要素のサイズま
たは特性を表す用語。）を適当に設定することにより実
現できる。
【００３９】また、ＭＯＳＴｒ５を飽和領域で動作させ
ることで、Ｓ点の電位を電源電圧ＶDDより小さくするこ
とができる。後述するように、リングオシレータ１２の
出力電圧はＳ点電位およびＧＮＤ間で振動するから、各
インバータの電源供給端子２０および接地端子ＧＮＤ間
に流れる電流は従来より小さくなる。従って、従来より
も消費電流（消費電力）を小さくすることできる。
ることで、Ｓ点の電位を電源電圧ＶDDより小さくするこ
とができる。後述するように、リングオシレータ１２の
出力電圧はＳ点電位およびＧＮＤ間で振動するから、各
インバータの電源供給端子２０および接地端子ＧＮＤ間
に流れる電流は従来より小さくなる。従って、従来より
も消費電流（消費電力）を小さくすることできる。
【００４０】このように、ＶＣＯ回路への入力電圧をＭ
ＯＳＦＥＴの出力特性の飽和領域を利用して入力電圧に
応じた定電流信号に変換し、この定電流信号をリングオ
シレータの電源電流として供給してリングオシレータを
駆動させている。
ＯＳＦＥＴの出力特性の飽和領域を利用して入力電圧に
応じた定電流信号に変換し、この定電流信号をリングオ
シレータの電源電流として供給してリングオシレータを
駆動させている。
【００４１】また、この第１の構成例のＶＣＯ回路に
は、その出力端子２８に、レベル変換部３２を接続して
具えていてもよい。このレベル変換部３２は、ｎチャネ
ルＭＯＳのＭＯＳＴｒ６を具え、また、負荷抵抗Ｒ0 を
具えている。ＭＯＳＴｒ６のゲート電極に、ＶＣＯ回路
の出力端子２８が接続される。ＭＯＳＴｒ６のソース電
極は接地端子ＧＮＤに接続されている。ＭＯＳＴｒ６の
ドレイン電極に負荷抵抗Ｒ0 の一端が接続されており、
負荷抵抗Ｒ0 の他方の端子は電源端子ＶDDに接続されて
いる。ＭＯＳＴｒ６および負荷抵抗Ｒ0 の接続点がレベ
ル変換部３２の出力端子３４となっている。
は、その出力端子２８に、レベル変換部３２を接続して
具えていてもよい。このレベル変換部３２は、ｎチャネ
ルＭＯＳのＭＯＳＴｒ６を具え、また、負荷抵抗Ｒ0 を
具えている。ＭＯＳＴｒ６のゲート電極に、ＶＣＯ回路
の出力端子２８が接続される。ＭＯＳＴｒ６のソース電
極は接地端子ＧＮＤに接続されている。ＭＯＳＴｒ６の
ドレイン電極に負荷抵抗Ｒ0 の一端が接続されており、
負荷抵抗Ｒ0 の他方の端子は電源端子ＶDDに接続されて
いる。ＭＯＳＴｒ６および負荷抵抗Ｒ0 の接続点がレベ
ル変換部３２の出力端子３４となっている。
【００４２】図５の（Ａ）は、このＶＣＯ回路の出力端
子２８（図のＣ点）における出力電圧の変化の様子を示
すグラフである。また、図５の（Ｂ）は、このＶＣＯ回
路のレベル変換部３２の出力端子３４の出力電圧ＶOUT
の変化の様子を示すグラフである。図５の（Ａ）、
（Ｂ）は、横軸に時間ｔを取り、縦軸に電圧Ｖを取って
示した。
子２８（図のＣ点）における出力電圧の変化の様子を示
すグラフである。また、図５の（Ｂ）は、このＶＣＯ回
路のレベル変換部３２の出力端子３４の出力電圧ＶOUT
の変化の様子を示すグラフである。図５の（Ａ）、
（Ｂ）は、横軸に時間ｔを取り、縦軸に電圧Ｖを取って
示した。
【００４３】図１の回路図のＳ点の電位（電源供給端子
２０の電位）をＶS とすると、Ｃ点における電圧は、ほ
ぼＶS 〜ＧＮＤ間で振動する。この電圧ＶS がＭＯＳＴ
ｒ６のゲート電極Ｇに印加される。ゲート電極に印加さ
れる電圧がＶS のときには、ＭＯＳＴｒ６は導通状態に
なり、出力端子３４はほぼＧＮＤ電位になる。また、Ｍ
ＯＳＴｒ６のゲート電極にＧＮＤ電位が印加されるとき
には、ＭＯＳＴｒ６は高インピーダンス状態であり、負
荷抵抗Ｒ0 によって定められる電源電圧レベルＶDDから
の電圧降下により出力端子３４における電圧が決まる。
負荷抵抗Ｒ0 の値およびＭＯＳＴｒ６の特性を適当に設
定することにより、出力端子３４の出力電圧を、ほぼ電
源電圧ＶDDおよびＧＮＤ電位間で振動する出力を得るこ
とができる。
２０の電位）をＶS とすると、Ｃ点における電圧は、ほ
ぼＶS 〜ＧＮＤ間で振動する。この電圧ＶS がＭＯＳＴ
ｒ６のゲート電極Ｇに印加される。ゲート電極に印加さ
れる電圧がＶS のときには、ＭＯＳＴｒ６は導通状態に
なり、出力端子３４はほぼＧＮＤ電位になる。また、Ｍ
ＯＳＴｒ６のゲート電極にＧＮＤ電位が印加されるとき
には、ＭＯＳＴｒ６は高インピーダンス状態であり、負
荷抵抗Ｒ0 によって定められる電源電圧レベルＶDDから
の電圧降下により出力端子３４における電圧が決まる。
負荷抵抗Ｒ0 の値およびＭＯＳＴｒ６の特性を適当に設
定することにより、出力端子３４の出力電圧を、ほぼ電
源電圧ＶDDおよびＧＮＤ電位間で振動する出力を得るこ
とができる。
【００４４】［第２の実施の形態］図６は、第２の実施
の形態のＶＣＯ回路の構成を示す回路図である。この第
２の構成例の電圧−電流変換部１８は、ＭＯＳＴｒ５の
ドレイン電極にｐチャネルＭＯＳであるＭＯＳＴｒ７の
ソース電極を接続してある。ＭＯＳＴｒ７のゲート電極
には、電源電圧ＶDDから供給され適当にレベル変換され
た一定電圧ＶR が印加されている。電圧ＶR は電源電圧
ＶDDの中間電位程度に設定される。また、ＭＯＳＴｒ７
のドレイン電極は、リングオシレータ１２の電源供給端
子２０に接続される。
の形態のＶＣＯ回路の構成を示す回路図である。この第
２の構成例の電圧−電流変換部１８は、ＭＯＳＴｒ５の
ドレイン電極にｐチャネルＭＯＳであるＭＯＳＴｒ７の
ソース電極を接続してある。ＭＯＳＴｒ７のゲート電極
には、電源電圧ＶDDから供給され適当にレベル変換され
た一定電圧ＶR が印加されている。電圧ＶR は電源電圧
ＶDDの中間電位程度に設定される。また、ＭＯＳＴｒ７
のドレイン電極は、リングオシレータ１２の電源供給端
子２０に接続される。
【００４５】このように、ＭＯＳＴｒ５のドレイン電極
および電源供給端子２０間にＭＯＳＴｒ７を挿入するこ
とにより、ＭＯＳＴｒ５のドレイン電極の電位を固定す
ることができる。図４に示したように、飽和領域で動作
するＭＯＳＴｒ５のドレイン電流ＩD はドレイン・ソー
ス電圧ＶDSの変動に対して理想的には一定となる。しか
し、特にｐチャネルＭＯＳの場合には、飽和領域におい
ても一定とならずドレイン・ソース電圧ＶDSの増加に従
い徐々に増加してゆく。この場合には、ドレイン電流Ｉ
D は一定とならず変動してしまう。そこで、ＭＯＳＴｒ
５のドレイン電極に、ゲート電極に一定電圧ＶR が印加
されたＭＯＳＴｒ７を接続することにより、ドレイン電
極の電位を固定する。よって、電源供給端子２０に与え
られるバイアス電流が一定に保たれ、リングオシレータ
の発振周波数を電源ＶDDの変動の影響を受けずに一定に
保つことができる。
および電源供給端子２０間にＭＯＳＴｒ７を挿入するこ
とにより、ＭＯＳＴｒ５のドレイン電極の電位を固定す
ることができる。図４に示したように、飽和領域で動作
するＭＯＳＴｒ５のドレイン電流ＩD はドレイン・ソー
ス電圧ＶDSの変動に対して理想的には一定となる。しか
し、特にｐチャネルＭＯＳの場合には、飽和領域におい
ても一定とならずドレイン・ソース電圧ＶDSの増加に従
い徐々に増加してゆく。この場合には、ドレイン電流Ｉ
D は一定とならず変動してしまう。そこで、ＭＯＳＴｒ
５のドレイン電極に、ゲート電極に一定電圧ＶR が印加
されたＭＯＳＴｒ７を接続することにより、ドレイン電
極の電位を固定する。よって、電源供給端子２０に与え
られるバイアス電流が一定に保たれ、リングオシレータ
の発振周波数を電源ＶDDの変動の影響を受けずに一定に
保つことができる。
【００４６】［第３の実施の形態］図７は、第３の実施
の形態のＶＣＯ回路の構成を示す回路図である。この構
成例３は、レベル変換部３２の負荷抵抗Ｒ0 を、電圧−
電流変換部１８と同じ回路をさらに一つ設けて、この電
圧−電流変換部１８の出力端子がＭＯＳＴｒ６のドレイ
ン電極に接続されて構成される能動負荷３６とした例で
ある。
の形態のＶＣＯ回路の構成を示す回路図である。この構
成例３は、レベル変換部３２の負荷抵抗Ｒ0 を、電圧−
電流変換部１８と同じ回路をさらに一つ設けて、この電
圧−電流変換部１８の出力端子がＭＯＳＴｒ６のドレイ
ン電極に接続されて構成される能動負荷３６とした例で
ある。
【００４７】能動負荷３６は、電圧−電流変換部１８と
同一の回路構成である。ＭＯＳＴｒ３がＭＯＳＴｒ８
に、ＭＯＳＴｒ４がＭＯＳＴｒ９に、ＭＯＳＴｒ５がＭ
ＯＳＴｒ１０に置き換わり、各ＭＯＳのチャネルタイプ
も対応している回路である。
同一の回路構成である。ＭＯＳＴｒ３がＭＯＳＴｒ８
に、ＭＯＳＴｒ４がＭＯＳＴｒ９に、ＭＯＳＴｒ５がＭ
ＯＳＴｒ１０に置き換わり、各ＭＯＳのチャネルタイプ
も対応している回路である。
【００４８】ＭＯＳＴｒ８のゲート電極は、ＭＯＳＴｒ
３のゲート電極に接続され、従って、制御入力端子３０
に接続されている。ＭＯＳＴｒ３のソース電極は、接地
端子ＧＮＤに接続されている。ＭＯＳＴｒ３のドレイン
電極は、ＭＯＳＴｒ９のドレイン電極に接続される。Ｍ
ＯＳＴｒ９のドレイン電極およびゲート電極は共通であ
り、ＭＯＳＴｒ１０のゲート電極に接続されている。Ｍ
ＯＳＴｒ９およびＭＯＳＴｒ１０のソース電極は、電源
端子ＶDDに接続されている。そして、ＭＯＳＴｒ１０の
ドレイン電極が、負荷抵抗Ｒ0 の代わりにＭＯＳＴｒ６
のドレイン電極に接続されていて、この接続点を出力端
子３４としている。
３のゲート電極に接続され、従って、制御入力端子３０
に接続されている。ＭＯＳＴｒ３のソース電極は、接地
端子ＧＮＤに接続されている。ＭＯＳＴｒ３のドレイン
電極は、ＭＯＳＴｒ９のドレイン電極に接続される。Ｍ
ＯＳＴｒ９のドレイン電極およびゲート電極は共通であ
り、ＭＯＳＴｒ１０のゲート電極に接続されている。Ｍ
ＯＳＴｒ９およびＭＯＳＴｒ１０のソース電極は、電源
端子ＶDDに接続されている。そして、ＭＯＳＴｒ１０の
ドレイン電極が、負荷抵抗Ｒ0 の代わりにＭＯＳＴｒ６
のドレイン電極に接続されていて、この接続点を出力端
子３４としている。
【００４９】前述したレベル変換部１８における負荷抵
抗Ｒ0 は一定の抵抗値を持つ。よって、ＶＣＯ回路に入
力される制御入力電圧ＶINが小さいときには、リングオ
シレータ１２の出力電圧の振幅も小さくなり、ＭＯＳＴ
ｒ６の吸い込み能力が低下する。すなわち、ＭＯＳＴｒ
６のゲート電極に印加される最大電圧が小さく、このと
きＭＯＳＴｒ６が低インピーダンス状態（ＯＮ状態）に
ならず、レベル変換部３２の出力端子３４の出力電圧が
ＧＮＤレベルまで落ちない。
抗Ｒ0 は一定の抵抗値を持つ。よって、ＶＣＯ回路に入
力される制御入力電圧ＶINが小さいときには、リングオ
シレータ１２の出力電圧の振幅も小さくなり、ＭＯＳＴ
ｒ６の吸い込み能力が低下する。すなわち、ＭＯＳＴｒ
６のゲート電極に印加される最大電圧が小さく、このと
きＭＯＳＴｒ６が低インピーダンス状態（ＯＮ状態）に
ならず、レベル変換部３２の出力端子３４の出力電圧が
ＧＮＤレベルまで落ちない。
【００５０】レベル変換部１８を上述した能動負荷３６
に置き換えることにより、電源端子ＶDDおよびＭＯＳＴ
ｒ６のドレイン電極間の抵抗値を、制御入力電圧ＶINの
大きさに応じた抵抗値に変化させることが可能になり電
源端子ＶDDおよび出力端子３４間の電圧降下を適当に制
御することができる。よって、この構成のＶＣＯ回路
は、制御入力電圧ＶINが小さいときにも、レベル変換部
１８の出力端子３４の出力電圧ＶOUT がＧＮＤレベルま
で落ち、電源レベルＶDDおよびＧＮＤレベル間で振動す
る電圧を出力する。
に置き換えることにより、電源端子ＶDDおよびＭＯＳＴ
ｒ６のドレイン電極間の抵抗値を、制御入力電圧ＶINの
大きさに応じた抵抗値に変化させることが可能になり電
源端子ＶDDおよび出力端子３４間の電圧降下を適当に制
御することができる。よって、この構成のＶＣＯ回路
は、制御入力電圧ＶINが小さいときにも、レベル変換部
１８の出力端子３４の出力電圧ＶOUT がＧＮＤレベルま
で落ち、電源レベルＶDDおよびＧＮＤレベル間で振動す
る電圧を出力する。
【００５１】［第４の実施の形態］図８は、第４の実施
の形態の構成を示す回路図である。この第４の構成例
は、第１の構成例における電源供給端子２０（図のＳ
点）および接地端子ＧＮＤ間にコンデンサＣ0 を挿入し
た例である。
の形態の構成を示す回路図である。この第４の構成例
は、第１の構成例における電源供給端子２０（図のＳ
点）および接地端子ＧＮＤ間にコンデンサＣ0 を挿入し
た例である。
【００５２】このコンデンサＣ0 を所定の位置に挿入し
たことにより、Ｓ点の電圧レベルの変動分の周波数成分
をカットでき、電圧レベルが安定する。従って、電源電
圧ＶDDの電圧変動に対する影響をさらに小さくすること
ができ、ＶＣＯ回路の発振周波数の周波数変動をさらに
抑圧することができる。
たことにより、Ｓ点の電圧レベルの変動分の周波数成分
をカットでき、電圧レベルが安定する。従って、電源電
圧ＶDDの電圧変動に対する影響をさらに小さくすること
ができ、ＶＣＯ回路の発振周波数の周波数変動をさらに
抑圧することができる。
【００５３】コンデンサＣ0 の容量値は、各ＭＯＳＦＥ
Ｔのディメンジョンと、抑圧すべき電源変動周波数成分
に応じた時定数を考慮して決定される。このＶＣＯ回路
の入力電圧ＶINは、例えば、ＰＬＬに用いられた場合、
このＰＬＬに入力される信号の周波数変動に応じて変化
する。ＰＬＬの入力信号周波数は数Ｍ〜数百ＭＨｚの場
合が多く、この入力周波数に対して１００ｐＨｚ程度の
周波数変動に追従するよう設計される。したがって、コ
ンデンサＣ0 の容量値を１０ｐｆ以下にして用いれば制
御電圧ＶINの変化に対する応答が遅延することなく所望
の効果が得られる。
Ｔのディメンジョンと、抑圧すべき電源変動周波数成分
に応じた時定数を考慮して決定される。このＶＣＯ回路
の入力電圧ＶINは、例えば、ＰＬＬに用いられた場合、
このＰＬＬに入力される信号の周波数変動に応じて変化
する。ＰＬＬの入力信号周波数は数Ｍ〜数百ＭＨｚの場
合が多く、この入力周波数に対して１００ｐＨｚ程度の
周波数変動に追従するよう設計される。したがって、コ
ンデンサＣ0 の容量値を１０ｐｆ以下にして用いれば制
御電圧ＶINの変化に対する応答が遅延することなく所望
の効果が得られる。
【００５４】尚、この実施の形態では、このコンデンサ
Ｃ0 を第１の構成例に適用したが、これに限ることな
く、他の構成例に対して用いても同様の効果を得ること
ができる。
Ｃ0 を第１の構成例に適用したが、これに限ることな
く、他の構成例に対して用いても同様の効果を得ること
ができる。
【００５５】［第５の実施の形態］図９は、第５の実施
の形態の構成を示す回路図である。この第５の構成例の
ＶＣＯ回路は、リングオシレータ１２を別の構成にした
例である。
の形態の構成を示す回路図である。この第５の構成例の
ＶＣＯ回路は、リングオシレータ１２を別の構成にした
例である。
【００５６】ＭＯＳＴｒ１およびＴｒ２から構成される
各インバータは、次のように構成されている。先ず、各
ＭＯＳＴｒ１のゲート電極には、一定基準電圧ＶR が印
加されている。各ＭＯＳＴｒ１のドレイン電極は、電源
供給端子２０（Ｓ点）に接続される。ＭＯＳＴｒ１のド
レイン電極およびＭＯＳＴｒ２のドレイン電極は共通に
接続されておりこの接続点をインバータの出力端子とす
る。そして、ＭＯＳＴｒ２のゲート電極を入力端子とす
る。
各インバータは、次のように構成されている。先ず、各
ＭＯＳＴｒ１のゲート電極には、一定基準電圧ＶR が印
加されている。各ＭＯＳＴｒ１のドレイン電極は、電源
供給端子２０（Ｓ点）に接続される。ＭＯＳＴｒ１のド
レイン電極およびＭＯＳＴｒ２のドレイン電極は共通に
接続されておりこの接続点をインバータの出力端子とす
る。そして、ＭＯＳＴｒ２のゲート電極を入力端子とす
る。
【００５７】このような構成のインバータの出力端子が
入力端子に順次に接続されてリングオシレータ１２が構
成される。この実施の形態においては、インバータを３
段備えており、３段目のインバータの出力端子をリング
オシレータ１２の出力端子（Ｃ点）としている。このよ
うな構成にした結果、ＭＯＳＴｒ１のゲート電極には常
に一定の基準電圧ＶR が印加され高インピーダンス状態
であり、従って、インバータに流れるバイアス電流は低
く抑えられ、さらに低消費電流を実現することができ
る。また、各インバータの出力端子は次段の１個のＭＯ
ＳＴｒのゲートにしか接続されず、ゲート容量等の負荷
容量が低減され、リングオシレータの高速化が容易にな
る。
入力端子に順次に接続されてリングオシレータ１２が構
成される。この実施の形態においては、インバータを３
段備えており、３段目のインバータの出力端子をリング
オシレータ１２の出力端子（Ｃ点）としている。このよ
うな構成にした結果、ＭＯＳＴｒ１のゲート電極には常
に一定の基準電圧ＶR が印加され高インピーダンス状態
であり、従って、インバータに流れるバイアス電流は低
く抑えられ、さらに低消費電流を実現することができ
る。また、各インバータの出力端子は次段の１個のＭＯ
ＳＴｒのゲートにしか接続されず、ゲート容量等の負荷
容量が低減され、リングオシレータの高速化が容易にな
る。
【００５８】尚、インバータの数は３個に限らず、３個
以上の奇数個であるならばよい。また、この構成のリン
グオシレータ１２を第１の構成例だけでなく前述した別
の構成例に適用して用いてもよい。
以上の奇数個であるならばよい。また、この構成のリン
グオシレータ１２を第１の構成例だけでなく前述した別
の構成例に適用して用いてもよい。
【００５９】
【発明の効果】この発明のＶＣＯ回路の駆動方法によれ
ば、ＶＣＯ回路への入力電圧をＦＥＴの出力特性の飽和
領域を利用して入力電圧に応じた定電流信号に変換し、
この定電流信号をリングオシレータの電源電流として供
給してリングオシレータを駆動させることにより、電源
電圧の電圧変動に影響することなく、また、低消費電流
を実現することが可能である。
ば、ＶＣＯ回路への入力電圧をＦＥＴの出力特性の飽和
領域を利用して入力電圧に応じた定電流信号に変換し、
この定電流信号をリングオシレータの電源電流として供
給してリングオシレータを駆動させることにより、電源
電圧の電圧変動に影響することなく、また、低消費電流
を実現することが可能である。
【００６０】また、この発明のＶＣＯ回路によれば、出
力特性の飽和領域を利用したＦＥＴを用いる電圧−電流
変換部を具えることにより、電源電圧の電圧変動に影響
しにくく、低消費電流のＶＣＯ回路を構成することが可
能である。
力特性の飽和領域を利用したＦＥＴを用いる電圧−電流
変換部を具えることにより、電源電圧の電圧変動に影響
しにくく、低消費電流のＶＣＯ回路を構成することが可
能である。
【図１】第１の構成例の回路図である。
【図２】インバータの構成例を示す図である。
【図３】リングオシレータの構成を示す図である。
【図４】ＭＯＳＦＥＴの出力特性を示す図である。
【図５】（Ａ）、（Ｂ）は電圧の時間変化を示す図であ
る。
る。
【図６】第２の構成例の回路図である。
【図７】第３の構成例の回路図である。
【図８】第４の構成例の回路図である。
【図９】第５の構成例の回路図である。
【図１０】ＰＬＬの基本構成を示す図である。
【図１１】従来のＶＣＯ回路構成を示す図である。
【図１２】出力電圧の時間変化を示す図である。
１０：電圧−電圧変換部 １２、４８：リングオシレータ １４、３０：制御入力端子 １６、２８：出力端子（ＶＣＯ回路） １８：電圧−電流変換部 ２０：電源供給端子 ２２：入力端子（インバータ） ２４：出力端子（インバータ） ２６、２６ａ、２６ｂ、２６ｃ：インバータ ３２：レベル変換部 ３４：出力端子（レベル変換部） ３６：能動負荷 ３８：周波数位相比較器 ４０：チャージポンプ ４２：ローパスフィルタ ４４：ＶＣＯ回路 ４６：Ｎ分周器
Claims (9)
- 【請求項１】 リングオシレータを備えるＶＣＯ回路を
駆動するに当たり、該ＶＣＯ回路への入力電圧を電界効
果トランジスタ（以下、単にＦＥＴと称する。）の出力
特性の飽和領域を利用して該入力電圧に応じた定電流信
号に変換し、該定電流信号をリングオシレータの電源電
流として供給して該リングオシレータを駆動させること
を特徴とするＶＣＯ回路の駆動方法。 - 【請求項２】 入力端子、出力端子、電源供給端子およ
び接地端子を具えるインバータを、３段以上の奇数段だ
け、その入力端子および出力端子を順次に接続してなる
リングオシレータを含み、制御入力端子、出力端子およ
び電源端子を少なくとも具えるＶＣＯ回路において、 前記インバータの電源供給端子の各々は共通接続してあ
り、および制御電極が前記制御入力端子に結合され、第
１主電極が前記電源端子に結合されおよび第２主電極が
前記電源供給端子に結合され、かつ、電界効果トランジ
スタ（以下、単にＦＥＴと称する。）の出力特性の飽和
領域で動作するように設けられている当該ＦＥＴを含む
電圧−電流変換部を具え、 前記制御入力端子へ入力された制御入力電圧を、前記Ｆ
ＥＴで、該制御入力電圧に応じた定電流信号に変えて前
記電源供給端子へ接続してなることを特徴とするＶＣＯ
回路。 - 【請求項３】 請求項２に記載のＶＣＯ回路において、 前記ＦＥＴをｐチャネルＭＯＳの第１ＦＥＴとし、前記
電圧−電流変換部は、前記電源端子および接地端子間に
設けられた該第１ＦＥＴ、ｐチャネルＭＯＳの第２ＦＥ
ＴおよびｎチャネルＭＯＳの第３ＦＥＴを具え、 前記第１ＦＥＴの第１主電極および前記第２ＦＥＴの第
１主電極が前記電源端子に接続され、前記第３ＦＥＴの
第１主電極が接地端子に接続されており、 前記第１ＦＥＴの制御電極、前記第２ＦＥＴの制御電
極、前記第２ＦＥＴの第２主電極および前記第３ＦＥＴ
の第２主電極が接続されており、 前記第３ＦＥＴの制御電極を前記制御入力端子とし、前
記第１ＦＥＴの第２主電極を前記電源供給端子に接続し
てなることを特徴とするＶＣＯ回路。 - 【請求項４】 請求項２に記載のＶＣＯ回路において、 前記ＦＥＴをｐチャネルＭＯＳの第１ＦＥＴとし、前記
電圧−電流変換部は、前記電源端子および接地端子間に
設けられた該第１ＦＥＴ、ｐチャネルＭＯＳの第２ＦＥ
Ｔ、ｎチャネルＭＯＳの第３ＦＥＴおよびｐチャネルＭ
ＯＳの第４ＦＥＴを具え、 前記第１ＦＥＴの第１主電極および前記第２ＦＥＴの第
１主電極が前記電源端子に接続され、前記第３ＦＥＴの
第１主電極が接地端子に接続されており、 前記第１ＦＥＴの制御電極、前記第２ＦＥＴの制御電
極、前記第２ＦＥＴの第２主電極および前記第３ＦＥＴ
の第２主電極が接続されており、 前記第１ＦＥＴの第２主電極が前記第４ＦＥＴの第１主
電極に接続され、前記第４ＦＥＴの制御電極に一定電圧
が印加されており、 前記第３ＦＥＴの制御電極を前記制御入力端子とし、前
記第４ＦＥＴの第２主電極を前記電源供給端子に接続し
てなることを特徴とするＶＣＯ回路。 - 【請求項５】 請求項２に記載のＶＣＯ回路において、 前記インバータは、前記電源供給端子および接地端子間
にｐチャネルＭＯＳの第５ＦＥＴおよびｎチャネルＭＯ
Ｓの第６ＦＥＴを具え、これら第５および第６ＦＥＴの
制御電極どうしが接続されこの接続点を前記入力端子と
し、 前記第５ＦＥＴの第１主電極が前記電源供給端子に接続
され、前記第５ＦＥＴの第２主電極および前記第６ＦＥ
Ｔの第１主電極が接続されこの接続点を前記出力端子と
し、 前記第６ＦＥＴの第２主電極を前記接地端子に接続して
なることを特徴とするＶＣＯ回路。 - 【請求項６】 請求項２に記載のＶＣＯ回路において、 前記インバータは、前記電源供給端子および接地端子間
にｐチャネルＭＯＳの第５ＦＥＴおよびｎチャネルＭＯ
Ｓの第６ＦＥＴを具え、 前記第５ＦＥＴの第１主電極が前記電源供給端子に接続
され、前記第５ＦＥＴの第２主電極および前記第６ＦＥ
Ｔの第１主電極が接続されこの接続点を前記出力端子と
し、 前記第５ＦＥＴの制御電極に一定電圧を印加し、前記第
６ＦＥＴの制御電極を前記入力端子とし、 前記第６ＦＥＴの第２主電極を前記接地端子に接続して
なることを特徴とするＶＣＯ回路。 - 【請求項７】 請求項２に記載のＶＣＯ回路において、 前記インバータの出力端子の一つに接続される制御電極
を有する第７ＦＥＴおよび負荷抵抗を具え、 前記第７ＦＥＴの第１主電極および前記負荷抵抗の一端
が接続されこの接続点を出力端子とし、 前記第７ＦＥＴの第２主電極が接地端子に接続されてお
り、前記負荷抵抗の別の一端が電源端子に接続してなる
レベル変換部を具えることを特徴とするＶＣＯ回路。 - 【請求項８】 請求項７に記載のＶＣＯ回路において、 前記負荷抵抗は、前記電圧−電流変換部をさらに一つ設
け、この電圧−電流変換部の出力端子が前記第７ＦＥＴ
の第１主電極に接続されて構成されている能動負荷とす
ることを特徴とするＶＣＯ回路。 - 【請求項９】 請求項２から請求項８のいずれか一項に
記載のＶＣＯ回路において、 前記電源供給端子および接地端子間にコンデンサを挿入
してあることを特徴とするＶＣＯ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02706296A JP3638696B2 (ja) | 1996-02-14 | 1996-02-14 | Ｖｃｏ回路の駆動方法及びｖｃｏ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02706296A JP3638696B2 (ja) | 1996-02-14 | 1996-02-14 | Ｖｃｏ回路の駆動方法及びｖｃｏ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09223950A true JPH09223950A (ja) | 1997-08-26 |
| JP3638696B2 JP3638696B2 (ja) | 2005-04-13 |
Family
ID=12210593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02706296A Expired - Fee Related JP3638696B2 (ja) | 1996-02-14 | 1996-02-14 | Ｖｃｏ回路の駆動方法及びｖｃｏ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3638696B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6374097B1 (en) | 1998-02-24 | 2002-04-16 | Nec Corporation | Radio type selective calling receiver and method of receiving selective calling |
| KR100490283B1 (ko) * | 1998-12-23 | 2005-08-01 | 주식회사 하이닉스반도체 | 링 오실레이터_ |
| KR100822786B1 (ko) * | 2000-08-01 | 2008-04-17 | 소니 가부시끼 가이샤 | 지연 회로, 전압 제어 지연 회로, 전압 제어 발진회로, 지연 조정 회로, ｄｌｌ 회로 및 ｐｌｌ 회로 |
| JP2008136180A (ja) * | 2006-10-31 | 2008-06-12 | Semiconductor Energy Lab Co Ltd | 発振回路およびそれを備えた半導体装置 |
| US7965145B2 (en) | 2008-07-17 | 2011-06-21 | Samsung Electronics Co., Ltd. | Voltage-controlled oscillator circuit including level shifter |
| WO2019167353A1 (ja) * | 2018-03-01 | 2019-09-06 | ソニーセミコンダクタソリューションズ株式会社 | 電圧電流変換回路および電圧制御発振器 |
-
1996
- 1996-02-14 JP JP02706296A patent/JP3638696B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6374097B1 (en) | 1998-02-24 | 2002-04-16 | Nec Corporation | Radio type selective calling receiver and method of receiving selective calling |
| KR100490283B1 (ko) * | 1998-12-23 | 2005-08-01 | 주식회사 하이닉스반도체 | 링 오실레이터_ |
| KR100822786B1 (ko) * | 2000-08-01 | 2008-04-17 | 소니 가부시끼 가이샤 | 지연 회로, 전압 제어 지연 회로, 전압 제어 발진회로, 지연 조정 회로, ｄｌｌ 회로 및 ｐｌｌ 회로 |
| JP2008136180A (ja) * | 2006-10-31 | 2008-06-12 | Semiconductor Energy Lab Co Ltd | 発振回路およびそれを備えた半導体装置 |
| US7965145B2 (en) | 2008-07-17 | 2011-06-21 | Samsung Electronics Co., Ltd. | Voltage-controlled oscillator circuit including level shifter |
| WO2019167353A1 (ja) * | 2018-03-01 | 2019-09-06 | ソニーセミコンダクタソリューションズ株式会社 | 電圧電流変換回路および電圧制御発振器 |
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| Publication number | Publication date |
|---|---|
| JP3638696B2 (ja) | 2005-04-13 |
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