JPH0922382A - コンピュータシステムおよびそのプロセッサの外部キャッシュに記憶したデータブロックを無効化する方法 - Google Patents

コンピュータシステムおよびそのプロセッサの外部キャッシュに記憶したデータブロックを無効化する方法

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JPH0922382A
JPH0922382A JP8099595A JP9959596A JPH0922382A JP H0922382 A JPH0922382 A JP H0922382A JP 8099595 A JP8099595 A JP 8099595A JP 9959596 A JP9959596 A JP 9959596A JP H0922382 A JPH0922382 A JP H0922382A
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Abstract

(57)【要約】 【課題】 メモリサブシステム及び外部キャッシュと
プロセッササブシステム内のキャッシュしたデータブロ
ックを無効化し間違った無効化動作を削減すること。 【解決手段】 プロセッササブシステムは、メモリサブ
システムに対して、書込み無効化メッセージを送る。そ
の書込み無効化メッセージには、データブロックの指定
と、外部キャッシュ内にデータブロックが存在するかど
うかを示す無効化助言表示とが含まれる。無効化助言表
示は、メモリサブシステムが無効化メッセージを書き込
み無効化動作のためにプロセッササブシステムに戻すか
どうかを決定する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はコンピュータシステ
ムの分野に関し、特にコンピュータシステムのプロセッ
サの外部キャッシュに記憶したデータを無効化するシス
テムレベルのメカニズムを含むコンピュータシステムに
関する。
【０００２】
【従来の技術】従来のコンピュータシステムは一般に、
主記憶サブシステムに接続した１以上のプロセッササブ
システム及び１以上の入出力サブシステムを含んでい
る。そのような主記憶サブシステムは一般に、プロセッ
サの命令やデータの記憶領域並びに入出力サブシステム
に接続した入出力装置に対するデータ転送用の記憶領域
を提供する。一般にプロセッササブシステム及び入出力
サブシステムは共通バスないし交換相互接続データパス
(switched interconnect data path) を提供する物理的
相互接続を通して主記憶サブシステムに接続している。
【０００３】そのようなシステムのプロセッササブシス
テムは一般に付随の外部キャッシュメモリを含んでい
る。そのような外部キャッシュメモリは通常、主記憶サ
ブシステムから選択されたブロックを記憶する。外部キ
ャッシュメモリは通常、主記憶サブシステムからのフェ
ッチを避けることで、キャッシュに記憶したデータブロ
ックにコードとデータに対する高速プロセッサアクセス
を提供する。更にそのようなコンピュータシステムは一
般に、主記憶装置と外部キャッシュメモリ内の対応する
データブロック間のデータコヒーレンスを維持するプロ
トコルを実施する。例えば各々の外部キャッシュメモリ
は一般に外部キャッシュに記憶されたデータブロックの
妥当性(validity)状況を示す１組のタグを含んでいる。
【０００４】一般にそのようなコンピュータシステムは
コヒーレントなデータ入出力を行うメカニズムを提供す
る。例えばそのようなコンピュータシステムの入出力サ
ブシステムは通常、書込み無効（ＷＲＩ）動作を主記憶
サブシステムに出すことで新しいデータをシステムに注
入する。そのような書込み無効動作は例えば、入出力サ
ブシステムに接続したディスク装置から新しいページの
データを読み込むときに生じ得る。
【０００５】更にプロセッササブシステムは通常、ブロ
ックコピー動作中にＷＲＩ動作を用いて新しいデータを
コンピュータシステムに注入する。そのようなブロック
コピー動作は例えば、コンピュータシステムでデータ構
成初期化ないしファイルコピー動作中に生じる。そのよ
うなブロックコピー動作は一般的な従来のコンピュータ
システムでは比較的高い割合で生じる。
【０００６】そのようなＷＲＩ動作では通常、システム
内のデータコヒーレンシィを維持するため、外部プロセ
ッサキャッシュに記憶した対応するデータブロックの無
効化が必要となる。一般にそのような外部キャッシュで
の無効化動作は、その外部キャッシュのタグによって新
しく注入したデータブロックの存在が示される場合にの
み必要である。
【０００７】
【発明が解決しようとする課題】一部の従来のコンピュ
ータシステムでは、そのような無効化動作が各々のプロ
セッササブシステム内で行われている。そのようなシス
テムでは、プロセッサは対応する外部タグを読んで書込
み無効化トランザクション中に無効化動作が必要かどう
かを判定する。しかしそのようなメカニズムでは各々の
プロセッサがタグ読取り動作を行い、記憶サブシステム
に出す各々のＷＲＩ動作のタグ読取り・修正・書込み動
作を潜在的に行う必要がある。一般的な従来システムで
はそのようなＷＲＩ動作が頻繁に生じ、プロセッサが行
う通常の命令実行を妨げ、それによりそのようなシステ
ムの全体的な性能は低下する。更にそのような自己無効
化動作を行うプロセッササブシステムは記憶サブシステ
ムでディレクトリベースのタグを提供するシステムと互
換性がないことがある。
【０００８】一部のコンピュータシステムはそのような
無効化動作に対して最悪ケースのアプローチを実施する
ことがある。例えばシステムは書込み無効化トランザク
ションで指定されたデータブロックが外部キャッシュに
存在するか否かにかかわらず全ての書込み無効化トラン
ザクションに付いて外部キャッシュ無効化動作を盲目的
に行うことがある。そのような無効化動作は、指定デー
タブロックが外部キャッシュに記憶されていない場合に
はいつでも不必要である。残念ながら、そのような不必
要な無効化動作はプロセッサの通常動作の妨げになる。
【０００９】更にそのような無効化動作は、一部の種類
のブロックコピー動作中に必要になるが、他の種類のブ
ロックコピー動作中には必要とされない。例えばプロセ
ッササブシステムは、プロセッササブシステムが後にア
クセスしない新しいメモリデータブロックを生成するブ
ロックコピー動作中に無効化動作を必要とすることがあ
る。他方、データブロックをコンピュータシステムの安
定記憶装置に書き込むブロックコピー動作は、プロセッ
サが安定記憶装置に転送したデータブロックに対する制
御を保持する場合は一般に外部キャッシュに対する無効
化動作を必要としない。盲目的に無効化動作を行う従来
システムでは通常、プロセッササブシステムは指定デー
タブロックに付いて記憶サブシステムに対する外部取り
出しを後に行う。残念ながら、記憶サブシステムに対す
るそうした不必要な外部取り出しはそのようなコンピュ
ータシステムの全体的なスループットを低下させること
になる。
【００１０】
【課題を解決するための手段】記憶サブシステムと外部
キャッシュを有するプロセッササブシステムを含み、記
憶サブシステムが外部キャッシュのデータブロックを無
効化するメカニズムを含むコンピュータシステムを開示
する。コンピュータシステムは更に外部キャッシュのデ
ータの状態について記憶サブシステムにヒントを提供す
ることにより間違った無効化動作を削減するメカニズム
も含む。
【００１１】プロセッササブシステムは、記憶サブシス
テムに対して、データブロックを指定し、無効化助言表
示を含む書込み無効化メッセージを出す。無効化助言表
示はデータブロックが外部キャッシュに存在するかどう
かを示す。また無効化助言表示は、記憶サブシステム
が、外部キャッシュのデータブロックを無効化する無効
化メッセージを、プロセッササブシステムに対して転送
するかどうかを決定する。
【００１２】プロセッサの外部キャッシュを無効化す
る、記憶サブシステム内のメカニズムにより、プロセッ
サから外部キャッシュへのインターフェイスの設計が簡
素になり、システム内の書込み無効化動作のプロセッサ
性能に対する悪影響が低減される。キャッシュ無効化の
ためのそうした外部メカニズムにより、その外部メカニ
ズムがなければプロセッサの性能に悪影響を与える書込
み無効化動作中の外部キャッシュに対するプロセッサに
よる読取り・修正・書込み動作を省くことができる。更
にキャッシュ無効化のためのそのような外部メカニズム
は、ディレクトリベースないし複製されたタグを維持す
るマルチプロセッサシステムとディレクトリベースない
し複製タグ(duplicate tag) を維持しないユニプロセッ
サシステムと互換性のあるプロセッササブシステムを提
供する。
【００１３】
【発明の実施の形態】図１は一実施形態としてのコンピ
ュータシステム１０を示す。コンピュータシステム１０
はプロセッササブシステム２０と、入出力ポート２２
と、メモリ相互接続サブシステム１８とからなる。メモ
リ相互接続サブシステム１８はプロセッササブシステム
２０及び入出力ポート２２に主記憶装置１４に対する共
有アクセスを提供する。コンピュータシステム１０の構
成要素は１組のメモリポート１−Ｎを通してメモリ相互
接続サブシステム１８と通信する。例えばプロセッササ
ブシステム２０に対するポート１はデータパス４０、ア
ドレス経路４２、制御経路４４からなり、入出力サブシ
ステム２２に対するポートＮはデータパス４６、アドレ
ス経路４８、制御経路５０とからなる。
【００１４】メモリ相互接続サブシステム１８は主記憶
装置１４に対するデータパススィッチ１２とシステムコ
ントローラ１６とからなる。一実施形態では、データパ
ススィッチ１２は１組の制御信号５４を通してシステム
コントローラ１６により制御されるクロスバースィッチ
である。データパススィッチ１２はデータパス４０とデ
ータパス４６を含む各々のポート１−Ｎのデータパスを
通して主記憶装置１４へのデータパスアクセスを可能に
する。システムコントローラ１６はプロセッササブシス
テム２０−２２から受け取ったアドレスを復号し、メモ
リ制御バス５６を通して主記憶装置１４に対する行アド
レス選択（ＲＡＳ）及び列アドレス選択（ＣＡＳ）信号
を生成することでメモリコントローラとしての機能を果
たす。
【００１５】システムコントローラ１６は、サブシステ
ム２０−２２からメモリアクセス要求を、アドレスパス
４２及びアドレスパス４８を含む各ポート１−Ｎのアド
レスパスを通して受け取る。システムコントローラ１６
はサブシステム２０−２２からの要求間の仲裁を行い、
データパススィッチ１２を構成（コンフィギャ）してメ
モリデータバス５２を通した主記憶装置１４へのアクセ
スのための必要な接続、或いはサブシステム間のデータ
転送に必要な接続を提供する。システムコントローラ１
６は必要に応じてプロセッササブシステム２０へのキャ
ッシュ状態遷移制御メッセージに応答する。
【００１６】メモリアクセス要求には例えば書込み無効
化（ＷＲＩ）要求が含まれる。サブシステム２０−２２
はシステムコントローラ１６に対するＷＲＩ要求を用い
て指定データブロックを主記憶装置１４に書き込む。シ
ステム・コントローラ１６は、データパススィッチ１２
を構成（コンフィギャ）して指定データブロックに対し
て固有の資源を提供することによりＷＲＩ要求を処理す
る。ＷＲＩ要求がプロセッササブシステム２０から生じ
る場合は、システムコントローラ１６はメッセージを制
御パス４４を経て転送して、プロセッササブシステム２
０の外部キャッシュ内のキャッシュ状態遷移を制御す
る。例えば、システムコントローラ１６は無効化メッセ
ージを制御パス４４を経て転送して、プロセッササブシ
ステム２０の外部キャッシュのデータブロックを適宜無
効化する。
【００１７】別の実施形態では、システムコントローラ
１６は外部タグに対応する１組の複製タグを維持する。
そのようなマルチプロセッサ実施形態では、システムコ
ントローラ１６はシステムコントローラ１６と複製タグ
間に接続したスヌープバスを介して複製タグにアクセス
する。そのような実施形態の例示に付いては、名称「パ
ケット交換型キャッシュコヒーレント・マルチプロセッ
サコンピュータシステム」の１９９５年３月３１日の米
国出願（番号： ）を参照されたい。
【００１８】入出力ポート２２により、標準化入出力バ
ス５８を通して１組の周辺装置３０−３３との通信が可
能になる。標準化入出力バス５８は、例えばＳＢＵＳあ
るいは周辺構成部品相互接続（ＰＣＩ）標準化バスで構
成することが出来る。入出力ポート２２はシステムコン
トローラ１６を通して主記憶装置１４へのコヒーレント
な入出力動作を提供する直接メモリアクセスメカニズム
を実施する。
【００１９】図２は一実施形態としてのプロセッササブ
システム２０を示したものである。プロセッササブシス
テム２０はプロセッサ７０、外部キャッシュ７４、ポー
トインターフェイス７２に関連した１組の外部タグ７６
からなる。
【００２０】プロセッサ７０は外部キャッシュ７４にメ
モリロード及びメモリ記憶動作を出す。ポートインター
フェイス７２はアドレスパス４２を介して転送されるメ
ッセージパケットを用いて、システムコントローラ１６
にキャッシュ要求を出す。キャッシュ要求にはプロセッ
サ７０によるブロックコピー動作中のＷＲＩトランザク
ションが含まれる。アドレスパス４２を通して転送する
各々のメッセージパケットには、書込み無効化トランザ
クションのデータブロックを指定するアドレスと共に書
込み無効化要求タイプを指定するヘッダが含まれる。シ
ステムコントローラ１６はデータパススィッチ１２を構
成して対応するデータブロックを主記憶装置１４に転送
することで書込み無効化トランザクションを処理する。
【００２１】一実施形態としてのシステムコントローラ
１６に対するＷＲＩ要求パケットには、無効化助言（Ｉ
ＶＡ, invalidate advisory ）表示が含まれる。ＩＶＡ
表示はシステムコントローラ１６がプロセッササブシス
テム２０に対して無効化要求を出し戻して、外部キャッ
シュ７４内の対応するデータブロックを無効化するかど
うかを判定する。更にプロセッササブシステム２０は、
指定された無効化データブロックが外部キャッシュ７４
にあれば、無効化要求に応答してメモリ相互接続サブシ
ステム１８に対してコピーバック動作を行う。
【００２２】図３は一実施形態としての入出力ポート２
２を示したものである。入出力ポート２２はポートイン
ターフェイス８２と共に標準入出力バスインターフェイ
ス８０からなる。ポートインターフェイス８２により、
システムコントローラ１６を通して主記憶装置１４に対
するコヒーレントな入出力直接メモリアクセスが可能に
なる。
【００２３】図４はメモリポートのポート１−ポートＮ
の１つからシステムコントローラ１６への要求パケット
の一実施形態を示す。この実施形態に付いては、要求パ
ケットはシステムコントローラ１６に適切なメモリ経路
を介して２つのサイクルで転送される。要求パケットの
物理的アドレスで要求パケットについて主記憶装置１４
のデータブロックを指定する。プロセッササブシステム
２０からのＷＲＩトランザクション中、要求パケットの
最初のサイクルのトランザクションタイプ欄は書込み無
効化トランザクションタイプを示す。ＩＶＡビットは、
プロセッササブシステム２０が外部キャッシュ７４内の
データブロック及びタグ７６を無効化するのに対応する
書込み無効化トランザクションに対する無効化要求を必
要とするかどうかを示す。
【００２４】図５は一実施形態としてのプロセッササブ
システム２０によるブロック記憶動作を示す。ブロック
記憶動作は、例えばプロセッササブシステム２０による
ブロックコピー中に生じることがある。ブロック１００
では、プロセッサ７０が外部キャッシュ７４に対してブ
ロック記憶動作を出す。
【００２５】図５において、ブロック１０２では、ポー
トインターフェイス７２がプロセッサ７０からのブロッ
ク記憶動作のデータブロックを指定する書込み無効化要
求パケットを生成する。判断ブロック１０４では、プロ
セッサ７０が指定データブロックが保持されているかど
うかを判定する。判断ブロック１０４で指定データブロ
ックがプロセッサ７０により保持されていなければ、制
御はブロック１０６に進む。
【００２６】ブロック１０６では、プロセッサ７０はポ
ートインターフェイス７２内に組み込まれた書込み無効
化要求パケット内のＩＶＡビットをクリアする。その
後、ブロック１０８でポートインターフェイス７２が書
込み無効化要求をアドレスパス４２を介してシステムコ
ントローラ１６に出す。
【００２７】判断ブロック１０４で指定データブロック
がプロセッサ７０により保持されていれば、制御は決定
ブロック１１０に進む。判断ブロック１１０では、プロ
セッサ７０は、外部タグ７６に対してタグ参照動作を行
って指定データブロックが外部キャッシュ７４内に存在
するか否かを判定する。指定データブロックが外部キャ
ッシュ７４内になければ、制御はブロック１０８に進
み、書込み無効化要求をシステムコントローラ１６に出
す。そうでなければ制御はブロック１１２に進む。
【００２８】ブロック１１２では、プロセッサ７０は書
込み無効化要求パケットにＩＶＡを設定して、データブ
ロックに対する書込み無効化要求がシステムコントロー
ラ１６から要求されていることを示す。その後、制御は
ブロック１０８に進み、書込み無効化要求パケットをシ
ステムコントローラ１６に出す。
【００２９】以上、本発明をその特定の実施形態を参照
して説明したが、様々な修正や変更を、特許請求項の範
囲記載の本発明の趣旨から逸脱せずに行い得ることは明
かである。従って明細書や図面は例示的なものと見なす
べきである。
【図面の簡単な説明】
【図１】 プロセッササブシステム、入出力ポート、
メモリ相互接続サブシステムを含むコンピュータシステ
ム１０の一実施形態を示す。
【図２】 プロセッサ、外部キャッシュと付随の外部
タグ・セットと、メモリ相互接続ポートインターフェイ
スを含むプロセッササブシステムを示す。
【図３】 標準入出力バスインターフェイスと主記憶
装置へのコヒーレントな入出力直接メモリアクセスを可
能にするポートインターフェイスを含む入出力ポートの
一実施形態を示す。
【図４】 メモリポートのポート１−ポートＮの１つ
からシステムコントローラへの要求パケットの一実施形
態を示す。
【図５】 一実施形態としてのプロセッササブシステ
ムによるブロック記憶動作を取り扱いを示す。
【符号の説明】
１２・・データパススィッチ、 １４・・主記憶装
置、１６・・システムコントローラ、 ２０・・プロ
セッササブシステム、２２・・入出力ポート、
３０，３１，３２，３３・・周辺装置、７０・・プ
ロセッサ、 ７２・・ポートインターフェ
イス、７４・・外部キャッシュ、 ７６・・外
部タグ、４０・・データパス、 ４２・・
アドレスパス、８０・・標準入出力バスインターフェイ
ス、８２・・ポートインターフェイス。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 サトヤナラヤナ・ニシュタラ アメリカ合衆国 95014 カリフォルニア 州・クパチーノ・カントリー スプリング コート・11522 (72)発明者 ウイリアム・ヴァン・ルー アメリカ合衆国 94301 カリフォルニア 州・パロ アルト・エマーソン ストリー ト・2330 (72)発明者 ケヴィン・ノーモイル アメリカ合衆国 94043 カリフォルニア 州・マウンテンビュー・ガルシア アヴェ ニュ・2550 (72)発明者 レスリー・コーン アメリカ合衆国 94043 カリフォルニア 州・マウンテンビュー・ガルシア アヴェ ニュ・2550 (72)発明者 ルイス・エフ・コフィン，ザ サード アメリカ合衆国 95124 カリフォルニア 州・サン ホゼ・ワイン コーク ウエ イ・3444

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 外部キャッシュを有するプロセッササ
    ブシステムと、前記外部キャッシュ内のデータブロック
    を無効化するメカニズムを有するメモリサブシステムと
    を備えるコンピュータシステム。
  2. 【請求項２】 外部タグを含む外部キャッシュメモリ
    を有するプロセッササブシステムと、 前記外部キャッシュ内のデータブロックを無効化するメ
    カニズムを含むメモリ相互接続とからなり、 前記プロセッササブシステムは、メモリサブシステムに
    対して書込み無効化動作を発行し、その書込み無効化動
    作は、データブロックを指定し、前記外部キャッシュ内
    におけるデータブロックの存否を示す無効化助言表示を
    含んでいる、コンピュータシステム。
  3. 【請求項３】 コンピュータシステムのプロセッサの
    外部キャッシュに記憶したデータブロックを無効化する
    方法であって、データブロックを指定する書込み無効化
    動作をメモリ相互接続に転送し、このメモリ相互接続か
    ら受けた無効化メッセージに対応してデータブロックを
    無効化するステップを備える、データブロックを無効化
    する方法。
JP09959596A 1995-03-31 1996-03-29 コンピュータシステムおよびそのプロセッサの外部キャッシュに記憶したデータブロックを無効化する方法 Expired - Lifetime JP3887036B2 (ja)

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Application Number Priority Date Filing Date Title
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