JPH0922382A - コンピュータシステムおよびそのプロセッサの外部キャッシュに記憶したデータブロックを無効化する方法 - Google Patents
コンピュータシステムおよびそのプロセッサの外部キャッシュに記憶したデータブロックを無効化する方法Info
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Abstract
プロセッササブシステム内のキャッシュしたデータブロ
ックを無効化し間違った無効化動作を削減すること。 【解決手段】 プロセッササブシステムは、メモリサブ
システムに対して、書込み無効化メッセージを送る。そ
の書込み無効化メッセージには、データブロックの指定
と、外部キャッシュ内にデータブロックが存在するかど
うかを示す無効化助言表示とが含まれる。無効化助言表
示は、メモリサブシステムが無効化メッセージを書き込
み無効化動作のためにプロセッササブシステムに戻すか
どうかを決定する。
Description
ムの分野に関し、特にコンピュータシステムのプロセッ
サの外部キャッシュに記憶したデータを無効化するシス
テムレベルのメカニズムを含むコンピュータシステムに
関する。
主記憶サブシステムに接続した1以上のプロセッササブ
システム及び1以上の入出力サブシステムを含んでい
る。そのような主記憶サブシステムは一般に、プロセッ
サの命令やデータの記憶領域並びに入出力サブシステム
に接続した入出力装置に対するデータ転送用の記憶領域
を提供する。一般にプロセッササブシステム及び入出力
サブシステムは共通バスないし交換相互接続データパス
(switched interconnect data path) を提供する物理的
相互接続を通して主記憶サブシステムに接続している。
テムは一般に付随の外部キャッシュメモリを含んでい
る。そのような外部キャッシュメモリは通常、主記憶サ
ブシステムから選択されたブロックを記憶する。外部キ
ャッシュメモリは通常、主記憶サブシステムからのフェ
ッチを避けることで、キャッシュに記憶したデータブロ
ックにコードとデータに対する高速プロセッサアクセス
を提供する。更にそのようなコンピュータシステムは一
般に、主記憶装置と外部キャッシュメモリ内の対応する
データブロック間のデータコヒーレンスを維持するプロ
トコルを実施する。例えば各々の外部キャッシュメモリ
は一般に外部キャッシュに記憶されたデータブロックの
妥当性(validity)状況を示す1組のタグを含んでいる。
コヒーレントなデータ入出力を行うメカニズムを提供す
る。例えばそのようなコンピュータシステムの入出力サ
ブシステムは通常、書込み無効(WRI)動作を主記憶
サブシステムに出すことで新しいデータをシステムに注
入する。そのような書込み無効動作は例えば、入出力サ
ブシステムに接続したディスク装置から新しいページの
データを読み込むときに生じ得る。
ックコピー動作中にWRI動作を用いて新しいデータを
コンピュータシステムに注入する。そのようなブロック
コピー動作は例えば、コンピュータシステムでデータ構
成初期化ないしファイルコピー動作中に生じる。そのよ
うなブロックコピー動作は一般的な従来のコンピュータ
システムでは比較的高い割合で生じる。
内のデータコヒーレンシィを維持するため、外部プロセ
ッサキャッシュに記憶した対応するデータブロックの無
効化が必要となる。一般にそのような外部キャッシュで
の無効化動作は、その外部キャッシュのタグによって新
しく注入したデータブロックの存在が示される場合にの
み必要である。
ータシステムでは、そのような無効化動作が各々のプロ
セッササブシステム内で行われている。そのようなシス
テムでは、プロセッサは対応する外部タグを読んで書込
み無効化トランザクション中に無効化動作が必要かどう
かを判定する。しかしそのようなメカニズムでは各々の
プロセッサがタグ読取り動作を行い、記憶サブシステム
に出す各々のWRI動作のタグ読取り・修正・書込み動
作を潜在的に行う必要がある。一般的な従来システムで
はそのようなWRI動作が頻繁に生じ、プロセッサが行
う通常の命令実行を妨げ、それによりそのようなシステ
ムの全体的な性能は低下する。更にそのような自己無効
化動作を行うプロセッササブシステムは記憶サブシステ
ムでディレクトリベースのタグを提供するシステムと互
換性がないことがある。
無効化動作に対して最悪ケースのアプローチを実施する
ことがある。例えばシステムは書込み無効化トランザク
ションで指定されたデータブロックが外部キャッシュに
存在するか否かにかかわらず全ての書込み無効化トラン
ザクションに付いて外部キャッシュ無効化動作を盲目的
に行うことがある。そのような無効化動作は、指定デー
タブロックが外部キャッシュに記憶されていない場合に
はいつでも不必要である。残念ながら、そのような不必
要な無効化動作はプロセッサの通常動作の妨げになる。
のブロックコピー動作中に必要になるが、他の種類のブ
ロックコピー動作中には必要とされない。例えばプロセ
ッササブシステムは、プロセッササブシステムが後にア
クセスしない新しいメモリデータブロックを生成するブ
ロックコピー動作中に無効化動作を必要とすることがあ
る。他方、データブロックをコンピュータシステムの安
定記憶装置に書き込むブロックコピー動作は、プロセッ
サが安定記憶装置に転送したデータブロックに対する制
御を保持する場合は一般に外部キャッシュに対する無効
化動作を必要としない。盲目的に無効化動作を行う従来
システムでは通常、プロセッササブシステムは指定デー
タブロックに付いて記憶サブシステムに対する外部取り
出しを後に行う。残念ながら、記憶サブシステムに対す
るそうした不必要な外部取り出しはそのようなコンピュ
ータシステムの全体的なスループットを低下させること
になる。
キャッシュを有するプロセッササブシステムを含み、記
憶サブシステムが外部キャッシュのデータブロックを無
効化するメカニズムを含むコンピュータシステムを開示
する。コンピュータシステムは更に外部キャッシュのデ
ータの状態について記憶サブシステムにヒントを提供す
ることにより間違った無効化動作を削減するメカニズム
も含む。
テムに対して、データブロックを指定し、無効化助言表
示を含む書込み無効化メッセージを出す。無効化助言表
示はデータブロックが外部キャッシュに存在するかどう
かを示す。また無効化助言表示は、記憶サブシステム
が、外部キャッシュのデータブロックを無効化する無効
化メッセージを、プロセッササブシステムに対して転送
するかどうかを決定する。
る、記憶サブシステム内のメカニズムにより、プロセッ
サから外部キャッシュへのインターフェイスの設計が簡
素になり、システム内の書込み無効化動作のプロセッサ
性能に対する悪影響が低減される。キャッシュ無効化の
ためのそうした外部メカニズムにより、その外部メカニ
ズムがなければプロセッサの性能に悪影響を与える書込
み無効化動作中の外部キャッシュに対するプロセッサに
よる読取り・修正・書込み動作を省くことができる。更
にキャッシュ無効化のためのそのような外部メカニズム
は、ディレクトリベースないし複製されたタグを維持す
るマルチプロセッサシステムとディレクトリベースない
し複製タグ(duplicate tag) を維持しないユニプロセッ
サシステムと互換性のあるプロセッササブシステムを提
供する。
ュータシステム10を示す。コンピュータシステム10
はプロセッササブシステム20と、入出力ポート22
と、メモリ相互接続サブシステム18とからなる。メモ
リ相互接続サブシステム18はプロセッササブシステム
20及び入出力ポート22に主記憶装置14に対する共
有アクセスを提供する。コンピュータシステム10の構
成要素は1組のメモリポート1−Nを通してメモリ相互
接続サブシステム18と通信する。例えばプロセッササ
ブシステム20に対するポート1はデータパス40、ア
ドレス経路42、制御経路44からなり、入出力サブシ
ステム22に対するポートNはデータパス46、アドレ
ス経路48、制御経路50とからなる。
装置14に対するデータパススィッチ12とシステムコ
ントローラ16とからなる。一実施形態では、データパ
ススィッチ12は1組の制御信号54を通してシステム
コントローラ16により制御されるクロスバースィッチ
である。データパススィッチ12はデータパス40とデ
ータパス46を含む各々のポート1−Nのデータパスを
通して主記憶装置14へのデータパスアクセスを可能に
する。システムコントローラ16はプロセッササブシス
テム20−22から受け取ったアドレスを復号し、メモ
リ制御バス56を通して主記憶装置14に対する行アド
レス選択(RAS)及び列アドレス選択(CAS)信号
を生成することでメモリコントローラとしての機能を果
たす。
ム20−22からメモリアクセス要求を、アドレスパス
42及びアドレスパス48を含む各ポート1−Nのアド
レスパスを通して受け取る。システムコントローラ16
はサブシステム20−22からの要求間の仲裁を行い、
データパススィッチ12を構成(コンフィギャ)してメ
モリデータバス52を通した主記憶装置14へのアクセ
スのための必要な接続、或いはサブシステム間のデータ
転送に必要な接続を提供する。システムコントローラ1
6は必要に応じてプロセッササブシステム20へのキャ
ッシュ状態遷移制御メッセージに応答する。
化(WRI)要求が含まれる。サブシステム20−22
はシステムコントローラ16に対するWRI要求を用い
て指定データブロックを主記憶装置14に書き込む。シ
ステム・コントローラ16は、データパススィッチ12
を構成(コンフィギャ)して指定データブロックに対し
て固有の資源を提供することによりWRI要求を処理す
る。WRI要求がプロセッササブシステム20から生じ
る場合は、システムコントローラ16はメッセージを制
御パス44を経て転送して、プロセッササブシステム2
0の外部キャッシュ内のキャッシュ状態遷移を制御す
る。例えば、システムコントローラ16は無効化メッセ
ージを制御パス44を経て転送して、プロセッササブシ
ステム20の外部キャッシュのデータブロックを適宜無
効化する。
16は外部タグに対応する1組の複製タグを維持する。
そのようなマルチプロセッサ実施形態では、システムコ
ントローラ16はシステムコントローラ16と複製タグ
間に接続したスヌープバスを介して複製タグにアクセス
する。そのような実施形態の例示に付いては、名称「パ
ケット交換型キャッシュコヒーレント・マルチプロセッ
サコンピュータシステム」の1995年3月31日の米
国出願(番号: )を参照されたい。
ス58を通して1組の周辺装置30−33との通信が可
能になる。標準化入出力バス58は、例えばSBUSあ
るいは周辺構成部品相互接続(PCI)標準化バスで構
成することが出来る。入出力ポート22はシステムコン
トローラ16を通して主記憶装置14へのコヒーレント
な入出力動作を提供する直接メモリアクセスメカニズム
を実施する。
システム20を示したものである。プロセッササブシス
テム20はプロセッサ70、外部キャッシュ74、ポー
トインターフェイス72に関連した1組の外部タグ76
からなる。
モリロード及びメモリ記憶動作を出す。ポートインター
フェイス72はアドレスパス42を介して転送されるメ
ッセージパケットを用いて、システムコントローラ16
にキャッシュ要求を出す。キャッシュ要求にはプロセッ
サ70によるブロックコピー動作中のWRIトランザク
ションが含まれる。アドレスパス42を通して転送する
各々のメッセージパケットには、書込み無効化トランザ
クションのデータブロックを指定するアドレスと共に書
込み無効化要求タイプを指定するヘッダが含まれる。シ
ステムコントローラ16はデータパススィッチ12を構
成して対応するデータブロックを主記憶装置14に転送
することで書込み無効化トランザクションを処理する。
16に対するWRI要求パケットには、無効化助言(I
VA, invalidate advisory )表示が含まれる。IVA
表示はシステムコントローラ16がプロセッササブシス
テム20に対して無効化要求を出し戻して、外部キャッ
シュ74内の対応するデータブロックを無効化するかど
うかを判定する。更にプロセッササブシステム20は、
指定された無効化データブロックが外部キャッシュ74
にあれば、無効化要求に応答してメモリ相互接続サブシ
ステム18に対してコピーバック動作を行う。
2を示したものである。入出力ポート22はポートイン
ターフェイス82と共に標準入出力バスインターフェイ
ス80からなる。ポートインターフェイス82により、
システムコントローラ16を通して主記憶装置14に対
するコヒーレントな入出力直接メモリアクセスが可能に
なる。
の1つからシステムコントローラ16への要求パケット
の一実施形態を示す。この実施形態に付いては、要求パ
ケットはシステムコントローラ16に適切なメモリ経路
を介して2つのサイクルで転送される。要求パケットの
物理的アドレスで要求パケットについて主記憶装置14
のデータブロックを指定する。プロセッササブシステム
20からのWRIトランザクション中、要求パケットの
最初のサイクルのトランザクションタイプ欄は書込み無
効化トランザクションタイプを示す。IVAビットは、
プロセッササブシステム20が外部キャッシュ74内の
データブロック及びタグ76を無効化するのに対応する
書込み無効化トランザクションに対する無効化要求を必
要とするかどうかを示す。
システム20によるブロック記憶動作を示す。ブロック
記憶動作は、例えばプロセッササブシステム20による
ブロックコピー中に生じることがある。ブロック100
では、プロセッサ70が外部キャッシュ74に対してブ
ロック記憶動作を出す。
トインターフェイス72がプロセッサ70からのブロッ
ク記憶動作のデータブロックを指定する書込み無効化要
求パケットを生成する。判断ブロック104では、プロ
セッサ70が指定データブロックが保持されているかど
うかを判定する。判断ブロック104で指定データブロ
ックがプロセッサ70により保持されていなければ、制
御はブロック106に進む。
ートインターフェイス72内に組み込まれた書込み無効
化要求パケット内のIVAビットをクリアする。その
後、ブロック108でポートインターフェイス72が書
込み無効化要求をアドレスパス42を介してシステムコ
ントローラ16に出す。
がプロセッサ70により保持されていれば、制御は決定
ブロック110に進む。判断ブロック110では、プロ
セッサ70は、外部タグ76に対してタグ参照動作を行
って指定データブロックが外部キャッシュ74内に存在
するか否かを判定する。指定データブロックが外部キャ
ッシュ74内になければ、制御はブロック108に進
み、書込み無効化要求をシステムコントローラ16に出
す。そうでなければ制御はブロック112に進む。
込み無効化要求パケットにIVAを設定して、データブ
ロックに対する書込み無効化要求がシステムコントロー
ラ16から要求されていることを示す。その後、制御は
ブロック108に進み、書込み無効化要求パケットをシ
ステムコントローラ16に出す。
して説明したが、様々な修正や変更を、特許請求項の範
囲記載の本発明の趣旨から逸脱せずに行い得ることは明
かである。従って明細書や図面は例示的なものと見なす
べきである。
メモリ相互接続サブシステムを含むコンピュータシステ
ム10の一実施形態を示す。
タグ・セットと、メモリ相互接続ポートインターフェイ
スを含むプロセッササブシステムを示す。
装置へのコヒーレントな入出力直接メモリアクセスを可
能にするポートインターフェイスを含む入出力ポートの
一実施形態を示す。
からシステムコントローラへの要求パケットの一実施形
態を示す。
ムによるブロック記憶動作を取り扱いを示す。
置、16・・システムコントローラ、 20・・プロ
セッササブシステム、22・・入出力ポート、
30,31,32,33・・周辺装置、70・・プ
ロセッサ、 72・・ポートインターフェ
イス、74・・外部キャッシュ、 76・・外
部タグ、40・・データパス、 42・・
アドレスパス、80・・標準入出力バスインターフェイ
ス、82・・ポートインターフェイス。
Claims (3)
- 【請求項1】 外部キャッシュを有するプロセッササ
ブシステムと、前記外部キャッシュ内のデータブロック
を無効化するメカニズムを有するメモリサブシステムと
を備えるコンピュータシステム。 - 【請求項2】 外部タグを含む外部キャッシュメモリ
を有するプロセッササブシステムと、 前記外部キャッシュ内のデータブロックを無効化するメ
カニズムを含むメモリ相互接続とからなり、 前記プロセッササブシステムは、メモリサブシステムに
対して書込み無効化動作を発行し、その書込み無効化動
作は、データブロックを指定し、前記外部キャッシュ内
におけるデータブロックの存否を示す無効化助言表示を
含んでいる、コンピュータシステム。 - 【請求項3】 コンピュータシステムのプロセッサの
外部キャッシュに記憶したデータブロックを無効化する
方法であって、データブロックを指定する書込み無効化
動作をメモリ相互接続に転送し、このメモリ相互接続か
ら受けた無効化メッセージに対応してデータブロックを
無効化するステップを備える、データブロックを無効化
する方法。
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Family
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JP2001147858A (ja) * | 1999-10-01 | 2001-05-29 | Stmicroelectronics Inc | ハイブリッドコヒーレンスプロトコル |
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Publication number | Publication date |
---|---|
EP0735481A1 (en) | 1996-10-02 |
EP0735481B1 (en) | 2003-05-14 |
SG50950A1 (en) | 1998-07-20 |
DE69628079D1 (de) | 2003-06-18 |
JP3887036B2 (ja) | 2007-02-28 |
US5737755A (en) | 1998-04-07 |
DE69628079T2 (de) | 2004-02-26 |
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A977 | Report on retrieval |
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A601 | Written request for extension of time |
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A602 | Written permission of extension of time |
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