JP3887036B2 - コンピュータシステムおよびそのプロセッサの外部キャッシュに記憶したデータブロックを無効化する方法 - Google Patents
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Description
【発明の属する技術分野】
本発明はコンピュータシステムの分野に関し、特にコンピュータシステムのプロセッサの外部キャッシュに記憶したデータを無効化するシステムレベルのメカニズムを含むコンピュータシステムに関する。
【0002】
【従来の技術】
従来のコンピュータシステムは一般に、主記憶サブシステムに接続した1以上のプロセッササブシステム及び1以上の入出力サブシステムを含んでいる。そのような主記憶サブシステムは一般に、プロセッサの命令やデータの記憶領域並びに入出力サブシステムに接続した入出力装置に対するデータ転送用の記憶領域を提供する。一般にプロセッササブシステム及び入出力サブシステムは共通バスないし交換相互接続データパス(switched interconnect data path) を提供する物理的相互接続を通して主記憶サブシステムに接続している。
【0003】
そのようなシステムのプロセッササブシステムは一般に付随の外部キャッシュメモリを含んでいる。そのような外部キャッシュメモリは通常、主記憶サブシステムから選択されたブロックを記憶する。外部キャッシュメモリは通常、主記憶サブシステムからのフェッチを避けることで、キャッシュに記憶したデータブロックにコードとデータに対する高速プロセッサアクセスを提供する。更にそのようなコンピュータシステムは一般に、主記憶装置と外部キャッシュメモリ内の対応するデータブロック間のデータコヒーレンスを維持するプロトコルを実施する。例えば各々の外部キャッシュメモリは一般に外部キャッシュに記憶されたデータブロックの妥当性(validity)状況を示す1組のタグを含んでいる。
【0004】
一般にそのようなコンピュータシステムはコヒーレントなデータ入出力を行うメカニズムを提供する。例えばそのようなコンピュータシステムの入出力サブシステムは通常、書込み無効(WRI)動作を主記憶サブシステムに出すことで新しいデータをシステムに注入する。そのような書込み無効動作は例えば、入出力サブシステムに接続したディスク装置から新しいページのデータを読み込むときに生じ得る。
【0005】
更にプロセッササブシステムは通常、ブロックコピー動作中にWRI動作を用いて新しいデータをコンピュータシステムに注入する。そのようなブロックコピー動作は例えば、コンピュータシステムでデータ構成初期化ないしファイルコピー動作中に生じる。そのようなブロックコピー動作は一般的な従来のコンピュータシステムでは比較的高い割合で生じる。
【0006】
そのようなWRI動作では通常、システム内のデータコヒーレンシィを維持するため、外部プロセッサキャッシュに記憶した対応するデータブロックの無効化が必要となる。一般にそのような外部キャッシュでの無効化動作は、その外部キャッシュのタグによって新しく注入したデータブロックの存在が示される場合にのみ必要である。
【0007】
【発明が解決しようとする課題】
一部の従来のコンピュータシステムでは、そのような無効化動作が各々のプロセッササブシステム内で行われている。そのようなシステムでは、プロセッサは対応する外部タグを読んで書込み無効化トランザクション中に無効化動作が必要かどうかを判定する。しかしそのようなメカニズムでは各々のプロセッサがタグ読取り動作を行い、記憶サブシステムに出す各々のWRI動作のタグ読取り・修正・書込み動作を潜在的に行う必要がある。一般的な従来システムではそのようなWRI動作が頻繁に生じ、プロセッサが行う通常の命令実行を妨げ、それによりそのようなシステムの全体的な性能は低下する。更にそのような自己無効化動作を行うプロセッササブシステムは記憶サブシステムでディレクトリベースのタグを提供するシステムと互換性がないことがある。
【0008】
一部のコンピュータシステムはそのような無効化動作に対して最悪ケースのアプローチを実施することがある。例えばシステムは書込み無効化トランザクションで指定されたデータブロックが外部キャッシュに存在するか否かにかかわらず全ての書込み無効化トランザクションに付いて外部キャッシュ無効化動作を盲目的に行うことがある。そのような無効化動作は、指定データブロックが外部キャッシュに記憶されていない場合にはいつでも不必要である。残念ながら、そのような不必要な無効化動作はプロセッサの通常動作の妨げになる。
【0009】
更にそのような無効化動作は、一部の種類のブロックコピー動作中に必要になるが、他の種類のブロックコピー動作中には必要とされない。例えばプロセッササブシステムは、プロセッササブシステムが後にアクセスしない新しいメモリデータブロックを生成するブロックコピー動作中に無効化動作を必要とすることがある。他方、データブロックをコンピュータシステムの安定記憶装置に書き込むブロックコピー動作は、プロセッサが安定記憶装置に転送したデータブロックに対する制御を保持する場合は一般に外部キャッシュに対する無効化動作を必要としない。盲目的に無効化動作を行う従来システムでは通常、プロセッササブシステムは指定データブロックに付いて記憶サブシステムに対する外部取り出しを後に行う。残念ながら、記憶サブシステムに対するそうした不必要な外部取り出しはそのようなコンピュータシステムの全体的なスループットを低下させることになる。
【0010】
【課題を解決するための手段】
記憶サブシステムと外部キャッシュを有するプロセッササブシステムを含み、記憶サブシステムが外部キャッシュのデータブロックを無効化するメカニズムを含むコンピュータシステムを開示する。コンピュータシステムは更に外部キャッシュのデータの状態について記憶サブシステムにヒントを提供することにより間違った無効化動作を削減するメカニズムも含む。
【0011】
プロセッササブシステムは、記憶サブシステムに対して、データブロックを指定し、無効化助言表示を含む書込み無効化メッセージを出す。無効化助言表示はデータブロックが外部キャッシュに存在するかどうかを示す。また無効化助言表示は、記憶サブシステムが、外部キャッシュのデータブロックを無効化する無効化メッセージを、プロセッササブシステムに対して転送するかどうかを決定する。
【0012】
プロセッサの外部キャッシュを無効化する、記憶サブシステム内のメカニズムにより、プロセッサから外部キャッシュへのインターフェイスの設計が簡素になり、システム内の書込み無効化動作のプロセッサ性能に対する悪影響が低減される。キャッシュ無効化のためのそうした外部メカニズムにより、その外部メカニズムがなければプロセッサの性能に悪影響を与える書込み無効化動作中の外部キャッシュに対するプロセッサによる読取り・修正・書込み動作を省くことができる。更にキャッシュ無効化のためのそのような外部メカニズムは、ディレクトリベースないし複製されたタグを維持するマルチプロセッサシステムとディレクトリベースないし複製タグ(duplicate tag) を維持しないユニプロセッサシステムと互換性のあるプロセッササブシステムを提供する。
【0013】
【発明の実施の形態】
図1は一実施形態としてのコンピュータシステム10を示す。コンピュータシステム10はプロセッササブシステム20と、入出力ポート22と、メモリ相互接続サブシステム18とからなる。メモリ相互接続サブシステム18はプロセッササブシステム20及び入出力ポート22に主記憶装置14に対する共有アクセスを提供する。コンピュータシステム10の構成要素は1組のメモリポート1−Nを通してメモリ相互接続サブシステム18と通信する。例えばプロセッササブシステム20に対するポート1はデータパス40、アドレス経路42、制御経路44からなり、入出力サブシステム22に対するポートNはデータパス46、アドレス経路48、制御経路50とからなる。
【0014】
メモリ相互接続サブシステム18は主記憶装置14に対するデータパススィッチ12とシステムコントローラ16とからなる。一実施形態では、データパススィッチ12は1組の制御信号54を通してシステムコントローラ16により制御されるクロスバースィッチである。データパススィッチ12はデータパス40とデータパス46を含む各々のポート1−Nのデータパスを通して主記憶装置14へのデータパスアクセスを可能にする。システムコントローラ16はプロセッササブシステム20−22から受け取ったアドレスを復号し、メモリ制御バス56を通して主記憶装置14に対する行アドレス選択(RAS)及び列アドレス選択(CAS)信号を生成することでメモリコントローラとしての機能を果たす。
【0015】
システムコントローラ16は、サブシステム20−22からメモリアクセス要求を、アドレスパス42及びアドレスパス48を含む各ポート1−Nのアドレスパスを通して受け取る。システムコントローラ16はサブシステム20−22からの要求間の仲裁を行い、データパススィッチ12を構成(コンフィギャ)してメモリデータバス52を通した主記憶装置14へのアクセスのための必要な接続、或いはサブシステム間のデータ転送に必要な接続を提供する。システムコントローラ16は必要に応じてプロセッササブシステム20へのキャッシュ状態遷移制御メッセージに応答する。
【0016】
メモリアクセス要求には例えば書込み無効化(WRI)要求が含まれる。サブシステム20−22はシステムコントローラ16に対するWRI要求を用いて指定データブロックを主記憶装置14に書き込む。システム・コントローラ16は、データパススィッチ12を構成(コンフィギャ)して指定データブロックに対して固有の資源を提供することによりWRI要求を処理する。WRI要求がプロセッササブシステム20から生じる場合は、システムコントローラ16はメッセージを制御パス44を経て転送して、プロセッササブシステム20の外部キャッシュ内のキャッシュ状態遷移を制御する。例えば、システムコントローラ16は無効化メッセージを制御パス44を経て転送して、プロセッササブシステム20の外部キャッシュのデータブロックを適宜無効化する。
【0017】
別の実施形態では、システムコントローラ16は外部タグに対応する1組の複製タグを維持する。そのようなマルチプロセッサ実施形態では、システムコントローラ16はシステムコントローラ16と複製タグ間に接続したスヌープバスを介して複製タグにアクセスする。そのような実施形態の例示に付いては、名称「パケット交換型キャッシュコヒーレント・マルチプロセッサコンピュータシステム」の1995年3月31日の米国出願(番号: )を参照されたい。
【0018】
入出力ポート22により、標準化入出力バス58を通して1組の周辺装置30−33との通信が可能になる。標準化入出力バス58は、例えばSBUSあるいは周辺構成部品相互接続(PCI)標準化バスで構成することが出来る。入出力ポート22はシステムコントローラ16を通して主記憶装置14へのコヒーレントな入出力動作を提供する直接メモリアクセスメカニズムを実施する。
【0019】
図2は一実施形態としてのプロセッササブシステム20を示したものである。プロセッササブシステム20はプロセッサ70、外部キャッシュ74、ポートインターフェイス72に関連した1組の外部タグ76からなる。
【0020】
プロセッサ70は外部キャッシュ74にメモリロード及びメモリ記憶動作を出す。ポートインターフェイス72はアドレスパス42を介して転送されるメッセージパケットを用いて、システムコントローラ16にキャッシュ要求を出す。キャッシュ要求にはプロセッサ70によるブロックコピー動作中のWRIトランザクションが含まれる。アドレスパス42を通して転送する各々のメッセージパケットには、書込み無効化トランザクションのデータブロックを指定するアドレスと共に書込み無効化要求タイプを指定するヘッダが含まれる。システムコントローラ16はデータパススィッチ12を構成して対応するデータブロックを主記憶装置14に転送することで書込み無効化トランザクションを処理する。
【0021】
一実施形態としてのシステムコントローラ16に対するWRI要求パケットには、無効化助言(IVA, invalidate advisory )表示が含まれる。IVA表示はシステムコントローラ16がプロセッササブシステム20に対して無効化要求を出し戻して、外部キャッシュ74内の対応するデータブロックを無効化するかどうかを判定する。更にプロセッササブシステム20は、指定された無効化データブロックが外部キャッシュ74にあれば、無効化要求に応答してメモリ相互接続サブシステム18に対してコピーバック動作を行う。
【0022】
図3は一実施形態としての入出力ポート22を示したものである。入出力ポート22はポートインターフェイス82と共に標準入出力バスインターフェイス80からなる。ポートインターフェイス82により、システムコントローラ16を通して主記憶装置14に対するコヒーレントな入出力直接メモリアクセスが可能になる。
【0023】
図4はメモリポートのポート1−ポートNの1つからシステムコントローラ16への要求パケットの一実施形態を示す。この実施形態に付いては、要求パケットはシステムコントローラ16に適切なメモリ経路を介して2つのサイクルで転送される。要求パケットの物理的アドレスで要求パケットについて主記憶装置14のデータブロックを指定する。プロセッササブシステム20からのWRIトランザクション中、要求パケットの最初のサイクルのトランザクションタイプ欄は書込み無効化トランザクションタイプを示す。IVAビットは、プロセッササブシステム20が外部キャッシュ74内のデータブロック及びタグ76を無効化するのに対応する書込み無効化トランザクションに対する無効化要求を必要とするかどうかを示す。
【0024】
図5は一実施形態としてのプロセッササブシステム20によるブロック記憶動作を示す。ブロック記憶動作は、例えばプロセッササブシステム20によるブロックコピー中に生じることがある。ブロック100では、プロセッサ70が外部キャッシュ74に対してブロック記憶動作を出す。
【0025】
図5において、ブロック102では、ポートインターフェイス72がプロセッサ70からのブロック記憶動作のデータブロックを指定する書込み無効化要求パケットを生成する。判断ブロック104では、プロセッサ70が指定データブロックが保持されていないと判定するならば、制御はブロック106に進む。
【0026】
ブロック106では、プロセッサ70はポートインターフェイス72内に組み込まれた書込み無効化要求パケット内のIVAビットをクリアする。その後、ブロック108でポートインターフェイス72が書込み無効化要求をアドレスパス42を介してシステムコントローラ16に出す。
【0027】
判断ブロック104では、プロセッサ70が指定データブロックが保持されていると判定するならば、制御は決定ブロック110に進む。判断ブロック110では、プロセッサ70は、外部タグ76に対してタグ参照動作を行って指定データブロックが外部キャッシュ74内に存在するか否かを判定する。指定データブロックが外部キャッシュ74内になければ、制御はブロック108に進み、書込み無効化要求をシステムコントローラ16に出す。そうでなければ制御はブロック112に進む。
【0028】
ブロック112では、プロセッサ70は書込み無効化要求パケットにIVAを設定して、データブロックに対する書込み無効化要求がシステムコントローラ16から要求されていることを示す。その後、制御はブロック108に進み、書込み無効化要求パケットをシステムコントローラ16に出す。
【0029】
以上、本発明をその特定の実施形態を参照して説明したが、様々な修正や変更を、特許請求項の範囲記載の本発明の趣旨から逸脱せずに行い得ることは明かである。従って明細書や図面は例示的なものと見なすべきである。
【図面の簡単な説明】
【図1】 プロセッササブシステム、入出力ポート、メモリ相互接続サブシステムを含むコンピュータシステム10の一実施形態を示す。
【図2】 プロセッサ、外部キャッシュと付随の外部タグ・セットと、メモリ相互接続ポートインターフェイスを含むプロセッササブシステムを示す。
【図3】 標準入出力バスインターフェイスと主記憶装置へのコヒーレントな入出力直接メモリアクセスを可能にするポートインターフェイスを含む入出力ポートの一実施形態を示す。
【図4】 メモリポートのポート1−ポートNの1つからシステムコントローラへの要求パケットの一実施形態を示す。
【図5】 一実施形態としてのプロセッササブシステムによるブロック記憶動作を取り扱いを示す。
【符号の説明】
12・・データパススィッチ、 14・・主記憶装置、
16・・システムコントローラ、 20・・プロセッササブシステム、
22・・入出力ポート、 30,31,32,33・・周辺装置、
70・・プロセッサ、 72・・ポートインターフェイス、
74・・外部キャッシュ、 76・・外部タグ、
40・・データパス、 42・・アドレスパス、
80・・標準入出力バスインターフェイス、
82・・ポートインターフェイス。
Claims (3)
- 外部キャッシュ・メモリを有するプロセッサ・サブシステムと、
前記プロセッサ・サブシステムに結合され、前記プロセッサ・サブシステムから分離されているメモリ・サブシステムとを備え、
前記プロセッサ・サブシステムは、前記メモリ・サブシステムに記憶されるべきデータ・ブロックを指定する書込み無効化(WRI)動作を発行し、
前記書込み無効化(WRI)動作は、前記データ・ブロックが前記外部キャッシュ・メモリに在るか否かを前記メモリ・サブシステムに指示する無効化助言(IVA)表示を含み、
前記IVA表示によって、前記メモリ・サブシステムは、前記WRI動作の受信に応答して、前記データ・ブロックを無効化するためにメッセージを前記プロセッサ・サブシステムに送るか否か、を決める、
コンピュータ・システム。 - 外部キャッシュ・メモリと関連した外部タグを有するプロセッサ・サブシステムと、
前記外部キャッシュ内のデータ・ブロックを無効化するメカニズムを含むメモリ相互接続サブシステムであって、前記プロセッサ・サブシステムから分離されている前記メモリ相互接続サブシステムと、
を備え、
前記メモリ相互接続サブシステムが、前記データ・ブロックを指定する前記プロセッサ・サブシステムによって発行される書込み無効化(WRI)動作に含まれる無効化助言(IVA)表示に応答して、前記データ・ブロックを無効化する、
コンピュータ・システム。 - メモリ相互接続サブシステムにデータを転送する方法において、
前記メモリ相互接続サブシステムは、プロセッサ・サブシステムから分離されているが、前記プロセッサ・サブシステムに接続されており、前記プロセッサ・サブシステムは外部キャッシュ・メモリを含む、方法であって、
前記外部キャッシュ・メモリ内にデータ・ブロックが在るか否かを判定するステップと、
前記データ・ブロックが前記メモリ相互接続サブシステム内に記憶されるように指示する書込み無効化(WRI)動作を発行するステップであって、前記書込み無効化(WRI)動作は、前記データ・ブロックが前記外部キャッシュ・メモリに在るか否かを前記メモリ相互接続サブシステムに示す無効化助言(IVA)表示をさらに含む、ステップと、
前記IVA表示の検出に応答して前記データ・ブロックを無効化するステップと、
を含む方法。
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Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5835950A (en) * | 1996-07-12 | 1998-11-10 | Samsung Electronics Co., Ltd. | Self-invalidation method for reducing coherence overheads in a bus-based shared-memory multiprocessor apparatus |
US6412047B2 (en) * | 1999-10-01 | 2002-06-25 | Stmicroelectronics, Inc. | Coherency protocol |
Family Cites Families (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4228503A (en) * | 1978-10-02 | 1980-10-14 | Sperry Corporation | Multiplexed directory for dedicated cache memory system |
US4638431A (en) * | 1984-09-17 | 1987-01-20 | Nec Corporation | Data processing system for vector processing having a cache invalidation control unit |
DE3740834A1 (de) * | 1987-01-22 | 1988-08-04 | Nat Semiconductor Corp | Aufrechterhaltung der kohaerenz zwischen einem mikroprozessorenintegrierten cache-speicher und einem externen speicher |
JPH065524B2 (ja) * | 1987-11-18 | 1994-01-19 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 記憶装置管理方法 |
US5058006A (en) * | 1988-06-27 | 1991-10-15 | Digital Equipment Corporation | Method and apparatus for filtering invalidate requests |
US5226146A (en) * | 1988-10-28 | 1993-07-06 | Hewlett-Packard Company | Duplicate tag store purge queue |
US5222224A (en) * | 1989-02-03 | 1993-06-22 | Digital Equipment Corporation | Scheme for insuring data consistency between a plurality of cache memories and the main memory in a multi-processor system |
EP0380842A3 (en) * | 1989-02-03 | 1991-06-12 | Digital Equipment Corporation | Method and apparatus for interfacing a system control unit for a multiprocessor system with the central processing units |
CA1325289C (en) * | 1989-02-03 | 1993-12-14 | Digital Equipment Corporation | Scheme for insuring data consistency between a plurality of cache memories and the main memory in a multi-processor computer system |
US5036459A (en) * | 1989-03-09 | 1991-07-30 | U.S. Philips Corporation | Multi-processor computer system with distributed memory and an interprocessor communication mechanism, and method for operating such mechanism |
JPH0666056B2 (ja) * | 1989-10-12 | 1994-08-24 | 甲府日本電気株式会社 | 情報処理システム |
JP2833062B2 (ja) * | 1989-10-30 | 1998-12-09 | 株式会社日立製作所 | キャッシュメモリ制御方法とこのキャッシュメモリ制御方法を用いたプロセッサおよび情報処理装置 |
US5297269A (en) * | 1990-04-26 | 1994-03-22 | Digital Equipment Company | Cache coherency protocol for multi processor computer system |
US5249284A (en) * | 1990-06-04 | 1993-09-28 | Ncr Corporation | Method and system for maintaining data coherency between main and cache memories |
EP0468831B1 (en) * | 1990-06-29 | 1997-10-15 | Digital Equipment Corporation | Bus protocol for write-back cache processor |
US5193170A (en) * | 1990-10-26 | 1993-03-09 | International Business Machines Corporation | Methods and apparatus for maintaining cache integrity whenever a cpu write to rom operation is performed with rom mapped to ram |
CA2051209C (en) * | 1990-11-30 | 1996-05-07 | Pradeep S. Sindhu | Consistency protocols for shared memory multiprocessors |
US5265235A (en) * | 1990-11-30 | 1993-11-23 | Xerox Corporation | Consistency protocols for shared memory multiprocessors |
JPH04318654A (ja) * | 1991-02-13 | 1992-11-10 | Hewlett Packard Co <Hp> | マイクロプロセッサへの割り込みのリダイレクションシステム |
US5303362A (en) * | 1991-03-20 | 1994-04-12 | Digital Equipment Corporation | Coupled memory multiprocessor computer system including cache coherency management protocols |
JP2703417B2 (ja) * | 1991-04-05 | 1998-01-26 | 富士通株式会社 | 受信バッファ |
AU2270892A (en) * | 1991-06-26 | 1993-01-25 | Ast Research, Inc. | Automatic distribution of interrupts controller for a multiple processor computer system |
JPH0512117A (ja) * | 1991-07-04 | 1993-01-22 | Toshiba Corp | キヤツシユ一致化方式 |
DE69230428T2 (de) * | 1991-09-27 | 2000-08-03 | Sun Microsystems, Inc. | Verklemmungserkennung und Maskierung enthaltende Busarbitrierungsarchitektur |
EP0553743A1 (en) * | 1992-01-31 | 1993-08-04 | Motorola, Inc. | A cache controller |
US5553266A (en) * | 1992-04-24 | 1996-09-03 | Digital Equipment Corporation | Update vs. invalidate policy for a snoopy bus protocol |
US5319766A (en) * | 1992-04-24 | 1994-06-07 | Digital Equipment Corporation | Duplicate tag store for a processor having primary and backup cache memories in a multiprocessor computer system |
US5319753A (en) * | 1992-09-29 | 1994-06-07 | Zilog, Inc. | Queued interrupt mechanism with supplementary command/status/message information |
US5434993A (en) * | 1992-11-09 | 1995-07-18 | Sun Microsystems, Inc. | Methods and apparatus for creating a pending write-back controller for a cache controller on a packet switched memory bus employing dual directories |
US5604882A (en) * | 1993-08-27 | 1997-02-18 | International Business Machines Corporation | System and method for empty notification from peer cache units to global storage control unit in a multiprocessor data processing system |
JPH07105031A (ja) * | 1993-09-20 | 1995-04-21 | Internatl Business Mach Corp <Ibm> | 多重プロセッサ・コンピュータ・システム内で割込み情報を伝えるための方法および装置 |
US5603005A (en) * | 1994-12-27 | 1997-02-11 | Unisys Corporation | Cache coherency scheme for XBAR storage structure with delayed invalidates until associated write request is executed |
-
1996
- 1996-03-15 EP EP96301804A patent/EP0735481B1/en not_active Expired - Lifetime
- 1996-03-15 DE DE69628079T patent/DE69628079T2/de not_active Expired - Fee Related
- 1996-03-29 JP JP09959596A patent/JP3887036B2/ja not_active Expired - Lifetime
- 1996-03-29 SG SG1996006437A patent/SG50950A1/en unknown
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