JPH09223737A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
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Abstract
(57)【要約】
【目的】 絶対段差の解消された極めて平坦な層間絶縁
膜を形成する。 【構成】 半導体基板１上にシリコン酸化膜２を介して
アルミニウム配線３を形成した〔図１（ａ）〕後、例え
ばＥＣＲ（Electron Cyclotron Resonance）型ＣＶＤ法
により、研磨レートの低い第１のシリコン酸化膜４を形
成し、その上に研磨レートの高い第２のシリコン酸化膜
５を形成し、その上に研磨レートの低い第３のシリコン
酸化膜６を形成する〔図１（ｂ）〕。研磨レートの差
は、反応ガスＯ2 ／ＳｉＨ4 の流量比を変えることによ
って生じさせる。ＣＭＰ（化学機械研磨）法により研磨
を行って〔図１（ｃ）〕表面が平坦な層間絶縁膜を得る
〔図１（ｄ）〕。
膜を形成する。 【構成】 半導体基板１上にシリコン酸化膜２を介して
アルミニウム配線３を形成した〔図１（ａ）〕後、例え
ばＥＣＲ（Electron Cyclotron Resonance）型ＣＶＤ法
により、研磨レートの低い第１のシリコン酸化膜４を形
成し、その上に研磨レートの高い第２のシリコン酸化膜
５を形成し、その上に研磨レートの低い第３のシリコン
酸化膜６を形成する〔図１（ｂ）〕。研磨レートの差
は、反応ガスＯ2 ／ＳｉＨ4 の流量比を変えることによ
って生じさせる。ＣＭＰ（化学機械研磨）法により研磨
を行って〔図１（ｃ）〕表面が平坦な層間絶縁膜を得る
〔図１（ｄ）〕。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に半導体集積回路装置における平坦化技術
に関するものである。
法に関し、特に半導体集積回路装置における平坦化技術
に関するものである。
【０００２】
【従来の技術】半導体基板上には、素子分離絶縁膜、ス
タックトキャパシタ、金属配線等の様々なエレメントが
形成されるため、大きな段差が形成される。この段差を
含んだ状態でフォトリソグラフィ法を適用する場合、フ
ォーカスマージンが小さくなりパターン精度が落ちると
いう問題が生じる。また、堆積金属膜のステップカバレ
ッジの低下により断線が生じやすくなるという問題が起
こる。そこで、従来より ガラスフロー法、ＳＯＧ（Spin on Glass ）法、
エッチバック法、ＣＭＰ（Chemical Mechanical Poli
shing ）法、あるいはそれらの組み合わせなどの各種の
表面平坦化技術が提案され、実施化されている。中でも
ＣＭＰ法はグローバルな平坦性が得られる手法として注
目されている。
タックトキャパシタ、金属配線等の様々なエレメントが
形成されるため、大きな段差が形成される。この段差を
含んだ状態でフォトリソグラフィ法を適用する場合、フ
ォーカスマージンが小さくなりパターン精度が落ちると
いう問題が生じる。また、堆積金属膜のステップカバレ
ッジの低下により断線が生じやすくなるという問題が起
こる。そこで、従来より ガラスフロー法、ＳＯＧ（Spin on Glass ）法、
エッチバック法、ＣＭＰ（Chemical Mechanical Poli
shing ）法、あるいはそれらの組み合わせなどの各種の
表面平坦化技術が提案され、実施化されている。中でも
ＣＭＰ法はグローバルな平坦性が得られる手法として注
目されている。
【０００３】図３は、D.Webb,et al.,“Complete Inter
metal Planarization Using ECR Oxide and Chemical M
echanical Polish”1992 VMIC Conference Proceedi
ngpp.141-148 に記載された平坦化技術（以下、第１の
従来例という）を示す工程順断面図である。まず、図３
（ａ）に示すように、半導体基板１上にシリコン酸化膜
２を介してアルミニウム配線３を形成する。次いで、図
３（ｂ）に示すように、ＥＣＲ方式ＣＶＤ（Chemical V
apor Deposition ）法により層間絶縁膜となるシリコン
酸化膜３１を堆積する。その後、図３（ｃ）に示すよう
に、ＣＭＰ法により研磨して表面を平坦化する。
metal Planarization Using ECR Oxide and Chemical M
echanical Polish”1992 VMIC Conference Proceedi
ngpp.141-148 に記載された平坦化技術（以下、第１の
従来例という）を示す工程順断面図である。まず、図３
（ａ）に示すように、半導体基板１上にシリコン酸化膜
２を介してアルミニウム配線３を形成する。次いで、図
３（ｂ）に示すように、ＥＣＲ方式ＣＶＤ（Chemical V
apor Deposition ）法により層間絶縁膜となるシリコン
酸化膜３１を堆積する。その後、図３（ｃ）に示すよう
に、ＣＭＰ法により研磨して表面を平坦化する。
【０００４】また、特開平３−２９５２３９号公報に
は、図４に示されるＳＯＧ技術と研磨法を併用する手法
（以下、第２の従来例という）が提案されている。ま
ず、図４（ａ）に示すように、半導体基板１上にシリコ
ン酸化膜２を介して膜厚１μｍのアルミニウム配線３を
形成し、その上に層間絶縁膜となるＰＳＧ膜４１を０．
８μｍの厚さに堆積する。
は、図４に示されるＳＯＧ技術と研磨法を併用する手法
（以下、第２の従来例という）が提案されている。ま
ず、図４（ａ）に示すように、半導体基板１上にシリコ
ン酸化膜２を介して膜厚１μｍのアルミニウム配線３を
形成し、その上に層間絶縁膜となるＰＳＧ膜４１を０．
８μｍの厚さに堆積する。
【０００５】次に、図４（ｂ）に示すように、埋め込み
層となるＳＯＧ膜４２をスピンコートし、４００〜４５
０℃で３０分の熱処理を行う。その後、図４（ｃ）に示
すように、０．５〜１．０％のフッ酸を用いて表面を研
磨し平坦化する。このとき、ＳＯＧ膜の水の含有量で調
整してＳＯＧ膜の研磨速度がＰＳＧ膜の研磨速度より速
くなるように設定しておく。
層となるＳＯＧ膜４２をスピンコートし、４００〜４５
０℃で３０分の熱処理を行う。その後、図４（ｃ）に示
すように、０．５〜１．０％のフッ酸を用いて表面を研
磨し平坦化する。このとき、ＳＯＧ膜の水の含有量で調
整してＳＯＧ膜の研磨速度がＰＳＧ膜の研磨速度より速
くなるように設定しておく。
【０００６】
【発明が解決しようとする課題】上述した第１の従来例
では、１種類の材料により層間絶縁膜を形成しているた
め、突起部となる広い配線の形成されている領域（以
下、広域配線領域）を研磨しているとき平坦部も同時に
研磨されるため、研磨を続けても、図３（ｃ）に示され
るように、絶対段差３２が残ってしまい、グローバルな
平坦性を得ることは困難である。
では、１種類の材料により層間絶縁膜を形成しているた
め、突起部となる広い配線の形成されている領域（以
下、広域配線領域）を研磨しているとき平坦部も同時に
研磨されるため、研磨を続けても、図３（ｃ）に示され
るように、絶対段差３２が残ってしまい、グローバルな
平坦性を得ることは困難である。
【０００７】また、第２の従来例では、図４（ｂ）の状
態から研磨を始めると、突起部である広域配線領域にお
いて研磨が先行し、広域配線上でのＳＯＧが先になくな
る。その後は、平坦部（配線密集部）ではＳＯＧ膜が、
広域配線領域ではＰＳＧが研磨されるが、ＳＯＧの方が
研磨速度が高いため、やがて凹部以外のＳＯＧがなくな
る。この状態は第１の従来例の研磨状態と同様であり、
上述したようにこの状態で研磨を続けても絶対段差をな
くすことは困難である。
態から研磨を始めると、突起部である広域配線領域にお
いて研磨が先行し、広域配線上でのＳＯＧが先になくな
る。その後は、平坦部（配線密集部）ではＳＯＧ膜が、
広域配線領域ではＰＳＧが研磨されるが、ＳＯＧの方が
研磨速度が高いため、やがて凹部以外のＳＯＧがなくな
る。この状態は第１の従来例の研磨状態と同様であり、
上述したようにこの状態で研磨を続けても絶対段差をな
くすことは困難である。
【０００８】従って、本発明の解決すべき課題は、段差
のある表面上に形成する層間絶縁膜を研磨（ＣＭＰ）に
より平坦化する際に、絶対段差をなくして極めて平坦な
表面を得ることができるようにすることである。
のある表面上に形成する層間絶縁膜を研磨（ＣＭＰ）に
より平坦化する際に、絶対段差をなくして極めて平坦な
表面を得ることができるようにすることである。
【０００９】
【課題を解決するための手段】上記の課題は、層間絶縁
膜を形成するに際して、中間層のシリコン酸化膜の研磨
速度が最も大きくなるようにして３層のシリコン酸化膜
を堆積し、この３層のシリコン酸化膜に対してＣＭＰ法
により研磨を行うことにより、解決することができる。
膜を形成するに際して、中間層のシリコン酸化膜の研磨
速度が最も大きくなるようにして３層のシリコン酸化膜
を堆積し、この３層のシリコン酸化膜に対してＣＭＰ法
により研磨を行うことにより、解決することができる。
【００１０】
【発明の実施の形態】本発明による半導体装置の製造方
法は、（１）能動素子を有する半導体基板上に下層層間
絶縁膜を介して金属配線を形成する工程と、（２）第１
のシリコン酸化膜を堆積する工程と、（３）前記第１の
シリコン酸化膜上に第１のシリコン酸化膜より研磨速度
の大きい第２のシリコン酸化膜を堆積する工程と、
（４）前記第２のシリコン酸化膜上に第２のシリコン酸
化膜より研磨速度の小さい第３のシリコン酸化膜を堆積
する工程と、（５）第３、第２および第１のシリコン酸
化膜を化学的機械研磨（ＣＭＰ）法により研磨して表面
が平坦化された第２の層間絶縁膜を形成する工程と、を
有することを特徴としている。そして、好ましくは、第
１、第２および第３のシリコン酸化膜の堆積は、同一の
成膜装置内において、成膜条件を変えて連続して行われ
る。
法は、（１）能動素子を有する半導体基板上に下層層間
絶縁膜を介して金属配線を形成する工程と、（２）第１
のシリコン酸化膜を堆積する工程と、（３）前記第１の
シリコン酸化膜上に第１のシリコン酸化膜より研磨速度
の大きい第２のシリコン酸化膜を堆積する工程と、
（４）前記第２のシリコン酸化膜上に第２のシリコン酸
化膜より研磨速度の小さい第３のシリコン酸化膜を堆積
する工程と、（５）第３、第２および第１のシリコン酸
化膜を化学的機械研磨（ＣＭＰ）法により研磨して表面
が平坦化された第２の層間絶縁膜を形成する工程と、を
有することを特徴としている。そして、好ましくは、第
１、第２および第３のシリコン酸化膜の堆積は、同一の
成膜装置内において、成膜条件を変えて連続して行われ
る。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図１（ａ）〜（ｄ）は、本発明の第１
の実施例を説明するための工程順断面図である。まず、
図１（ａ）に示すように、拡散層形成済みの半導体基板
１上に、ＣＶＤ法により厚さ０．５μｍのシリコン酸化
膜２を形成した後、アルミニウムを０．８μｍの膜厚に
堆積し、これをパターニングして、アルミニウム配線３
を形成する。
て説明する。 ［第１の実施例］図１（ａ）〜（ｄ）は、本発明の第１
の実施例を説明するための工程順断面図である。まず、
図１（ａ）に示すように、拡散層形成済みの半導体基板
１上に、ＣＶＤ法により厚さ０．５μｍのシリコン酸化
膜２を形成した後、アルミニウムを０．８μｍの膜厚に
堆積し、これをパターニングして、アルミニウム配線３
を形成する。
【００１２】次に、図１（ｂ）に示すように、ＥＣＲ方
式ＣＶＤ法により、酸素とシランを、流量比：Ｏ2 ／Ｓ
ｉＨ4 ＝１．５、ＳｉＨ4 流量：３０ｓｃｃｍの条件で
供給し、ＳｉＯ2 を１．１μｍの膜厚に堆積することで
第１のシリコン酸化膜４を形成し、続いて、ＥＣＲ方式
ＣＶＤ法により、流量比：Ｏ2 ／ＳｉＨ4 ＝０．８、Ｓ
ｉＨ4 流量：５０ｓｃｃｍの条件で、膜厚０．６μｍの
第２のシリコン酸化膜５を成膜する。さらに、ＥＣＲ方
式ＣＶＤ法により、流量比：Ｏ2 ／ＳｉＨ4 ＝１．５、
ＳｉＨ4 流量：５０ｓｃｃｍの条件で、第３のシリコン
酸化膜６を０．３μｍの厚さに成膜する。
式ＣＶＤ法により、酸素とシランを、流量比：Ｏ2 ／Ｓ
ｉＨ4 ＝１．５、ＳｉＨ4 流量：３０ｓｃｃｍの条件で
供給し、ＳｉＯ2 を１．１μｍの膜厚に堆積することで
第１のシリコン酸化膜４を形成し、続いて、ＥＣＲ方式
ＣＶＤ法により、流量比：Ｏ2 ／ＳｉＨ4 ＝０．８、Ｓ
ｉＨ4 流量：５０ｓｃｃｍの条件で、膜厚０．６μｍの
第２のシリコン酸化膜５を成膜する。さらに、ＥＣＲ方
式ＣＶＤ法により、流量比：Ｏ2 ／ＳｉＨ4 ＝１．５、
ＳｉＨ4 流量：５０ｓｃｃｍの条件で、第３のシリコン
酸化膜６を０．３μｍの厚さに成膜する。
【００１３】次に、図１（ｃ）に示すように、ＣＭＰ法
を用いて化学機械研磨を行い、平坦化を行う。このとき
のスラリーはアルカリ性のものでｐＨ値が１０以上のも
のを用いた。ＥＣＲ方式ＣＶＤ法を用い、Ｏ2 ／ＳｉＨ
4 を反応ガスとしてＳｉＯ2 を成膜するとき、流量比：
Ｏ2 ／ＳｉＨ4 ＝０．８の条件で成膜したシリコン酸化
膜は、流量比：１．５の条件で成膜したシリコン酸化膜
に比較して、シリコンリッチな膜になっているため、ア
ルカリ性スラリーを用いた研磨では研磨速度が高くな
る。これに対し、流量比：Ｏ2 ／ＳｉＨ4 ＝１．５の条
件で成膜した酸化膜はＳｉ含有率が低く緻密な膜となる
ため、研磨速度は低く、流量比：０．８でのシリコン酸
化膜の約１／２となる。
を用いて化学機械研磨を行い、平坦化を行う。このとき
のスラリーはアルカリ性のものでｐＨ値が１０以上のも
のを用いた。ＥＣＲ方式ＣＶＤ法を用い、Ｏ2 ／ＳｉＨ
4 を反応ガスとしてＳｉＯ2 を成膜するとき、流量比：
Ｏ2 ／ＳｉＨ4 ＝０．８の条件で成膜したシリコン酸化
膜は、流量比：１．５の条件で成膜したシリコン酸化膜
に比較して、シリコンリッチな膜になっているため、ア
ルカリ性スラリーを用いた研磨では研磨速度が高くな
る。これに対し、流量比：Ｏ2 ／ＳｉＨ4 ＝１．５の条
件で成膜した酸化膜はＳｉ含有率が低く緻密な膜となる
ため、研磨速度は低く、流量比：０．８でのシリコン酸
化膜の約１／２となる。
【００１４】上記の条件でシリコン酸化膜４〜６を図１
（ｂ）に示すように成膜した後ＣＭＰを行うとき、突起
部での研磨速度の方が大きいため、広域配線領域での第
３のシリコン酸化膜６がまず無くなる〔図１（ｃ）〕。
この状態からさらに研磨を続けると、広域配線領域で
は、表面高さが高くかつ表面に研磨速度の大きいシリコ
ン酸化膜５が露出しているため、広域配線領域でのシリ
コン酸化膜の方が高速度で研磨され、段差は急速に縮小
する。したがって、シリコン酸化膜の成膜条件と各シリ
コン酸化膜の膜厚を適切に設定することにより、図１
（ｄ）に示されるように、絶対段差をほぼ完全に解消す
ることができる。
（ｂ）に示すように成膜した後ＣＭＰを行うとき、突起
部での研磨速度の方が大きいため、広域配線領域での第
３のシリコン酸化膜６がまず無くなる〔図１（ｃ）〕。
この状態からさらに研磨を続けると、広域配線領域で
は、表面高さが高くかつ表面に研磨速度の大きいシリコ
ン酸化膜５が露出しているため、広域配線領域でのシリ
コン酸化膜の方が高速度で研磨され、段差は急速に縮小
する。したがって、シリコン酸化膜の成膜条件と各シリ
コン酸化膜の膜厚を適切に設定することにより、図１
（ｄ）に示されるように、絶対段差をほぼ完全に解消す
ることができる。
【００１５】第１のシリコン酸化膜と第３のシリコン酸
化膜とでは、流量比は変わりはないが第１のシリコン酸
化膜の方が反応ガスの流量を低くして成膜が行われてい
る。このようにした場合には、第１のシリコン酸化膜の
方が膜質が緻密になり研磨速度が低くなる。このよう
に、第１のシリコン酸化膜と第３のシリコン酸化膜とで
研磨速度に差をつけることの利点は、図１（ｃ）に示す
状態から研磨を行い広域配線領域上で第２のシリコン酸
化膜の研磨が終了した時点で広域配線領域でのシリコン
酸化膜の表面高さの方が低くなったときに、それ以降の
研磨では密集配線部の第３のシリコン酸化膜の研磨速度
の方が高くなり、段差を軽減する研磨が行われるように
なることである。
化膜とでは、流量比は変わりはないが第１のシリコン酸
化膜の方が反応ガスの流量を低くして成膜が行われてい
る。このようにした場合には、第１のシリコン酸化膜の
方が膜質が緻密になり研磨速度が低くなる。このよう
に、第１のシリコン酸化膜と第３のシリコン酸化膜とで
研磨速度に差をつけることの利点は、図１（ｃ）に示す
状態から研磨を行い広域配線領域上で第２のシリコン酸
化膜の研磨が終了した時点で広域配線領域でのシリコン
酸化膜の表面高さの方が低くなったときに、それ以降の
研磨では密集配線部の第３のシリコン酸化膜の研磨速度
の方が高くなり、段差を軽減する研磨が行われるように
なることである。
【００１６】本実施例において、アルミニウム配線３の
膜厚が０．８μｍであるとき、第１のシリコン酸化膜の
膜厚は０．８μｍ以上１．５μｍ以下、第２のシリコン
酸化膜の膜厚は０．３μｍ以上０．８μｍ以下、第３の
シリコン酸化膜の膜厚は０．２μｍ以上０．５μｍ以下
に設定することが好ましい。
膜厚が０．８μｍであるとき、第１のシリコン酸化膜の
膜厚は０．８μｍ以上１．５μｍ以下、第２のシリコン
酸化膜の膜厚は０．３μｍ以上０．８μｍ以下、第３の
シリコン酸化膜の膜厚は０．２μｍ以上０．５μｍ以下
に設定することが好ましい。
【００１７】［第２の実施例］本発明の第２の実施例に
ついて、図２（ａ）〜（ｄ）を参照して説明する。はじ
めに、図２（ａ）に示すように、拡散層形成済みのシリ
コン基板１上に、ＣＶＤ法により、厚さ０．５μｍのシ
リコン酸化膜２を形成した後、下層配線として厚さ０．
８μｍのアルミニウム配線３を形成する。
ついて、図２（ａ）〜（ｄ）を参照して説明する。はじ
めに、図２（ａ）に示すように、拡散層形成済みのシリ
コン基板１上に、ＣＶＤ法により、厚さ０．５μｍのシ
リコン酸化膜２を形成した後、下層配線として厚さ０．
８μｍのアルミニウム配線３を形成する。
【００１８】次に、図２（ｂ）に示すように、平行平板
型プラズマＣＶＤ装置を用い、ＳｉＨ4 −Ｎ2 Ｏを反応
ガスとして供給して高周波／低周波パワー：６００／４
００（Ｗ）の条件で、膜厚１．１μｍの第１のシリコン
酸化膜７を形成し、次いで、同一ＣＶＤ装置において、
高周波／低周波パワー：１０００／０（Ｗ）の条件で、
第２のシリコン酸化膜８を０．６μｍの厚さに成膜す
る。さらに、同一ＣＶＤ装置において、高周波／低周波
パワー：６００／４００（Ｗ）の条件で、第３のシリコ
ン酸化膜９を０．３μｍの膜厚に成膜する。
型プラズマＣＶＤ装置を用い、ＳｉＨ4 −Ｎ2 Ｏを反応
ガスとして供給して高周波／低周波パワー：６００／４
００（Ｗ）の条件で、膜厚１．１μｍの第１のシリコン
酸化膜７を形成し、次いで、同一ＣＶＤ装置において、
高周波／低周波パワー：１０００／０（Ｗ）の条件で、
第２のシリコン酸化膜８を０．６μｍの厚さに成膜す
る。さらに、同一ＣＶＤ装置において、高周波／低周波
パワー：６００／４００（Ｗ）の条件で、第３のシリコ
ン酸化膜９を０．３μｍの膜厚に成膜する。
【００１９】次に、図２（ｃ）に示すように、ＣＭＰ法
を用いて化学機械研磨を行い平坦化を行う。このときの
スラリーはアルカリ性のもので、１０以上のｐＨ値のも
のを用いる。高周波／低周波パワー：１０００／０
（Ｗ）の条件で形成したプラズマＣＶＤシリコン酸化膜
は密度が低いため研磨速度が大きい。これに対し、高周
波／低周波パワー：６００／４００（Ｗ）の条件で形成
した膜は密度の高い酸化膜になっているため研磨速度は
低く高周波／低周波パワー：１０００／０（Ｗ）で形成
した酸化膜の研磨速度と比較して約１／２となる。
を用いて化学機械研磨を行い平坦化を行う。このときの
スラリーはアルカリ性のもので、１０以上のｐＨ値のも
のを用いる。高周波／低周波パワー：１０００／０
（Ｗ）の条件で形成したプラズマＣＶＤシリコン酸化膜
は密度が低いため研磨速度が大きい。これに対し、高周
波／低周波パワー：６００／４００（Ｗ）の条件で形成
した膜は密度の高い酸化膜になっているため研磨速度は
低く高周波／低周波パワー：１０００／０（Ｗ）で形成
した酸化膜の研磨速度と比較して約１／２となる。
【００２０】上記の条件でシリコン酸化膜７〜９を図２
（ｂ）に示すように成膜した後ＣＭＰを行うとき、突起
部となる配線領域での研磨速度の方が大きいため、配線
領域での第３のシリコン酸化膜９がまず無くなる〔図２
（ｃ）〕。この状態からさらに研磨を続けると、配線領
域では、表面高さが高くかつ表面に研磨速度の大きいシ
リコン酸化膜８が露出しているため、配線領域でのシリ
コン酸化膜の方が高速度で研磨され、段差は急速に縮小
する。したがって、シリコン酸化膜の成膜条件と各シリ
コン酸化膜の膜厚を適切に設定することにより、絶対段
差をほぼ完全に解消することができる〔図２（ｄ）〕。
（ｂ）に示すように成膜した後ＣＭＰを行うとき、突起
部となる配線領域での研磨速度の方が大きいため、配線
領域での第３のシリコン酸化膜９がまず無くなる〔図２
（ｃ）〕。この状態からさらに研磨を続けると、配線領
域では、表面高さが高くかつ表面に研磨速度の大きいシ
リコン酸化膜８が露出しているため、配線領域でのシリ
コン酸化膜の方が高速度で研磨され、段差は急速に縮小
する。したがって、シリコン酸化膜の成膜条件と各シリ
コン酸化膜の膜厚を適切に設定することにより、絶対段
差をほぼ完全に解消することができる〔図２（ｄ）〕。
【００２１】本実施例においても、アルミニウム配線３
の膜厚が０．８μｍであるため、第１のシリコン酸化膜
の膜厚は０．８μｍ以上１．５μｍ以下、第２のシリコ
ン酸化膜の膜厚は０．３μｍ以上０．８μｍ以下、第３
のシリコン酸化膜の膜厚は０．２μｍ以上０．５μｍ以
下に設定することが好ましい。
の膜厚が０．８μｍであるため、第１のシリコン酸化膜
の膜厚は０．８μｍ以上１．５μｍ以下、第２のシリコ
ン酸化膜の膜厚は０．３μｍ以上０．８μｍ以下、第３
のシリコン酸化膜の膜厚は０．２μｍ以上０．５μｍ以
下に設定することが好ましい。
【００２２】上記第１、第２の実施例により平坦化され
た層間絶縁膜を形成した後、スルーホールを開孔し上層
のアルミニウム配線を形成するのであるが、これらを形
成するためのフォトリソグラフィ技術において、フォト
レジスト膜を均一な膜厚に形成することができるため、
高解像力化（高ＮＡ化）により焦点深度が浅くなっても
これに対応することが可能になり、パターン精度：±
０．１μｍ程度の高精度の上層配線を容易に形成するこ
とが可能になる。
た層間絶縁膜を形成した後、スルーホールを開孔し上層
のアルミニウム配線を形成するのであるが、これらを形
成するためのフォトリソグラフィ技術において、フォト
レジスト膜を均一な膜厚に形成することができるため、
高解像力化（高ＮＡ化）により焦点深度が浅くなっても
これに対応することが可能になり、パターン精度：±
０．１μｍ程度の高精度の上層配線を容易に形成するこ
とが可能になる。
【００２３】上記の実施例では、ＥＣＲ方式ＣＶＤ法、
プラズマＣＶＤ法によりシリコン酸化膜を成膜する方法
について説明したが、本発明においては、熱ＣＶＤ法、
常圧ＣＶＤ法やスパッタ法によって成膜することもで
き、また異なる成膜法によるシリコン酸化膜を組み合わ
せて層間絶縁膜を形成することも可能であり、さらに酸
化シリコンにリン（Ｐ）やボロン（Ｂ）などの不純物を
含有させることもできる。而して、本発明においては効
率よく成膜を行うために同一の成膜装置を用いて成膜条
件を変えながら連続して成膜を行うことが望ましい。ま
た、実施例では、配線材料にアルミニウムを用いていた
が、これに代え、アルミニウム合金（アルミニウム−シ
リコン−銅など）、チタン合金（窒化チタン、チタン−
タングステンなど）を用いても同様の効果を得ることが
できる。
プラズマＣＶＤ法によりシリコン酸化膜を成膜する方法
について説明したが、本発明においては、熱ＣＶＤ法、
常圧ＣＶＤ法やスパッタ法によって成膜することもで
き、また異なる成膜法によるシリコン酸化膜を組み合わ
せて層間絶縁膜を形成することも可能であり、さらに酸
化シリコンにリン（Ｐ）やボロン（Ｂ）などの不純物を
含有させることもできる。而して、本発明においては効
率よく成膜を行うために同一の成膜装置を用いて成膜条
件を変えながら連続して成膜を行うことが望ましい。ま
た、実施例では、配線材料にアルミニウムを用いていた
が、これに代え、アルミニウム合金（アルミニウム−シ
リコン−銅など）、チタン合金（窒化チタン、チタン−
タングステンなど）を用いても同様の効果を得ることが
できる。
【００２４】
【発明の効果】以上説明したように、本発明による半導
体装置の製造方法は、中間に研磨速度の大きい層を含む
３層のシリコン酸化膜を形成しておいてＣＭＰ法により
研磨を行うものであるので、絶対段差を解消して極めて
平坦な表面を有する層間絶縁膜を形成することができ
る。ＣＭＰ法においては、突起部での研磨速度は平坦部
より大きいため、研磨速度の高い膜の上層と下層に研磨
速度の低い膜を形成して研磨を行うとき、研磨速度の大
きい突起部上で研磨速度の低い膜が研磨された後に研磨
速度の高い膜が研磨される間は、平坦部では上層に研磨
速度の低い膜があるため殆ど研磨されることがないから
である。
体装置の製造方法は、中間に研磨速度の大きい層を含む
３層のシリコン酸化膜を形成しておいてＣＭＰ法により
研磨を行うものであるので、絶対段差を解消して極めて
平坦な表面を有する層間絶縁膜を形成することができ
る。ＣＭＰ法においては、突起部での研磨速度は平坦部
より大きいため、研磨速度の高い膜の上層と下層に研磨
速度の低い膜を形成して研磨を行うとき、研磨速度の大
きい突起部上で研磨速度の低い膜が研磨された後に研磨
速度の高い膜が研磨される間は、平坦部では上層に研磨
速度の低い膜があるため殆ど研磨されることがないから
である。
【図１】本発明の第１の実施例を工程順に示す断面図で
ある。
ある。
【図２】本発明の第２の実施例を工程順に示す断面図で
ある。
ある。
【図３】第１の従来例を工程順に示す断面図である。
【図４】第２の従来例を工程順に示す断面図である。
１ 半導体基板 ２ シリコン酸化膜 ３ アルミニウム配線 ４、７ 第１のシリコン酸化膜 ５、８ 第２のシリコン酸化膜 ６、９ 第３のシリコン酸化膜 ３１ シリコン酸化膜 ３２ 絶対段差 ４１ ＰＳＧ膜 ４２ ＳＯＧ膜
Claims (5)
- 【請求項１】 （１）能動素子を有する半導体基板上に
絶縁膜を介して金属配線を形成する工程と、 （２）金属配線を有する前記絶縁膜上に第１のシリコン
酸化膜を堆積する工程と、 （３）前記第１のシリコン酸化膜上に第１のシリコン酸
化膜より研磨速度の高い第２のシリコン酸化膜を堆積す
る工程と、 （４）前記第２のシリコン酸化膜上に第２のシリコン酸
化膜より研磨速度の低い第３のシリコン酸化膜を堆積す
る工程と、 （５）第３、第２および第１のシリコン酸化膜を化学的
機械研磨（ＣＭＰ）法により研磨して表面が平坦化され
た層間絶縁膜を形成する工程と、を有することを特徴と
する半導体装置の製造方法。 - 【請求項２】 前記第（２）乃至第（４）の工程におけ
るシリコン酸化膜の堆積は、ＥＣＲ（electron cyclotr
on resonance）型化学気相成長法、他のプラズマ化学気
相成長法あるいはスパッタ法の中の何れかを用いて行わ
れることを特徴とする請求項１記載の半導体装置の製造
方法。 - 【請求項３】 前記第（２）から第（４）までの工程
を、同一の成膜装置内において、成膜条件を変えて連続
して行うことを特徴とする請求項１記載の半導体装置の
製造方法。 - 【請求項４】 前記第（３）および第（４）の工程にお
いて成膜されるシリコン酸化膜の膜厚が、前記第（５）
の工程の研磨において、表面が高い領域で第１のシリコ
ン酸化膜が露出した時点で表面が低い領域では第３のシ
リコン酸化膜の一部が残るように設定されていることを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項５】 前記第１のシリコン酸化膜の研磨速度
は、前記第３のシリコン酸化膜のそれより小さいことを
特徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8028893A JPH09223737A (ja) | 1996-02-16 | 1996-02-16 | 半導体装置の製造方法 |
| US08/799,829 US5904558A (en) | 1996-02-16 | 1997-02-13 | Fabrication process of semiconductor device |
| KR1019970004618A KR970063569A (ko) | 1996-02-16 | 1997-02-15 | 반도체 장치의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8028893A JPH09223737A (ja) | 1996-02-16 | 1996-02-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09223737A true JPH09223737A (ja) | 1997-08-26 |
Family
ID=12261084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8028893A Pending JPH09223737A (ja) | 1996-02-16 | 1996-02-16 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5904558A (ja) |
| JP (1) | JPH09223737A (ja) |
| KR (1) | KR970063569A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5920792A (en) * | 1998-03-19 | 1999-07-06 | Winbond Electronics Corp | High density plasma enhanced chemical vapor deposition process in combination with chemical mechanical polishing process for preparation and planarization of intemetal dielectric layers |
| US5946592A (en) * | 1998-03-19 | 1999-08-31 | Winbond Electronics, Corp. | Combined in-situ high density plasma enhanced chemical vapor deposition (HDPCVD) and chemical mechanical polishing (CMP) process to form an intermetal dielectric layer with a stopper layer embedded therein |
| JP2007150093A (ja) * | 2005-11-29 | 2007-06-14 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| KR20090069362A (ko) * | 2007-12-26 | 2009-07-01 | 주식회사 동부하이텍 | 반도체 소자의 층간 절연막 형성 방법 |
| JP2011155077A (ja) * | 2010-01-26 | 2011-08-11 | Renesas Electronics Corp | 半導体装置の製造方法 |
| CN102651345A (zh) * | 2011-02-24 | 2012-08-29 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的制造方法 |
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|---|---|---|---|---|
| JPH10321624A (ja) * | 1997-05-20 | 1998-12-04 | Toshiba Corp | 半導体装置の製造方法 |
| US6284560B1 (en) * | 1998-12-18 | 2001-09-04 | Eastman Kodak Company | Method for producing co-planar surface structures |
| US6660618B1 (en) * | 1999-08-18 | 2003-12-09 | Advanced Micro Devices, Inc. | Reverse mask and oxide layer deposition for reduction of vertical capacitance variation in multi-layer metallization systems |
| US8580690B2 (en) | 2011-04-06 | 2013-11-12 | Nanya Technology Corp. | Process of planarizing a wafer with a large step height and/or surface area features |
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| JPH06310504A (ja) * | 1993-04-27 | 1994-11-04 | Nec Corp | 絶縁膜の構造とその製造方法 |
| JPH07297193A (ja) * | 1994-04-28 | 1995-11-10 | Nippon Telegr & Teleph Corp <Ntt> | 集積回路平坦化方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3077990B2 (ja) * | 1990-04-12 | 2000-08-21 | 富士通株式会社 | 半導体装置の製造方法 |
| JPH07245306A (ja) * | 1994-01-17 | 1995-09-19 | Sony Corp | 半導体装置における膜平坦化方法 |
| US5494854A (en) * | 1994-08-17 | 1996-02-27 | Texas Instruments Incorporated | Enhancement in throughput and planarity during CMP using a dielectric stack containing HDP-SiO2 films |
| JP2822910B2 (ja) * | 1995-03-17 | 1998-11-11 | 日本電気株式会社 | 半導体装置の層間絶縁膜の形成方法 |
-
1996
- 1996-02-16 JP JP8028893A patent/JPH09223737A/ja active Pending
-
1997
- 1997-02-13 US US08/799,829 patent/US5904558A/en not_active Expired - Fee Related
- 1997-02-15 KR KR1019970004618A patent/KR970063569A/ko not_active Application Discontinuation
Patent Citations (3)
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| JP2011155077A (ja) * | 2010-01-26 | 2011-08-11 | Renesas Electronics Corp | 半導体装置の製造方法 |
| CN102651345A (zh) * | 2011-02-24 | 2012-08-29 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5904558A (en) | 1999-05-18 |
| KR970063569A (ko) | 1997-09-12 |
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