JPH09223037A - テスト回路装置 - Google Patents
テスト回路装置Info
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- JPH09223037A JPH09223037A JP8027810A JP2781096A JPH09223037A JP H09223037 A JPH09223037 A JP H09223037A JP 8027810 A JP8027810 A JP 8027810A JP 2781096 A JP2781096 A JP 2781096A JP H09223037 A JPH09223037 A JP H09223037A
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- test vector
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- buffer
- cpu
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Abstract
(57)【要約】
【課題】 テストを行う際にテストベクタをRAMへ転
送するモードと試験対象モジュール側のCPUがテスト
を行うモードとの間のモード切り換えを行う必要がある
という課題があった。 【解決手段】 テストベクタ転送手段から試験用バスを
介して転送されたテストベクタを格納する格納手段と、
該格納手段にテストベクタが格納されると当該テストベ
クタに基づき内部バスに接続されているモジュールを起
動し、その起動結果を格納手段に格納する起動手段と、
該起動手段と試験用バスを介して接続され、その格納手
段に起動結果が格納されると当該起動結果に基づいてモ
ジュールの良否を判定する判定手段とを備えるようにし
た。
送するモードと試験対象モジュール側のCPUがテスト
を行うモードとの間のモード切り換えを行う必要がある
という課題があった。 【解決手段】 テストベクタ転送手段から試験用バスを
介して転送されたテストベクタを格納する格納手段と、
該格納手段にテストベクタが格納されると当該テストベ
クタに基づき内部バスに接続されているモジュールを起
動し、その起動結果を格納手段に格納する起動手段と、
該起動手段と試験用バスを介して接続され、その格納手
段に起動結果が格納されると当該起動結果に基づいてモ
ジュールの良否を判定する判定手段とを備えるようにし
た。
Description
【0001】
【発明の属する技術分野】この発明は、例えばマイクロ
コンピュータを構成する各モジュールをテストするのに
用いて好適なテスト回路装置に関するものである。
コンピュータを構成する各モジュールをテストするのに
用いて好適なテスト回路装置に関するものである。
【0002】
【従来の技術】図12は、シングルチップマイクロコン
ピュータ(以下、シングルチップマイコンという)を構
成するモジュールをテストする従来のテスト回路装置の
構成を示すブロック図であり、図において、1は半導体
試験装置、2はシングルチップマイコン、3はCPUで
ある。4はシングルチップマイコン2を構成するモジュ
ール内でテスト対象となる例えばタイマ機能を有したタ
イマモジュールである。5はシングルチップマイコン2
のRAM、6はポート、6aはモード切り換え用のテス
ト信号入力端子、7〜10はCPU3とタイマモジュー
ル4,RAM5,ポート6とを接続するシングルチップ
マイコン2の内部バスである。
ピュータ(以下、シングルチップマイコンという)を構
成するモジュールをテストする従来のテスト回路装置の
構成を示すブロック図であり、図において、1は半導体
試験装置、2はシングルチップマイコン、3はCPUで
ある。4はシングルチップマイコン2を構成するモジュ
ール内でテスト対象となる例えばタイマ機能を有したタ
イマモジュールである。5はシングルチップマイコン2
のRAM、6はポート、6aはモード切り換え用のテス
ト信号入力端子、7〜10はCPU3とタイマモジュー
ル4,RAM5,ポート6とを接続するシングルチップ
マイコン2の内部バスである。
【0003】次に動作について説明する。先ず、テスト
ベクタをRAM5へ転送するモードにより半導体試験装
置1からタイマモジュール4をテストするためのテスト
ベクタがポート6を介してRAM5へ転送され書き込ま
れた後、モードを切り換えてテストモードに入る。この
テストモードでは、RAM5へ書き込まれたテストベク
タがCPU3へ転送されて、CPU3は前記テストベク
タに従いタイマモジュール4を動作させる。
ベクタをRAM5へ転送するモードにより半導体試験装
置1からタイマモジュール4をテストするためのテスト
ベクタがポート6を介してRAM5へ転送され書き込ま
れた後、モードを切り換えてテストモードに入る。この
テストモードでは、RAM5へ書き込まれたテストベク
タがCPU3へ転送されて、CPU3は前記テストベク
タに従いタイマモジュール4を動作させる。
【0004】タイマモジュール4の動作結果は、内部バ
ス9と内部バス7とを経由してポート6から半導体試験
装置1へ転送され、テスト結果の判定が行われる。
ス9と内部バス7とを経由してポート6から半導体試験
装置1へ転送され、テスト結果の判定が行われる。
【0005】
【発明が解決しようとする課題】従来のテスト回路装置
は以上のように構成されているので、テスト対象モジュ
ールをテストする際に、CPU3の動作を一旦停止して
テストモードに切り換える必要があり、このためCPU
3の動作時間が短くなる課題があった。また、モードの
切り換えにある程度の時間を要するのでテスト時間が長
くなる課題があった。
は以上のように構成されているので、テスト対象モジュ
ールをテストする際に、CPU3の動作を一旦停止して
テストモードに切り換える必要があり、このためCPU
3の動作時間が短くなる課題があった。また、モードの
切り換えにある程度の時間を要するのでテスト時間が長
くなる課題があった。
【0006】また、テストベクタは半導体試験装置1か
らシングルチップマイコン2のRAM5へ転送されるの
で、転送されるテストベクタの長さがRAM5の容量に
応じて制限される場合が生じる課題があった。
らシングルチップマイコン2のRAM5へ転送されるの
で、転送されるテストベクタの長さがRAM5の容量に
応じて制限される場合が生じる課題があった。
【0007】この発明は上記のような課題を解決するた
めになされたもので、テストを行う際のモード切り換え
を不要にしてテストに要する時間を短縮できるととも
に、CPUの動作を一旦停止することなくテストを開始
できるテスト回路装置を得ることを目的とする。
めになされたもので、テストを行う際のモード切り換え
を不要にしてテストに要する時間を短縮できるととも
に、CPUの動作を一旦停止することなくテストを開始
できるテスト回路装置を得ることを目的とする。
【0008】また、この発明は、転送されるテストベク
タの長さの制限をなくすことが可能なテスト回路装置を
得ることを目的とする。
タの長さの制限をなくすことが可能なテスト回路装置を
得ることを目的とする。
【0009】
【課題を解決するための手段】請求項1記載の発明に係
るテスト回路装置は、試験用バスを介してテストベクタ
を転送するテストベクタ転送手段と接続され、前記テス
トベクタ転送手段からテストベクタが転送されると当該
テストベクタを格納する格納手段と、該格納手段にテス
トベクタが格納されると当該テストベクタに基づいて内
部バスに接続されているモジュールを起動し、その起動
結果を上記格納手段に格納する起動手段と、該起動手段
と試験用バスを介して接続され、前記モジュールの起動
結果が前記格納手段に格納されると当該起動結果に基づ
いてモジュールの良否を判定する判定手段とを備えるよ
うにしたものである。
るテスト回路装置は、試験用バスを介してテストベクタ
を転送するテストベクタ転送手段と接続され、前記テス
トベクタ転送手段からテストベクタが転送されると当該
テストベクタを格納する格納手段と、該格納手段にテス
トベクタが格納されると当該テストベクタに基づいて内
部バスに接続されているモジュールを起動し、その起動
結果を上記格納手段に格納する起動手段と、該起動手段
と試験用バスを介して接続され、前記モジュールの起動
結果が前記格納手段に格納されると当該起動結果に基づ
いてモジュールの良否を判定する判定手段とを備えるよ
うにしたものである。
【0010】請求項2記載の発明に係るテスト回路装置
は、テストベクタを転送するテストベクタ転送手段と試
験用バスを介して接続され、前記テストベクタ転送手段
から転送されたテストベクタを格納する格納手段と、該
格納手段にテストベクタが格納されると当該テストベク
タに基づいて内部バスに接続されているモジュールを起
動し、その起動結果を内部バスに接続されている出力ポ
ートから出力する起動手段と、上記出力ポートから起動
結果が出力されると当該起動結果に基づいて前記モジュ
ールの良否を判定する判定手段とを備えるようにしたも
のである。
は、テストベクタを転送するテストベクタ転送手段と試
験用バスを介して接続され、前記テストベクタ転送手段
から転送されたテストベクタを格納する格納手段と、該
格納手段にテストベクタが格納されると当該テストベク
タに基づいて内部バスに接続されているモジュールを起
動し、その起動結果を内部バスに接続されている出力ポ
ートから出力する起動手段と、上記出力ポートから起動
結果が出力されると当該起動結果に基づいて前記モジュ
ールの良否を判定する判定手段とを備えるようにしたも
のである。
【0011】請求項3記載の発明に係るテスト回路装置
は、複数のバッファを直列接続して構成した格納手段を
備えたものである。
は、複数のバッファを直列接続して構成した格納手段を
備えたものである。
【0012】請求項4記載の発明に係るテスト回路装置
は、複数のバッファと試験用バスとを並列接続して構成
した格納手段を備えるようにしたものである。
は、複数のバッファと試験用バスとを並列接続して構成
した格納手段を備えるようにしたものである。
【0013】請求項5記載の発明に係るテスト回路装置
は、内部バスに接続されているCPU以外の前記内部バ
スに接続したテスト用CPUを起動手段として構成した
ものである。
は、内部バスに接続されているCPU以外の前記内部バ
スに接続したテスト用CPUを起動手段として構成した
ものである。
【0014】請求項6記載の発明に係るテスト回路装置
は、内部バッファを有するCPUを起動手段として構成
すると共に、前記内部バッファを格納手段として構成す
るようにしたものである。
は、内部バッファを有するCPUを起動手段として構成
すると共に、前記内部バッファを格納手段として構成す
るようにしたものである。
【0015】請求項7記載の発明に係るテスト回路装置
は、モジュールを起動した後、その起動結果を得るまで
の間、待機状態になる起動手段を備えるようにしたもの
である。
は、モジュールを起動した後、その起動結果を得るまで
の間、待機状態になる起動手段を備えるようにしたもの
である。
【0016】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態1.図1はこの発明の実施の形態1によるテ
スト回路装置の構成を示すブロック図であり、図におい
て、1はテストベクタを生成し出力する半導体試験装
置、1aはテストベクタを転送するテストベクタ転送手
段、1bはテスト対象のモジュールの動作結果を基に前
記モジュールの良否を判定する判定手段、2はシングル
チップマイコン、3はシングルチップマイコン2のCP
U(起動手段)、4は例えばタイマ機能を有したタイマ
モジュール(モジュール)であり、動作制御レジスタや
結果出力レジスタを備えている。5はシングルチップマ
イコン2のRAM(モジュール)、6は各種データの授
受に使用されるポート(モジュール)、6aは半導体試
験装置1から送られてくるテストモード要求信号が入力
されるテスト信号入力端子、7〜10,13は内部バ
ス、11は半導体試験装置1のテストベクタ転送手段1
aから転送されたテストベクタを格納するバッファ(格
納手段)、12aは半導体試験装置1のテストベクタ転
送手段1aから転送されたテストベクタをバッファ11
へ入力するためのテスト用ポート、14はテスト用ポー
ト12aを介してバッファ11と半導体試験装置1とを
接続する試験用バスである。
説明する。 実施の形態1.図1はこの発明の実施の形態1によるテ
スト回路装置の構成を示すブロック図であり、図におい
て、1はテストベクタを生成し出力する半導体試験装
置、1aはテストベクタを転送するテストベクタ転送手
段、1bはテスト対象のモジュールの動作結果を基に前
記モジュールの良否を判定する判定手段、2はシングル
チップマイコン、3はシングルチップマイコン2のCP
U(起動手段)、4は例えばタイマ機能を有したタイマ
モジュール(モジュール)であり、動作制御レジスタや
結果出力レジスタを備えている。5はシングルチップマ
イコン2のRAM(モジュール)、6は各種データの授
受に使用されるポート(モジュール)、6aは半導体試
験装置1から送られてくるテストモード要求信号が入力
されるテスト信号入力端子、7〜10,13は内部バ
ス、11は半導体試験装置1のテストベクタ転送手段1
aから転送されたテストベクタを格納するバッファ(格
納手段)、12aは半導体試験装置1のテストベクタ転
送手段1aから転送されたテストベクタをバッファ11
へ入力するためのテスト用ポート、14はテスト用ポー
ト12aを介してバッファ11と半導体試験装置1とを
接続する試験用バスである。
【0017】図2は、実施の形態1におけるバッファ1
1の構成を示す説明図であり、15はテストベクタの命
令コードを格納する命令格納部、16は命令格納部15
に格納された命令の対象となる例えばタイマモジュール
4の動作制御レジスタや結果出力レジスタのアドレスを
格納するアドレス格納部、17はアドレス格納部16に
格納されたアドレスにより指定された前記動作制御レジ
スタや前記結果出力レジスタへ書き込まれるデータを格
納するデータ格納部である。
1の構成を示す説明図であり、15はテストベクタの命
令コードを格納する命令格納部、16は命令格納部15
に格納された命令の対象となる例えばタイマモジュール
4の動作制御レジスタや結果出力レジスタのアドレスを
格納するアドレス格納部、17はアドレス格納部16に
格納されたアドレスにより指定された前記動作制御レジ
スタや前記結果出力レジスタへ書き込まれるデータを格
納するデータ格納部である。
【0018】図3は、実施の形態1におけるタイマモジ
ュール4のテストを行う際に半導体試験装置1からバッ
ファ11へ格納されるテストベクタの内容の一例を示す
説明図である。図において、18はアドレス格納部16
に格納されたタイマモジュール4の動作制御レジスタの
アドレスに対して、データ格納部17に格納されたデー
タを書き込むことでタイマモジュール4の動作の開始を
指示する書き込み命令である。19はCPU3を待機状
態に移行させるためのウェイト命令である。20はアド
レス格納部16に格納されたアドレスにより指定される
タイマモジュール4の結果出力レジスタに格納されてい
るデータを読み出す動作をCPU3に指示する読み出し
命令である。これら書き込み命令18,ウェイト命令1
9,読み出し命令20は、半導体試験装置1のテストベ
クタ転送手段1aにより試験用バス14を経由してバッ
ファ11へそれぞれ転送される。また、これら書き込み
命令18,ウェイト命令19,読み出し命令20などの
テストベクタを半導体試験装置1のテストベクタ転送手
段1aがバッファ11へ転送するタイミングは、あらか
じめ行われたシミュレーションによりCPU3がバッフ
ァ11からテストベクタを読み出すタイミングに応じて
最適なタイミングに設定されている。
ュール4のテストを行う際に半導体試験装置1からバッ
ファ11へ格納されるテストベクタの内容の一例を示す
説明図である。図において、18はアドレス格納部16
に格納されたタイマモジュール4の動作制御レジスタの
アドレスに対して、データ格納部17に格納されたデー
タを書き込むことでタイマモジュール4の動作の開始を
指示する書き込み命令である。19はCPU3を待機状
態に移行させるためのウェイト命令である。20はアド
レス格納部16に格納されたアドレスにより指定される
タイマモジュール4の結果出力レジスタに格納されてい
るデータを読み出す動作をCPU3に指示する読み出し
命令である。これら書き込み命令18,ウェイト命令1
9,読み出し命令20は、半導体試験装置1のテストベ
クタ転送手段1aにより試験用バス14を経由してバッ
ファ11へそれぞれ転送される。また、これら書き込み
命令18,ウェイト命令19,読み出し命令20などの
テストベクタを半導体試験装置1のテストベクタ転送手
段1aがバッファ11へ転送するタイミングは、あらか
じめ行われたシミュレーションによりCPU3がバッフ
ァ11からテストベクタを読み出すタイミングに応じて
最適なタイミングに設定されている。
【0019】次に動作について説明する。図4は、実施
の形態1におけるテスト回路装置によるタイマモジュー
ル4を有するシングルチップマイコン2側のCPU3に
よるテスト動作を示すフローチャートである。図4のフ
ローチャートに示すテスト動作への移行は、半導体試験
装置1からシングルチップマイコン2のテスト信号入力
端子6aへテストモード要求信号が出力されることで実
現される。
の形態1におけるテスト回路装置によるタイマモジュー
ル4を有するシングルチップマイコン2側のCPU3に
よるテスト動作を示すフローチャートである。図4のフ
ローチャートに示すテスト動作への移行は、半導体試験
装置1からシングルチップマイコン2のテスト信号入力
端子6aへテストモード要求信号が出力されることで実
現される。
【0020】このフローチャートによれば、先ず、半導
体試験装置1のテストベクタ転送手段1aからバッファ
11に書き込み命令18が転送されると、CPU3が書
き込み命令18をバッファ11から読み込む(ステップ
ST1)。次に、CPU3が読み込んだ書き込み命令1
8を実行することにより、タイマモジュール4の動作制
御レジスタを示すアドレスへタイマモジュール4の動作
開始を指示する動作開始データを書き込み(ステップS
T2)、タイマモジュール4の動作を開始させる(ステ
ップST3)と同時に、半導体試験装置1からバッファ
11へ転送された次のウェイト命令19をバッファ11
から読み込み(ステップST4)、そのウェイト命令1
9を実行することでCPU3は待ち状態に移行する(ス
テップST5)。この待ち状態は、ステップST3で起
動したタイマモジュール4の動作が完了すれば解除さ
れ、またタイマモジュール4の動作が完了していない状
態であれば継続する(ステップST6)。タイマモジュ
ール4の動作が完了すると、半導体試験装置1からバッ
ファ11へ転送された次の読み出し命令20を読み込み
(ステップST7)、読み込んだ読み出し命令20を実
行する(ステップST8)。この読み出し命令20が実
行されると、タイマモジュール4の動作結果を格納して
いる結果出力レジスタのアドレスが指定されることで前
記結果出力レジスタに格納されているタイマモジュール
4の動作結果が読み出され、バッファ11に格納される
(ステップST9)。バッファ11にタイマモジュール
4の動作結果が格納されると、この動作結果は試験用バ
ス14とテスト用ポート12aとを経て半導体試験装置
1へ転送され、判定手段1bによりタイマモジュール4
の良否が判定される。
体試験装置1のテストベクタ転送手段1aからバッファ
11に書き込み命令18が転送されると、CPU3が書
き込み命令18をバッファ11から読み込む(ステップ
ST1)。次に、CPU3が読み込んだ書き込み命令1
8を実行することにより、タイマモジュール4の動作制
御レジスタを示すアドレスへタイマモジュール4の動作
開始を指示する動作開始データを書き込み(ステップS
T2)、タイマモジュール4の動作を開始させる(ステ
ップST3)と同時に、半導体試験装置1からバッファ
11へ転送された次のウェイト命令19をバッファ11
から読み込み(ステップST4)、そのウェイト命令1
9を実行することでCPU3は待ち状態に移行する(ス
テップST5)。この待ち状態は、ステップST3で起
動したタイマモジュール4の動作が完了すれば解除さ
れ、またタイマモジュール4の動作が完了していない状
態であれば継続する(ステップST6)。タイマモジュ
ール4の動作が完了すると、半導体試験装置1からバッ
ファ11へ転送された次の読み出し命令20を読み込み
(ステップST7)、読み込んだ読み出し命令20を実
行する(ステップST8)。この読み出し命令20が実
行されると、タイマモジュール4の動作結果を格納して
いる結果出力レジスタのアドレスが指定されることで前
記結果出力レジスタに格納されているタイマモジュール
4の動作結果が読み出され、バッファ11に格納される
(ステップST9)。バッファ11にタイマモジュール
4の動作結果が格納されると、この動作結果は試験用バ
ス14とテスト用ポート12aとを経て半導体試験装置
1へ転送され、判定手段1bによりタイマモジュール4
の良否が判定される。
【0021】以上のように、この実施の形態1によれ
ば、テスト対象モジュールのテストに使用するバッファ
11を設け、半導体試験装置1からバッファ11へテス
トベクタを予め行ったシミュレーションにより求めた最
適なタイミングで転送することでテスト対象モジュール
を連続的にテストすることが可能になるので、従来のよ
うにシングルチップマイコン2のRAM5へテストベク
タを転送する必要がなくなる。従って、従来のようなモ
ード切り換えを行う必要がなくなり、テスト時間を短縮
することができるとともに、テストを開始する際にCP
U3を一旦停止することなくテストを開始することがで
きる。
ば、テスト対象モジュールのテストに使用するバッファ
11を設け、半導体試験装置1からバッファ11へテス
トベクタを予め行ったシミュレーションにより求めた最
適なタイミングで転送することでテスト対象モジュール
を連続的にテストすることが可能になるので、従来のよ
うにシングルチップマイコン2のRAM5へテストベク
タを転送する必要がなくなる。従って、従来のようなモ
ード切り換えを行う必要がなくなり、テスト時間を短縮
することができるとともに、テストを開始する際にCP
U3を一旦停止することなくテストを開始することがで
きる。
【0022】なお、以上の実施の形態では試験対象モジ
ュールがタイマモジュール4である場合について説明し
たが他のモジュールであってもよく、RAM5,ポート
6などを構成する各モジュールをテストするテストベク
タを用いることでタイマモジュール4と同様に行うこと
が可能である。
ュールがタイマモジュール4である場合について説明し
たが他のモジュールであってもよく、RAM5,ポート
6などを構成する各モジュールをテストするテストベク
タを用いることでタイマモジュール4と同様に行うこと
が可能である。
【0023】また、以上の説明はシングルチップマイコ
ン2を構成するモジュールのテストについての説明であ
ったが、それぞれIC化されているCPU3,タイマ機
能を有したタイマモジュール4,RAM5,ポート6な
どをそれぞれボード上に実装して構成するボード実装型
のマイクロコンピュータにも適用できることは言うまで
もない。
ン2を構成するモジュールのテストについての説明であ
ったが、それぞれIC化されているCPU3,タイマ機
能を有したタイマモジュール4,RAM5,ポート6な
どをそれぞれボード上に実装して構成するボード実装型
のマイクロコンピュータにも適用できることは言うまで
もない。
【0024】実施の形態2.図5は、この発明の実施の
形態2によるテスト回路装置の構成を示すブロック図で
ある。図5において図1と同一または相当する部分につ
いては同一符号を付し説明を省略する。図において、2
1は図1に示したバッファ11を複数直列に接続して容
量を増大させた直列バッファ(格納手段)である。この
直列バッファ21を構成する各バッファにはテストベク
タあるいはテスト対象モジュールの動作結果を入出力す
ることが可能である。またこの直列バッファ21はシン
グルチップマイコン2の内部バス13とテスト用ポート
12aとの間に設けられている。
形態2によるテスト回路装置の構成を示すブロック図で
ある。図5において図1と同一または相当する部分につ
いては同一符号を付し説明を省略する。図において、2
1は図1に示したバッファ11を複数直列に接続して容
量を増大させた直列バッファ(格納手段)である。この
直列バッファ21を構成する各バッファにはテストベク
タあるいはテスト対象モジュールの動作結果を入出力す
ることが可能である。またこの直列バッファ21はシン
グルチップマイコン2の内部バス13とテスト用ポート
12aとの間に設けられている。
【0025】次に動作について説明する。タイマモジュ
ール4のテストを行う際には、先ずテスト用ポート12
aを介して半導体試験装置1から直列バッファ21に対
して、直列バッファ21を構成するバッファの数だけテ
ストベクタが転送され格納される。前記実施の形態1と
同様にCPU3がテスト動作に移行すると、直列バッフ
ァ21へ格納されたテストベクタがCPU3へ転送され
取り込まれる。CPU3は取り込んだテストベクタに応
じた処理を行う。つまり、この実施の形態2では、書き
込み命令18とウェイト命令19と読み出し命令20と
をまとめて半導体試験装置1から直列バッファ21へ連
続して転送し格納する。
ール4のテストを行う際には、先ずテスト用ポート12
aを介して半導体試験装置1から直列バッファ21に対
して、直列バッファ21を構成するバッファの数だけテ
ストベクタが転送され格納される。前記実施の形態1と
同様にCPU3がテスト動作に移行すると、直列バッフ
ァ21へ格納されたテストベクタがCPU3へ転送され
取り込まれる。CPU3は取り込んだテストベクタに応
じた処理を行う。つまり、この実施の形態2では、書き
込み命令18とウェイト命令19と読み出し命令20と
をまとめて半導体試験装置1から直列バッファ21へ連
続して転送し格納する。
【0026】直列バッファ21へ格納された全てのテス
トベクタがCPU3へ取り込まれ、これらテストベクタ
による処理が完了すると、半導体試験装置1のテストベ
クタ転送手段1aはテストベクタの次の部分を直列バッ
ファ21へまとめて転送し格納する。このテストベクタ
の直列バッファ21への転送のタイミングと、CPU3
による直列バッファ21からのテストベクタの読み込み
のタイミングとは、予め行われたシミュレーションによ
り最適な関係に調整されている。
トベクタがCPU3へ取り込まれ、これらテストベクタ
による処理が完了すると、半導体試験装置1のテストベ
クタ転送手段1aはテストベクタの次の部分を直列バッ
ファ21へまとめて転送し格納する。このテストベクタ
の直列バッファ21への転送のタイミングと、CPU3
による直列バッファ21からのテストベクタの読み込み
のタイミングとは、予め行われたシミュレーションによ
り最適な関係に調整されている。
【0027】従って、テストベクタの書き込み命令1
8,ウェイト命令19,読み出し命令20をバッファ1
1が一つずつ格納する実施の形態1のテスト回路装置の
ような構成である場合にはバッファ11へのテストベク
タの転送は間欠的に連続した動作として行われるのに対
し、この実施の形態では、直列バッファ21へ書き込み
命令18,ウェイト命令19,読み出し命令20をまと
めて連続して転送し、これらテストベクタがCPU3に
より取り込まれた時点で半導体試験装置1から直列バッ
ファ21の容量に応じた次のテストベクタの部分を最適
なタイミングでまとめて転送することができる。このた
め、従来のようなモード切り換えが不要となり、テスト
時間をさらに短縮できる効果が得られる。
8,ウェイト命令19,読み出し命令20をバッファ1
1が一つずつ格納する実施の形態1のテスト回路装置の
ような構成である場合にはバッファ11へのテストベク
タの転送は間欠的に連続した動作として行われるのに対
し、この実施の形態では、直列バッファ21へ書き込み
命令18,ウェイト命令19,読み出し命令20をまと
めて連続して転送し、これらテストベクタがCPU3に
より取り込まれた時点で半導体試験装置1から直列バッ
ファ21の容量に応じた次のテストベクタの部分を最適
なタイミングでまとめて転送することができる。このた
め、従来のようなモード切り換えが不要となり、テスト
時間をさらに短縮できる効果が得られる。
【0028】なお、以上の説明においてはタイマモジュ
ール4をテスト対象とする場合について説明したが、テ
スト対象はタイマモジュール4に限定されるものではな
い。
ール4をテスト対象とする場合について説明したが、テ
スト対象はタイマモジュール4に限定されるものではな
い。
【0029】実施の形態3.この実施の形態3では、前
記実施の形態2の構成に加え、半導体試験装置1からテ
ストベクタが転送されている間、CPU3がウェイト命
令を実行して待機状態に移行する機能を追加する。
記実施の形態2の構成に加え、半導体試験装置1からテ
ストベクタが転送されている間、CPU3がウェイト命
令を実行して待機状態に移行する機能を追加する。
【0030】図6は、この発明の実施の形態3によるテ
スト回路装置の構成を示すブロック図である。図6にお
いて図5と同一または相当する部分については同一符号
を付し説明を省略する。図において、21aは複数直列
に接続して容量を増大させた直列バッファ21を構成す
る各バッファのうちの最後部のバッファ、31は最後部
のバッファ21aとCPU3とを接続する信号線であ
る。最後部のバッファ21aには図示していない信号出
力手段が備えられている。この信号出力手段は、最後部
のバッファ21aに格納されたテストベクタがCPU3
により取り込まれたときにCPU3をウェイト状態に移
行させるための信号および半導体試験装置1のテストベ
クタ転送手段1aから最後部のバッファ21aへテスト
ベクタが転送されたときにCPU3がウェイト状態にあ
るとCPU3のウェイト状態を解除する信号を信号線3
1へ出力する。
スト回路装置の構成を示すブロック図である。図6にお
いて図5と同一または相当する部分については同一符号
を付し説明を省略する。図において、21aは複数直列
に接続して容量を増大させた直列バッファ21を構成す
る各バッファのうちの最後部のバッファ、31は最後部
のバッファ21aとCPU3とを接続する信号線であ
る。最後部のバッファ21aには図示していない信号出
力手段が備えられている。この信号出力手段は、最後部
のバッファ21aに格納されたテストベクタがCPU3
により取り込まれたときにCPU3をウェイト状態に移
行させるための信号および半導体試験装置1のテストベ
クタ転送手段1aから最後部のバッファ21aへテスト
ベクタが転送されたときにCPU3がウェイト状態にあ
るとCPU3のウェイト状態を解除する信号を信号線3
1へ出力する。
【0031】次に動作について説明する。直列バッファ
21を構成するバッファに転送されているテストベクタ
がCPU3により取り込まれテスト対象モジュールが起
動されて、直列バッファ21の最後部のバッファ21a
に格納されたテストベクタのデータがCPU3により取
り込まれると、前記信号出力手段から信号線31へCP
U3をウェイト状態に移行させるための信号が出力さ
れ、CPU3に対するウェイト要求が行われる。CPU
3は、そのウェイト要求により動作を停止しウェイト状
態に移行する。CPU3がウェイト状態に移行すると、
半導体試験装置1のテストベクタ転送手段1aから直列
バッファ21へ新たなテストベクタが転送される。この
新たなテストベクタが直列バッファ21へ転送されるタ
イミングは、前記実施の形態2と同様に予め行われたシ
ミュレーションにより最適なタイミングに調整されて行
われる。
21を構成するバッファに転送されているテストベクタ
がCPU3により取り込まれテスト対象モジュールが起
動されて、直列バッファ21の最後部のバッファ21a
に格納されたテストベクタのデータがCPU3により取
り込まれると、前記信号出力手段から信号線31へCP
U3をウェイト状態に移行させるための信号が出力さ
れ、CPU3に対するウェイト要求が行われる。CPU
3は、そのウェイト要求により動作を停止しウェイト状
態に移行する。CPU3がウェイト状態に移行すると、
半導体試験装置1のテストベクタ転送手段1aから直列
バッファ21へ新たなテストベクタが転送される。この
新たなテストベクタが直列バッファ21へ転送されるタ
イミングは、前記実施の形態2と同様に予め行われたシ
ミュレーションにより最適なタイミングに調整されて行
われる。
【0032】直列バッファ21へ新たなテストベクタが
転送されて、直列バッファ21の最後部のバッファ21
aへテストベクタが格納されると、前記信号出力手段か
ら信号線31へCPU3のウェイト状態を解除する信号
が出力されてCPU3のウェイト状態を解除する。この
結果、CPU3は動作を開始し、直列バッファ21へ格
納された新たなテストベクタがCPU3に取り込まれ
る。
転送されて、直列バッファ21の最後部のバッファ21
aへテストベクタが格納されると、前記信号出力手段か
ら信号線31へCPU3のウェイト状態を解除する信号
が出力されてCPU3のウェイト状態を解除する。この
結果、CPU3は動作を開始し、直列バッファ21へ格
納された新たなテストベクタがCPU3に取り込まれ
る。
【0033】この結果、テストベクタが直列バッファ2
1へ転送されている期間中はCPU3は待機状態になっ
て、前記期間中にCPU3の動作状態が不安定になるの
を回避することができ、信頼性の高いテスト回路装置が
得られる効果がある。
1へ転送されている期間中はCPU3は待機状態になっ
て、前記期間中にCPU3の動作状態が不安定になるの
を回避することができ、信頼性の高いテスト回路装置が
得られる効果がある。
【0034】なお、以上の説明では、CPU3のウェイ
ト状態への移行およびそのウェイト状態の解除を前記信
号出力手段から信号線31へ出力される信号によりハー
ドウェア的に制御するものとして説明したが、ソフトウ
ェアにより制御することも可能である。このようなソフ
トウェアにより制御する方法としては、所定のサイクル
数の間、CPU3がウェイト状態に移行することを指示
するウェイト命令19が直列バッファ21の最後部のバ
ッファ21aへ格納されるようにテストベクタを作成し
転送する。前記ウェイト命令19の前記所定のサイクル
数は、予めシミュレーションにより直列バッファ21へ
テストベクタを転送し格納するのに要する時間に対応し
た値にする。
ト状態への移行およびそのウェイト状態の解除を前記信
号出力手段から信号線31へ出力される信号によりハー
ドウェア的に制御するものとして説明したが、ソフトウ
ェアにより制御することも可能である。このようなソフ
トウェアにより制御する方法としては、所定のサイクル
数の間、CPU3がウェイト状態に移行することを指示
するウェイト命令19が直列バッファ21の最後部のバ
ッファ21aへ格納されるようにテストベクタを作成し
転送する。前記ウェイト命令19の前記所定のサイクル
数は、予めシミュレーションにより直列バッファ21へ
テストベクタを転送し格納するのに要する時間に対応し
た値にする。
【0035】この結果、CPU3が直列バッファ21に
格納されたテストベクタを順に実行してゆき最後部のバ
ッファ21aへ格納されるテストベクタを実行すると、
前記ウェイト命令19によりその所定のサイクル数に応
じた時間、動作を停止するので、この間に半導体試験装
置1のテストベクタ転送手段1aから直列バッファ21
へ新たなテストベクタを転送する。
格納されたテストベクタを順に実行してゆき最後部のバ
ッファ21aへ格納されるテストベクタを実行すると、
前記ウェイト命令19によりその所定のサイクル数に応
じた時間、動作を停止するので、この間に半導体試験装
置1のテストベクタ転送手段1aから直列バッファ21
へ新たなテストベクタを転送する。
【0036】実施の形態4.図7は、この発明の実施の
形態4によるテスト回路装置の構成を示すブロック図で
ある。図7において図1と同一または相当する部分につ
いては同一符号を付し説明を省略する。図において、2
2は図1に示したバッファ11を複数並列に接続して半
導体試験装置1から複数のテストベクタの同時転送を可
能にする並列バッファ(格納手段)である。14は並列
バッファ22を構成する各バッファと、該各バッファへ
テストベクタを半導体試験装置1から転送するための各
テスト用ポート12aとの間を接続する試験用バスであ
り、並列バッファ22を構成する各バッファの数だけ設
けられている。
形態4によるテスト回路装置の構成を示すブロック図で
ある。図7において図1と同一または相当する部分につ
いては同一符号を付し説明を省略する。図において、2
2は図1に示したバッファ11を複数並列に接続して半
導体試験装置1から複数のテストベクタの同時転送を可
能にする並列バッファ(格納手段)である。14は並列
バッファ22を構成する各バッファと、該各バッファへ
テストベクタを半導体試験装置1から転送するための各
テスト用ポート12aとの間を接続する試験用バスであ
り、並列バッファ22を構成する各バッファの数だけ設
けられている。
【0037】次に動作について説明する。タイマモジュ
ール4のテストを行う際には、先ず各テスト用ポート1
2aを使用して半導体試験装置1からテストベクタの各
部分を一度に並列バッファ22を構成する各バッファへ
転送し格納する。前記実施の形態1と同様にCPU3が
テスト動作を開始すると、並列バッファ22へ転送され
たテストベクタはCPU3へ順次取り込まれ、CPU3
はそのテストベクタに応じた処理を行う。
ール4のテストを行う際には、先ず各テスト用ポート1
2aを使用して半導体試験装置1からテストベクタの各
部分を一度に並列バッファ22を構成する各バッファへ
転送し格納する。前記実施の形態1と同様にCPU3が
テスト動作を開始すると、並列バッファ22へ転送され
たテストベクタはCPU3へ順次取り込まれ、CPU3
はそのテストベクタに応じた処理を行う。
【0038】このようにして並列バッファ22に格納さ
れた全てのテストベクタの処理が完了すると、半導体試
験装置1はテストベクタの次の部分のそれぞれを各テス
ト用ポート12aから並列バッファ22を構成する各バ
ッファへ同時に転送し格納する。このテストベクタの次
の部分のそれぞれが並列バッファ22を構成する各バッ
ファへ同時に転送されるタイミングは、予め行われたシ
ミュレーションにより最適なタイミングに調整されてい
る。
れた全てのテストベクタの処理が完了すると、半導体試
験装置1はテストベクタの次の部分のそれぞれを各テス
ト用ポート12aから並列バッファ22を構成する各バ
ッファへ同時に転送し格納する。このテストベクタの次
の部分のそれぞれが並列バッファ22を構成する各バッ
ファへ同時に転送されるタイミングは、予め行われたシ
ミュレーションにより最適なタイミングに調整されてい
る。
【0039】従って、この実施の形態4では、半導体試
験装置1から並列バッファ22へ複数のテストベクタを
一度に転送することが可能となり、前記実施の形態1か
ら実施の形態3のテスト回路装置に比べて半導体試験装
置1のテストベクタ転送に要する時間およびテスト時間
を短縮できる効果がある。
験装置1から並列バッファ22へ複数のテストベクタを
一度に転送することが可能となり、前記実施の形態1か
ら実施の形態3のテスト回路装置に比べて半導体試験装
置1のテストベクタ転送に要する時間およびテスト時間
を短縮できる効果がある。
【0040】なお、以上の説明においてはタイマモジュ
ール4をテスト対象とする場合について説明したが、テ
スト対象はタイマモジュール4に限定されるものではな
い。
ール4をテスト対象とする場合について説明したが、テ
スト対象はタイマモジュール4に限定されるものではな
い。
【0041】実施の形態5.図8は、この発明の実施の
形態5によるテスト回路装置の構成を示すブロック図で
ある。この実施の形態5では、半導体試験装置1からバ
ッファ11へテスト用ポート12bを介して1方向の経
路でテストベクタが転送される。図8において図1と同
一または相当する部分については同一符号を付し説明を
省略する。図において、12bは半導体試験装置1から
バッファ11へ一方向の経路でテストベクタを転送する
ためのテスト用ポート、23は試験対象モジュールの動
作結果を出力する出力ポート、24は内部バス7と接続
した動作結果出力バスである。
形態5によるテスト回路装置の構成を示すブロック図で
ある。この実施の形態5では、半導体試験装置1からバ
ッファ11へテスト用ポート12bを介して1方向の経
路でテストベクタが転送される。図8において図1と同
一または相当する部分については同一符号を付し説明を
省略する。図において、12bは半導体試験装置1から
バッファ11へ一方向の経路でテストベクタを転送する
ためのテスト用ポート、23は試験対象モジュールの動
作結果を出力する出力ポート、24は内部バス7と接続
した動作結果出力バスである。
【0042】次に動作について説明する。タイマモジュ
ール4のテストを行う際には、先ず半導体試験装置1か
らバッファ11へテスト用ポート12bを経てテストベ
クタが転送される。CPU3は前記実施の形態1と同様
にテスト動作に移行し、バッファ11へ転送され格納さ
れたテストベクタを取り込んでタイマモジュール4のテ
ストを開始する。また、バッファ11に格納されたテス
トベクタをCPU3が取り込むと同時に、半導体試験装
置1から新たなテストベクタがバッファ11へ転送され
格納される。このタイミングは予め行われたシミュレー
ションにより最適なタイミングに調整されている。一
方、テストの開始によるタイマモジュール4の動作結果
は結果出力レジスタに蓄えられ、CPU3は前記新たな
テストベクタを取り込み実行することで前記結果出力レ
ジスタに蓄えられた動作結果を読み出し、内部バス7と
接続した動作結果出力バス24と出力ポート23とを経
由して半導体試験装置1へ出力する。
ール4のテストを行う際には、先ず半導体試験装置1か
らバッファ11へテスト用ポート12bを経てテストベ
クタが転送される。CPU3は前記実施の形態1と同様
にテスト動作に移行し、バッファ11へ転送され格納さ
れたテストベクタを取り込んでタイマモジュール4のテ
ストを開始する。また、バッファ11に格納されたテス
トベクタをCPU3が取り込むと同時に、半導体試験装
置1から新たなテストベクタがバッファ11へ転送され
格納される。このタイミングは予め行われたシミュレー
ションにより最適なタイミングに調整されている。一
方、テストの開始によるタイマモジュール4の動作結果
は結果出力レジスタに蓄えられ、CPU3は前記新たな
テストベクタを取り込み実行することで前記結果出力レ
ジスタに蓄えられた動作結果を読み出し、内部バス7と
接続した動作結果出力バス24と出力ポート23とを経
由して半導体試験装置1へ出力する。
【0043】従って、この実施の形態5では、バッファ
11に格納されたテストベクタをCPU3が取り込む
と、半導体試験装置1は新たなテストベクタをバッファ
11へ転送し格納することが可能であり、バッファ11
は半導体試験装置1からのテストベクタの転送に使用さ
れ、半導体試験装置1へのタイマモジュール4の動作結
果の転送には使用されることがなく、また従来のような
モード切り換えを行う必要もなくなり、テストベクタの
転送を効率良く行うことができ、タイマモジュール4の
テスト時間を短縮できる効果がある。また、バッファ1
1の構成は半導体試験装置1から転送されるテストベク
タを格納し、このテストベクタをCPU3が内部バス1
3と内部バス7とを経由して取り込む一方向のデータの
入出力機能を有していればよいことから、バッファ11
の構成が簡略化されてバッファ11のレイアウトパター
ン面積を縮小できる効果もある。
11に格納されたテストベクタをCPU3が取り込む
と、半導体試験装置1は新たなテストベクタをバッファ
11へ転送し格納することが可能であり、バッファ11
は半導体試験装置1からのテストベクタの転送に使用さ
れ、半導体試験装置1へのタイマモジュール4の動作結
果の転送には使用されることがなく、また従来のような
モード切り換えを行う必要もなくなり、テストベクタの
転送を効率良く行うことができ、タイマモジュール4の
テスト時間を短縮できる効果がある。また、バッファ1
1の構成は半導体試験装置1から転送されるテストベク
タを格納し、このテストベクタをCPU3が内部バス1
3と内部バス7とを経由して取り込む一方向のデータの
入出力機能を有していればよいことから、バッファ11
の構成が簡略化されてバッファ11のレイアウトパター
ン面積を縮小できる効果もある。
【0044】なお、以上の説明ではタイマモジュール4
をテスト対象としたが、テスト対象はタイマモジュール
4に限定されるものではない。
をテスト対象としたが、テスト対象はタイマモジュール
4に限定されるものではない。
【0045】実施の形態6.図9は、この発明の実施の
形態6によるテスト回路装置の構成を示すブロック図で
ある。図9において図1および図8と同一または相当す
る部分については同一符号を付し説明を省略する。図に
おいて、12cはテスト対象モジュールの動作結果を半
導体試験装置1へ出力するためのテスト用ポート、25
bは半導体試験装置1へ出力されるテスト対象モジュー
ルの動作結果が格納される出力用バッファ、25aは半
導体試験装置1からテスト用ポート12bを介して送ら
れてくるテストベクタを格納する入力用バッファであ
る。
形態6によるテスト回路装置の構成を示すブロック図で
ある。図9において図1および図8と同一または相当す
る部分については同一符号を付し説明を省略する。図に
おいて、12cはテスト対象モジュールの動作結果を半
導体試験装置1へ出力するためのテスト用ポート、25
bは半導体試験装置1へ出力されるテスト対象モジュー
ルの動作結果が格納される出力用バッファ、25aは半
導体試験装置1からテスト用ポート12bを介して送ら
れてくるテストベクタを格納する入力用バッファであ
る。
【0046】次に動作について説明する。タイマモジュ
ール4のテストを行う際には、先ず半導体試験装置1か
らテスト用ポート12bを介して入力用バッファ25a
へテストベクタを転送し格納する。入力用バッファ25
aへテストベクタが格納されると、CPU3は前記実施
の形態1と同様にテスト動作に移行して入力用バッファ
25aへ格納されたテストベクタを取り込み、取り込ん
だテストベクタに応じた処理を行い、タイマモジュール
4を起動させる。タイマモジュール4の動作が完了する
と、CPU3は入力用バッファ25aへ新たに転送され
たテストベクタを読み込み実行することでタイマモジュ
ール4の動作結果を結果出力レジスタから出力用バッフ
ァ25bへ転送する。半導体試験装置1は、出力用バッ
ファ25bに格納されたタイマモジュール4の動作結果
をテスト用ポート12cを経て半導体試験装置1の判定
手段1bへ取り込み、判定手段1bによりタイマモジュ
ール4の良否を判定する。これら入力用バッファ25a
へのテストベクタの転送および出力用バッファ25bか
らのタイマモジュール4の動作結果の転送のタイミング
は、予め行ったシミュレーションにより最適なタイミン
グに調整されている。
ール4のテストを行う際には、先ず半導体試験装置1か
らテスト用ポート12bを介して入力用バッファ25a
へテストベクタを転送し格納する。入力用バッファ25
aへテストベクタが格納されると、CPU3は前記実施
の形態1と同様にテスト動作に移行して入力用バッファ
25aへ格納されたテストベクタを取り込み、取り込ん
だテストベクタに応じた処理を行い、タイマモジュール
4を起動させる。タイマモジュール4の動作が完了する
と、CPU3は入力用バッファ25aへ新たに転送され
たテストベクタを読み込み実行することでタイマモジュ
ール4の動作結果を結果出力レジスタから出力用バッフ
ァ25bへ転送する。半導体試験装置1は、出力用バッ
ファ25bに格納されたタイマモジュール4の動作結果
をテスト用ポート12cを経て半導体試験装置1の判定
手段1bへ取り込み、判定手段1bによりタイマモジュ
ール4の良否を判定する。これら入力用バッファ25a
へのテストベクタの転送および出力用バッファ25bか
らのタイマモジュール4の動作結果の転送のタイミング
は、予め行ったシミュレーションにより最適なタイミン
グに調整されている。
【0047】なお、以上の説明においてはタイマモジュ
ール4をテスト対象とする場合について説明したが、テ
スト対象はタイマモジュール4に限定されるものではな
い。
ール4をテスト対象とする場合について説明したが、テ
スト対象はタイマモジュール4に限定されるものではな
い。
【0048】従って、この実施の形態6によれば、テス
ト対象モジュールのテスト時に汎用のポート6や前記実
施の形態5の図8に示した出力ポート23を使用するこ
とがないので、前記ポート6や前記出力ポート23を構
成するモジュールをテスト対象にすることができる。さ
らに半導体試験装置1から入力用バッファ25aへテス
トベクタの転送が行われている間、あるいは出力用バッ
ファ25bから半導体試験装置1へテスト対象モジュー
ルの動作結果の転送が行われている間、CPU3は独立
して動作することが可能であり、テスト対象モジュール
の動作結果が出力用バッファ25bから半導体試験装置
1へ転送されているときに、CPU3は入力用バッファ
25aへ転送された新たなテストベクタを読み込むこと
ができ、テストベクタの転送に要する時間やテスト対象
モジュールのテストに要する時間を短縮できる効果があ
る。
ト対象モジュールのテスト時に汎用のポート6や前記実
施の形態5の図8に示した出力ポート23を使用するこ
とがないので、前記ポート6や前記出力ポート23を構
成するモジュールをテスト対象にすることができる。さ
らに半導体試験装置1から入力用バッファ25aへテス
トベクタの転送が行われている間、あるいは出力用バッ
ファ25bから半導体試験装置1へテスト対象モジュー
ルの動作結果の転送が行われている間、CPU3は独立
して動作することが可能であり、テスト対象モジュール
の動作結果が出力用バッファ25bから半導体試験装置
1へ転送されているときに、CPU3は入力用バッファ
25aへ転送された新たなテストベクタを読み込むこと
ができ、テストベクタの転送に要する時間やテスト対象
モジュールのテストに要する時間を短縮できる効果があ
る。
【0049】実施の形態7.図10は、この発明の実施
の形態7によるテスト回路装置の構成を示すブロック図
である。図10において図1と同一または相当する部分
については同一符号を付し説明を省略する。図におい
て、26はテスト用CPU(起動手段)であり、テスト
ベクタを格納するバッファを備えている。また、このテ
スト用CPU26は、内部バス7とテスト用ポート12
aとの間に介在させる。また、テスト用CPU26はテ
ストベクタの読み出し命令と書き込み命令とウェイト命
令とを実行する機能を備えている。
の形態7によるテスト回路装置の構成を示すブロック図
である。図10において図1と同一または相当する部分
については同一符号を付し説明を省略する。図におい
て、26はテスト用CPU(起動手段)であり、テスト
ベクタを格納するバッファを備えている。また、このテ
スト用CPU26は、内部バス7とテスト用ポート12
aとの間に介在させる。また、テスト用CPU26はテ
ストベクタの読み出し命令と書き込み命令とウェイト命
令とを実行する機能を備えている。
【0050】次に動作について説明する。タイマモジュ
ール4のテストを行う際には、先ずテスト用ポート12
aを介してテストベクタを半導体試験装置1からテスト
用CPU26のバッファへ格納する。このテストベクタ
は、最初にCPU3を例えばウェイト状態に移行させて
CPU3が内部バスから切り離された状態にする構成の
テストベクタである。このテストベクタにより、CPU
3が内部バスから切り離された後、テスト用CPU26
が前記バッファへ格納された新たなテストベクタの命令
を実行することによりタイマモジュール4を動作させ
る。このタイマモジュール4の動作結果は結果出力レジ
スタに格納される。テスト用CPU26は、前記バッフ
ァに格納された新たなテストベクタを実行することで結
果出力レジスタに格納されているタイマモジュール4の
動作結果を読み出してテスト用CPU26のバッファへ
格納する。半導体試験装置1は、タイマモジュール4の
動作結果がテスト用CPU26のバッファへ格納される
と、テスト用CPU26のバッファからテスト用ポート
12aを介してタイマモジュール4の動作結果を判定手
段1bへ取り込んでタイマモジュール4の良否を判定す
る。
ール4のテストを行う際には、先ずテスト用ポート12
aを介してテストベクタを半導体試験装置1からテスト
用CPU26のバッファへ格納する。このテストベクタ
は、最初にCPU3を例えばウェイト状態に移行させて
CPU3が内部バスから切り離された状態にする構成の
テストベクタである。このテストベクタにより、CPU
3が内部バスから切り離された後、テスト用CPU26
が前記バッファへ格納された新たなテストベクタの命令
を実行することによりタイマモジュール4を動作させ
る。このタイマモジュール4の動作結果は結果出力レジ
スタに格納される。テスト用CPU26は、前記バッフ
ァに格納された新たなテストベクタを実行することで結
果出力レジスタに格納されているタイマモジュール4の
動作結果を読み出してテスト用CPU26のバッファへ
格納する。半導体試験装置1は、タイマモジュール4の
動作結果がテスト用CPU26のバッファへ格納される
と、テスト用CPU26のバッファからテスト用ポート
12aを介してタイマモジュール4の動作結果を判定手
段1bへ取り込んでタイマモジュール4の良否を判定す
る。
【0051】従って、この実施の形態7では、テスト用
CPU26によるタイマモジュール4の動作結果からタ
イマモジュール4の良否をCPU3の動作と切り離して
判定することができるので、前記実施の形態1から前記
実施の形態6までのテスト回路装置ではCPU3が不良
である場合に、CPU3とそのCPU3以外のタイマモ
ジュール4などの各試験対象モジュールとの間でどちら
が不良であるかの判定が困難であったのに対し、CPU
3とCPU3以外の各試験対象モジュールとの間でいず
れが不良であるかを判定することが可能となり可観測性
が向上する効果がある。
CPU26によるタイマモジュール4の動作結果からタ
イマモジュール4の良否をCPU3の動作と切り離して
判定することができるので、前記実施の形態1から前記
実施の形態6までのテスト回路装置ではCPU3が不良
である場合に、CPU3とそのCPU3以外のタイマモ
ジュール4などの各試験対象モジュールとの間でどちら
が不良であるかの判定が困難であったのに対し、CPU
3とCPU3以外の各試験対象モジュールとの間でいず
れが不良であるかを判定することが可能となり可観測性
が向上する効果がある。
【0052】なお、以上の説明においてはタイマモジュ
ール4をテスト対象とする場合について説明したが、テ
スト対象はタイマモジュール4に限定されるものではな
い。
ール4をテスト対象とする場合について説明したが、テ
スト対象はタイマモジュール4に限定されるものではな
い。
【0053】実施の形態8.図11は、この発明の実施
の形態8によるテスト回路装置の構成を示すブロック図
である。図11において図1と同一または相当する部分
については同一符号を付し説明を省略する。図におい
て、27はテスト対象モジュールのテストの際に用いら
れる内部バッファ(格納手段)27aを内蔵したCPU
(起動手段)であり内部バス7へ接続している。また、
CPU27に内蔵された内部バッファ27aは試験用バ
ス14によりテスト用ポート12aに接続されている。
の形態8によるテスト回路装置の構成を示すブロック図
である。図11において図1と同一または相当する部分
については同一符号を付し説明を省略する。図におい
て、27はテスト対象モジュールのテストの際に用いら
れる内部バッファ(格納手段)27aを内蔵したCPU
(起動手段)であり内部バス7へ接続している。また、
CPU27に内蔵された内部バッファ27aは試験用バ
ス14によりテスト用ポート12aに接続されている。
【0054】次に動作について説明する。タイマモジュ
ール4のテストを行う際には、先ず半導体試験装置1の
テストベクタ転送手段1aからテスト用ポート12aを
介してCPU27に内蔵された内部バッファ27aへテ
ストベクタが転送され格納されると、このテストベクタ
は直接CPU27のインストラクションキューに書き込
まれる。CPU27は、このテストベクタの命令を実行
してタイマモジュール4を動作させる。CPU27は新
たなテストベクタを実行することで、タイマモジュール
4の動作が完了するとその動作結果を結果出力レジスタ
から読み出し、内部バッファ27aへ格納する。この動
作結果は、試験用バス14とテスト用ポート12aとを
経て半導体試験装置1により判定手段1bへ転送され、
判定手段1bでタイマモジュール4の良否が判定され
る。
ール4のテストを行う際には、先ず半導体試験装置1の
テストベクタ転送手段1aからテスト用ポート12aを
介してCPU27に内蔵された内部バッファ27aへテ
ストベクタが転送され格納されると、このテストベクタ
は直接CPU27のインストラクションキューに書き込
まれる。CPU27は、このテストベクタの命令を実行
してタイマモジュール4を動作させる。CPU27は新
たなテストベクタを実行することで、タイマモジュール
4の動作が完了するとその動作結果を結果出力レジスタ
から読み出し、内部バッファ27aへ格納する。この動
作結果は、試験用バス14とテスト用ポート12aとを
経て半導体試験装置1により判定手段1bへ転送され、
判定手段1bでタイマモジュール4の良否が判定され
る。
【0055】なお、以上の説明においてはタイマモジュ
ール4をテスト対象とする場合について説明したが、テ
スト対象はタイマモジュール4に限定されるものではな
い。
ール4をテスト対象とする場合について説明したが、テ
スト対象はタイマモジュール4に限定されるものではな
い。
【0056】従って、この実施の形態8では、テストベ
クタが半導体試験装置1からCPU27の内部バッファ
27aへ内部バスを介さないで直接転送されるので、前
記実施の形態1から前記実施の形態6のテスト回路装置
のように内部バスを介したCPUへのテストベクタの命
令転送が不要になってテスト対象モジュールのテストに
要する時間を短縮できる効果がある。
クタが半導体試験装置1からCPU27の内部バッファ
27aへ内部バスを介さないで直接転送されるので、前
記実施の形態1から前記実施の形態6のテスト回路装置
のように内部バスを介したCPUへのテストベクタの命
令転送が不要になってテスト対象モジュールのテストに
要する時間を短縮できる効果がある。
【0057】
【発明の効果】以上のように、請求項1記載の発明によ
れば、テストベクタを転送するテストベクタ転送手段と
試験用バスを介して接続され、前記テストベクタ転送手
段から転送されたテストベクタを格納する格納手段と、
該格納手段にテストベクタが格納されると当該テストベ
クタに基づいて内部バスに接続されているモジュールを
起動し、その起動結果を前記格納手段に格納する起動手
段と、該起動手段と試験用バスを介して接続され、その
格納手段に起動結果が格納されるとその格納された起動
結果に基づいてモジュールの良否を判定する判定手段と
を備えるように構成したので、従来のようなモード切り
換えが不要になり、その結果、テストに要する時間を短
縮できるとともに、CPUを一旦停止することなくテス
トを開始することができる効果がある。
れば、テストベクタを転送するテストベクタ転送手段と
試験用バスを介して接続され、前記テストベクタ転送手
段から転送されたテストベクタを格納する格納手段と、
該格納手段にテストベクタが格納されると当該テストベ
クタに基づいて内部バスに接続されているモジュールを
起動し、その起動結果を前記格納手段に格納する起動手
段と、該起動手段と試験用バスを介して接続され、その
格納手段に起動結果が格納されるとその格納された起動
結果に基づいてモジュールの良否を判定する判定手段と
を備えるように構成したので、従来のようなモード切り
換えが不要になり、その結果、テストに要する時間を短
縮できるとともに、CPUを一旦停止することなくテス
トを開始することができる効果がある。
【0058】請求項2記載の発明によれば、テストベク
タ転送手段からテストベクタが転送されるとそのテスト
ベクタを格納する格納手段と、該格納手段にテストベク
タが格納されると、その格納されたテストベクタに基づ
いて内部バスに接続されているモジュールを起動し、そ
の起動結果を内部バスに接続されている出力ポートから
出力する起動手段と、前記出力ポートから起動結果が出
力されると当該起動結果に基づいてモジュールの良否を
判定する判定手段とを備えるように構成したので、請求
項1記載の発明の効果に加え、テスト対象モジュールの
動作結果を前記判定手段へ転送する際には前記格納手段
を使用しないで前記出力ポートを介して行うことができ
るため、前記格納手段に対しテストベクタの転送を一方
向の経路で行うことが可能となり、前記格納手段へのテ
ストベクタの転送を効率良く行って、テスト対象モジュ
ールのテスト時間を短縮でき、また、前記格納手段の構
成が簡略化されて前記格納手段のレイアウトパターン面
積を縮小できる効果がある。
タ転送手段からテストベクタが転送されるとそのテスト
ベクタを格納する格納手段と、該格納手段にテストベク
タが格納されると、その格納されたテストベクタに基づ
いて内部バスに接続されているモジュールを起動し、そ
の起動結果を内部バスに接続されている出力ポートから
出力する起動手段と、前記出力ポートから起動結果が出
力されると当該起動結果に基づいてモジュールの良否を
判定する判定手段とを備えるように構成したので、請求
項1記載の発明の効果に加え、テスト対象モジュールの
動作結果を前記判定手段へ転送する際には前記格納手段
を使用しないで前記出力ポートを介して行うことができ
るため、前記格納手段に対しテストベクタの転送を一方
向の経路で行うことが可能となり、前記格納手段へのテ
ストベクタの転送を効率良く行って、テスト対象モジュ
ールのテスト時間を短縮でき、また、前記格納手段の構
成が簡略化されて前記格納手段のレイアウトパターン面
積を縮小できる効果がある。
【0059】請求項3記載の発明によれば、複数のバッ
ファを直列接続した格納手段を備えるように構成したの
で、テストベクタを格納する容量を増加することがで
き、前記直列接続されたバッファの数に応じたテストベ
クタをテストベクタ転送手段により連続して転送するこ
とが可能となり、テスト対象モジュールのテスト実行の
連続性が向上し、テストベクタの転送時間およびテスト
対象モジュールのテストに要する時間を短縮できる効果
がある。
ファを直列接続した格納手段を備えるように構成したの
で、テストベクタを格納する容量を増加することがで
き、前記直列接続されたバッファの数に応じたテストベ
クタをテストベクタ転送手段により連続して転送するこ
とが可能となり、テスト対象モジュールのテスト実行の
連続性が向上し、テストベクタの転送時間およびテスト
対象モジュールのテストに要する時間を短縮できる効果
がある。
【0060】請求項4記載の発明によれば、複数のバッ
ファのそれぞれを各試験用バスに接続し、テストベクタ
転送手段により転送された各テストベクタをそれぞれ格
納する並列的に設けられたバッファにより格納手段を構
成するようにしたので、一度に前記バッファの数に応じ
たテストベクタを転送することが可能となり、テストベ
クタを前記格納手段へ転送するのに要する時間を短縮で
きる効果がある。
ファのそれぞれを各試験用バスに接続し、テストベクタ
転送手段により転送された各テストベクタをそれぞれ格
納する並列的に設けられたバッファにより格納手段を構
成するようにしたので、一度に前記バッファの数に応じ
たテストベクタを転送することが可能となり、テストベ
クタを前記格納手段へ転送するのに要する時間を短縮で
きる効果がある。
【0061】請求項5記載の発明によれば、テスト用C
PUを内部バスに接続して、前記テスト用CPUを起動
手段として用いるように構成したので、前記内部バスに
接続されているテスト用CPUにより各テスト対象モジ
ュールをテストすることが可能になり、各テスト対象モ
ジュール毎の良否の判定を信頼性よく行うことができる
効果がある。
PUを内部バスに接続して、前記テスト用CPUを起動
手段として用いるように構成したので、前記内部バスに
接続されているテスト用CPUにより各テスト対象モジ
ュールをテストすることが可能になり、各テスト対象モ
ジュール毎の良否の判定を信頼性よく行うことができる
効果がある。
【0062】請求項6記載の発明によれば、起動手段を
内部バッファを有するCPUで構成し、前記内部バッフ
ァを格納手段として用いるようにしたので、前記CPU
の内部バッファへ試験用バスを経由してテストベクタを
直接転送することが可能となり、内部バスを経由した前
記格納手段と前記CPUとの間のテストベクタの転送が
不要となり、テスト対象モジュールのテスト時間を短縮
できる効果がある。
内部バッファを有するCPUで構成し、前記内部バッフ
ァを格納手段として用いるようにしたので、前記CPU
の内部バッファへ試験用バスを経由してテストベクタを
直接転送することが可能となり、内部バスを経由した前
記格納手段と前記CPUとの間のテストベクタの転送が
不要となり、テスト対象モジュールのテスト時間を短縮
できる効果がある。
【0063】請求項7記載の発明によれば、テスト対象
のモジュールを起動した後、その起動結果を得るまでの
間、待機状態になる起動手段を備えるように構成したの
で、前記モジュールの動作中の前記起動手段の動作状態
を安定化させることが可能となり、前記モジュールの動
作中に前記起動手段が不安定動作を行うことによる不都
合の発生を有効に回避できる効果がある。
のモジュールを起動した後、その起動結果を得るまでの
間、待機状態になる起動手段を備えるように構成したの
で、前記モジュールの動作中の前記起動手段の動作状態
を安定化させることが可能となり、前記モジュールの動
作中に前記起動手段が不安定動作を行うことによる不都
合の発生を有効に回避できる効果がある。
【図1】 この発明の実施の形態1によるテスト回路装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【図2】 この発明の実施の形態1によるテスト回路装
置のバッファの構成を示す説明図である。
置のバッファの構成を示す説明図である。
【図3】 この発明の実施の形態1によるテスト回路装
置のテストベクタの内容の一例を示す説明図である。
置のテストベクタの内容の一例を示す説明図である。
【図4】 この発明の実施の形態1によるテスト回路装
置によるモジュールのテスト動作を示すフローチャート
である。
置によるモジュールのテスト動作を示すフローチャート
である。
【図5】 この発明の実施の形態2によるテスト回路装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【図6】 この発明の実施の形態3によるテスト回路装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【図7】 この発明の実施の形態4によるテスト回路装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【図8】 この発明の実施の形態5によるテスト回路装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【図9】 この発明の実施の形態6によるテスト回路装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【図10】 この発明の実施の形態7によるテスト回路
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
【図11】 この発明の実施の形態8によるテスト回路
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
【図12】 従来のテスト回路装置の構成を示すブロッ
ク図である。
ク図である。
1a テストベクタ転送手段、1b 判定手段、3,2
7 CPU(起動手段)、4 タイマモジュール(モジ
ュール)、5 RAM(モジュール)、6 ポート(モ
ジュール)、7 内部バス、11 バッファ(格納手
段)、14 試験用バス、21 直列バッファ(格納手
段)、22 並列バッファ(格納手段)、23 出力ポ
ート、26 テスト用CPU(起動手段)、27a 内
部バッファ(格納手段)。
7 CPU(起動手段)、4 タイマモジュール(モジ
ュール)、5 RAM(モジュール)、6 ポート(モ
ジュール)、7 内部バス、11 バッファ(格納手
段)、14 試験用バス、21 直列バッファ(格納手
段)、22 並列バッファ(格納手段)、23 出力ポ
ート、26 テスト用CPU(起動手段)、27a 内
部バッファ(格納手段)。
Claims (7)
- 【請求項1】 テストベクタを転送するテストベクタ転
送手段と、上記テストベクタ転送手段と試験用バスを介
して接続され、そのテストベクタ転送手段からテストベ
クタが転送されると当該テストベクタを格納する格納手
段と、上記格納手段にテストベクタが格納されると当該
テストベクタに基づいて内部バスに接続されているモジ
ュールを起動し、その起動結果を上記格納手段に格納す
る起動手段と、上記起動手段と試験用バスを介して接続
され、その格納手段に起動結果が格納されると当該起動
結果に基づいてモジュールの良否を判定する判定手段と
を備えたテスト回路装置。 - 【請求項2】 テストベクタを転送するテストベクタ転
送手段と、上記テストベクタ転送手段と試験用バスを介
して接続され、そのテストベクタ転送手段からテストベ
クタが転送されると当該テストベクタを格納する格納手
段と、上記格納手段にテストベクタが格納されると当該
テストベクタに基づいて内部バスに接続されているモジ
ュールを起動し、その起動結果を内部バスに接続されて
いる出力ポートから出力する起動手段と、上記出力ポー
トから起動結果が出力されると当該起動結果に基づいて
モジュールの良否を判定する判定手段とを備えたテスト
回路装置。 - 【請求項3】 格納手段は複数のバッファを直列接続し
て構成したことを特徴とする請求項1または請求項2記
載のテスト回路装置。 - 【請求項4】 格納手段は複数のバッファと試験用バス
を並列接続して構成したことを特徴とする請求項1また
は請求項2記載のテスト回路装置。 - 【請求項5】 内部バスに接続されているCPU以外に
テスト用CPUを内部バスに接続し、当該テスト用CP
Uが起動手段を構成することを特徴とする請求項1から
請求項4のうちのいずれか1項記載のテスト回路装置。 - 【請求項6】 起動手段を内部バッファを有するCPU
で構成し、当該内部バッファが格納手段を構成すること
を特徴とする請求項1から請求項5のうちのいずれか1
項記載のテスト回路装置。 - 【請求項7】 起動手段はモジュールを起動した後、そ
の起動結果を得るまでの間、待機状態になることを特徴
とする請求項1から請求項6のうちのいずれか1項記載
のテスト回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8027810A JPH09223037A (ja) | 1996-02-15 | 1996-02-15 | テスト回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8027810A JPH09223037A (ja) | 1996-02-15 | 1996-02-15 | テスト回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09223037A true JPH09223037A (ja) | 1997-08-26 |
Family
ID=12231341
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8027810A Pending JPH09223037A (ja) | 1996-02-15 | 1996-02-15 | テスト回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09223037A (ja) |
-
1996
- 1996-02-15 JP JP8027810A patent/JPH09223037A/ja active Pending
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