JPH09223037A - テスト回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 テストを行う際にテストベクタをＲＡＭへ転
送するモードと試験対象モジュール側のＣＰＵがテスト
を行うモードとの間のモード切り換えを行う必要がある
という課題があった。 【解決手段】 テストベクタ転送手段から試験用バスを
介して転送されたテストベクタを格納する格納手段と、
該格納手段にテストベクタが格納されると当該テストベ
クタに基づき内部バスに接続されているモジュールを起
動し、その起動結果を格納手段に格納する起動手段と、
該起動手段と試験用バスを介して接続され、その格納手
段に起動結果が格納されると当該起動結果に基づいてモ
ジュールの良否を判定する判定手段とを備えるようにし
た。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、例えばマイクロ
コンピュータを構成する各モジュールをテストするのに
用いて好適なテスト回路装置に関するものである。

【０００２】

【従来の技術】図１２は、シングルチップマイクロコン
ピュータ（以下、シングルチップマイコンという）を構
成するモジュールをテストする従来のテスト回路装置の
構成を示すブロック図であり、図において、１は半導体
試験装置、２はシングルチップマイコン、３はＣＰＵで
ある。４はシングルチップマイコン２を構成するモジュ
ール内でテスト対象となる例えばタイマ機能を有したタ
イマモジュールである。５はシングルチップマイコン２
のＲＡＭ、６はポート、６ａはモード切り換え用のテス
ト信号入力端子、７〜１０はＣＰＵ３とタイマモジュー
ル４，ＲＡＭ５，ポート６とを接続するシングルチップ
マイコン２の内部バスである。

【０００３】次に動作について説明する。先ず、テスト
ベクタをＲＡＭ５へ転送するモードにより半導体試験装
置１からタイマモジュール４をテストするためのテスト
ベクタがポート６を介してＲＡＭ５へ転送され書き込ま
れた後、モードを切り換えてテストモードに入る。この
テストモードでは、ＲＡＭ５へ書き込まれたテストベク
タがＣＰＵ３へ転送されて、ＣＰＵ３は前記テストベク
タに従いタイマモジュール４を動作させる。

【０００４】タイマモジュール４の動作結果は、内部バ
ス９と内部バス７とを経由してポート６から半導体試験
装置１へ転送され、テスト結果の判定が行われる。

【０００５】

【発明が解決しようとする課題】従来のテスト回路装置
は以上のように構成されているので、テスト対象モジュ
ールをテストする際に、ＣＰＵ３の動作を一旦停止して
テストモードに切り換える必要があり、このためＣＰＵ
３の動作時間が短くなる課題があった。また、モードの
切り換えにある程度の時間を要するのでテスト時間が長
くなる課題があった。

【０００６】また、テストベクタは半導体試験装置１か
らシングルチップマイコン２のＲＡＭ５へ転送されるの
で、転送されるテストベクタの長さがＲＡＭ５の容量に
応じて制限される場合が生じる課題があった。

【０００７】この発明は上記のような課題を解決するた
めになされたもので、テストを行う際のモード切り換え
を不要にしてテストに要する時間を短縮できるととも
に、ＣＰＵの動作を一旦停止することなくテストを開始
できるテスト回路装置を得ることを目的とする。

【０００８】また、この発明は、転送されるテストベク
タの長さの制限をなくすことが可能なテスト回路装置を
得ることを目的とする。

【０００９】

【課題を解決するための手段】請求項１記載の発明に係
るテスト回路装置は、試験用バスを介してテストベクタ
を転送するテストベクタ転送手段と接続され、前記テス
トベクタ転送手段からテストベクタが転送されると当該
テストベクタを格納する格納手段と、該格納手段にテス
トベクタが格納されると当該テストベクタに基づいて内
部バスに接続されているモジュールを起動し、その起動
結果を上記格納手段に格納する起動手段と、該起動手段
と試験用バスを介して接続され、前記モジュールの起動
結果が前記格納手段に格納されると当該起動結果に基づ
いてモジュールの良否を判定する判定手段とを備えるよ
うにしたものである。

【００１０】請求項２記載の発明に係るテスト回路装置
は、テストベクタを転送するテストベクタ転送手段と試
験用バスを介して接続され、前記テストベクタ転送手段
から転送されたテストベクタを格納する格納手段と、該
格納手段にテストベクタが格納されると当該テストベク
タに基づいて内部バスに接続されているモジュールを起
動し、その起動結果を内部バスに接続されている出力ポ
ートから出力する起動手段と、上記出力ポートから起動
結果が出力されると当該起動結果に基づいて前記モジュ
ールの良否を判定する判定手段とを備えるようにしたも
のである。

【００１１】請求項３記載の発明に係るテスト回路装置
は、複数のバッファを直列接続して構成した格納手段を
備えたものである。

【００１２】請求項４記載の発明に係るテスト回路装置
は、複数のバッファと試験用バスとを並列接続して構成
した格納手段を備えるようにしたものである。

【００１３】請求項５記載の発明に係るテスト回路装置
は、内部バスに接続されているＣＰＵ以外の前記内部バ
スに接続したテスト用ＣＰＵを起動手段として構成した
ものである。

【００１４】請求項６記載の発明に係るテスト回路装置
は、内部バッファを有するＣＰＵを起動手段として構成
すると共に、前記内部バッファを格納手段として構成す
るようにしたものである。

【００１５】請求項７記載の発明に係るテスト回路装置
は、モジュールを起動した後、その起動結果を得るまで
の間、待機状態になる起動手段を備えるようにしたもの
である。

【００１６】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるテ
スト回路装置の構成を示すブロック図であり、図におい
て、１はテストベクタを生成し出力する半導体試験装
置、１ａはテストベクタを転送するテストベクタ転送手
段、１ｂはテスト対象のモジュールの動作結果を基に前
記モジュールの良否を判定する判定手段、２はシングル
チップマイコン、３はシングルチップマイコン２のＣＰ
Ｕ（起動手段）、４は例えばタイマ機能を有したタイマ
モジュール（モジュール）であり、動作制御レジスタや
結果出力レジスタを備えている。５はシングルチップマ
イコン２のＲＡＭ（モジュール）、６は各種データの授
受に使用されるポート（モジュール）、６ａは半導体試
験装置１から送られてくるテストモード要求信号が入力
されるテスト信号入力端子、７〜１０，１３は内部バ
ス、１１は半導体試験装置１のテストベクタ転送手段１
ａから転送されたテストベクタを格納するバッファ（格
納手段）、１２ａは半導体試験装置１のテストベクタ転
送手段１ａから転送されたテストベクタをバッファ１１
へ入力するためのテスト用ポート、１４はテスト用ポー
ト１２ａを介してバッファ１１と半導体試験装置１とを
接続する試験用バスである。

【００１７】図２は、実施の形態１におけるバッファ１
１の構成を示す説明図であり、１５はテストベクタの命
令コードを格納する命令格納部、１６は命令格納部１５
に格納された命令の対象となる例えばタイマモジュール
４の動作制御レジスタや結果出力レジスタのアドレスを
格納するアドレス格納部、１７はアドレス格納部１６に
格納されたアドレスにより指定された前記動作制御レジ
スタや前記結果出力レジスタへ書き込まれるデータを格
納するデータ格納部である。

【００１８】図３は、実施の形態１におけるタイマモジ
ュール４のテストを行う際に半導体試験装置１からバッ
ファ１１へ格納されるテストベクタの内容の一例を示す
説明図である。図において、１８はアドレス格納部１６
に格納されたタイマモジュール４の動作制御レジスタの
アドレスに対して、データ格納部１７に格納されたデー
タを書き込むことでタイマモジュール４の動作の開始を
指示する書き込み命令である。１９はＣＰＵ３を待機状
態に移行させるためのウェイト命令である。２０はアド
レス格納部１６に格納されたアドレスにより指定される
タイマモジュール４の結果出力レジスタに格納されてい
るデータを読み出す動作をＣＰＵ３に指示する読み出し
命令である。これら書き込み命令１８，ウェイト命令１
９，読み出し命令２０は、半導体試験装置１のテストベ
クタ転送手段１ａにより試験用バス１４を経由してバッ
ファ１１へそれぞれ転送される。また、これら書き込み
命令１８，ウェイト命令１９，読み出し命令２０などの
テストベクタを半導体試験装置１のテストベクタ転送手
段１ａがバッファ１１へ転送するタイミングは、あらか
じめ行われたシミュレーションによりＣＰＵ３がバッフ
ァ１１からテストベクタを読み出すタイミングに応じて
最適なタイミングに設定されている。

【００１９】次に動作について説明する。図４は、実施
の形態１におけるテスト回路装置によるタイマモジュー
ル４を有するシングルチップマイコン２側のＣＰＵ３に
よるテスト動作を示すフローチャートである。図４のフ
ローチャートに示すテスト動作への移行は、半導体試験
装置１からシングルチップマイコン２のテスト信号入力
端子６ａへテストモード要求信号が出力されることで実
現される。

【００２０】このフローチャートによれば、先ず、半導
体試験装置１のテストベクタ転送手段１ａからバッファ
１１に書き込み命令１８が転送されると、ＣＰＵ３が書
き込み命令１８をバッファ１１から読み込む（ステップ
ＳＴ１）。次に、ＣＰＵ３が読み込んだ書き込み命令１
８を実行することにより、タイマモジュール４の動作制
御レジスタを示すアドレスへタイマモジュール４の動作
開始を指示する動作開始データを書き込み（ステップＳ
Ｔ２）、タイマモジュール４の動作を開始させる（ステ
ップＳＴ３）と同時に、半導体試験装置１からバッファ
１１へ転送された次のウェイト命令１９をバッファ１１
から読み込み（ステップＳＴ４）、そのウェイト命令１
９を実行することでＣＰＵ３は待ち状態に移行する（ス
テップＳＴ５）。この待ち状態は、ステップＳＴ３で起
動したタイマモジュール４の動作が完了すれば解除さ
れ、またタイマモジュール４の動作が完了していない状
態であれば継続する（ステップＳＴ６）。タイマモジュ
ール４の動作が完了すると、半導体試験装置１からバッ
ファ１１へ転送された次の読み出し命令２０を読み込み
（ステップＳＴ７）、読み込んだ読み出し命令２０を実
行する（ステップＳＴ８）。この読み出し命令２０が実
行されると、タイマモジュール４の動作結果を格納して
いる結果出力レジスタのアドレスが指定されることで前
記結果出力レジスタに格納されているタイマモジュール
４の動作結果が読み出され、バッファ１１に格納される
（ステップＳＴ９）。バッファ１１にタイマモジュール
４の動作結果が格納されると、この動作結果は試験用バ
ス１４とテスト用ポート１２ａとを経て半導体試験装置
１へ転送され、判定手段１ｂによりタイマモジュール４
の良否が判定される。

【００２１】以上のように、この実施の形態１によれ
ば、テスト対象モジュールのテストに使用するバッファ
１１を設け、半導体試験装置１からバッファ１１へテス
トベクタを予め行ったシミュレーションにより求めた最
適なタイミングで転送することでテスト対象モジュール
を連続的にテストすることが可能になるので、従来のよ
うにシングルチップマイコン２のＲＡＭ５へテストベク
タを転送する必要がなくなる。従って、従来のようなモ
ード切り換えを行う必要がなくなり、テスト時間を短縮
することができるとともに、テストを開始する際にＣＰ
Ｕ３を一旦停止することなくテストを開始することがで
きる。

【００２２】なお、以上の実施の形態では試験対象モジ
ュールがタイマモジュール４である場合について説明し
たが他のモジュールであってもよく、ＲＡＭ５，ポート
６などを構成する各モジュールをテストするテストベク
タを用いることでタイマモジュール４と同様に行うこと
が可能である。

【００２３】また、以上の説明はシングルチップマイコ
ン２を構成するモジュールのテストについての説明であ
ったが、それぞれＩＣ化されているＣＰＵ３，タイマ機
能を有したタイマモジュール４，ＲＡＭ５，ポート６な
どをそれぞれボード上に実装して構成するボード実装型
のマイクロコンピュータにも適用できることは言うまで
もない。

【００２４】実施の形態２．図５は、この発明の実施の
形態２によるテスト回路装置の構成を示すブロック図で
ある。図５において図１と同一または相当する部分につ
いては同一符号を付し説明を省略する。図において、２
１は図１に示したバッファ１１を複数直列に接続して容
量を増大させた直列バッファ（格納手段）である。この
直列バッファ２１を構成する各バッファにはテストベク
タあるいはテスト対象モジュールの動作結果を入出力す
ることが可能である。またこの直列バッファ２１はシン
グルチップマイコン２の内部バス１３とテスト用ポート
１２ａとの間に設けられている。

【００２５】次に動作について説明する。タイマモジュ
ール４のテストを行う際には、先ずテスト用ポート１２
ａを介して半導体試験装置１から直列バッファ２１に対
して、直列バッファ２１を構成するバッファの数だけテ
ストベクタが転送され格納される。前記実施の形態１と
同様にＣＰＵ３がテスト動作に移行すると、直列バッフ
ァ２１へ格納されたテストベクタがＣＰＵ３へ転送され
取り込まれる。ＣＰＵ３は取り込んだテストベクタに応
じた処理を行う。つまり、この実施の形態２では、書き
込み命令１８とウェイト命令１９と読み出し命令２０と
をまとめて半導体試験装置１から直列バッファ２１へ連
続して転送し格納する。

【００２６】直列バッファ２１へ格納された全てのテス
トベクタがＣＰＵ３へ取り込まれ、これらテストベクタ
による処理が完了すると、半導体試験装置１のテストベ
クタ転送手段１ａはテストベクタの次の部分を直列バッ
ファ２１へまとめて転送し格納する。このテストベクタ
の直列バッファ２１への転送のタイミングと、ＣＰＵ３
による直列バッファ２１からのテストベクタの読み込み
のタイミングとは、予め行われたシミュレーションによ
り最適な関係に調整されている。

【００２７】従って、テストベクタの書き込み命令１
８，ウェイト命令１９，読み出し命令２０をバッファ１
１が一つずつ格納する実施の形態１のテスト回路装置の
ような構成である場合にはバッファ１１へのテストベク
タの転送は間欠的に連続した動作として行われるのに対
し、この実施の形態では、直列バッファ２１へ書き込み
命令１８，ウェイト命令１９，読み出し命令２０をまと
めて連続して転送し、これらテストベクタがＣＰＵ３に
より取り込まれた時点で半導体試験装置１から直列バッ
ファ２１の容量に応じた次のテストベクタの部分を最適
なタイミングでまとめて転送することができる。このた
め、従来のようなモード切り換えが不要となり、テスト
時間をさらに短縮できる効果が得られる。

【００２８】なお、以上の説明においてはタイマモジュ
ール４をテスト対象とする場合について説明したが、テ
スト対象はタイマモジュール４に限定されるものではな
い。

【００２９】実施の形態３．この実施の形態３では、前
記実施の形態２の構成に加え、半導体試験装置１からテ
ストベクタが転送されている間、ＣＰＵ３がウェイト命
令を実行して待機状態に移行する機能を追加する。

【００３０】図６は、この発明の実施の形態３によるテ
スト回路装置の構成を示すブロック図である。図６にお
いて図５と同一または相当する部分については同一符号
を付し説明を省略する。図において、２１ａは複数直列
に接続して容量を増大させた直列バッファ２１を構成す
る各バッファのうちの最後部のバッファ、３１は最後部
のバッファ２１ａとＣＰＵ３とを接続する信号線であ
る。最後部のバッファ２１ａには図示していない信号出
力手段が備えられている。この信号出力手段は、最後部
のバッファ２１ａに格納されたテストベクタがＣＰＵ３
により取り込まれたときにＣＰＵ３をウェイト状態に移
行させるための信号および半導体試験装置１のテストベ
クタ転送手段１ａから最後部のバッファ２１ａへテスト
ベクタが転送されたときにＣＰＵ３がウェイト状態にあ
るとＣＰＵ３のウェイト状態を解除する信号を信号線３
１へ出力する。

【００３１】次に動作について説明する。直列バッファ
２１を構成するバッファに転送されているテストベクタ
がＣＰＵ３により取り込まれテスト対象モジュールが起
動されて、直列バッファ２１の最後部のバッファ２１ａ
に格納されたテストベクタのデータがＣＰＵ３により取
り込まれると、前記信号出力手段から信号線３１へＣＰ
Ｕ３をウェイト状態に移行させるための信号が出力さ
れ、ＣＰＵ３に対するウェイト要求が行われる。ＣＰＵ
３は、そのウェイト要求により動作を停止しウェイト状
態に移行する。ＣＰＵ３がウェイト状態に移行すると、
半導体試験装置１のテストベクタ転送手段１ａから直列
バッファ２１へ新たなテストベクタが転送される。この
新たなテストベクタが直列バッファ２１へ転送されるタ
イミングは、前記実施の形態２と同様に予め行われたシ
ミュレーションにより最適なタイミングに調整されて行
われる。

【００３２】直列バッファ２１へ新たなテストベクタが
転送されて、直列バッファ２１の最後部のバッファ２１
ａへテストベクタが格納されると、前記信号出力手段か
ら信号線３１へＣＰＵ３のウェイト状態を解除する信号
が出力されてＣＰＵ３のウェイト状態を解除する。この
結果、ＣＰＵ３は動作を開始し、直列バッファ２１へ格
納された新たなテストベクタがＣＰＵ３に取り込まれ
る。

【００３３】この結果、テストベクタが直列バッファ２
１へ転送されている期間中はＣＰＵ３は待機状態になっ
て、前記期間中にＣＰＵ３の動作状態が不安定になるの
を回避することができ、信頼性の高いテスト回路装置が
得られる効果がある。

【００３４】なお、以上の説明では、ＣＰＵ３のウェイ
ト状態への移行およびそのウェイト状態の解除を前記信
号出力手段から信号線３１へ出力される信号によりハー
ドウェア的に制御するものとして説明したが、ソフトウ
ェアにより制御することも可能である。このようなソフ
トウェアにより制御する方法としては、所定のサイクル
数の間、ＣＰＵ３がウェイト状態に移行することを指示
するウェイト命令１９が直列バッファ２１の最後部のバ
ッファ２１ａへ格納されるようにテストベクタを作成し
転送する。前記ウェイト命令１９の前記所定のサイクル
数は、予めシミュレーションにより直列バッファ２１へ
テストベクタを転送し格納するのに要する時間に対応し
た値にする。

【００３５】この結果、ＣＰＵ３が直列バッファ２１に
格納されたテストベクタを順に実行してゆき最後部のバ
ッファ２１ａへ格納されるテストベクタを実行すると、
前記ウェイト命令１９によりその所定のサイクル数に応
じた時間、動作を停止するので、この間に半導体試験装
置１のテストベクタ転送手段１ａから直列バッファ２１
へ新たなテストベクタを転送する。

【００３６】実施の形態４．図７は、この発明の実施の
形態４によるテスト回路装置の構成を示すブロック図で
ある。図７において図１と同一または相当する部分につ
いては同一符号を付し説明を省略する。図において、２
２は図１に示したバッファ１１を複数並列に接続して半
導体試験装置１から複数のテストベクタの同時転送を可
能にする並列バッファ（格納手段）である。１４は並列
バッファ２２を構成する各バッファと、該各バッファへ
テストベクタを半導体試験装置１から転送するための各
テスト用ポート１２ａとの間を接続する試験用バスであ
り、並列バッファ２２を構成する各バッファの数だけ設
けられている。

【００３７】次に動作について説明する。タイマモジュ
ール４のテストを行う際には、先ず各テスト用ポート１
２ａを使用して半導体試験装置１からテストベクタの各
部分を一度に並列バッファ２２を構成する各バッファへ
転送し格納する。前記実施の形態１と同様にＣＰＵ３が
テスト動作を開始すると、並列バッファ２２へ転送され
たテストベクタはＣＰＵ３へ順次取り込まれ、ＣＰＵ３
はそのテストベクタに応じた処理を行う。

【００３８】このようにして並列バッファ２２に格納さ
れた全てのテストベクタの処理が完了すると、半導体試
験装置１はテストベクタの次の部分のそれぞれを各テス
ト用ポート１２ａから並列バッファ２２を構成する各バ
ッファへ同時に転送し格納する。このテストベクタの次
の部分のそれぞれが並列バッファ２２を構成する各バッ
ファへ同時に転送されるタイミングは、予め行われたシ
ミュレーションにより最適なタイミングに調整されてい
る。

【００３９】従って、この実施の形態４では、半導体試
験装置１から並列バッファ２２へ複数のテストベクタを
一度に転送することが可能となり、前記実施の形態１か
ら実施の形態３のテスト回路装置に比べて半導体試験装
置１のテストベクタ転送に要する時間およびテスト時間
を短縮できる効果がある。

【００４０】なお、以上の説明においてはタイマモジュ
ール４をテスト対象とする場合について説明したが、テ
スト対象はタイマモジュール４に限定されるものではな
い。

【００４１】実施の形態５．図８は、この発明の実施の
形態５によるテスト回路装置の構成を示すブロック図で
ある。この実施の形態５では、半導体試験装置１からバ
ッファ１１へテスト用ポート１２ｂを介して１方向の経
路でテストベクタが転送される。図８において図１と同
一または相当する部分については同一符号を付し説明を
省略する。図において、１２ｂは半導体試験装置１から
バッファ１１へ一方向の経路でテストベクタを転送する
ためのテスト用ポート、２３は試験対象モジュールの動
作結果を出力する出力ポート、２４は内部バス７と接続
した動作結果出力バスである。

【００４２】次に動作について説明する。タイマモジュ
ール４のテストを行う際には、先ず半導体試験装置１か
らバッファ１１へテスト用ポート１２ｂを経てテストベ
クタが転送される。ＣＰＵ３は前記実施の形態１と同様
にテスト動作に移行し、バッファ１１へ転送され格納さ
れたテストベクタを取り込んでタイマモジュール４のテ
ストを開始する。また、バッファ１１に格納されたテス
トベクタをＣＰＵ３が取り込むと同時に、半導体試験装
置１から新たなテストベクタがバッファ１１へ転送され
格納される。このタイミングは予め行われたシミュレー
ションにより最適なタイミングに調整されている。一
方、テストの開始によるタイマモジュール４の動作結果
は結果出力レジスタに蓄えられ、ＣＰＵ３は前記新たな
テストベクタを取り込み実行することで前記結果出力レ
ジスタに蓄えられた動作結果を読み出し、内部バス７と
接続した動作結果出力バス２４と出力ポート２３とを経
由して半導体試験装置１へ出力する。

【００４３】従って、この実施の形態５では、バッファ
１１に格納されたテストベクタをＣＰＵ３が取り込む
と、半導体試験装置１は新たなテストベクタをバッファ
１１へ転送し格納することが可能であり、バッファ１１
は半導体試験装置１からのテストベクタの転送に使用さ
れ、半導体試験装置１へのタイマモジュール４の動作結
果の転送には使用されることがなく、また従来のような
モード切り換えを行う必要もなくなり、テストベクタの
転送を効率良く行うことができ、タイマモジュール４の
テスト時間を短縮できる効果がある。また、バッファ１
１の構成は半導体試験装置１から転送されるテストベク
タを格納し、このテストベクタをＣＰＵ３が内部バス１
３と内部バス７とを経由して取り込む一方向のデータの
入出力機能を有していればよいことから、バッファ１１
の構成が簡略化されてバッファ１１のレイアウトパター
ン面積を縮小できる効果もある。

【００４４】なお、以上の説明ではタイマモジュール４
をテスト対象としたが、テスト対象はタイマモジュール
４に限定されるものではない。

【００４５】実施の形態６．図９は、この発明の実施の
形態６によるテスト回路装置の構成を示すブロック図で
ある。図９において図１および図８と同一または相当す
る部分については同一符号を付し説明を省略する。図に
おいて、１２ｃはテスト対象モジュールの動作結果を半
導体試験装置１へ出力するためのテスト用ポート、２５
ｂは半導体試験装置１へ出力されるテスト対象モジュー
ルの動作結果が格納される出力用バッファ、２５ａは半
導体試験装置１からテスト用ポート１２ｂを介して送ら
れてくるテストベクタを格納する入力用バッファであ
る。

【００４６】次に動作について説明する。タイマモジュ
ール４のテストを行う際には、先ず半導体試験装置１か
らテスト用ポート１２ｂを介して入力用バッファ２５ａ
へテストベクタを転送し格納する。入力用バッファ２５
ａへテストベクタが格納されると、ＣＰＵ３は前記実施
の形態１と同様にテスト動作に移行して入力用バッファ
２５ａへ格納されたテストベクタを取り込み、取り込ん
だテストベクタに応じた処理を行い、タイマモジュール
４を起動させる。タイマモジュール４の動作が完了する
と、ＣＰＵ３は入力用バッファ２５ａへ新たに転送され
たテストベクタを読み込み実行することでタイマモジュ
ール４の動作結果を結果出力レジスタから出力用バッフ
ァ２５ｂへ転送する。半導体試験装置１は、出力用バッ
ファ２５ｂに格納されたタイマモジュール４の動作結果
をテスト用ポート１２ｃを経て半導体試験装置１の判定
手段１ｂへ取り込み、判定手段１ｂによりタイマモジュ
ール４の良否を判定する。これら入力用バッファ２５ａ
へのテストベクタの転送および出力用バッファ２５ｂか
らのタイマモジュール４の動作結果の転送のタイミング
は、予め行ったシミュレーションにより最適なタイミン
グに調整されている。

【００４７】なお、以上の説明においてはタイマモジュ
ール４をテスト対象とする場合について説明したが、テ
スト対象はタイマモジュール４に限定されるものではな
い。

【００４８】従って、この実施の形態６によれば、テス
ト対象モジュールのテスト時に汎用のポート６や前記実
施の形態５の図８に示した出力ポート２３を使用するこ
とがないので、前記ポート６や前記出力ポート２３を構
成するモジュールをテスト対象にすることができる。さ
らに半導体試験装置１から入力用バッファ２５ａへテス
トベクタの転送が行われている間、あるいは出力用バッ
ファ２５ｂから半導体試験装置１へテスト対象モジュー
ルの動作結果の転送が行われている間、ＣＰＵ３は独立
して動作することが可能であり、テスト対象モジュール
の動作結果が出力用バッファ２５ｂから半導体試験装置
１へ転送されているときに、ＣＰＵ３は入力用バッファ
２５ａへ転送された新たなテストベクタを読み込むこと
ができ、テストベクタの転送に要する時間やテスト対象
モジュールのテストに要する時間を短縮できる効果があ
る。

【００４９】実施の形態７．図１０は、この発明の実施
の形態７によるテスト回路装置の構成を示すブロック図
である。図１０において図１と同一または相当する部分
については同一符号を付し説明を省略する。図におい
て、２６はテスト用ＣＰＵ（起動手段）であり、テスト
ベクタを格納するバッファを備えている。また、このテ
スト用ＣＰＵ２６は、内部バス７とテスト用ポート１２
ａとの間に介在させる。また、テスト用ＣＰＵ２６はテ
ストベクタの読み出し命令と書き込み命令とウェイト命
令とを実行する機能を備えている。

【００５０】次に動作について説明する。タイマモジュ
ール４のテストを行う際には、先ずテスト用ポート１２
ａを介してテストベクタを半導体試験装置１からテスト
用ＣＰＵ２６のバッファへ格納する。このテストベクタ
は、最初にＣＰＵ３を例えばウェイト状態に移行させて
ＣＰＵ３が内部バスから切り離された状態にする構成の
テストベクタである。このテストベクタにより、ＣＰＵ
３が内部バスから切り離された後、テスト用ＣＰＵ２６
が前記バッファへ格納された新たなテストベクタの命令
を実行することによりタイマモジュール４を動作させ
る。このタイマモジュール４の動作結果は結果出力レジ
スタに格納される。テスト用ＣＰＵ２６は、前記バッフ
ァに格納された新たなテストベクタを実行することで結
果出力レジスタに格納されているタイマモジュール４の
動作結果を読み出してテスト用ＣＰＵ２６のバッファへ
格納する。半導体試験装置１は、タイマモジュール４の
動作結果がテスト用ＣＰＵ２６のバッファへ格納される
と、テスト用ＣＰＵ２６のバッファからテスト用ポート
１２ａを介してタイマモジュール４の動作結果を判定手
段１ｂへ取り込んでタイマモジュール４の良否を判定す
る。

【００５１】従って、この実施の形態７では、テスト用
ＣＰＵ２６によるタイマモジュール４の動作結果からタ
イマモジュール４の良否をＣＰＵ３の動作と切り離して
判定することができるので、前記実施の形態１から前記
実施の形態６までのテスト回路装置ではＣＰＵ３が不良
である場合に、ＣＰＵ３とそのＣＰＵ３以外のタイマモ
ジュール４などの各試験対象モジュールとの間でどちら
が不良であるかの判定が困難であったのに対し、ＣＰＵ
３とＣＰＵ３以外の各試験対象モジュールとの間でいず
れが不良であるかを判定することが可能となり可観測性
が向上する効果がある。

【００５２】なお、以上の説明においてはタイマモジュ
ール４をテスト対象とする場合について説明したが、テ
スト対象はタイマモジュール４に限定されるものではな
い。

【００５３】実施の形態８．図１１は、この発明の実施
の形態８によるテスト回路装置の構成を示すブロック図
である。図１１において図１と同一または相当する部分
については同一符号を付し説明を省略する。図におい
て、２７はテスト対象モジュールのテストの際に用いら
れる内部バッファ（格納手段）２７ａを内蔵したＣＰＵ
（起動手段）であり内部バス７へ接続している。また、
ＣＰＵ２７に内蔵された内部バッファ２７ａは試験用バ
ス１４によりテスト用ポート１２ａに接続されている。

【００５４】次に動作について説明する。タイマモジュ
ール４のテストを行う際には、先ず半導体試験装置１の
テストベクタ転送手段１ａからテスト用ポート１２ａを
介してＣＰＵ２７に内蔵された内部バッファ２７ａへテ
ストベクタが転送され格納されると、このテストベクタ
は直接ＣＰＵ２７のインストラクションキューに書き込
まれる。ＣＰＵ２７は、このテストベクタの命令を実行
してタイマモジュール４を動作させる。ＣＰＵ２７は新
たなテストベクタを実行することで、タイマモジュール
４の動作が完了するとその動作結果を結果出力レジスタ
から読み出し、内部バッファ２７ａへ格納する。この動
作結果は、試験用バス１４とテスト用ポート１２ａとを
経て半導体試験装置１により判定手段１ｂへ転送され、
判定手段１ｂでタイマモジュール４の良否が判定され
る。

【００５５】なお、以上の説明においてはタイマモジュ
ール４をテスト対象とする場合について説明したが、テ
スト対象はタイマモジュール４に限定されるものではな
い。

【００５６】従って、この実施の形態８では、テストベ
クタが半導体試験装置１からＣＰＵ２７の内部バッファ
２７ａへ内部バスを介さないで直接転送されるので、前
記実施の形態１から前記実施の形態６のテスト回路装置
のように内部バスを介したＣＰＵへのテストベクタの命
令転送が不要になってテスト対象モジュールのテストに
要する時間を短縮できる効果がある。

【００５７】

【発明の効果】以上のように、請求項１記載の発明によ
れば、テストベクタを転送するテストベクタ転送手段と
試験用バスを介して接続され、前記テストベクタ転送手
段から転送されたテストベクタを格納する格納手段と、
該格納手段にテストベクタが格納されると当該テストベ
クタに基づいて内部バスに接続されているモジュールを
起動し、その起動結果を前記格納手段に格納する起動手
段と、該起動手段と試験用バスを介して接続され、その
格納手段に起動結果が格納されるとその格納された起動
結果に基づいてモジュールの良否を判定する判定手段と
を備えるように構成したので、従来のようなモード切り
換えが不要になり、その結果、テストに要する時間を短
縮できるとともに、ＣＰＵを一旦停止することなくテス
トを開始することができる効果がある。

【００５８】請求項２記載の発明によれば、テストベク
タ転送手段からテストベクタが転送されるとそのテスト
ベクタを格納する格納手段と、該格納手段にテストベク
タが格納されると、その格納されたテストベクタに基づ
いて内部バスに接続されているモジュールを起動し、そ
の起動結果を内部バスに接続されている出力ポートから
出力する起動手段と、前記出力ポートから起動結果が出
力されると当該起動結果に基づいてモジュールの良否を
判定する判定手段とを備えるように構成したので、請求
項１記載の発明の効果に加え、テスト対象モジュールの
動作結果を前記判定手段へ転送する際には前記格納手段
を使用しないで前記出力ポートを介して行うことができ
るため、前記格納手段に対しテストベクタの転送を一方
向の経路で行うことが可能となり、前記格納手段へのテ
ストベクタの転送を効率良く行って、テスト対象モジュ
ールのテスト時間を短縮でき、また、前記格納手段の構
成が簡略化されて前記格納手段のレイアウトパターン面
積を縮小できる効果がある。

【００５９】請求項３記載の発明によれば、複数のバッ
ファを直列接続した格納手段を備えるように構成したの
で、テストベクタを格納する容量を増加することがで
き、前記直列接続されたバッファの数に応じたテストベ
クタをテストベクタ転送手段により連続して転送するこ
とが可能となり、テスト対象モジュールのテスト実行の
連続性が向上し、テストベクタの転送時間およびテスト
対象モジュールのテストに要する時間を短縮できる効果
がある。

【００６０】請求項４記載の発明によれば、複数のバッ
ファのそれぞれを各試験用バスに接続し、テストベクタ
転送手段により転送された各テストベクタをそれぞれ格
納する並列的に設けられたバッファにより格納手段を構
成するようにしたので、一度に前記バッファの数に応じ
たテストベクタを転送することが可能となり、テストベ
クタを前記格納手段へ転送するのに要する時間を短縮で
きる効果がある。

【００６１】請求項５記載の発明によれば、テスト用Ｃ
ＰＵを内部バスに接続して、前記テスト用ＣＰＵを起動
手段として用いるように構成したので、前記内部バスに
接続されているテスト用ＣＰＵにより各テスト対象モジ
ュールをテストすることが可能になり、各テスト対象モ
ジュール毎の良否の判定を信頼性よく行うことができる
効果がある。

【００６２】請求項６記載の発明によれば、起動手段を
内部バッファを有するＣＰＵで構成し、前記内部バッフ
ァを格納手段として用いるようにしたので、前記ＣＰＵ
の内部バッファへ試験用バスを経由してテストベクタを
直接転送することが可能となり、内部バスを経由した前
記格納手段と前記ＣＰＵとの間のテストベクタの転送が
不要となり、テスト対象モジュールのテスト時間を短縮
できる効果がある。

【００６３】請求項７記載の発明によれば、テスト対象
のモジュールを起動した後、その起動結果を得るまでの
間、待機状態になる起動手段を備えるように構成したの
で、前記モジュールの動作中の前記起動手段の動作状態
を安定化させることが可能となり、前記モジュールの動
作中に前記起動手段が不安定動作を行うことによる不都
合の発生を有効に回避できる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるテスト回路装
置の構成を示すブロック図である。

【図２】 この発明の実施の形態１によるテスト回路装
置のバッファの構成を示す説明図である。

【図３】 この発明の実施の形態１によるテスト回路装
置のテストベクタの内容の一例を示す説明図である。

【図４】 この発明の実施の形態１によるテスト回路装
置によるモジュールのテスト動作を示すフローチャート
である。

【図５】 この発明の実施の形態２によるテスト回路装
置の構成を示すブロック図である。

【図６】 この発明の実施の形態３によるテスト回路装
置の構成を示すブロック図である。

【図７】 この発明の実施の形態４によるテスト回路装
置の構成を示すブロック図である。

【図８】 この発明の実施の形態５によるテスト回路装
置の構成を示すブロック図である。

【図９】 この発明の実施の形態６によるテスト回路装
置の構成を示すブロック図である。

【図１０】 この発明の実施の形態７によるテスト回路
装置の構成を示すブロック図である。

【図１１】 この発明の実施の形態８によるテスト回路
装置の構成を示すブロック図である。

【図１２】 従来のテスト回路装置の構成を示すブロッ
ク図である。

【符号の説明】

１ａ テストベクタ転送手段、１ｂ 判定手段、３，２
７ ＣＰＵ（起動手段）、４ タイマモジュール（モジ
ュール）、５ ＲＡＭ（モジュール）、６ ポート（モ
ジュール）、７ 内部バス、１１ バッファ（格納手
段）、１４ 試験用バス、２１ 直列バッファ（格納手
段）、２２ 並列バッファ（格納手段）、２３ 出力ポ
ート、２６ テスト用ＣＰＵ（起動手段）、２７ａ 内
部バッファ（格納手段）。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 テストベクタを転送するテストベクタ転
   送手段と、上記テストベクタ転送手段と試験用バスを介
   して接続され、そのテストベクタ転送手段からテストベ
   クタが転送されると当該テストベクタを格納する格納手
   段と、上記格納手段にテストベクタが格納されると当該
   テストベクタに基づいて内部バスに接続されているモジ
   ュールを起動し、その起動結果を上記格納手段に格納す
   る起動手段と、上記起動手段と試験用バスを介して接続
   され、その格納手段に起動結果が格納されると当該起動
   結果に基づいてモジュールの良否を判定する判定手段と
   を備えたテスト回路装置。
2. 【請求項２】 テストベクタを転送するテストベクタ転
   送手段と、上記テストベクタ転送手段と試験用バスを介
   して接続され、そのテストベクタ転送手段からテストベ
   クタが転送されると当該テストベクタを格納する格納手
   段と、上記格納手段にテストベクタが格納されると当該
   テストベクタに基づいて内部バスに接続されているモジ
   ュールを起動し、その起動結果を内部バスに接続されて
   いる出力ポートから出力する起動手段と、上記出力ポー
   トから起動結果が出力されると当該起動結果に基づいて
   モジュールの良否を判定する判定手段とを備えたテスト
   回路装置。
3. 【請求項３】 格納手段は複数のバッファを直列接続し
   て構成したことを特徴とする請求項１または請求項２記
   載のテスト回路装置。
4. 【請求項４】 格納手段は複数のバッファと試験用バス
   を並列接続して構成したことを特徴とする請求項１また
   は請求項２記載のテスト回路装置。
5. 【請求項５】 内部バスに接続されているＣＰＵ以外に
   テスト用ＣＰＵを内部バスに接続し、当該テスト用ＣＰ
   Ｕが起動手段を構成することを特徴とする請求項１から
   請求項４のうちのいずれか１項記載のテスト回路装置。
6. 【請求項６】 起動手段を内部バッファを有するＣＰＵ
   で構成し、当該内部バッファが格納手段を構成すること
   を特徴とする請求項１から請求項５のうちのいずれか１
   項記載のテスト回路装置。
7. 【請求項７】 起動手段はモジュールを起動した後、そ
   の起動結果を得るまでの間、待機状態になることを特徴
   とする請求項１から請求項６のうちのいずれか１項記載
   のテスト回路装置。