JPH09218942A - Histogram chip for line total, line acquisition and histogram in thermal video system - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a time division histogram chip provided in a system for processing video signal data. SOLUTION: The system is provided with a processor 84 for controlling a system operation and processing video signal input to the system. This time division histogram chip 80 accumulates the video signal data by a format readable by the processor 84 and the histogram chip 80 is operated so as to execute histogramming, video line total and video acquisition functions. A control means is connected to the processor and operated and makes the processor 84 able to selectively control the operating mode of the histogram chip 80.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【従来の技術】これらの検出器の出力は互いに時間的に
遅延される。その後、遅延された出力は加算（積分）さ
れる。この処理は時間遅延および積分（ＴＤＩ）と呼ば
れている。The outputs of these detectors are delayed in time with respect to each other. After that, the delayed outputs are added (integrated). This process is called time delay and integration (TDI).

【０００２】上述の熱映像システムにおいて、システム
センサ電子装置は、検出器素子からの信号を処理し、そ
れによって、クリーンな出力ビデオ信号をシステム出力
装置に供給する。システム電子装置における重要な素子
は、プロセッサがデータを検査することができるように
ビデオ信号から得られたデータを収集および処理し、そ
れによって、ビデオデータ圧縮機能を制御するヒストグ
ラムチップである。関連したシステムハードウェアは、
チャンネル間の不平衡を補正し、検出器素子の出力が電
圧レベルおよび電圧利得において等しいことを確実にす
るためにライン合計機能を実行する。システムハードウ
ェアはまた、検出器アレイから出力された各チャンネル
に関連した画素の不整列を修正し、それによって、ある
行の出力ディスプレイの画素が隣接した行の画素と整列
することを確実にする。In the thermal imaging system described above, the system sensor electronics process the signal from the detector elements, thereby providing a clean output video signal to the system output device. A key element in system electronics is a histogram chip that collects and processes the data obtained from the video signal so that the processor can examine the data, thereby controlling the video data compression function. The associated system hardware is
A line summing function is performed to correct the imbalance between channels and to ensure that the detector element outputs are equal in voltage level and voltage gain. The system hardware also corrects the pixel misalignment associated with each channel output from the detector array, thereby ensuring that the pixels of the output display of one row are aligned with the pixels of adjacent rows. .

【０００３】[0003]

【発明が解決しようとする課題】従来の熱映像システム
は適切な性能特性を示すが、技術において改良の余地が
ある。特に、この設計仕様には、より小さいフットプリ
ント中により熱映像ベースのアプリケーションが設置さ
れることが要求される。それ故に、従来のヒストグラム
チップの別々の機能およびシステムハードウェア素子を
小さいパッケージに統合する必要がある。さらに、その
ような熱映像システムは、設置に必要とされるハードウ
ェアおよびソフトウェアベースの素子が多数であるの
で、設置に関連するコストが比較的高い。さらに、でき
る限りシステムの正確度を増加する必要が引き続き存在
する。Although conventional thermal imaging systems exhibit suitable performance characteristics, there is room for improvement in the art. In particular, this design specification requires that thermal imaging based applications be installed in a smaller footprint. Therefore, there is a need to integrate the separate functions of conventional histogram chips and system hardware components into a small package. Moreover, such thermal imaging systems have relatively high costs associated with installation due to the large number of hardware and software-based components required for installation. Moreover, there remains a need to increase the accuracy of the system as much as possible.

【０００４】従って、ヒストグラミング、ライン合計、
およびライン捕捉機能の実行を可能にし、それによっ
て、システムのコストを最小にし、同時にシステム全体
の正確度も増強する時分割ヒストグラムチップが必要と
される。Therefore, histogramming, line total,
And there is a need for a time division histogram chip that allows the implementation of line capture functions, thereby minimizing the cost of the system and at the same time increasing the accuracy of the overall system.

【０００５】[0005]

【課題を解決するための手段】本発明の内容によれば、
ヒストグラムチップは、従来は別々に設けられたハード
ウェア素子によって実行された多数の機能を実行するこ
とができる熱映像システムにおいて使用するためのヒス
トグラムチップが提供されている。従って、本発明のヒ
ストグラムチップは、これらの別々のハードウェア素子
の必要を除去し、それによってシステムのコストを減少
する。さらに、本発明のヒストグラムチップは、従来必
要とされたハードウェア素子を除去することによってよ
り小さいフットプリント中に設けられ、それによって別
の熱映像システムのアプリケーションのために付加的な
空間を残す。本発明のヒストグラムチップは、実行方法
が特有であることによって、さらにシステム全体の正確
度を増加させる。According to the contents of the present invention,
Histogram chips are provided for use in thermal imaging systems that are capable of performing a number of functions conventionally performed by separately provided hardware elements. Therefore, the histogram chip of the present invention eliminates the need for these separate hardware elements, thereby reducing the cost of the system. Further, the inventive histogram chip is provided in a smaller footprint by eliminating previously required hardware elements, thereby leaving additional space for other thermal imaging system applications. The histogram chip of the present invention further increases the accuracy of the overall system by virtue of its unique implementation method.

【０００６】特に、本発明は、ビデオ信号データを処理
するためのシステムを提供する。システムは、このシス
テム動作の制御およびシステムへのビデオ信号入力の処
理のためのプロセッサを含んでいる。ヒストグラムチッ
プは、ビデオ信号データを収集し、プロセッサによって
読取り可能な形式でデータを累算する。ヒストグラムチ
ップは、ヒストグラミング、ビデオライン合計およびビ
デオライン捕捉機能を実行するように動作する。さら
に、ヒストグラムチップモード制御装置は、プロセッサ
による動作のヒストグラムチップモードの選択を制御す
るためにプロセッサと関連している。In particular, the present invention provides a system for processing video signal data. The system includes a processor for controlling this system operation and processing the video signal input to the system. The histogram chip collects the video signal data and accumulates the data in a form readable by the processor. The histogram chip operates to perform histogramming, video line summing and video line capture functions. Further, a histogram chip mode controller is associated with the processor to control the selection of the histogram chip mode of operation by the processor.

【０００７】本発明の別の目的および利点は、以下の詳
細な説明を検討し、添付された図面を参照する際により
明白となる。Other objects and advantages of the present invention will become more apparent upon examining the following detailed description and referring to the accompanying drawings.

【０００８】[0008]

【発明の実施の形態】好ましい実施形態の以下の説明
は、本質的に単に例示しているだけであり、本発明また
はその応用または使用を制限することを全く意図してい
ない。DETAILED DESCRIPTION OF THE INVENTION The following description of the preferred embodiments is merely exemplary in nature and is in no way intended to limit the invention or its application or uses.

【０００９】図面を参照すると、図１は、本発明の好ま
しい実施形態を構成しているＬＡＶ−２５軽装甲車10を
示している。図１および２に示されているように、本発
明は、検出された目標情景14から外側に装着されている
ヘッドミラー18に結合されたシステムテレスコープ組立
て体16を通って戻る反射されたエネルギーを処理する熱
映像装置12の一部分として構成されている。Referring to the drawings, FIG. 1 illustrates a LAV-25 light armored vehicle 10 which constitutes a preferred embodiment of the present invention. As shown in FIGS. 1 and 2, the present invention provides for reflected energy returning from a detected target scene 14 through a system telescope assembly 16 coupled to a head mirror 18 mounted externally. Is configured as part of a thermal imaging device 12 that processes the.

【００１０】好ましくは、熱映像装置12はHughes Infra
red Equipment (HIRE)熱映像センサ装置である。ＨＩＲ
Ｅ装置は、全暗闇、煙、塵、およびその他の劣悪な状態
を通って優れた可視能力を与えることができる高性能で
軽量のモジュール式発射制御視覚および熱映像システム
である。ＨＩＲＥシステムは種々の環境において構成可
能であり、LAV-25、Piranha 、Desert Warrior、および
LAV-105 のような種々の装甲車に含まれている。熱映像
システム10は、独立型の熱映像化能力を備えているが、
さらにＴＯＷミサイル発射制御システムで使用するよう
にも構成されることができる。装置は幾つかの市販の主
要な部品を含み、それによって修理装置、支援装置、訓
練プログラム、および予備部品のようなものの共通性に
よって論理的要求を減少する。本発明のＥＦＬ補償装置
は、熱映像センサ装置によって、以下で説明されるよう
な従来の熱映像システムにまさる映像装置の映像品質お
よび照準設定機能を著しく向上させることができる。Preferably, the thermal imager 12 is a Hughes Infra.
red Equipment (HIRE) A thermal image sensor device. HIR
The E-Device is a high performance, lightweight, modular firing control visual and thermal imaging system that can provide excellent visibility capabilities through total darkness, smoke, dust, and other adverse conditions. The HIRE system is configurable in a variety of environments, including LAV-25, Piranha, Desert Warrior, and
It is included in various armored vehicles such as the LAV-105. The thermal imaging system 10 has a stand-alone thermal imaging capability,
It can also be configured for use with the TOW missile launch control system. The device includes several major off-the-shelf components, thereby reducing the logical demands by the commonality of such things as repair equipment, support equipment, training programs, and spare parts. The EFL compensator of the present invention can significantly improve the image quality and the aiming function of the image device, which is superior to the conventional thermal image system as described below, by the thermal image sensor device.

【００１１】図１乃至５を参照すると、目標探索および
照準設定機能が実行される望遠鏡装置16が車両10内の保
護環境において設けられている。ヘッドミラー18は、検
出された情景を望遠鏡装置16に中継するように構成され
ている。以下説明するように、目標情景の熱エネルギ信
号が熱映像装置によって処理された後、情景が表示制御
パネル20に結合されて動作する射手用ディスプレイ19、
および命令ディスプレイ制御パネル22に結合されて動作
する命令ディスプレイ21を通して観察される。Referring to FIGS. 1-5, a telescope unit 16 is provided in a protected environment within a vehicle 10 in which a target search and aiming function is performed. The head mirror 18 is configured to relay the detected scene to the telescope device 16. As will be described below, after the thermal energy signal of the target scene is processed by the thermal imager, the scene is coupled to the display control panel 20 to operate the shooter display 19,
And the instruction display 21 is observed through the instruction display 21 which is operatively coupled to the control panel 22.

【００１２】図３に示されているように、検出された情
景からのエネルギは、熱映像装置12を通ってスキャナモ
ータ24によって回転される多角形ミラースキャナ23に伝
送される。スキャナは８個のファセット23ａ乃至23ｈを
具備し、これらの各ファセットは走査された情景エネル
ギをディスクリートな量だけ検出器アレイ上で変位させ
るためにある角度でそれぞれカットされている。各ファ
セットによって行われるカットおよび変位を以下に示
す： 表 Ｉ ファセット カット 検出器アレイ エネルギ変位（画素における） ２３ａ ノーマル ０ ２３ｂ インターレースド −１／２ ２３ｃ アップ ＋１ ２３ｄ インターレースド −１／２ ２３ｅ ダウン −１ ２３ｆ インターレースド −１／２ ２３ｇ ノーマル ０ ２３ｈ インターレースド −１／２As shown in FIG. 3, energy from the detected scene is transmitted through the thermal imager 12 to a polygon mirror scanner 23 rotated by a scanner motor 24. The scanner comprises eight facets 23a-23h, each of which is cut at an angle to displace the scanned scene energy by a discrete amount on the detector array. The cuts and displacements made by each facet are shown below: Table I Facet Cut Detector Array Energy Displacement (in Pixels) 23a Normal 0 23b Interlaced −1/2 23c Up +1 23d Interlaced −1/2 23e Down −1 23f Interlaced-1 / 2 23g Normal 0 23h Interlaced-1 / 2

【００１３】スキャナが回転すると、スキャナミラーは
全体を25で示されているイメージャ装置を通って連続的
に変化する角度で情景エネルギを反射する。イメージャ
装置は、レンズ25ａのようなイメージャレンズを含み、
このレンズが検出器装置27内に収容された検出器アレイ
26上に情景を投影する。イメージャ装置25はまたイメー
ジャの温度を監視するイメージャ光学系温度センサ25ｂ
を含んでいる。検出器装置27はジュワー瓶28内に収容さ
れ、冷却装置28ａによって低温に冷却される。ジュワー
瓶28内に収容されたコールドシールド29は、検出器素子
が望遠鏡組立て体の光学系を通った情景エネルギ入力だ
けを検出し、ハウジングの高温側からのエネルギのよう
なシステム中へのエネルギ入力のその他の周辺形態を検
出しないように検出器によって観察されることができる
熱エネルギを制限する。それによってコールドシールド
29は入力雑音を減少させて、全体的なシステムの映像品
質を改善する。As the scanner rotates, the scanner mirror reflects the scene energy through the imager device, generally designated 25, at continuously varying angles. The imager device includes an imager lens, such as lens 25a,
A detector array in which this lens is housed in the detector device 27.
26 Project the scene on top. The imager device 25 also includes an imager optics temperature sensor 25b for monitoring the imager temperature.
Contains. The detector device 27 is housed in a dewar 28 and cooled to a low temperature by a cooling device 28a. A cold shield 29, housed within a dewar 28, detects only the scene energy input through which the detector elements pass through the optics of the telescope assembly, and energy input into the system, such as energy from the hot side of the housing. Limits the thermal energy that can be observed by the detector so as not to detect other peripheral forms of Cold shield by it
29 reduces input noise and improves overall system video quality.

【００１４】図３に部分的に示され、図４にさらに詳細
に示されているように、本発明の検出器アレイ26は、検
出器素子の２つのずらせて配置された 120×4 サブアレ
イ26ａ，26ｂから構成され、各素子が赤外線スペクトル
の光に対して感光性であり、検出器素子出力をそれぞれ
有している。スキャナが図４において矢印Ａで示された
方向に検出器を横切って情景の映像を走査したとき、各
検出器の出力が検出器組立て体と関連している読取り積
分回路（ＲＯＩＣ）27ａ（図５）に入力され、この回路
27が出力をサンプルし、各検出器素子の行において４個
の並列な検出器素子の時間遅延および積分（ＴＤＩ）を
行ない、 240個の結果的なＴＤＩ検出器チャンネルを４
個のビデオ出力チャンネル31，32に多重化し、出力チャ
ンネル31が第１の 120×4 検出器サブアレイ26ａから出
力信号を伝送し、出力チャンネル32が第２の検出器サブ
アレイ26ｂから出力信号を伝送する。ＲＯＩＣ27ａは、
検出器出力がＴＤＩにおいてサンプルされる時を決定す
るＴＤＩクロック27ｂと、マルチプレクサ27ｃと、最小
60：1 のサンプル期間を有していることが好ましいＲＯ
ＩＣマルチプレクサ用の高速検出器クロック27ｄとを含
む。As shown partially in FIG. 3 and in more detail in FIG. 4, the detector array 26 of the present invention comprises two staggered 120 × 4 subarrays 26a of detector elements. , 26b, each element being sensitive to light in the infrared spectrum and having a respective detector element output. When the scanner scans the image of the scene across the detectors in the direction indicated by arrow A in FIG. 4, the output of each detector is associated with a read integration circuit (ROIC) 27a (FIG. 5) input to this circuit
27 samples the output and performs a time delay and integration (TDI) of four parallel detector elements in each detector element row to produce 240 resulting TDI detector channels.
Video output channels 31, 32, wherein output channel 31 carries the output signal from the first 120 × 4 detector sub-array 26a and output channel 32 carries the output signal from the second detector sub-array 26b. . ROIC27a is
TDI clock 27b that determines when the detector output is sampled in TDI, multiplexer 27c, and a minimum
RO preferably having a sample period of 60: 1
And a high speed detector clock 27d for the IC multiplexer.

【００１５】好ましい実施例では、検出組立て体の４つ
の多重化出力チャンネルはさらに入力高速クロック（Ｈ
ＣＬＫ）速度で信号処理電子装置により１チャンネルに
多重化され、この速度は好ましくは最小２４０：１サン
プル期間を有し、図６を参照して後述するシステム電子
装置と関連される。ＥＦＬ補償装置はＴＤＩクロック27
ｂのサンプル速度を制御するためにＤＣＬＫ27ｄのサン
プル速度を変化させる。In the preferred embodiment, the four multiplexed output channels of the detection assembly further include an input high speed clock (H
CLK) speed is multiplexed into one channel by the signal processing electronics, which preferably has a minimum of 240: 1 sample period and is associated with the system electronics described below with reference to FIG. EFL compensator is TDI clock 27
Vary the sample rate of DCLK27d to control the sample rate of b.

【００１６】現在設けられている検出器アレイは典型的
に６０乃至１２０個の検出器素子を具備し、それぞれ関
連する出力ワイヤを有する。従って、本発明の検出器ア
レイは付加的な検出器素子によってより高い分解能を示
す。さらに本発明の検出器アレイは多重化された検出器
アレイ出力ラインを利用し、それによって検出器素子の
出力ワイヤを最小にし、アレイを設けるのに必要な領域
を最小にし組立ておよび修理を容易にする。Presently provided detector arrays typically include 60 to 120 detector elements, each with an associated output wire. Therefore, the detector array of the present invention exhibits higher resolution due to the additional detector elements. Further, the detector array of the present invention utilizes multiplexed detector array output lines, which minimizes the detector element output wires and minimizes the area required to provide the array and facilitates assembly and repair. To do.

【００１７】図５を参照すると、映像システム部品の動
作は通常システム電子装置34により制御される。システ
ム電子装置34はシステムマザーボード35に結合する３つ
のカード上で構成される。カードはアナログビデオ処理
カード（ＡＶＰＣ）36、情景に基づいたヒストグラムプ
ロセッサカード（ＳＨＰＣ）38、メモリ出力シンボルカ
ード（ＭＯＳＣ）40を含んでいる。それらの３つのカー
ドの関連機能をより詳細に以下説明する。また、マザー
ボード35に電源カード42が結合され、これはシステムが
設けられている車輛から電力入力を受け、個々のシステ
ム部品により必要とされる電圧レベルで種々のシステム
部品へパワーを出力する。Referring to FIG. 5, the operation of video system components is typically controlled by system electronics 34. The system electronics 34 is constructed on three cards that couple to the system motherboard 35. The cards include an analog video processing card (AVPC) 36, a scene-based histogram processor card (SHPC) 38, and a memory output symbol card (MOSC) 40. The related functions of those three cards are described in more detail below. Also coupled to the motherboard 35 is a power card 42 which receives power input from the vehicle in which the system is located and outputs power to the various system components at the voltage levels required by the individual system components.

【００１８】図６を詳細に参照すると、ブロック図全体
は３つのカード36,38,40上に設けられている部品を示し
ている。最初にＡＶＰＣカード36を参照すると、チャン
ネル出力31,32 は関連する高速システム乗算器クロック
（ＨＣＬＫ）53を有するＳ／ＨＭＵＸ52へ入力される。
好ましくは全部で９６０個の検出器素子（２４０画素）
はクロックサンプリング期間中クロックされる。Ｓ／Ｈ
ＭＵＸ52は好ましくは多重化された検出器素子出力をサ
ンプリングしさらに多重化するように設計されているヒ
ューズ社のカスタム集積回路、部品番号6364060PGA-DEV
である。これらの多重化された信号は調節可能なサンプ
リング速度でサンプルされる。しかしながら、さらに信
号処理をするために、信号はＩ−Ｖ変換器54を介して電
圧信号へ変換される。これらの信号が一度変換される
と、信号はアナログデジタル変換器56によりデジタル化
される。Referring in detail to FIG. 6, the entire block diagram shows the components provided on the three cards 36, 38, 40. Referring first to the AVPC card 36, the channel outputs 31,32 are input to the S / HMUX 52 which has an associated high speed system multiplier clock (HCLK) 53.
Preferably a total of 960 detector elements (240 pixels)
Is clocked during the clock sampling period. S / H
The MUX52 is a Hughes custom integrated circuit, preferably part number 6364060PGA-DEV, designed to sample and further multiplex multiplexed detector element outputs.
It is. These multiplexed signals are sampled at an adjustable sampling rate. However, the signal is converted to a voltage signal via an IV converter 54 for further signal processing. Once these signals have been converted, the signals are digitized by analog-to-digital converter 56.

【００１９】デジタル信号に変換後、検出器素子出力信
号は信号等化装置60へ入力される。信号等化装置60はメ
モリ62に記憶された関連する利得およびレベル値を付加
し、63における２４０個の検出器画素のそれぞれに対し
て多重化されたデジタル信号出力が均一であり映像品質
を強化するように各検出器画素信号からの利得およびレ
ベル差を補正する。After conversion to a digital signal, the detector element output signal is input to the signal equalizer 60. The signal equalizer 60 adds the associated gain and level values stored in the memory 62 so that the multiplexed digital signal output for each of the 240 detector pixels at 63 is uniform and enhances image quality. The gain and level difference from each detector pixel signal is corrected as follows.

【００２０】さらにＡＶＰＣカード36を参照すると、
（信号等化装置60への）デジタル入力信号は１２ビット
である。しかしながら、信号等化装置は信号利得および
レベル差を補正するとき、デジタル信号出力を１９桁ビ
ットへ増加する。信号が使用可能なデータの１５ビット
のみを含むとき、飽和検出器64は１５ビット範囲を越え
る全てのデータを飽和レベル１へ設定し、１５ビット範
囲より下の全てのデータを飽和レベル０に設定する、そ
れ故、１５ビット範囲内の有用なデータのみがＳＨＰＣ
カード38へ出力される。ＡＶＰＣカードはまたサンプリ
ング期間中にＳ／ＨＭＵＸから多重化された信号をクロ
ックするためのクロック53およびラインタイミングを備
えているタイミング／制御処理装置68を含んでいる。好
ましくは、ラインタイミングＨＣＬＫはサンプリング期
間プラス１６クロック静止時間につき２４０個のＴＤＩ
チャンネルのクロックサンプリング速度を有する。しか
しながら、この速度は以下説明するように必要とされる
とき、本発明により変化されてもよい。ＡＶＰＣカード
はまたＡＶＰＣカード部品をシステムマイクロプロセッ
サバス72へ接続するインターフェイス70を含んでいる。Further referring to the AVPC card 36,
The digital input signal (to signal equalizer 60) is 12 bits. However, the signal equalizer increases the digital signal output to 19 digit bits when correcting for signal gain and level differences. When the signal contains only 15 bits of usable data, the saturation detector 64 sets all data above the 15-bit range to saturation level 1 and all data below the 15-bit range to saturation level 0. Therefore, only useful data within the 15-bit range is SHPC
Output to the card 38. The AVPC card also includes a timing / control processor 68 with clock 53 and line timing for clocking the multiplexed signal from the S / HMUX during the sampling period. Preferably, the line timing HCLK is 240 TDIs per sampling period plus 16 clock rests.
Has the clock sampling rate of the channel. However, this speed may be varied according to the present invention when required as described below. The AVPC card also includes an interface 70 that connects the AVPC card components to the system microprocessor bus 72.

【００２１】次に、ＳＨＰＣカード38を検討すると、飽
和検出器64からの信号出力は、検索表74に入力される。
一般的に、デジタル化および信号等化処理の出力ダイナ
ミック・レンジは、従来の画像ディスプレイの最大のダ
イナミック・レンジよりも大きい。さらに、情報をごく
わずかに有しているあるいは情報を有していない出力ダ
イナミック・レンジの領域がある。それ故に、デジタル
化および信号等化処理の出力信号が検索表74に入力さ
れ、情報をディスプレイのダイナミック・レンジに圧縮
する。検索表は、大きい入力ダイナミック・レンジを小
さい出力ダイナミック・レンジにマッピングするプログ
ラム可能な方法を提供する。マッピングは、システムオ
ペレータからの手動の入力、あるいは自動のヒストグラ
ムベースの方法のいずれかに基づいて連続して変化され
ることができる。検索表に先行して、ビデオがヒストグ
ラム／累算器80に入力される。ヒストグラム／累算器80
は、デジタル化された情報のライン合計、ライン捕捉、
およびヒストグラミング等の所定のプログラム可能な機
能を実行する。検索表74は、飽和検出器から出力された
１５ビットの信号を８ビットの出力信号に変換する。検
索表は、集積装置技術モデル（Integrated Device Tech
nology Model）No. IDT71256等の、技術において良く知
られている３２ｋ×８ランダム・アクセス・メモリ（Ｒ
ＡＭ）であることが好ましく、システムオペレータから
の手動の入力あるいは自動の利得アルゴリズムのいずれ
かに基づいて連続的に変化することができる。飽和検出
器から出力された１５ビットの信号はまたビデオシフタ
76を通して１０バイトの信号に変換される。Considering now the SHPC card 38, the signal output from the saturation detector 64 is input to the lookup table 74.
In general, the output dynamic range of digitization and signal equalization processing is greater than the maximum dynamic range of conventional image displays. In addition, there is a region of the output dynamic range with little or no information. Therefore, the output signal of the digitization and signal equalization process is input to the look-up table 74 to compress the information into the dynamic range of the display. Lookup tables provide a programmable way to map a large input dynamic range to a small output dynamic range. The mapping can be continuously changed based on either manual input from a system operator or an automated histogram-based method. The video is input to the histogram / accumulator 80 prior to the lookup table. Histogram / accumulator 80
Is line sum of digitized information, line capture,
And perform certain programmable functions such as histogramming. The lookup table 74 converts the 15-bit signal output from the saturation detector into an 8-bit output signal. The search table is based on the Integrated Device Tech model.
nology Model) No. IDT71256 and other well known 32k × 8 random access memory (R)
AM) and can vary continuously based on either manual input from a system operator or an automatic gain algorithm. The 15-bit signal output from the saturation detector is also the video shifter.
It is converted to a 10-byte signal through 76.

【００２２】また、ＳＨＰＣカード38上には、マイクロ
プロセッサ82および84が配置されている。上述のよう
に、多数の機能がマイクロプロセッサの制御の下で行わ
れている。マイクロプロセッサ84は、制御パネルと関連
した多数の制御関連動作を実行し、ＥＦＬ補償に対する
ＴＤＩクロック速度およびヒストグラム／累算器機能を
制御し、各画素に対するレベル等化値、グローバルなレ
ベル制御値、および検索表の値を計算する。マイクロプ
ロセッサ82は、機能に関連したよりシステム・ベースの
処理を実行し、ＲＡＭ86およびＥＥＰＲＯＭ90と関連し
て動作する。ＲＡＭ86およびＥＥＰＲＯＭ90は両方とも
本発明の好ましい実施形態による電子的実効焦点距離補
償装置を制御するソフトウェア・ベースの命令を記憶
し、その機能は、以下に詳細に説明される。Microprocessors 82 and 84 are arranged on the SHPC card 38. As mentioned above, many functions are performed under the control of a microprocessor. Microprocessor 84 performs a number of control-related operations associated with the control panel, controls the TDI clock rate for EFL compensation and the histogram / accumulator function, level equalization values for each pixel, global level control values, And calculate lookup table values. Microprocessor 82 performs more system-based functions-related processing and operates in conjunction with RAM 86 and EEPROM 90. RAM 86 and EEPROM 90 both store software-based instructions that control the electronic effective focal length compensator according to the preferred embodiment of the present invention, the function of which is described in detail below.

【００２３】ＭＯＳＣカード40を参照すると、検索表74
からの８ビットの出力信号は、画素バッファ92,94 を通
って入力し、フレームメモリを介して走査変換され、デ
ジタル−アナログ変換器96を通してアナログ信号に変換
されて戻された後に射手ディスプレイ19および命令者デ
ィスプレイ21の両方に出力される。デジタル−アナログ
変換器96を通って出力される前に、符号プロセッサ98に
よって画像信号における任意の画素に対して符号も切換
えられる。そのような符号データは、命令者あるいは射
手ディスプレイのいずれかの底部において状態の指示、
照準十字線への照準、および命令テキストを含んでい
る。Referring to the MOSC card 40, a search table 74
The 8-bit output signal from the input terminal is input through the pixel buffers 92 and 94, scan-converted through the frame memory, converted into an analog signal through the digital-analog converter 96, and returned to the shooter display 19 and. It is output to both of the orderer display 21. The sign is also switched by the sign processor 98 for any pixel in the image signal before being output through the digital-to-analog converter 96. Such coded data is a status indication at the bottom of either the commander or the shooter display,
Aiming to the crosshairs and instructional text.

【００２４】ディスプレイに出力される前に、デジタル
化された信号は走査変換される。一般的に、スキャナ
は、情景を水平に走査し、従って、データは垂直な列に
沿って多重化される。しかしながら、標準的なビデオデ
ィスプレイには、データが水平線に沿って出力されるこ
とが要求される。それ故に、デジタル化されたデータ
は、垂直列入力フォーマットから水平線出力フォーマッ
トに変換されなければならない。さらに、検出器のサブ
アレイ間の分離のために、サブアレイからのデジタル化
されたデータは時間的に互いに遅延されている。この遅
延は取り除かれなければならない。遅延は、イメージャ
の実効焦点距離に依存するものであり、データはデジタ
ル化されているので、遅延の適切な除去は、画像の焦点
距離の変化に対する正確な補償に依存する。システム電
子装置において設置されたＥＦＬ補償装置は、これら両
方の機能を行う。The digitized signal is scan converted before being output to the display. In general, scanners scan the scene horizontally, so data is multiplexed along vertical columns. However, standard video displays require data to be output along horizontal lines. Therefore, the digitized data must be converted from the vertical column input format to the horizontal line output format. Moreover, due to the separation between the sub-arrays of detectors, the digitized data from the sub-arrays are delayed in time from one another. This delay must be eliminated. Since the delay depends on the effective focal length of the imager and the data is digitized, proper removal of the delay depends on accurate compensation for changes in image focal length. The EFL compensator installed in the system electronics performs both of these functions.

【００２５】図８および９を参照すると、図６に示され
ているフィールドプログラム可能ゲートアレイ（ＦＰＧ
Ａ）の概略的なブロック図が全体を100 で示されてい
る。ＦＰＧＡ100 は、２つの主要なサブアレイを含んで
おり、それらは、カウンタサブアレイ102 およびマイク
ロプロセッサ／ＦＰＧＡ指令サブアレイ104 である。Referring to FIGS. 8 and 9, the field programmable gate array (FPG) shown in FIG.
A schematic block diagram of A) is shown generally at 100. FPGA 100 includes two main subarrays, counter subarray 102 and microprocessor / FPGA command subarray 104.

【００２６】カウンタサブアレイ102 を参照すると、ビ
デオ入力ライン108 は、飽和検出器64から１５ビットの
ビデオ入力信号を入力する。検索表カウンタループ110
は、以下に説明されるように、ＬＵＴにデータをロード
するために設けられ、データがＬＵＴにロードされると
きに７．５ヘルツ＝１３３ミリ秒毎に設けられる。ＬＵ
Ｔカウンタループ110 の出力は、マルチプレクサ111 に
おけるＦＬＩＲビデオ入力信号およびライン113 上の出
力と多重化される。Referring to the counter sub-array 102, the video input line 108 receives the 15-bit video input signal from the saturation detector 64. Search table counter loop 110
Is provided for loading data into the LUT, as described below, and is provided every 7.5 Hertz = 133 ms when the data is loaded into the LUT. LU
The output of the T counter loop 110 is multiplexed with the FLIR video input signal at multiplexer 111 and the output on line 113.

【００２７】さらに、全体を112 で示されているライン
同期およびフィールド活性ラインは、システムタイミン
グ発生器（図６参照）から入力される。特に、入力ライ
ン112 は列カウンタ115 および行カウンタ116 の動作を
制御する。列カウンタ115 および行カウンタ116 は、ヒ
ストグラム80に対してそれらの両方が制御アドレスを提
供するために選択的にエネーブルにされる。行カウンタ
は、ビデオ信号データの各ラインがＬＵＴにロードされ
るときに０乃至２３９から１だけ増分され、データロー
ドライン毎にリセットする。列カウンタは、行カウンタ
116 をリセットする都度１つ増分する。列カウンタ信号
はライン118 上に出力されるが、行カウンタ信号はライ
ン120 上に出力される。その後、出力ライン118,120
は、多重化されたビデオデータ入力信号ライン113 と共
にマルチプレクサ122 に入力される。活動が検出器アレ
イにおいて停止したとき、すなわち、検出器アレイが標
的の情景からのエネルギを検出しないとき、入力ライン
112 は、この情報をカウンタ115,116 に中継し、カウン
タがリセットされる。In addition, line sync and field active lines, generally designated 112, are input from the system timing generator (see FIG. 6). In particular, input line 112 controls the operation of column counter 115 and row counter 116. Column counter 115 and row counter 116 are selectively enabled for histogram 80, both of which provide a control address. The row counter is incremented by 0 to 239 by 1 as each line of video signal data is loaded into the LUT and resets every data load line. Column counter is row counter
Each time you reset 116, it increments by one. The column counter signal is output on line 118, while the row counter signal is output on line 120. Then output lines 118,120
Are input to the multiplexer 122 together with the multiplexed video data input signal line 113. Input line when activity stops at the detector array, ie when the detector array does not detect energy from the target scene.
The 112 relays this information to the counters 115 and 116, and the counters are reset.

【００２８】検索表は、カウンタループ110 をアドレス
し、列カウンタ115 および行カウンタ116 の出力は、マ
ルチプレクサ122 において一緒に多重化される。124 に
おいて示されているヒストグラムＭＵＸ選択ラインは、
マイクロプロセッサ82からのヒストグラムモード制御信
号をマルチプレクサに入力し、それによって、ライン12
6 上に出力されたヒストグラムモード制御信号を制御す
る。以下の表１は、種々のヒストグラムＭＵＸ選択指令
入力および126 における対応する出力指令信号出力を示
している。The look-up table addresses counter loop 110, and the outputs of column counter 115 and row counter 116 are multiplexed together in multiplexer 122. The histogram MUX selection line shown at 124 is
The histogram mode control signal from the microprocessor 82 is input to the multiplexer, which causes the line 12
6 Controls the histogram mode control signal output above. Table 1 below shows various histogram MUX select command inputs and the corresponding output command signal outputs at 126.

【００２９】 ヒストグラムＭＵＸ選択 モード ００ ヒストグラム機能 ０１ ライン合計機能 １０ ライン捕捉機能 １１ 非同期２４機能Histogram MUX selection mode 00 Histogram function 01 Line summing function 10 Line capturing function 11 Asynchronous 24 function

【００３０】動作において、ハードウェアで構成された
カウンタサブアレイ102 は、マイクロプロセッサ82によ
って指示されたような特定のシステムの要求に従ってヒ
ストグラミング、ライン合計、およびライン捕捉機能を
実行するために、ヒストグラムチップ80をエネーブルに
するようにＲＡＭ86にプログラムされたソフトウェアに
よって制御される。プロセッサ82から００信号を受信す
る際に、マルチプレクサ122 は、ヒストグラムチップ80
をヒストグラミングモードに切換えるヒストグラム指令
信号をライン126 上で出力する。ヒストグラミングモー
ドである時に、ヒストグラムチップは、ビデオ信号デー
タのヒストグラムを発生する。ビデオ信号データはＬＵ
Ｔを通して処理される。プロセッサは、このヒストグラ
ムデータを読取り、ビデオ信号データ圧縮のアプリケー
ションにおいて有効なビデオデータと廃棄可能なデータ
とを区別する際にそれを使用する。In operation, the hardware configured counter sub-array 102 includes a histogram chip to perform histogramming, line summing, and line capture functions in accordance with the requirements of a particular system as directed by microprocessor 82. Controlled by software programmed into RAM86 to enable 80. Upon receiving the 00 signal from the processor 82, the multiplexer 122 operates on the histogram chip 80.
A histogram command signal is output on line 126 to switch to the Histogramming mode. When in histogramming mode, the histogram chip generates a histogram of the video signal data. LU for video signal data
Processed through T. The processor reads this histogram data and uses it in distinguishing valid video data from discardable data in video signal data compression applications.

【００３１】プロセッサ82から０１信号を受信する際
に、マルチプレクサ122 は、ヒストグラムチップをライ
ン合計モードに切換えるヒストグラムチップに対してラ
イン126 上にライン合計指令信号を出力する。ライン合
計モードにおいて、ヒストグラムは、検出器アレイから
出力されたビデオ信号データの２４０本のラインのそれ
ぞれに渡ってデータを合計する。それ故に、アドレスレ
ベルにおいて、行の１つのアドレスは、サブアレイ26a
および26b において示されているように第１の行の画素
を示す。ヒストグラム80は、行の１の位置において先に
記憶されたビデオデータを有するヒストグラムに入力さ
れるビデオデータを合計する。ヒストグラムチップは、
ライン合計モードで動作しているとき、検出器アレイ26
から出力された２４０個のＴＤＩチャンネルのそれぞれ
における不均一性の訂正等のプロセッサに関連したアプ
リケーションに対して、ビデオ信号データがＬＵＴにロ
ードされたときに行カウンタ116 からのデータを使用す
る。Upon receiving the 01 signal from processor 82, multiplexer 122 outputs a line sum command signal on line 126 to the histogram chip which switches the histogram chip to line sum mode. In line sum mode, the histogram sums the data across each of the 240 lines of video signal data output from the detector array. Therefore, at the address level, the address of one of the rows is the sub-array 26a.
And 26b show the pixels in the first row as shown in FIGS. Histogram 80 sums the video data input into the histogram with the video data previously stored at position 1 in the row. Histogram chip
Detector array 26 when operating in line-sum mode
The data from the row counter 116 is used when the video signal data is loaded into the LUT for processor related applications such as correction of non-uniformity in each of the 240 TDI channels output by the LUT.

【００３２】プロセッサから１０信号を受信する際に、
マルチプレクサ122 は、ヒストグラムをライン捕捉モー
ドに切換えるライン捕捉指令信号をライン126 上に出力
する。ライン捕捉モードにおいて、ヒストグラムチップ
は、列カウンタが各入力ライン上で増分されるときに２
４０本のラインの１つを捕捉する。従って、アドレスが
１つの列によって増分されると、先行の行からのデータ
はその行のアドレスに入力され、プロセッサ84はヒスト
グラムチップからデータを読み取る。ヒストグラムチッ
プは、ライン捕捉モードで動作しているとき、出力ビデ
オ信号の品質を増強するために画素整列アプリケーショ
ン等の機能を実行するようにビデオ信号データがＬＵＴ
にロードされたときの列カウンタ115 およびプロセッサ
と関連したビデオ入力信号からのデータを使用する。例
えば、ヒストグラムが２本の隣接したビデオラインを捕
捉し、ラインＸにおける画素がラインＸ＋１における画
素と整列していないことを検出した場合、プロセッサ
は、検出された問題を訂正するために画素整列機能（有
効焦点距離補償）を実行することができる。Upon receiving 10 signals from the processor,
Multiplexer 122 outputs a line capture command signal on line 126 which switches the histogram to line capture mode. In line capture mode, the histogram chip has a 2 when the column counter is incremented on each input line.
Capture one of the 40 lines. Thus, if the address is incremented by one column, the data from the previous row will be input to the address of that row and processor 84 will read the data from the histogram chip. The histogram chip is a LUT for video signal data so that when operating in line capture mode it performs functions such as pixel alignment applications to enhance the quality of the output video signal.
It uses the data from the video input signal associated with the column counter 115 and the processor when loaded into. For example, if a histogram captures two adjacent video lines and detects that the pixel at line X is not aligned with the pixel at line X + 1, the processor may use the pixel alignment function to correct the detected problem. (Effective focal length compensation) can be performed.

【００３３】プロセッサ82から１１信号を受信する際
に、マルチプレクサ122 はプロセッサ読取り指令をヒス
トグラムチップに出力し、それに続いてヒストグラムに
よって累算されたデータがプロセッサによって読み取ら
れ、上述のアプリケーションの１つに対して使用される
モードにヒストグラムチップを切換える。Upon receiving the 11 signal from the processor 82, the multiplexer 122 outputs a processor read command to the histogram chip, followed by the data accumulated by the histogram to be read by the processor to one of the applications described above. Switch the histogram chip to the mode used for it.

【００３４】ＦＰＧＡ／マイクロプロセッササブアレイ
104 は、ライン130 においてマイクロプロセッサのデー
タバスに結合される。ライン130 を通して、マイクロプ
ロセッサは、レジスタ132a乃至132cを通って検索表74へ
のデータのローディングを制御するためにスタート、ス
トップ、および最上桁ビットデータロード機能を入力す
る。レジスタの出力134a乃至134cは、136aおよび136bに
おけるカウンタサブアレイ102 に示されているように検
索表アドレスカウンタループ111 に結合されている。さ
らに、サブアレイ104 は、入力ライン130 および出力ラ
イン134dに結合され、プロセッサの読取り能力のため
に、出力134a乃至134cと共にマルチプレクサ140 に入力
される入力を有している指令レジスタ132dを含んでい
る。指令レジスタ132dは、入力／出力ポートとして機能
し、また、ヒストグラムＭＵＸ選択ライン124 上で入力
されるいずれかのモードにおいてヒストグラム80を初期
化するように機能する。レジスタ134a乃至134dによっ
て、ＬＵＴ74において一片のデータを行および列にロー
ドするようにプロセッサがＦＰＧＡに指令を発すること
が可能になる。FPGA / microprocessor sub-array
104 is coupled to the microprocessor data bus at line 130. Through line 130, the microprocessor inputs start, stop, and most significant bit data load functions to control the loading of data into look-up table 74 through registers 132a through 132c. Register outputs 134a-134c are coupled to lookup table address counter loop 111 as shown in counter subarray 102 at 136a and 136b. In addition, sub-array 104 includes a command register 132d coupled to input line 130 and output line 134d and having inputs to multiplexer 140 along with outputs 134a-134c for the read capability of the processor. The command register 132d functions as an input / output port and also initializes the histogram 80 in either mode input on the histogram MUX select line 124. Registers 134a-134d allow the processor to command the FPGA to load a piece of data in rows and columns in LUT 74.

【００３５】最上桁ビットレジスタ132cは、スタートお
よびストップアドレスレジスタの７個の最上桁ビットが
等しいという仮定に基づいて構成される。最上桁ビット
レジスタ132cによって、システムは、ＬＵＴ内のどのメ
モリのバンクにデータがロードされるのかを識別するこ
とが可能となり、また、このメモリのバンクが１０２４
の位置までブロック・ロードだけされることが可能とな
る。The most significant bit register 132c is constructed based on the assumption that the seven most significant bits of the start and stop address registers are equal. The most significant bit register 132c allows the system to identify which bank of memory in the LUT the data is loaded into and the bank of this memory 1024.
It is only possible to block load to the position.

【００３６】図１０を参照すると、本発明によるヒスト
グラムチップの好ましい方法の実行のフロー図が全体を
150 として示されている。最初にステップ152 におい
て、ヒストグラムチップ80は、プロセッサ82からのモー
ド指令を受信する。ステップ154 において、モード指令
によってヒストグラムチップがヒストグラミングモード
にされる場合、ヒストグラムチップは、ビデオ信号を圧
縮する目的のためにステップ156 において入力ビデオ信
号データを累算する。ステップ154 において指令がヒス
トグラムモード指令でない場合、この方法はステップ15
8 に進む。指令によってチップがステップ158 において
ライン合計モードにされた場合、ステップ160 において
ヒストグラムチップのアドレスはチャンネル間の不平衡
を修正するためにビデオデータの２４０本のラインのそ
れぞれに対して行ごとにビデオ信号データを合計する。
ステップ158 において指令がライン合計モードでない場
合、この方法はステップ162 に進む。ステップ162 にお
いて指令によってチップがライン捕捉モードにされた場
合、ヒストグラムチップのアドレスは、ディスプレイ1
9,21 上の２４０本の出力ビデオラインのそれぞれに対
して画素整列の目的のためにステップ164 において列ご
とのレベルで入力ビデオ信号データにわたって増分す
る。ステップ162 において、ヒストグラムチップがライ
ン捕捉モードにされていない場合、この方法はステップ
166 に進む。ステップ166 において、ヒストグラムチッ
プは、指令によってチップが非同期プロセッサ読取りモ
ードにされるか否かを決定する。そうである場合、ステ
ップ168 において、ヒストグラムチップはプロセッサ82
によってチップからデータが読取られるモードに切換え
られる。上述のヒストグラムのいずれの動作モードも選
択されないことがこの方法によって決定された場合、ヒ
ストグラムチップがステップ152 においてプロセッサか
らモード指令を受取るまでアプリケーションはステップ
170 で終了し、その時点で方法が反復される。Referring to FIG. 10, a flow diagram of the implementation of the preferred method of the histogram chip according to the present invention is generally shown.
Shown as 150. First, in step 152, the histogram chip 80 receives a mode command from the processor 82. In step 154, if the mode command puts the histogram chip into the histogramming mode, the histogram chip accumulates the input video signal data in step 156 for the purpose of compressing the video signal. If the command is not a histogram mode command in step 154, the method proceeds to step 15
Proceed to 8. If the command puts the chip into line sum mode in step 158, the address of the histogram chip is adjusted in step 160 to correct the imbalance between channels to the video signal row by row for each of the 240 lines of video data. Sum the data.
If, at step 158, the command is not line sum mode, the method proceeds to step 162. If the command puts the chip into line capture mode in step 162, the address of the histogram chip is
For each of the 240 output video lines on 9,21, increment over the input video signal data at a column-by-column level for purposes of pixel alignment. In step 162, if the histogram chip is not in line acquisition mode, the method will
Continue to 166. In step 166, the histogram chip determines if the command puts the chip into asynchronous processor read mode. If so, in step 168 the histogram chip is processed by the processor 82.
Switches to a mode in which data is read from the chip. If the method determines that none of the above operating modes of the histogram are selected, the application will step until the histogram chip receives a mode command from the processor in step 152.
It ends at 170, at which point the method is repeated.

【００３７】上述の詳細な説明を検討する際に、本発明
の多機能時分割ヒストグラムチップを設けることによっ
て、従来の別々にライン合計およびライン捕捉機能を設
けるために必要であったハードウェア素子の必要および
それに関連する支出を不要にし、それは本発明のヒスト
グラムチップで一体化されているからであることが理解
されるべきであろう。従って、本発明のヒストグラムチ
ップは、その多数のソフトウェア駆動素子のためにシス
テムの設置に必要とされた面積を減少し、ライン合計お
よびライン捕捉機能を設けるために従来必要とされてい
た別個のハードウェア素子の必要を除去することによっ
て熱映像システムにフレキシビリティおよび成長能力を
提供する。本発明のヒストグラムチップはまた、システ
ムのコストおよび複雑さを減少し、一方でシステム全体
の高度な動作を維持する。In reviewing the above detailed description, by providing the multifunctional time-division histogram chip of the present invention, the hardware elements needed to provide conventional separate line summing and line capture functions. It should be appreciated that it eliminates the need and associated expense, as it is integrated in the histogram chip of the present invention. Therefore, the histogram chip of the present invention reduces the area required for system installation due to its large number of software driven elements, and the separate hardware previously required to provide line summing and line capture functions. It provides flexibility and growth capabilities to thermal imaging systems by eliminating the need for wear elements. The histogram chip of the present invention also reduces the cost and complexity of the system while maintaining a high degree of overall system operation.

【００３８】本発明のその他の種々の利点は、特許請求
の範囲と関連させて前述の説明および図面を検討した後
に当業者に明白となるものである。Various other advantages of the invention will be apparent to those of ordinary skill in the art after reviewing the foregoing description and drawings in conjunction with the claims.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明を実施しているＬＡＶ−２５軽装甲車の
斜視図。FIG. 1 is a perspective view of a LAV-25 light armored vehicle embodying the present invention.

【図２】本発明の好ましい実施形態が設けられている熱
映像システムの斜視図。FIG. 2 is a perspective view of a thermal imaging system provided with a preferred embodiment of the present invention.

【図３】図２に示されている熱映像光学系および検出器
システムの部分的分解図。3 is a partially exploded view of the thermal imaging optics and detector system shown in FIG.

【図４】図３において部分的に示された検出器素子の配
置の概略図。FIG. 4 is a schematic view of an arrangement of detector elements partially shown in FIG.

【図５】図２において示された熱映像システムユニット
のブロック図。5 is a block diagram of the thermal imaging system unit shown in FIG.

【図６】本発明の熱映像システムのシステム電子装置の
概略的ブロック図。FIG. 6 is a schematic block diagram of system electronics of a thermal imaging system of the present invention.

【図７】本発明の熱映像システムのシステム電子装置の
概略的ブロック図。FIG. 7 is a schematic block diagram of system electronics of the thermal imaging system of the present invention.

【図８】動作のヒストグラムモードを制御するために使
用される本発明のシステムハードウェアを示す概略図。FIG. 8 is a schematic diagram showing the system hardware of the present invention used to control the histogram mode of operation.

【図９】動作のヒストグラムモードを制御するために使
用される本発明のシステムハードウェアを示す概略図。FIG. 9 is a schematic diagram showing the system hardware of the present invention used to control the histogram mode of operation.

【図１０】本発明の好ましい実施形態によるヒストグラ
ムチップの実行の好ましい方法を示すフロー図。FIG. 10 is a flow diagram showing a preferred method of implementing a histogram chip according to a preferred embodiment of the present invention.

フロントページの続き (72)発明者 ジョン・ジェイ・ナガレダ アメリカ合衆国、カリフォルニア州 94303、パロ・アルト、コロラド・アベニ ュー 985 (72)発明者 クリストファー・エス・ジョンズ アメリカ合衆国、カリフォルニア州 90066、ロサンゼルス、ケンジントン・ロ ード・ナンバー ７ 4450Front Page Continuation (72) Inventor John Jay Nagareda, California 94303, Palo Alto, Colorado Avenue 985 (72) Inventor Christopher S. Johns United States, California 90066, Los Angeles, Kensington Ro No. 7 4450

Claims (8)

【特許請求の範囲】[Claims] 【請求項１】 入力ビデオ信号を処理するためのプロセ
ッサと、 ビデオ信号データを収集し、前記プロセッサによって処
理するためのフォーマットで前記データを累算し、ヒス
トグラミング、ビデオライン合計、およびビデオ捕捉機
能を実行するように動作するヒストグラムチップと、 前記ヒストグラミング、ライン合計、およびライン捕捉
モードにおける前記ヒストグラムチップの動作を制御す
るためのヒストグラムチップモード制御装置とを具備し
ているビデオ信号データを処理するためのシステム。1. A processor for processing an input video signal, and collecting video signal data, accumulating the data in a format for processing by the processor, histogramming, video line summing, and video capture functions. Processing video signal data comprising a histogram chip operative to perform a histogram chip mode controller for controlling operation of the histogram chip in the histogramming, line summing, and line capture modes. System for. 【請求項２】 前記ヒストグラムチップモード制御装置
は、フィールドプログラム可能なゲートアレイを通して
実行される請求項１記載のシステム。2. The system of claim 1, wherein the histogram chip mode controller is implemented through a field programmable gate array. 【請求項３】 前記フィールドプログラム可能なゲート
アレイは、前記プロセッサからモード制御指令を受取る
ための指令レジスタを含んでいる請求項２記載のシステ
ム。3. The system of claim 2, wherein the field programmable gate array includes a command register for receiving mode control commands from the processor. 【請求項４】 前記ライン合計機能は、前記ビデオ信号
の利得およびレベルの均一性を制御する請求項１記載の
システム。4. The system of claim 1, wherein the line summing function controls gain and level uniformity of the video signal. 【請求項５】 前記ライン捕捉機能は、ビデオ出力信号
の画素整列を制御する請求項１記載のシステム。5. The system of claim 1, wherein the line capture function controls pixel alignment of video output signals. 【請求項６】 前記ヒストグラミング機能は、前記ビデ
オ信号の圧縮に使用される請求項１記載のシステム。6. The system of claim 1, wherein the histogramming function is used to compress the video signal. 【請求項７】 前記ビデオ信号は１５ビットから８ビッ
トに圧縮される請求項６記載のシステム。7. The system of claim 6, wherein the video signal is compressed from 15 bits to 8 bits. 【請求項８】 さらに、前記ヒストグラムチップおよび
前記プロセッサによって処理するために前記入力ビデオ
信号をローディングするように前記プロセッサおよび前
記ヒストグラムチップに結合された検索表を具備してい
る請求項１記載のシステム。8. The system of claim 1, further comprising a look-up table coupled to the processor and the histogram chip for loading the input video signal for processing by the histogram chip and the processor. .