JP2971820B2 - High-speed hardware loader for lookup tables - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、一般的に熱映像シ
ステムに関し、特に、最初にデータをシステムプロセッ
サにロードする必要なしにビデオ信号データの圧縮を行
うために検索テーブルにビデオ信号データをローディン
グし、それによって、別の機能のためにプロセッサを使
用できるようにし、また、主題のビデオ信号データの処
理の速度を増加させる高速ハードウェアを設けられたロ
ーダに関する。FIELD OF THE INVENTION This invention relates generally to thermal imaging systems and, more particularly, to loading video signal data into a look-up table to perform compression of the video signal data without first having to load the data into a system processor. A loader provided with high-speed hardware, thereby enabling the processor to be used for another function and increasing the speed of processing the subject video signal data.

【０００２】[0002]

【従来の技術】走査熱映像システムは、監視システム、
目標検出／認識システムを含む種々の応用において使用
されている。そのようなシステムは典型的にスキャナに
結合された望遠鏡レンズ組立て体に含まれている。スキ
ャナは、情景からのエネルギを走査してイメージ装置レ
ンズ組立て体を通って走査方向に垂直な複数の光電子応
答性検出器素子を有する検出器アレイに送る。これらの
各検出器素子は、特定の検出器素子における赤外線束に
比例した電気信号を出力する。検出器素子から発生され
た電気信号は、それに続いてシステム出力装置上に表示
される映像を生成するためにシステムセンサ電子装置に
よって処理される。感度を向上するために、これらのシ
ステムの幾つかは走査方向と平行な検出器を具備してい
る。理想的には走査された映像は並列の検出器の全てに
おいて同時に出力されるように、これらの検出器の出力
は互いに時間的に遅延される。その後、遅延された出力
は加算（積分）される。この処理は時間遅延および積分
（ＴＤＩ）と呼ばれている。2. Description of the Related Art Scanning thermal imaging systems include surveillance systems,
It is used in various applications, including target detection / recognition systems. Such a system is typically included in a telescope lens assembly coupled to a scanner. The scanner scans energy from the scene and sends it through the imager lens assembly to a detector array having a plurality of photo-responsive detector elements perpendicular to the scan direction. Each of these detector elements outputs an electrical signal proportional to the infrared flux at the particular detector element. The electrical signals generated from the detector elements are processed by system sensor electronics to generate an image that is subsequently displayed on a system output device. To improve sensitivity, some of these systems have detectors parallel to the scan direction. Ideally, the outputs of these detectors are time delayed with respect to one another so that the scanned image is output simultaneously on all of the parallel detectors. Thereafter, the delayed outputs are added (integrated). This process is called time delay and integration (TDI).

【０００３】上述の熱映像システムにおいて、システム
電子装置は、さらにビデオ信号を処理あるいは表示する
ために典型的に入力ビデオ信号を１５ビットから典型的
に８ビット程度まで圧縮しなければならない。このデー
タの圧縮は、システムプロセッサを直接通して通常行わ
れる。プロセッサは、ビデオ信号データをアドレス基準
でアドレス上のスタティックＲＡＭメモリに直接ロード
する。ヒストグラムチップ等の手段によって累算された
データのプロセッサによる読取りに続いて、ビデオデー
タが検索テーブルにロードされたビデオ圧縮機能を通し
てプロセッサによって圧縮される。プロセッサは、ビデ
オ圧縮マッピングデータで検索テーブルをプログラムす
る。In the thermal imaging system described above, the system electronics must typically compress the input video signal from 15 bits to typically on the order of 8 bits in order to process or display the video signal. This data compression is usually performed directly through the system processor. The processor loads the video signal data directly into the static RAM memory on the address on an address basis. Following reading by the processor of the data accumulated by means such as a histogram chip, the video data is compressed by the processor through a video compression function loaded into a look-up table. The processor programs the lookup table with the video compression mapping data.

【０００４】従来の熱映像システムにおいて、上述のデ
ータ圧縮の試みは本質的に速度が遅く、それはビデオ信
号データがプロセッサによってアドレス基準によるアド
レスにおいて検索テーブルに直接ロードされたからであ
る。プロセッサに関するその他の競合する要求と組合わ
されたとき、データ圧縮機能はそれに続いて本質的なル
ープ遅延の原因となり、従って、システム処理全体を遅
らせる。In conventional thermal imaging systems, the aforementioned data compression attempts are inherently slow because the video signal data was loaded directly into the look-up table at an address by address by the processor. When combined with other competing demands on the processor, the data compression function subsequently causes substantial loop delay, thus delaying overall system processing.

【０００５】[0005]

【発明が解決しようとする課題】従って、大部分におい
てシステムプロセッサをバイパスする熱映像装置のため
のデータ圧縮システムが必要とされ、それによって、別
の機能を行うためにシステムプロセッサの負担を軽く
し、それによって、データの圧縮およびシステム全体の
速度を増加させる。Accordingly, there is a need for a data compression system for a thermal imaging device that largely bypasses the system processor, thereby reducing the burden on the system processor to perform other functions. , Thereby increasing data compression and overall system speed.

【０００６】[0006]

【課題を解決するための手段】本発明によれば、ビデオ
圧縮データを検索テーブルに直接ロードするために熱映
像システムにおいて使用されるハードウェア構成の高速
ローダが提供される。本発明の高速ハードウェアローダ
は、プロセッサによってデータのローディングをバイパ
スし、それによって、別のアプリケーションのためにプ
ロセッサの自由な使用を可能にし、データ圧縮処理の速
度を増加させる。SUMMARY OF THE INVENTION In accordance with the present invention, there is provided a hardware configured high speed loader used in a thermal imaging system to load video compression data directly into a lookup table. The high-speed hardware loader of the present invention bypasses the loading of data by the processor, thereby allowing free use of the processor for another application and increasing the speed of the data compression process.

【０００７】すなわち、本発明は、熱映像装置において
使用されるデータ圧縮システムにおいて、システムプロ
セッサと、入力ビデオ信号を受取り、圧縮されたビデオ
信号を出力する検索テーブルと、入力ビデオ信号のデー
タを検索テーブルにアドレス毎にロードするハードウェ
ア・ベースのローダと、圧縮されるビデオ信号を受取
り、熱映像装置により使用されるフォーマットの圧縮さ
れた出力ビデオ情報を生成するヒストグラムチップとを
具備し、システムプロセッサは、ハードウェア・ベース
のローダによる入力ビデオ信号データの検索テーブルへ
のアドレス毎のロードを制御するためにスタートおよび
ストップ指令をハードウェア・ベースのローダに送るよ
うに構成され、ハードウェア・ベースのローダはシステ
ムプロセッサからのスタートおよびストップ指令に応答
して入力ビデオ信号データの検索テーブルへのローディ
ング処理を開始および停止するように構成されているこ
とを特徴とする。That is, the present invention provides a data compression system used in a thermal imaging apparatus, a system processor, a retrieval table for receiving an input video signal and outputting a compressed video signal, and retrieving data of the input video signal. A system processor comprising: a hardware-based loader that loads a table by address; a histogram chip that receives a video signal to be compressed and generates compressed output video information in a format used by a thermal imaging device. Is configured to send start and stop commands to the hardware-based loader to control address-by-address loading of input video signal data into the look-up table by the hardware-based loader. The loader is from the system processor Characterized in that it is configured to in response to a start and stop command to start and stop the loading process to the search table of the input video signal data.

【０００８】本発明のその他の目的および利点は、以下
の詳細な説明を検討し、添付された図面を参照すること
により明白となる。[0008] Other objects and advantages of the present invention will become apparent upon consideration of the following detailed description and upon reference to the accompanying drawings.

【０００９】[0009]

【発明の実施の形態】好ましい実施形態の以下の説明
は、本質的に単に例示しているだけであり、本発明また
はその応用または使用を制限することを全く意図してい
ない。The following description of the preferred embodiment is merely exemplary in nature and is in no way intended to limit the invention or its application or use.

【００１０】図面を参照すると、図１は、本発明の好ま
しい実施形態を構成しているＬＡＶ−２５軽装甲車10を
示している。図１および２に示されているように、本発
明は、検出された目標情景14から外側に装着されている
ヘッドミラー18に結合されたシステム望遠鏡組立て体16
を通って戻る反射されたエネルギーを処理する熱映像装
置12の一部分として構成されている。Referring to the drawings, FIG. 1 illustrates a LAV-25 light armored vehicle 10 which constitutes a preferred embodiment of the present invention. As shown in FIGS. 1 and 2, the present invention provides a system telescope assembly 16 coupled to a head mirror 18 mounted outward from a detected target scene 14.
It is configured as part of a thermal imaging device 12 that processes reflected energy returning through.

【００１１】好ましくは、熱映像装置12はHughes Infra
red Equipment (HIRE)熱映像センサ装置である。ＨＩＲ
Ｅ装置は、全暗闇、煙、塵、およびその他の劣悪な状態
を通って優れた可視能力を与えることができる高性能で
軽量のモジュール式発射制御視覚および熱映像システム
である。ＨＩＲＥシステムは種々の環境において構成可
能であり、LAV-25、Piranha 、Desert Warrior、および
LAV-105 のような種々の装甲車に含まれている。熱映像
システム10は、独立型の熱映像化能力を備えているが、
さらにＴＯＷミサイル発射制御システムで使用するよう
にも構成されることができる。装置は幾つかの市販の主
要な部品を含み、それによって修理装置、支援装置、訓
練プログラム、および予備部品のようなものの共通性に
よって論理的要求を減少する。本発明のＥＦＬ補償装置
は、熱映像センサ装置によって、以下で説明されるよう
な従来の熱映像システムにまさる映像装置の映像品質お
よび照準設定機能を著しく向上させることができる。Preferably, thermal imaging device 12 is Hughes Infra
red Equipment (HIRE) Thermal image sensor device. HIR
The E-Equipment is a high-performance, lightweight, modular launch control visual and thermal imaging system that can provide excellent visibility capabilities through total darkness, smoke, dust, and other adverse conditions. The HIRE system is configurable in a variety of environments, including LAV-25, Piranha, Desert Warrior, and
Included in various armored vehicles such as the LAV-105. The thermal imaging system 10 has a stand-alone thermal imaging capability,
Further, it can be configured for use in a TOW missile launch control system. The equipment includes several commercially available major components, thereby reducing the logical demands by the commonality of such things as repair equipment, support equipment, training programs, and spare parts. The EFL compensator of the present invention, by means of a thermal image sensor device, can significantly improve the image quality and aim setting capabilities of an image device over conventional thermal image systems as described below.

【００１２】図１乃至５を参照すると、目標探索および
照準設定機能が実行される望遠鏡装置16が車両10内の保
護環境において設けられている。ヘッドミラー18は、検
出された情景を望遠鏡装置16に中継するように構成され
ている。以下説明するように、目標情景の熱エネルギ信
号が熱映像装置によって処理された後、情景が表示制御
パネル20に結合されて動作する射手用ディスプレイ19、
および命令ディスプレイ制御パネル22に結合されて動作
する命令ディスプレイ21を通して観察される。Referring to FIGS. 1-5, a telescope device 16 in which a target search and aim setting function is performed is provided in a protected environment within the vehicle 10. The head mirror 18 is configured to relay the detected scene to the telescope device 16. As described below, after the thermal energy signal of the target scene has been processed by the thermal imaging device, the scene is coupled to the display control panel 20 for operation of the shooter display 19,
And through the command display 21 operatively coupled to the command display control panel 22.

【００１３】図３に示されているように、検出された情
景からのエネルギは、熱映像装置12を通ってスキャナモ
ータ24によって回転される多角形ミラースキャナ23に伝
送される。スキャナは８個のファセット23ａ乃至23ｈを
具備し、これらの各ファセットは走査された情景エネル
ギをディスクリートな量だけ検出器アレイ上で変位させ
るためにある角度でそれぞれカットされている。各ファ
セットによって行われるカットおよび変位を以下に示
す： 表 Ｉ ファセット カット 検出器アレイ エネルギ変位（画素における） ２３ａ ノーマル ０ ２３ｂ インターレースド −１／２ ２３ｃ アップ ＋１ ２３ｄ インターレースド −１／２ ２３ｅ ダウン −１ ２３ｆ インターレースド −１／２ ２３ｇ ノーマル ０ ２３ｈ インターレースド −１／２As shown in FIG. 3, energy from the detected scene is transmitted through the thermal imaging device 12 to a polygon mirror scanner 23 which is rotated by a scanner motor 24. The scanner comprises eight facets 23a through 23h, each of which is cut at an angle to displace the scanned scene energy by a discrete amount on the detector array. The cuts and displacements made by each facet are shown below: Table I Facet Cut Detector Array Energy Displacement (in Pixels) 23a Normal 0 23b Interlaced -1/2 23c Up +1 23d Interlaced -1/2 23e Down -1 23f interlaced -1/2 23g normal 0 23h interlaced -1/2

【００１４】スキャナが回転すると、スキャナミラーは
全体を25で示されているイメージャ装置を通って連続的
に変化する角度で情景エネルギを反射する。イメージャ
装置は、レンズ25ａのようなイメージャレンズを含み、
このレンズが検出器装置27内に収容された検出器アレイ
26上に情景を投影する。イメージャ装置25はまたイメー
ジャの温度を監視するイメージャ光学系温度センサ25ｂ
を含んでいる。検出器装置27はジュワー瓶28内に収容さ
れ、冷却装置28ａによって低温に冷却される。ジュワー
瓶28内に収容されたコールドシールド29は、検出器素子
が望遠鏡組立て体の光学系を通った情景エネルギ入力だ
けを検出し、ハウジングの高温側からのエネルギのよう
なシステム中へのエネルギ入力のその他の周辺形態を検
出しないように検出器によって観察されることができる
熱エネルギを制限する。それによってコールドシールド
29は入力雑音を減少させて、全体的なシステムの映像品
質を改善する。As the scanner rotates, the scanner mirror reflects scene energy at continuously changing angles through an imager device, generally indicated at 25. The imager device includes an imager lens such as lens 25a,
Detector array with this lens housed in detector device 27
Project the scene onto 26. The imager device 25 also has an imager optical system temperature sensor 25b for monitoring the temperature of the imager.
Contains. The detector device 27 is housed in a dewar 28 and cooled to a low temperature by a cooling device 28a. A cold shield 29, housed in a dewar 28, allows the detector element to detect only scene energy input through the optics of the telescope assembly and to provide energy input into the system, such as energy from the hot side of the housing. Limits the thermal energy that can be observed by the detector so as not to detect other peripheral features of the Thereby cold shield
29 reduces input noise and improves the overall system video quality.

【００１５】図３に部分的に示され、図４にさらに詳細
に示されているように、本発明の検出器アレイ26は、検
出器素子の２つのずらせて配置された 120×4 サブアレ
イ26ａ，26ｂから構成され、各素子が赤外線スペクトル
の光に対して感光性であり、検出器素子出力をそれぞれ
有している。スキャナが図４において矢印Ａで示された
方向に検出器を横切って情景の映像を走査したとき、各
検出器の出力が検出器組立て体と関連している読取り積
分回路（ＲＯＩＣ）27ａ（図５）に入力され、この回路
27が出力をサンプルし、各検出器素子の行において４個
の並列な検出器素子の時間遅延および積分（ＴＤＩ）を
行ない、 240個の結果的なＴＤＩ検出器チャンネルを４
個のビデオ出力チャンネル31，32に多重化し、出力チャ
ンネル31が第１の 120×4 検出器サブアレイ26ａから出
力信号を伝送し、出力チャンネル32が第２の検出器サブ
アレイ26ｂから出力信号を伝送する。ＲＯＩＣ27ａは、
検出器出力がＴＤＩにおいてサンプルされる時を決定す
るＴＤＩクロック27ｂと、マルチプレクサ27ｃと、最小
60：1 のサンプル期間を有していることが好ましいＲＯ
ＩＣマルチプレクサ用の高速検出器クロック27ｄとを含
む。As shown partially in FIG. 3 and in greater detail in FIG. 4, the detector array 26 of the present invention comprises two offset 120 × 4 subarrays 26a of detector elements. , 26b, each element being sensitive to light in the infrared spectrum and having a respective detector element output. When the scanner scans the image of the scene across the detectors in the direction indicated by arrow A in FIG. 4, the output of each detector is a read-integration circuit (ROIC) 27a (FIG. 4) associated with the detector assembly. 5) and this circuit
27 samples the output, performs a time delay and integration (TDI) of four parallel detector elements in each detector element row, and divides the 240 resulting TDI detector channels into four.
Multiplexed into a plurality of video output channels 31, 32, with output channel 31 transmitting an output signal from a first 120 × 4 detector subarray 26a and output channel 32 transmitting an output signal from a second detector subarray 26b. . ROIC27a,
A TDI clock 27b that determines when the detector output is sampled at the TDI, a multiplexer 27c,
RO preferably having a 60: 1 sample period
And a fast detector clock 27d for the IC multiplexer.

【００１６】好ましい実施例では、検出組立て体の４つ
の多重化出力チャンネルはさらに入力高速クロック（Ｈ
ＣＬＫ）速度で信号処理電子装置により１チャンネルに
多重化され、この速度は好ましくは最小２４０：１サン
プル期間を有し、図６を参照して後述するシステム電子
装置と関連される。ＥＦＬ補償装置はＴＤＩクロック27
ｂのサンプル速度を制御するためにＤＣＬＫ27ｄのサン
プル速度を変化させる。In a preferred embodiment, the four multiplexed output channels of the detection assembly further include an input high-speed clock (H
CLK) rate, multiplexed into one channel by the signal processing electronics, which preferably has a minimum of 240: 1 sample period and is associated with the system electronics described below with reference to FIG. EFL compensator uses TDI clock 27
The sample rate of DCLK 27d is changed to control the sample rate of b.

【００１７】現在設けられている検出器アレイは典型的
に６０乃至１２０個の検出器素子を具備し、それぞれ関
連する出力ワイヤを有する。従って、本発明の検出器ア
レイは付加的な検出器素子によってより高い分解能を示
す。さらに本発明の検出器アレイは多重化された検出器
アレイ出力ラインを利用し、それによって検出器素子の
出力ワイヤを最小にし、アレイを設けるのに必要な領域
を最小にし組立ておよび修理を容易にする。[0017] Presently provided detector arrays typically comprise 60 to 120 detector elements, each having an associated output wire. Thus, the detector array of the present invention exhibits higher resolution due to the additional detector elements. In addition, the detector array of the present invention utilizes multiplexed detector array output lines, thereby minimizing detector element output wires, minimizing the area required to provide the array, and facilitating assembly and repair. I do.

【００１８】図５を参照すると、映像システム部品の動
作は通常システム電子装置34により制御される。システ
ム電子装置34はシステムマザーボード35に結合する３つ
のカード上で構成される。カードはアナログビデオ処理
カード（ＡＶＰＣ）36、情景に基づいたヒストグラムプ
ロセッサカード（ＳＨＰＣ）38、メモリ出力シンボルカ
ード（ＭＯＳＣ）40を含んでいる。それらの３つのカー
ドの関連機能をより詳細に以下説明する。また、マザー
ボード35に電源カード42が結合され、これはシステムが
設けられている車輛から電力入力を受け、個々のシステ
ム部品により必要とされる電圧レベルで種々のシステム
部品へパワーを出力する。Referring to FIG. 5, the operation of the video system components is typically controlled by system electronics 34. The system electronics 34 is comprised of three cards coupled to a system motherboard 35. The cards include an analog video processing card (AVPC) 36, a scene based histogram processor card (SHPC) 38, and a memory output symbol card (MOSC) 40. The relevant functions of those three cards are described in more detail below. Also coupled to the motherboard 35 is a power supply card 42, which receives power input from the vehicle in which the system is located and outputs power to various system components at the voltage levels required by the individual system components.

【００１９】図６を詳細に参照すると、ブロック図全体
は３つのカード36,38,40上に設けられている部品を示し
ている。最初にＡＶＰＣカード36を参照すると、チャン
ネル出力31,32 は関連する高速システム乗算器クロック
（ＨＣＬＫ）53を有するＳ／ＨＭＵＸ52へ入力される。
好ましくは全部で９６０個の検出器素子（２４０画素）
はクロックサンプリング期間中クロックされる。Ｓ／Ｈ
ＭＵＸ52は好ましくは多重化された検出器素子出力をサ
ンプリングしさらに多重化するように設計されているヒ
ューズ社のカスタム集積回路、部品番号6364060PGA-DEV
である。これらの多重化された信号は調節可能なサンプ
リング速度でサンプルされる。しかしながら、さらに信
号処理をするために、信号はＩ−Ｖ変換器54を介して電
圧信号へ変換される。これらの信号が一度変換される
と、信号はアナログデジタル変換器56によりデジタル化
される。Referring specifically to FIG. 6, the entire block diagram shows the components provided on the three cards 36,38,40. Referring first to the AVPC card 36, the channel outputs 31, 32 are input to an S / HMUX 52 having an associated high speed system multiplier clock (HCLK) 53.
Preferably a total of 960 detector elements (240 pixels)
Are clocked during the clock sampling period. S / H
MUX 52 is a custom integrated circuit from Hughes, part number 6364060PGA-DEV, preferably designed to sample and further multiplex the multiplexed detector element outputs.
It is. These multiplexed signals are sampled at an adjustable sampling rate. However, the signal is converted to a voltage signal via an IV converter 54 for further signal processing. Once these signals have been converted, they are digitized by an analog-to-digital converter 56.

【００２０】デジタル信号に変換後、検出器素子出力信
号は信号等化装置60へ入力される。信号等化装置60はメ
モリ62に記憶された関連する利得およびレベル値を付加
し、63における２４０個の検出器画素のそれぞれに対し
て多重化されたデジタル信号出力が均一であり映像品質
を強化するように各検出器画素信号からの利得およびレ
ベル差を補正する。After conversion to a digital signal, the detector element output signal is input to a signal equalizer 60. The signal equalizer 60 adds the associated gain and level values stored in the memory 62 and enhances the image quality with a uniform multiplexed digital signal output for each of the 240 detector pixels at 63 To correct the gain and level difference from each detector pixel signal.

【００２１】さらにＡＶＰＣカード36を参照すると、
（信号等化装置60への）デジタル入力信号は１２ビット
である。しかしながら、信号等化装置は信号利得および
レベル差を補正するとき、デジタル信号出力を１９桁ビ
ットへ増加する。信号が使用可能なデータの１５ビット
のみを含むとき、飽和検出器64は１５ビット範囲を越え
る全てのデータを飽和レベル１へ設定し、１５ビット範
囲より下の全てのデータを飽和レベル０に設定する、そ
れ故、１５ビット範囲内の有用なデータのみがＳＨＰＣ
カード38へ出力される。ＡＶＰＣカードはまたサンプリ
ング期間中にＳ／ＨＭＵＸから多重化された信号をクロ
ックするためのクロック53およびラインタイミングを備
えているタイミング／制御処理装置68を含んでいる。好
ましくは、ラインタイミングＨＣＬＫはサンプリング期
間プラス１６クロック静止時間につき２４０個のＴＤＩ
チャンネルのクロックサンプリング速度を有する。しか
しながら、この速度は以下説明するように必要とされる
とき、本発明により変化されてもよい。ＡＶＰＣカード
はまたＡＶＰＣカード部品をシステムマイクロプロセッ
サバス72へ接続するインターフェイス70を含んでいる。Further referring to the AVPC card 36,
The digital input signal (to the signal equalizer 60) is 12 bits. However, when the signal equalizer corrects for signal gain and level differences, it increases the digital signal output to 19 digit bits. When the signal contains only 15 bits of usable data, saturation detector 64 sets all data beyond the 15-bit range to saturation level 1 and all data below the 15-bit range to saturation level 0. Therefore, only useful data within the 15 bit range is SHPC
Output to the card 38. The AVPC card also includes a timing / control processor 68 having a clock 53 and line timing for clocking the multiplexed signal from the S / HMUX during the sampling period. Preferably, the line timing HCLK is 240 TDIs per sampling period plus 16 clock quiescent times.
It has the clock sampling rate of the channel. However, this speed may be varied in accordance with the present invention when required as described below. The AVPC card also includes an interface 70 that connects the AVPC card components to the system microprocessor bus 72.

【００２２】次に、ＳＨＰＣカード38を検討すると、飽
和検出器64からの信号出力は、検索テーブル74に入力さ
れる。一般的に、デジタル化および信号等化処理の出力
ダイナミック・レンジは、従来の画像表示装置の最大の
ダイナミック・レンジよりも大きい。さらに、情報をご
くわずかに有しているあるいは情報を有していない出力
ダイナミック・レンジの領域がある。それ故に、デジタ
ル化および信号等化処理の出力信号が検索テーブル74に
入力され、情報を表示装置のダイナミック・レンジに圧
縮する。検索テーブルは、大きい入力ダイナミック・レ
ンジを小さい出力ダイナミック・レンジにマッピングす
るプログラム可能な方法を提供する。マッピングは、シ
ステムオペレータからの手動の入力、あるいは自動のヒ
ストグラムベースの方法のいずれかに基づいて連続して
変化されることができる。検索テーブルに先行して、ビ
デオがヒストグラム／累算器80に入力される。ヒストグ
ラム／累算器80は、デジタル化された情報のライン合
計、ライン捕捉、およびヒストグラミング等の所定のプ
ログラム可能な機能を実行する。検索テーブル74は、飽
和検出器から出力された１５ビットの信号を８ビットの
出力信号に変換する。検索テーブルは、集積装置技術モ
デル（Integrated Device Technology Model）No. IDT7
1256等の、技術において良く知られている３２ｋ×８ラ
ンダム・アクセス・メモリ（ＲＡＭ）であることが好ま
しく、システムオペレータからの手動の入力あるいは自
動の利得アルゴリズムのいずれかに基づいて連続的に変
化することができる。飽和検出器から出力された１５ビ
ットの信号はまたビデオシフタ76を通して１０バイトの
信号に変換される。Next, considering the SHPC card 38, the signal output from the saturation detector 64 is input to the search table 74. Generally, the output dynamic range of digitization and signal equalization processing is larger than the maximum dynamic range of a conventional image display device. In addition, there are regions of the output dynamic range that have very little or no information. Therefore, the output signal of the digitization and signal equalization process is input to look-up table 74, which compresses the information to the dynamic range of the display. Look-up tables provide a programmable way of mapping a large input dynamic range to a small output dynamic range. The mapping can be changed continuously based on either manual input from a system operator or an automatic histogram-based method. Prior to the lookup table, the video is input to the histogram / accumulator 80. Histogram / accumulator 80 performs certain programmable functions such as line summing, line capture, and histogramming of digitized information. The search table 74 converts a 15-bit signal output from the saturation detector into an 8-bit output signal. The search table is based on the Integrated Device Technology Model No. IDT7.
Preferably, a 32k × 8 random access memory (RAM), such as 1256, well known in the art, which varies continuously based on either manual input from a system operator or an automatic gain algorithm can do. The 15-bit signal output from the saturation detector is also converted into a 10-byte signal through the video shifter 76.

【００２３】また、ＳＨＰＣカード38上には、マイクロ
プロセッサ82および84が配置されている。上述のよう
に、多数の機能がマイクロプロセッサの制御の下で行わ
れている。マイクロプロセッサ84は、制御パネルと関連
した多数の制御関連動作を実行し、ＥＦＬ補償に対する
ＴＤＩクロック速度およびヒストグラム／累算器機能を
制御し、各画素に対するレベル等化値、グローバルなレ
ベル制御値、および検索テーブルの値を計算する。マイ
クロプロセッサ82は、機能に関連したよりシステム・ベ
ースの処理を実行し、ＲＡＭ86およびＥＥＰＲＯＭ90と
関連して動作する。ＲＡＭ86およびＥＥＰＲＯＭ90は両
方とも本発明の好ましい実施形態による電子的実効焦点
距離補償装置を制御するソフトウェア・ベースの命令を
記憶し、その機能は、以下に詳細に説明される。On the SHPC card 38, microprocessors 82 and 84 are arranged. As mentioned above, a number of functions are performed under the control of a microprocessor. The microprocessor 84 performs a number of control-related operations associated with the control panel, controls the TDI clock speed and the histogram / accumulator function for EFL compensation, level equalization values for each pixel, global level control values, And calculate the values in the lookup table. Microprocessor 82 performs more system-based processing related to functions and operates in conjunction with RAM 86 and EEPROM 90. RAM 86 and EEPROM 90 both store software-based instructions for controlling an electronically effective focal length compensator according to a preferred embodiment of the present invention, the functions of which are described in detail below.

【００２４】ＭＯＳＣカード40を参照すると、検索テー
ブル74からの８ビットの出力信号は、画素バッファ92,9
4 を通って入力し、フレームメモリを介して走査変換さ
れ、デジタル−アナログ変換器96を通してアナログ信号
に変換されて戻された後に射手表示装置19および命令者
表示装置21の両方に出力される。デジタル−アナログ変
換器96を通って出力される前に、符号プロセッサ98によ
って画像信号における任意の画素に対して符号も切換え
られる。そのような符号データは、命令者あるいは射手
表示装置のいずれかの底部において状態の指示、照準十
字線への照準、および命令テキストを含んでいる。Referring to the MOSC card 40, the 8-bit output signal from the search table 74 is supplied to the pixel buffers 92, 9
4, scan converted via a frame memory, converted to an analog signal through a digital-to-analog converter 96 and returned to both the shooter display 19 and the commander display 21. Before being output through the digital-to-analog converter 96, the sign is also switched by the sign processor 98 for any pixel in the image signal. Such code data includes status indications, aiming at the aiming crosshair, and instruction text at the bottom of either the commander or the shooter display.

【００２５】表示装置に出力される前に、デジタル化さ
れた信号は走査変換される。一般的に、スキャナは、情
景を水平に走査し、従って、データは垂直な列に沿って
多重化される。しかしながら、標準的なビデオ表示装置
には、データが水平線に沿って出力されることが要求さ
れる。それ故に、デジタル化されたデータは、垂直列入
力フォーマットから水平線出力フォーマットに変換され
なければならない。さらに、検出器のサブアレイ間の分
離のために、サブアレイからのデジタル化されたデータ
は時間的に互いに遅延されている。この遅延は取り除か
れなければならない。遅延は、イメージャの実効焦点距
離に依存するものであり、データはデジタル化されてい
るので、遅延の適切な除去は、画像の焦点距離の変化に
対する正確な補償に依存する。ＥＦＬ補償装置は、これ
ら両方の機能を行う。Before being output to the display device, the digitized signal is scan converted. Generally, a scanner scans a scene horizontally, and thus the data is multiplexed along vertical columns. However, standard video display devices require that data be output along horizontal lines. Therefore, the digitized data must be converted from a vertical column input format to a horizontal line output format. Further, the digitized data from the sub-arrays are delayed in time from each other due to the separation between the sub-arrays of detectors. This delay must be removed. The delay depends on the effective focal length of the imager, and since the data is digitized, proper removal of the delay depends on accurate compensation for changes in the focal length of the image. The EFL compensator performs both of these functions.

【００２６】図８および９を参照すると、図６に示され
ているフィールドプログラム可能ゲートアレイ（ＦＰＧ
Ａ）の概略的なブロック図が全体を100 で示されてい
る。ＦＰＧＡ100 は、２つの主要なサブアレイを含んで
おり、それらは、カウンタサブアレイ102 およびマイク
ロプロセッサ／ＦＰＧＡ指令サブアレイ104 である。Referring to FIGS. 8 and 9, the field programmable gate array (FPG) shown in FIG.
A schematic block diagram of A) is shown generally at 100. FPGA 100 includes two main sub-arrays, a counter sub-array 102 and a microprocessor / FPGA command sub-array 104.

【００２７】カウンタサブアレイ102 を参照すると、ビ
デオ入力ライン108 は、飽和検出器64から１５ビットの
ビデオ入力信号を入力する。検索テーブルカウンタルー
プ110 は、以下に説明されるようにＬＵＴにデータをロ
ードするために設けられる。ＬＵＴカウンタループ110
の出力は、マルチプレクサ111 におけるＦＬＩＲビデオ
入力信号およびライン113 上の出力と共に多重化され
る。Referring to counter sub-array 102, video input line 108 receives a 15-bit video input signal from saturation detector 64. A look-up table counter loop 110 is provided for loading data into the LUT as described below. LUT counter loop 110
Are multiplexed with the FLIR video input signal at multiplexer 111 and the output on line 113.

【００２８】さらに、全体を112 で示されているライン
同期およびフィールド活性ラインは、システムタイミン
グ発生器（図６参照）から入力される。特に、入力ライ
ン112 は列カウンタ115 および行カウンタ116 の動作を
制御する。列カウンタ115 および行カウンタ116 は、ヒ
ストグラム80に対して選択的にエネーブルにされる。そ
れらの両方は、データを圧縮する目的のために、ＬＵＴ
の各行および列へのビデオ信号データのローディングを
制御するための情報を提供する。行カウンタは、ビデオ
信号データの各ラインがＬＵＴにロードされるときに０
乃至２３９から１だけ増分され、データロードライン毎
にリセットする。列カウンタは、行カウンタ116 をリセ
ットする都度１つ増分する。列カウンタ信号はライン11
8 上に出力されるが、行カウンタ信号はライン120 上に
出力される。その後、出力ライン118,120 は、多重化さ
れたビデオデータ入力信号ライン113 と共にマルチプレ
クサ122 に入力される。活動が検出器アレイにおいて停
止したとき、すなわち、検出器アレイが標的の情景から
のエネルギを検出しないとき、入力ライン112 は、この
情報をカウンタ115,116 に中継し、カウンタがリセット
される。In addition, the line sync and field active lines, indicated generally at 112, are input from a system timing generator (see FIG. 6). In particular, input line 112 controls the operation of column counter 115 and row counter 116. Column counter 115 and row counter 116 are selectively enabled for histogram 80. Both of them use LUTs for the purpose of compressing data.
To control the loading of video signal data into each row and column of the video signal. The row counter is set to 0 when each line of video signal data is loaded into the LUT.
239 is incremented by 1 and reset every data load line. The column counter is incremented by one each time the row counter 116 is reset. Column counter signal on line 11
8, but the row counter signal is output on line 120. Thereafter, output lines 118 and 120 are input to multiplexer 122 along with multiplexed video data input signal line 113. When activity stops at the detector array, ie, when the detector array does not detect energy from the target scene, input line 112 relays this information to counters 115 and 116, which resets the counters.

【００２９】検索テーブルは、カウンタループ110 をア
ドレスし、列カウンタ115 および行カウンタ116 の出力
は、マルチプレクサ122 において一緒に多重化される。
124において示されているヒストグラムＭＵＸ選択ライ
ンは、マイクロプロセッサ82からのヒストグラムモード
制御信号をマルチプレクサに入力し、それによって、ラ
イン126 上に出力されたヒストグラムモード制御信号を
制御する。以下の表１は、種々のヒストグラムＭＵＸ選
択指令入力および126 における対応する出力指令信号出
力を示している。The look-up table addresses the counter loop 110 and the outputs of the column counter 115 and the row counter 116 are multiplexed together in a multiplexer 122.
The histogram MUX select line shown at 124 inputs the histogram mode control signal from microprocessor 82 to the multiplexer, thereby controlling the histogram mode control signal output on line 126. Table 1 below shows the various histogram MUX selection command inputs and the corresponding output command signal outputs at 126.

【００３０】 ヒストグラムＭＵＸ選択 モード ００ ヒストグラム機能 ０１ ライン合計機能 １０ ライン捕捉機能 １１ 非同期２４機能Histogram MUX selection mode 00 Histogram function 01 Line total function 10 Line capture function 11 Asynchronous 24 function

【００３１】プロセッサ82から００信号を受信する際
に、マルチプレクサ122 は、ヒストグラムチップ80をラ
イン合計あるいは累算モードに切換えるヒストグラム指
令信号をライン126 上に出力する。ヒストグラミングモ
ードである時に、ヒストグラムチップは、データ圧縮の
アプリケーションにおいて有効なビデオデータと廃棄で
きるビデオ信号データとを区別する際にプロセッサによ
って使用されるように、ビデオ信号データのヒストグラ
ムを発生する。Upon receiving the 00 signal from the processor 82, the multiplexer 122 outputs on line 126 a histogram command signal that switches the histogram chip 80 to line sum or accumulation mode. When in the histogramming mode, the histogram chip generates a histogram of the video signal data for use by the processor in distinguishing valid video data from discardable video signal data in data compression applications.

【００３２】プロセッサ82から０１信号を受信する際
に、マルチプレクサ122 は、ヒストグラム80をライン合
計あるいは累算モードに切換えるヒストグラムに対して
ライン126 上にライン合計指令信号を出力する。ヒスト
グラムは、ライン合計モードで動作しているとき、例え
ば検出器アレイ26からの２４０個のＴＤＩチャンネル出
力のそれぞれにおける不均一性の補正等のプロセッサに
関連したアプリケーションに対して行カウンタ116 から
のデータを使用する。Upon receiving the 01 signal from processor 82, multiplexer 122 outputs a line sum command signal on line 126 for the histogram that switches histogram 80 to line sum or accumulation mode. The histogram shows the data from row counter 116 for processor-related applications, such as correcting for non-uniformities in each of the 240 TDI channel outputs from detector array 26 when operating in line sum mode. Use

【００３３】プロセッサから１０信号を受信する際に、
マルチプレクサ122 は、ヒストグラムをライン捕捉モー
ドに切換えるライン捕捉指令信号をライン126 上に出力
する。ヒストグラムは、ライン捕捉モードで動作してい
るとき、出力ビデオ信号の品質を増強するために画素整
列アプリケーション等の機能を実行するようにプロセッ
サと関連した列カウンタ115 およびビデオ入力信号の両
方からのデータを使用する。When receiving ten signals from the processor,
Multiplexer 122 outputs on line 126 a line capture command signal that switches the histogram to line capture mode. The histogram provides data from both the column counter 115 and the video input signal associated with the processor to perform functions such as pixel alignment applications to enhance the quality of the output video signal when operating in line capture mode. Use

【００３４】プロセッサ82から１１信号を受信する際
に、マルチプレクサ122 はプロセッサ読取り指令をヒス
トグラムチップに出力し、それに続いてヒストグラムに
よって累算されたデータがプロセッサによって読み取ら
れ、上述のアプリケーションの１つに対して使用される
モードにヒストグラムチップを切換える。Upon receiving the eleven signals from the processor 82, the multiplexer 122 outputs a processor read command to the histogram chip, followed by the data accumulated by the histogram being read by the processor and into one of the applications described above. Switch the histogram chip to the mode used for it.

【００３５】ＦＰＧＡ／マイクロプロセッササブアレイ
104 は、ライン130 においてマイクロプロセッサのデー
タバスに結合される。ライン130 を通して、マイクロプ
ロセッサは、レジスタ132a乃至132cを通って検索テーブ
ル74へのデータのローディングを制御するためにスター
ト、ストップ、および最上桁ビットデータロード機能を
入力する。レジスタの出力134a乃至134cは、136aおよび
136bにおけるカウンタサブアレイ102 に示されているよ
うに検索テーブルアドレスカウンタループ111に結合さ
れている。さらに、サブアレイ104 は、入力ライン130
および出力ライン134dに結合され、プロセッサの読取り
能力のために、出力134a乃至134cと共にマルチプレクサ
140 に入力される入力を有している指令レジスタ132dを
含んでいる。指令レジスタ132dは、入力／出力ポートと
して機能し、また、ヒストグラムＭＵＸ選択ライン124
上で入力されるいずれかのモードにおいてヒストグラム
80を初期化するように機能する。レジスタ134a乃至134d
によって、ＬＵＴ74において一片のデータを行および列
にロードするようにプロセッサが効果的にＦＰＧＡに指
令を発することが可能になる。FPGA / microprocessor subarray
104 is coupled on line 130 to the microprocessor data bus. Through line 130, the microprocessor inputs start, stop, and most significant bit data load functions to control the loading of data into the look-up table 74 through registers 132a-132c. Register outputs 134a through 134c are 136a and
It is coupled to a look-up table address counter loop 111 as shown in the counter sub-array 102 at 136b. Further, the sub-array 104 includes an input line 130
And a multiplexer with outputs 134a-134c, coupled to output line 134d and for readability of the processor.
140 includes a command register 132d having an input that is input to 140. The command register 132d functions as an input / output port, and has a histogram MUX selection line 124.
Histogram in any of the modes entered above
Works to initialize 80. Registers 134a to 134d
This allows the processor to effectively command the FPGA to load a piece of data into rows and columns in the LUT 74.

【００３６】最上桁ビットレジスタ132cは、スタートお
よびストップアドレスレジスタの７個の最上桁ビットが
等しいという仮定に基づいて構成される。最上桁ビット
レジスタ132cによって、システムは、ＬＵＴ内のどのメ
モリのバンクにデータがロードされるのかを識別するこ
とが可能となり、また、このメモリのバンクが１０２４
の位置までブロック・ロードだけされることが可能とな
る。The most significant bit register 132c is constructed on the assumption that the seven most significant bits of the start and stop address registers are equal. The most significant bit register 132c allows the system to identify which bank of memory in the LUT is to be loaded with data and this bank of memory is 1024
, Only the block load can be performed.

【００３７】この点において、検索テーブルの右側のブ
ロックの機能を実行するために、スタートおよびストッ
プアドレスの値はそれぞれ１５個のビットを要求するこ
とが理解されるべきである。スタートアドレスレジスタ
は、スタートアドレスの最下桁ビット（ＬＳＢ）を１０
個含んでいることが好ましく、ストップアドレスレジス
タは、ストップアドレスのＬＳＢを１０個含んでいるこ
とが好ましい。ＭＳＢアドレスレジスタは、スタートお
よびストップアドレスの値に対して残りの５個のＭＳＢ
を含んでいることが好ましい。In this regard, it should be understood that the start and stop address values each require 15 bits to perform the functions of the right block of the look-up table. The start address register stores the least significant bit (LSB) of the start address in 10 bits.
It is preferable that the stop address register includes 10 stop address LSBs. The MSB address register contains the remaining five MSBs for the start and stop address values.
Preferably.

【００３８】図１０を参照すると、上述の高速ハードウ
ェアローダの動作の好ましい方法が150 において示され
ている。ステップ152 において、プロセッサは、上述の
ようにヒストグラムチップへのＭＵＸ選択ライン124 を
通してハードウェアローダ100 にヒストグラム指令信号
を出力する。ステップ154 において、プロセッサは、チ
ップがビデオ信号データを累算するときにヒストグラム
チップにおいて１つのビデオフィールドの中断を実行す
る。ステップ156 において、プロセッサは、ヒストグラ
ムチップによって累算されたヒストグラムデータを収集
する。ステップ158 において、プロセッサは、各データ
出力に対してデータ圧縮、スタートアドレス、およびス
トップアドレスを計算する。ステップ160 において、プ
ロセッサは、スタートアドレス、ストップアドレス、お
よびデータ指令を設定する。ステップ162 において、プ
ロセッサは、スタート指令をハードウェアローダ100 に
送る。スタート指令の受信に続いて、プロセッサは、ス
テップ164 において示されているように、アドレスベー
スでアドレスでＬＵＴ74へのビデオ信号データのローデ
ィングをスタートするために本発明の高速ハードウェア
ローダを初期化する。ステップ166 において、プロセッ
サは、ＬＵＴ74におけるビデオ信号データのローディン
グを終了させるためにストップ指令がストップレジスタ
134bを通して送られるべきか否かを決定する。ストップ
指令が送られない場合、方法はステップ164 に戻り、高
速ハードウェアローダはデータをＬＵＴにロードし続け
る。ストップ指令がプロセッサによって送られる場合、
ハードウェアローダは、ステップ168 において示されて
いるようにデータのＬＵＴへのローディングを終了す
る。その後、方法は、ロードされたデータがＬＵＴから
出力され、新しいヒストグラム指令がレジスタ134aに送
られるまでステップ170 で終了する。Referring to FIG. 10, a preferred method of operation of the high speed hardware loader described above is shown at 150. At step 152, the processor outputs a histogram command signal to the hardware loader 100 via the MUX select line 124 to the histogram chip as described above. At step 154, the processor performs an interruption of one video field in the histogram chip as the chip accumulates video signal data. At step 156, the processor collects the histogram data accumulated by the histogram chip. In step 158, the processor calculates data compression, start address, and stop address for each data output. In step 160, the processor sets a start address, a stop address, and a data command. In step 162, the processor sends a start command to the hardware loader 100. Following receipt of the start command, the processor initializes the high-speed hardware loader of the present invention to start loading video signal data into the LUT 74 on an address-by-address basis, as shown in step 164. . In step 166, the processor sends a stop command to the stop register to end the loading of the video signal data in the LUT 74.
Determine if it should be sent through 134b. If no stop command is sent, the method returns to step 164 and the high-speed hardware loader continues to load data into the LUT. If a stop command is sent by the processor,
The hardware loader finishes loading the data into the LUT as shown in step 168. Thereafter, the method ends at step 170 until the loaded data is output from the LUT and a new histogram command is sent to register 134a.

【００３９】従って、本発明の高速ハードウェアローダ
100 は、ＬＵＴへのアドレスによってデータアドレスを
ロードするための先行のデータ圧縮システムプロセッサ
の必要を除去する。より正確に言えば、そのプロセッサ
は、スタートおよびストップだけしか実行する必要がな
く、別のハードウェアローダの実行によって高速ハード
ウェアローダに指令する。高速ハードウェアローダは、
ＬＵＴへのデータのアドレスローディングによって連続
してアドレスを処理する。それによって、プロセッサ
は、別のアプリケーションに対して自由に使用できる。
ＦＰＧＡを通してビデオ信号データを検索テーブルにロ
ードすることによって、全般的にデータ圧縮処理が促進
され、プロセッサによるデータのアドレスローディング
によってアドレスに関連したシステム遅延が最小にされ
る。Accordingly, the high-speed hardware loader of the present invention
100 eliminates the need for a prior data compression system processor to load data addresses by address to the LUT. More precisely, the processor only needs to execute the start and stop, and commands the high-speed hardware loader by executing another hardware loader. High-speed hardware loader
Addresses are successively processed by address loading of data into the LUT. Thereby, the processor is free to use for another application.
Loading the video signal data into the look-up table through the FPGA generally facilitates the data compression process and minimizes address-related system delays due to the address loading of the data by the processor.

【００４０】本発明のその他の種々の利点は、特許請求
の範囲と関連させて前述の説明および図面を検討した後
に当業者に明白となる。Various other advantages of the present invention will become apparent to one of ordinary skill in the art after reviewing the foregoing description and drawings in conjunction with the appended claims.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明を実施しているＬＡＶ−２５軽装甲車の
斜視図。FIG. 1 is a perspective view of a LAV-25 light armored vehicle embodying the present invention.

【図２】本発明の好ましい実施形態が設けられている熱
映像システムの斜視図。FIG. 2 is a perspective view of a thermal imaging system provided with a preferred embodiment of the present invention.

【図３】図２に示されている熱映像光学系および検出器
システムの部分的分解図。FIG. 3 is a partially exploded view of the thermal imaging optics and detector system shown in FIG.

【図４】図３において部分的に示された検出器アレイの
素子の配置の概略図。FIG. 4 is a schematic diagram of an arrangement of elements of a detector array partially shown in FIG. 3;

【図５】図２において示された熱映像システムユニット
のブロック図。FIG. 5 is a block diagram of the thermal imaging system unit shown in FIG. 2;

【図６】本発明の熱映像システムのシステム電子装置の
概略的ブロック図。FIG. 6 is a schematic block diagram of a system electronic device of the thermal imaging system of the present invention.

【図７】本発明の熱映像システムのシステム電子装置の
概略的ブロック図。FIG. 7 is a schematic block diagram of a system electronic device of the thermal imaging system of the present invention.

【図８】図６に示されたフィールドプログラム可能ゲー
トアレイに設けられた本発明の好ましい実施形態による
高速ハードウェアローダの概略的ブロック図。FIG. 8 is a schematic block diagram of a high-speed hardware loader provided in the field programmable gate array shown in FIG. 6 according to a preferred embodiment of the present invention;

【図９】図６に示されたフィールドプログラム可能ゲー
トアレイに設けられた本発明の好ましい実施形態による
高速ハードウェアローダの概略的ブロック図。FIG. 9 is a schematic block diagram of a high-speed hardware loader according to a preferred embodiment of the present invention provided in the field programmable gate array shown in FIG. 6;

【図１０】本発明による高速ハードウェアローダを実行
する好ましい方法を示すフロー図。FIG. 10 is a flow diagram illustrating a preferred method of executing a high-speed hardware loader according to the present invention.

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−273243（ＪＰ，Ａ) 特開 昭62−220884（ＪＰ，Ａ) 特開 平４−355567（ＪＰ，Ａ) 特開 平４−348638（ＪＰ，Ａ) 特開 平２−306725（ＪＰ，Ａ) 実開 平１−127054（ＪＰ，Ｕ) 米国特許5249241（ＵＳ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H03M 7/30 H04N 7/24 ──────────────────────────────────────────────────続 き Continuation of front page (56) References JP-A-5-273243 (JP, A) JP-A-62-220884 (JP, A) JP-A-4-355567 (JP, A) JP-A-4- 348638 (JP, A) JP-A-2-306725 (JP, A) JP-A-1-1277054 (JP, U) US Pat. No. 5,249,241 (US, A) (58) Fields investigated (Int. Cl. ⁶ , DB Name) H03M 7/30 H04N 7/24

Claims (4)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 熱映像装置において使用されるデータ圧
縮システムにおいて、 システムプロセッサと、 入力ビデオ信号を受取り、圧縮されたビデオ信号を出力
する検索テーブルと、前記入力ビデオ信号のデータを前
記検索テーブルにアドレス毎にロードするハードウェア
・ベースのローダと、圧縮される ビデオ信号を受取り、前記熱映像装置により
使用されるフォーマットの圧縮された出力ビデオ情報を
生成するヒストグラムチップとを具備し、 前記システムプロセッサは、前記ハードウェア・ベース
のローダによる前記入力ビデオ信号データの前記検索テ
ーブルへのアドレス毎のロードを制御するためにスター
トおよびストップ指令を前記ハードウェア・ベースのロ
ーダに送るように構成され、 前記ハードウェア・ベースのローダは前記システムプロ
セッサからの前記スタートおよびストップ指令に応答し
て前記入力ビデオ信号データの前記検索テーブルへのロ
ーディング処理を開始および停止するように構成されて
いることを特徴とするデータ圧縮システム。1. A data compression system used in the thermal imaging device, the system processor and the input receives a video signal, and a lookup table for outputting a compressed video signal, the entering force video signal the search table data comprising a hardware-based loader to load each address, it receives a video signal to be compressed, and a histogram chip for generating an output video information compressed format used by the thermal imaging device to the The system processor is based on the hardware
The search video of the input video signal data by the loader
Start and stop commands to control the address-by-address loading to the hardware
And the hardware-based loader is configured to send to the system
In response to the start and stop commands from the
It is configured to start and stop the loading process to the search table of the input video signal data Te
Data compression system, characterized in that there. 【請求項２】 前記検索テーブルに入力された１５ビッ
トのビデオ信号は８ビットのビデオ信号に圧縮されて前
記検索テーブルから出力される請求項１記載のデータ圧
縮システム。2. The data compression system according to claim 1, wherein the 15-bit video signal input to the search table is compressed into an 8-bit video signal and output from the search table. 【請求項３】 前記ハードウェア・ベースのローダは、
前記システムプロセッサの指令に応答する指令レジス
タ、スタートレジスタ、ストップレジスタ、および最上
桁ビットレジスタを含むフィールドプログラム可能なゲ
ートアレイを具備している請求項１記載のデータ圧縮シ
ステム。3. The hardware-based loader,
Command register responding to commands of the system processor
2. The data compression system of claim 1, further comprising a field programmable gate array including a data register , a start register , a stop register , and a most significant bit register. 【請求項４】 前記ハードウェア・ベースのローダは、
検索テーブルアドレスカウンタと、前記ヒストグラムチ
ップを異なるモードで動作させるために前記ヒストグラ
ムチップに対してデータを累算する行カウンタおよび列
カウンタを具備している請求項１記載のデータ圧縮シス
テム。4. The hardware-based loader,
2. The data compression system of claim 1, further comprising a look-up table address counter, and a row counter and a column counter for accumulating data for the histogram chip to operate the histogram chip in different modes.