JPH09214331A - Ｐｌｌ周波数シンセサイザ及びその駆動方法 - Google Patents

Ｐｌｌ周波数シンセサイザ及びその駆動方法

Info

Publication number
JPH09214331A
JPH09214331A JP8058005A JP5800596A JPH09214331A JP H09214331 A JPH09214331 A JP H09214331A JP 8058005 A JP8058005 A JP 8058005A JP 5800596 A JP5800596 A JP 5800596A JP H09214331 A JPH09214331 A JP H09214331A
Authority
JP
Japan
Prior art keywords
signal
phase difference
circuit
level
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8058005A
Other languages
English (en)
Inventor
Satoshi Katayama
聡 片山
Shinji Saito
伸二 齋藤
Masaki Kishi
政規 岸
Morihito Hasegawa
守仁 長谷川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu VLSI Ltd
Fujitsu Ltd
Original Assignee
Fujitsu VLSI Ltd
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu VLSI Ltd, Fujitsu Ltd filed Critical Fujitsu VLSI Ltd
Priority to JP8058005A priority Critical patent/JPH09214331A/ja
Priority to US08/717,806 priority patent/US5896066A/en
Publication of JPH09214331A publication Critical patent/JPH09214331A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 【課題】チャージポンプ回路の出力エネルギーを理想的
特性に極めて近いものとし、周波数信号の周波数を設定
周波数に安定してロックさせる。 【解決手段】チャージポンプ回路１４は第１の位相差信
号φＲに基づいてオンオフされるｐＭＯＳトランジスタ
１８と、第２の位相差信号φＰに基づいてオンオフされ
るｎＭＯＳトランジスタ１９とを備え、両信号φＲ，φ
Ｐに基づく電圧信号Ｄｏを出力端子２０から出力する。
リセット回路１７はｐＭＯＳトランジスタ１８及びｎＭ
ＯＳトランジスタ１９の導通状態を検出し、両トランジ
スタ１８，１９が共にオンしたことを検出したとき、第
１及び第２の位相差信号φＲ，φＰの出力を停止させ
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、設定周波数に対し
て出力信号の周波数を常に一致させるように動作するＰ
ＬＬ周波数シンセサイザ及びその駆動方法に関する。
【０００２】近年、携帯電話、コードレス電話等の移動
体通信機器にはＰＬＬ周波数シンセサイザが多く用いら
れている。ＰＬＬ周波数シンセサイザは、電圧制御発振
器から出力される周波数信号を分周した比較信号の位相
と、基準信号の位相との位相差に基づく電圧信号をチャ
ージポンプ回路が出力し、電圧信号に基づく制御電圧信
号の電圧値に応じた周波数信号を電圧制御発振器が出力
する。ＰＬＬ周波数シンセサイザはこのような動作を繰
り返し実行することによって、基準信号の逓倍にロック
された周波数信号を出力する。
【０００３】このようなＰＬＬ周波数シンセサイザにお
いて、基準信号と比較信号との位相差に対するチャージ
ポンプ回路の出力エネルギーは、理想的には図８（ａ）
に示すように原点に関して点対称となる直線であること
が望ましい。
【０００４】ところが、実際にはチャージポンプ回路の
遅延があるため、図８（ｂ）に示すように、位相差には
不感帯領域が発生してしまう。このような不感帯領域の
発生を防止するために、図８（ｃ）に示すように、位相
差０の点に関して点対称となるように出力エネルギーが
オーバーラップする領域を持つようにチャージポンプ回
路が設計されている。
【０００５】しかし、チャージポンプ回路が出力エネル
ギーのオーバーラップ領域を持つと、理想的な位相特性
を得られないばかりでなく、チャージポンプ出力波形の
ばらつきの発生や、スプリアスノイズの発生の原因とな
ってしまう。
【０００６】従って、位相差に対するチャージポンプ回
路の出力エネルギーを理想的特性に極めて近いものとす
ることができるチャージポンプ回路が必要とされてい
る。
【０００７】
【従来の技術】図１７は従来のＰＬＬ周波数シンセサイ
ザ２００を示す。基準分周器２０１は図示しない水晶発
振器から出力される所定周波数を持つ水晶発振信号を基
準信号ｆｒに分周し、その基準信号ｆｒを位相比較器２
０３に出力する。比較分周器２０２は電圧制御発振器
（ＶＣＯ）２０６から出力される周波数信号ｆｖを比較
信号ｆｐに分周し、その比較信号ｆｐを位相比較器２０
３に出力する。
【０００８】位相比較器２０３は基準信号ｆｒと比較信
号ｆｐとの位相を比較し、その比較結果に基づく第１の
位相差信号φＲ及び第２の位相差信号φＰをチャージポ
ンプ回路２０４に出力する。
【０００９】図１８に示すように、チャージポンプ回路
２０４は電源ＶCC及びグランドＧＮＤ間に直列に接続さ
れたｐＭＯＳトランジスタ２１０及びｎＭＯＳトランジ
スタ２１１からなる。ｐＭＯＳトランジスタ２１０及び
ｎＭＯＳトランジスタ２１１のドレインは出力端子２１
２に接続されている。出力端子２１２にはＬＰＦ２０５
が接続されている。
【００１０】ｐＭＯＳトランジスタ２１０のゲートには
前記第１の位相差信号φＲが入力され、ｎＭＯＳトラン
ジスタ２１１のゲートには第２の位相差信号φＰが入力
されている。第１及び第２の位相差信号φＲ，φＰの電
位に基づいてｐＭＯＳトランジスタ２１０及びｎＭＯＳ
トランジスタ２１１がオンオフされ、チャージポンプ回
路２０４は出力端子２１２から第１及び第２の位相差信
号φＲ，φＰに基づく電圧信号Ｄｏを出力する。
【００１１】ＬＰＦ２０５はチャージポンプ回路２０４
の電圧信号Ｄｏを平滑化することにより高周波成分を除
去した制御電圧信号ＶT をＶＣＯ２０６に出力する。そ
して、ＶＣＯ２０６はこの制御電圧信号ＶT の電圧値に
応じた周波数信号ｆｖを出力し、この周波数信号ｆｖは
比較分周器２０２に帰還される。
【００１２】このような動作が繰り返し実行されること
によって、ＶＣＯ２０６の周波数信号ｆｖは最終的に所
望する設定周波数にロックされる。図１８に示すよう
に、位相比較器２０３は、６個の２入力ＮＡＮＤ回路２
２１〜２２３，２３１〜２３３、２個の３入力ＮＡＮＤ
回路２２４，２３４、１個の４入力ＮＡＮＤ回路２３
７、３個のインバータ２２５，２２６，２３５及び遅延
回路２３８を備える。
【００１３】ＮＡＮＤ回路２２１は基準信号ｆｒを入力
するとともに、ＮＡＮＤ回路２２４の出力信号Ｓ２４を
入力している。ＮＡＮＤ回路２２１は両信号ｆｒ，Ｓ２
４に基づく信号Ｓ２１を出力する。ＮＡＮＤ回路２２３
は信号Ｓ２１を入力するとともに、ＮＡＮＤ回路２２２
の出力信号Ｓ２２を入力している。ＮＡＮＤ回路２２３
は両信号Ｓ２１，Ｓ２２に基づく信号Ｓ２３を出力す
る。
【００１４】ＮＡＮＤ回路２２４は信号Ｓ２１，Ｓ２３
を入力するとともに、遅延回路２３８の出力信号Ｓ３８
を入力する。ＮＡＮＤ回路２２４は３つの信号Ｓ２１，
Ｓ２３，Ｓ３８に基づく信号Ｓ２４を出力する。インバ
ータ２２５，２２６はＮＡＮＤ回路２２４の出力端子に
対して直列に接続されており、インバータ２２６は信号
Ｓ２４と同相の第１の位相差信号φＲを出力する。
【００１５】ＮＡＮＤ回路２２２は２つの信号Ｓ２３，
Ｓ３８を入力し、両信号Ｓ２３，Ｓ３８に基づく信号Ｓ
２２を出力する。ＮＡＮＤ回路２３１は比較信号ｆｐを
入力するとともに、ＮＡＮＤ回路２３４の出力信号Ｓ３
４を入力している。ＮＡＮＤ回路２３１は両信号ｆｐ，
Ｓ３４に基づく信号Ｓ３１を出力する。ＮＡＮＤ回路２
３３は信号Ｓ３１を入力するとともに、ＮＡＮＤ回路２
３２の出力信号Ｓ３２を入力している。ＮＡＮＤ回路２
３３は両信号Ｓ３１，Ｓ３２に基づく信号Ｓ３３を出力
する。
【００１６】ＮＡＮＤ回路２３４は３つの信号Ｓ３１，
Ｓ３３，Ｓ３８を入力し、これらの信号に基づく信号Ｓ
３４を出力する。インバータ２３５はＮＡＮＤ回路２３
４の出力端子に接続されており、インバータ２３５は信
号Ｓ３４を反転することにより第２の位相差信号φＰを
出力する。
【００１７】ＮＡＮＤ回路２３２は２つの信号Ｓ３３，
Ｓ３８を入力し、両信号Ｓ３３，Ｓ３８に基づく信号Ｓ
３２を出力する。ＮＡＮＤ回路２３７は４つの信号Ｓ２
１，Ｓ２３，Ｓ３１，Ｓ３３を入力し、これらの信号に
基づく信号Ｓ３７を遅延回路２３８に出力する。遅延回
路２３８は直列に接続された偶数個のインバータからな
り、信号Ｓ３７を遅延させた該信号Ｓ３７と同相の信号
Ｓ３８を出力する。
【００１８】このように構成された位相比較器２０３で
は、図１９に示すように、基準信号ｆｒがＬレベルにな
ると信号Ｓ２１がＨレベルになり、それに基づいて信号
Ｓ２４がＬレベルになり、第１の位相差信号φＲもＬレ
ベルとなる。
【００１９】また、比較信号ｆｐがＬレベルになると、
信号Ｓ３１がＨレベルになり、それに基づいてＮＡＮＤ
回路２３４の遅延時間だけ遅れて信号Ｓ３４がＬレベル
になり、第２の位相差信号φＰがＨレベルとなる。
【００２０】また、信号Ｓ２１，Ｓ３１がＨレベルにな
ると、信号Ｓ３７がＬレベルになる。すると、信号Ｓ３
８は遅延回路２３８の遅延時間Ｄ１だけ遅れてＬレベル
になる。
【００２１】信号Ｓ３８がＬレベルになることによっ
て、信号Ｓ２４，Ｓ３４が共にＨレベルになり、第１の
位相差信号φＲはＨレベルになり、第２の位相差信号φ
ＰはＬレベルになる。
【００２２】このように、位相比較器２０３では、基準
信号ｆｒと比較信号ｆｐの位相差は遅延回路２３８によ
って遅延時間Ｄ１だけ伸長されて第１及び第２の位相差
信号φＲ，φＰのパルスとして出力される。
【００２３】従って、チャージポンプ回路２０４の出力
エネルギーは、図８（ｃ）に示すようにオーバーラップ
領域を持つこととなり、このオーバーラップ領域の大き
さは遅延回路２３８の遅延時間Ｄ１によって決定され
る。
【００２４】
【発明が解決しようとする課題】このようにチャージポ
ンプ回路の出力エネルギーがオーバーラップ領域を持つ
と、理想的な位相特性を得られないばかりでなく、チャ
ージポンプ出力波形がばらついたり、スプリアスノイズ
が発生したりする。
【００２５】また、遅延回路２３８の遅延時間はプロセ
スばらつきによってばらつく。そのため、チャージポン
プ出力エネルギーのオーバーラップ領域も設計値からず
れてしまう。
【００２６】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、チャージポンプ回路の
出力エネルギーを理想的特性に極めて近いものとするこ
とができ、周波数信号の周波数を安定して設定周波数に
ロックすることができるＰＬＬ周波数シンセサイザを提
供することにある。
【００２７】
【課題を解決するための手段】上記の目的を達成するた
め、請求項１の発明は、電圧制御発振器の周波数信号を
分周することにより比較信号を出力する比較分周器と、
所定の周波数の基準信号と比較信号とを入力し、基準信
号及び比較信号に基づいて第１の位相差信号と第２の位
相差信号とを出力する位相比較器と、第１の位相差信号
に基づいてオンオフされる第１のトランジスタと、第２
の位相差信号に基づいてオンオフされる第２のトランジ
スタとを備え、第１及び第２の位相差信号に基づく電圧
信号を出力端子から出力するチャージポンプ回路と、電
圧信号に基づく制御電圧信号の電圧値に応じた周波数信
号を出力する電圧制御発振器とを備え、外部からの設定
周波数と周波数信号の周波数とを一致させるようにした
ＰＬＬ周波数シンセサイザにおいて、チャージポンプ回
路の第１及び第２のトランジスタの導通状態を検出し、
第１及び第２のトランジスタが共にオンしたことを検出
したとき、第１及び第２の位相差信号の出力を停止させ
るためのリセット回路を設けた。
【００２８】請求項２の発明は、リセット回路を、第１
の位相差信号に基づいて第１のトランジスタがオンした
ことを検出するための第１の検出回路と、第２の位相差
信号に基づいて第２のトランジスタがオンしたことを検
出するための第２の検出回路と、第１及び第２の検出回
路の検出結果に基づいて第１及び第２の位相差信号の出
力を停止させるためのリセット信号を生成する信号生成
回路とを備えるものとした。
【００２９】請求項３の発明は、リセット回路を、第１
及び第２の位相差信号に基づいて第１及び第２のトラン
ジスタが共にオンしたことを検出するための検出回路
と、検出回路の検出結果及び第１の位相差信号に基づい
て該第１の位相差信号の出力を停止させるための第１の
リセット信号を生成する第１の信号生成回路と、検出回
路の検出結果及び第２の位相差信号に基づいて該第２の
位相差信号の出力を停止させるための第２のリセット信
号を生成する第２の信号生成回路とを備えるものとし
た。
【００３０】請求項４の発明は、第１の検出回路を、第
１の検出用トランジスタを含み、第１の位相差信号に基
づいて該第１の検出用トランジスタがオンしたことを検
出するものとし、第２の検出回路を、第２の検出用トラ
ンジスタを含み、第２の位相差信号に基づいて該第２の
検出用トランジスタがオンしたことを検出するものとし
た。
【００３１】請求項５の発明は、第１の検出回路を、第
１の検出用トランジスタを構成要素とした第１のＣＭＯ
Ｓ回路を含むものとし、第２の検出回路を、第２の検出
用トランジスタを構成要素とした第２のＣＭＯＳ回路を
含むものとした。
【００３２】請求項６の発明は、第１の検出回路を、第
１の検出用トランジスタ及び第１の検出用トランジスタ
に接続された負荷抵抗を備えた第１のインバータを含む
ものとし、第２の検出回路を、第２の検出用トランジス
タ及び第２の検出用トランジスタに接続された負荷抵抗
を備えた第２のインバータを含むものとした。
【００３３】請求項７の発明のＰＬＬ周波数シンセサイ
ザの駆動方法は、電圧制御発振器の周波数信号を分周す
ることにより比較信号を出力する比較分周器と、所定の
周波数の基準信号と比較信号とを入力し、基準信号及び
比較信号に基づいて第１の位相差信号と第２の位相差信
号とを出力する位相比較器と、第１の位相差信号に基づ
いてオンオフされる第１のトランジスタと、第２の位相
差信号に基づいてオンオフされる第２のトランジスタと
を備え、第１及び第２の位相差信号に基づく電圧信号を
出力端子から出力するチャージポンプ回路と、電圧信号
に基づく制御電圧信号の電圧値に応じた周波数信号を出
力する電圧制御発振器とを備え、外部からの設定周波数
と周波数信号の周波数とを一致させるようにしたＰＬＬ
周波数シンセサイザにおいて、チャージポンプ回路の第
１及び第２のトランジスタの導通状態を検出し、第１及
び第２のトランジスタが共にオンしたことを検出したと
き、第１及び第２の位相差信号の出力を停止させるよう
にした。
【００３４】（作用）従って、本発明では、第１及び第
２の位相差信号の出力を停止させるまでの遅延時間はリ
セット回路の遅延時間となって短くなる。そのため、チ
ャージポンプ回路の出力エネルギーにおけるオーバーラ
ップ領域を小さくでき、理想的特性に極めて近い状態に
おいて周波数信号を設定周波数に安定してロックさせる
ことができる。
【００３５】また、チャージポンプ回路の出力エネルギ
ーのオーバーラップ領域が小さくても、周波数信号は設
定周波数に安定してロックされ、チャージポンプ出力波
形のばらつきの発生や、スプリアスノイズの発生が抑制
される。
【００３６】
【発明の実施の形態】
［第１の実施の形態］以下、本発明の第１の実施の形態
のＰＬＬ周波数シンセサイザを図１〜図５に従って説明
する。
【００３７】図１は本形態のＰＬＬ周波数シンセサイザ
１０を示す。ＰＬＬ周波数シンセサイザ１０は基準分周
器１１、比較分周器１２、位相比較器１３、チャージポ
ンプ回路１４、ローパスフィルタ（以下、ＬＰＦとい
う）１５、電圧制御発振器（以下、ＶＣＯという）１６
及びリセット回路１７を備えている。基準分周器１１、
比較分周器１２、位相比較器１３、チャージポンプ回路
１４及びリセット回路１７は１つの半導体チップ上に形
成されている。ＰＬＬ周波数シンセサイザ１０には動作
電源として高電位電源ＶCC及び低電位電源としてのグラ
ンドＧＮＤが供給されている。
【００３８】基準分周器１１は所定周波数の水晶発振信
号を基準信号ｆｒに分周し、その基準信号ｆｒを位相比
較器１３に出力する。比較分周器１２はＶＣＯ１６から
出力される周波数信号ｆvco を比較信号ｆｐに分周し、
その比較信号ｆｐを位相比較器１３に出力する。
【００３９】位相比較器１３は基準信号ｆｒと比較信号
ｆｐとの位相を比較し、その比較結果に基づく第１の位
相差信号φＲ及び第２の位相差信号φＰをチャージポン
プ回路１４に出力する。
【００４０】図２に示すように、チャージポンプ回路１
４は電源ＶCC及びグランドＧＮＤ間に直列に接続された
第１のトランジスタとしてのｐＭＯＳトランジスタ１８
及び第２のトランジスタとしてのｎＭＯＳトランジスタ
１９からなる。ｐＭＯＳトランジスタ１８及びｎＭＯＳ
トランジスタ１９のドレインは出力端子２０に接続され
ている。出力端子２０にはＬＰＦ１５が接続されてい
る。
【００４１】ｐＭＯＳトランジスタ１８のゲートには第
１の位相差信号φＲが入力され、ｎＭＯＳトランジスタ
１９のゲートには第２の位相差信号φＰが入力されてい
る。第１及び第２の位相差信号φＲ，φＰの電位に基づ
いてｐＭＯＳトランジスタ１８及びｎＭＯＳトランジス
タ１９がオンオフされ、チャージポンプ回路１４は出力
端子２０から電圧信号Ｄｏを出力する。
【００４２】ＬＰＦ１５はチャージポンプ回路１４の電
圧信号Ｄｏを平滑化することにより高周波成分を除去し
た制御電圧信号ＶT をＶＣＯ１６に出力する。そして、
ＶＣＯ１６はこの制御電圧信号ＶT の電圧値に応じた周
波数信号ｆｖを出力し、この周波数信号ｆｖは比較分周
器１２に帰還される。
【００４３】このような動作が繰り返し実行されること
によって、ＶＣＯ１６の周波数信号ｆｖは最終的に所望
する設定周波数にロックされる。図２に示すように、位
相比較器１３は、７個の２入力ＮＡＮＤ回路２１〜２
３，３１〜３３，４０、２個の３入力ＮＡＮＤ回路２
４，３４、１個の４入力ＮＡＮＤ回路３７及び５個のイ
ンバータ２５，２６，３５，３８，３９を備える。
【００４４】ＮＡＮＤ回路２１は基準信号ｆｒを入力す
るとともに、ＮＡＮＤ回路２４の出力信号Ｓ４を入力し
ている。ＮＡＮＤ回路２１は両信号ｆｒ，Ｓ４に基づく
信号Ｓ１を出力する。ＮＡＮＤ回路２３は信号Ｓ１を入
力するとともに、ＮＡＮＤ回路２２の出力信号Ｓ２を入
力している。ＮＡＮＤ回路２３は両信号Ｓ１，Ｓ２に基
づく信号Ｓ３を出力する。
【００４５】ＮＡＮＤ回路２４は信号Ｓ１，Ｓ３を入力
するとともに、ＮＡＮＤ回路３８の出力信号Ｓ１９を入
力する。ＮＡＮＤ回路２４は３つの信号Ｓ１，Ｓ３，Ｓ
１９に基づく信号Ｓ４を出力する。インバータ２５，２
６はＮＡＮＤ回路２４の出力端子に対して直列に接続さ
れており、インバータ２６は信号Ｓ４と同相の第１の位
相差信号φＲを出力する。
【００４６】ＮＡＮＤ回路２２は２つの信号Ｓ３，Ｓ１
９を入力し、両信号Ｓ３，Ｓ１９に基づく信号Ｓ２を出
力する。ＮＡＮＤ回路３１は比較信号ｆｐを入力すると
ともに、ＮＡＮＤ回路３４の出力信号Ｓ１４を入力して
いる。ＮＡＮＤ回路３１は両信号ｆｐ，Ｓ１４に基づく
信号Ｓ１１を出力する。ＮＡＮＤ回路３３は信号Ｓ１１
を入力するとともに、ＮＡＮＤ回路３２の出力信号Ｓ１
２を入力している。ＮＡＮＤ回路３３は両信号Ｓ１１，
Ｓ１２に基づく信号Ｓ１３を出力する。
【００４７】ＮＡＮＤ回路３４は３つの信号Ｓ１１，Ｓ
１３，Ｓ１９を入力し、これらの信号に基づく信号Ｓ１
４を出力する。インバータ３５はＮＡＮＤ回路３４の出
力端子に接続されており、インバータ３５は信号Ｓ１４
を反転することにより第２の位相差信号φＰを出力す
る。
【００４８】ＮＡＮＤ回路３２は２つの信号Ｓ１３，Ｓ
１９を入力し、両信号Ｓ１３，Ｓ１９に基づく信号Ｓ１
２を出力する。ＮＡＮＤ回路３７は４つの信号Ｓ１，Ｓ
３，Ｓ１１，Ｓ１３を入力し、これらの信号に基づく信
号Ｓ１７をインバータ３８を介してＮＡＮＤ回路４０に
出力する。
【００４９】リセット回路１７は、チャージポンプ回路
１４のｐＭＯＳトランジスタ１８及びｎＭＯＳトランジ
スタ１９の導通状態を検出し、両トランジスタ１８，１
９が共にオンしたことを検出したとき、第１の位相差信
号φＲのＬレベルの出力を停止させるとともに、第２の
位相差信号φＰのＨレベルの出力を停止させるものであ
る。
【００５０】リセット回路１７は、第１の検出回路４
２、第２の検出回路４３及び信号生成回路としての２入
力ＮＡＮＤ回路４４を備える。第１の検出回路４２は、
インバータ４５と第１のＣＭＯＳ回路としてのインバー
タ４６とを備える。インバータ４５は前記インバータ２
５に対してインバータ２６と並列に接続されている。従
って、インバータ４５の出力は第１の位相差信号φＲと
なる。
【００５１】インバータ４６は電源ＶCC及びグランドＧ
ＮＤ間に直列に接続された第１の検出用トランジスタと
してのｐＭＯＳトランジスタ４７と、ｎＭＯＳトランジ
スタ４８とからなる。ｐＭＯＳ及びｎＭＯＳトランジス
タ４７，４８のゲートには第１の位相差信号φＲが入力
されている。ｐＭＯＳトランジスタ４７のサイズは前記
ｐＭＯＳトランジスタ１８のサイズと等しく、ｎＭＯＳ
トランジスタ４８のサイズは前記ｎＭＯＳトランジスタ
１９のサイズと等しい。
【００５２】従って、第１の位相差信号φＲがＬレベル
になると、ｐＭＯＳトランジスタ４７はオンし、ｎＭＯ
Ｓトランジスタ４８はオフし、インバータ４６の出力信
号はＨレベルとなる。このとき、ｐＭＯＳトランジスタ
４７はｐＭＯＳトランジスタ１８とほぼ同時にオンする
ため、ｐＭＯＳトランジスタ４７のオンに基づいてｐＭ
ＯＳトランジスタ１８がオンしたことを検出することが
できる。
【００５３】第２の検出回路４３は、第２のＣＭＯＳ回
路としてのインバータ５０とインバータ５３とを備え
る。インバータ５０は電源ＶCC及びグランドＧＮＤ間に
直列に接続されたｐＭＯＳトランジスタ５１と、第２の
検出用トランジスタとしてのｎＭＯＳトランジスタ５２
とからなる。ｐＭＯＳ及びｎＭＯＳトランジスタ５１，
５２のゲートには第２の位相差信号φＰが入力されてい
る。ｐＭＯＳトランジスタ５１のサイズは前記ｐＭＯＳ
トランジスタ１８のサイズと等しく、ｎＭＯＳトランジ
スタ５２のサイズは前記ｎＭＯＳトランジスタ１９のサ
イズと等しい。
【００５４】従って、第２の位相差信号φＰがＨレベル
になると、ｐＭＯＳトランジスタ５１はオフし、ｎＭＯ
Ｓトランジスタ５２はオンし、インバータ５０の出力信
号はＬレベルとなる。このとき、ｎＭＯＳトランジスタ
５２はｎＭＯＳトランジスタ１９とほぼ同時にオンする
ため、ｎＭＯＳトランジスタ５２のオンに基づいてｎＭ
ＯＳトランジスタ１９がオンしたことを検出することが
できる。
【００５５】インバータ５０の出力信号はインバータ５
３によって反転されて前記ＮＡＮＤ４４に出力される。
ＮＡＮＤ回路４４は第１及び第２の検出回路４２，４３
の出力信号に基づいてＬレベルの第１の位相差信号φＲ
の出力を停止させるとともに、Ｈレベルの第２の位相差
信号φＰの出力を停止させるためのリセット信号Ｓ１８
を、インバータ３９を介して前記ＮＡＮＤ回路４０に出
力する。第１及び第２の検出回路４２，４３の出力信号
が共にＨレベルになる、すなわち、前記チャージポンプ
回路１４のｐＭＯＳ及びｎＭＯＳトランジスタ１８，１
９が共にオンしたことが検出されると、ＮＡＮＤ回路４
４はＬレベルのリセット信号Ｓ１８を出力する。
【００５６】ＮＡＮＤ回路４０は信号Ｓ１７及びリセッ
ト信号Ｓ１８に基づく信号Ｓ１９を出力する。信号Ｓ１
７及びリセット信号Ｓ１８が共にＬレベルになると、Ｎ
ＡＮＤ回路４０はＬレベルの信号Ｓ１９を出力する。信
号Ｓ１９がＬレベルになると、前記ＮＡＮＤ回路２４，
３４の出力信号Ｓ４，Ｓ１４は共にＨレベルになるた
め、第１の位相差信号φＲはＨレベルとなり、第２の位
相差信号φＰはＬレベルになる。
【００５７】次に上記のように構成されたＰＬＬ周波数
シンセサイザ１０の作用を図３〜図５に従って説明す
る。図３は基準信号ｆｒの位相と比較信号ｆｐの位相と
が一致している場合を示す。基準信号ｆｒがＬレベルに
なると信号Ｓ１がＨレベルになり、それに基づいて信号
Ｓ４がＬレベルになり、第１の位相差信号φＲもＬレベ
ルとなる。
【００５８】また、比較信号ｆｐがＬレベルになると、
信号Ｓ１１がＨレベルになり、それに基づいて信号Ｓ１
４がＬレベルになり、第２の位相差信号φＰがＨレベル
となる。
【００５９】従って、チャージポンプ回路１４のｐＭＯ
Ｓトランジスタ１８はＬレベルの第１の位相差信号φＲ
に基づいてオンし、ｎＭＯＳトランジスタ１９はＨレベ
ルの第２の位相差信号φＰに基づいてオンする。
【００６０】また、信号Ｓ１，Ｓ１１がＨレベルになる
と、信号Ｓ１７がＬレベルになる。このとき、Ｌレベル
の出力信号Ｓ４に基づいてｐＭＯＳトランジスタ４７が
ｐＭＯＳトランジスタ１８と同時にオンし、第１の検出
回路４２の出力信号はＨレベルになる。また、Ｈレベル
の出力信号Ｓ１４に基づいてｎＭＯＳトランジスタ５２
がｎＭＯＳトランジスタ１９と同時にオンし、第２の検
出回路４３の出力信号はＨレベルになる。従って、リセ
ット信号Ｓ１８は第１及び第２の検出回路４２，４３の
遅延時間とＮＡＮＤ回路４４の遅延時間との和だけ遅れ
てＬレベルになる。
【００６１】すると、信号Ｓ１９はＬレベルになり、信
号Ｓ４，Ｓ１４が共にＨレベルになる。そのため、第１
の位相差信号φＲはＨレベルになり、第２の位相差信号
φＰはＬレベルになる。ｐＭＯＳトランジスタ１８はＨ
レベルの第１の位相差信号φＲに基づいてオフし、ｎＭ
ＯＳトランジスタ１９はＬレベルの第２の位相差信号φ
Ｐに基づいてオフする。
【００６２】また、信号Ｓ１９がＬレベルになると、信
号Ｓ２，Ｓ１２がＨレベルになるため、信号Ｓ３，Ｓ１
３はＬレベルになる。なお、比較信号ｆｐがＨレベルに
なると信号Ｓ１１がＬレベルになり、それに基づいて信
号Ｓ１３がＨレベルになり、信号Ｓ１２がＬレベルにな
る。また、基準信号ｆｒがＨレベルになると信号Ｓ１が
Ｌレベルになり、それに基づいて信号Ｓ３がＨレベルに
なり、信号Ｓ２がＬレベルになる。
【００６３】図４は比較信号ｆｐの位相が基準信号ｆｒ
の位相よりも早い場合を示す。比較信号ｆｐがＬレベル
になると、信号Ｓ１１がＨレベルになり、それに基づい
て信号Ｓ１４がＬレベルになり、第２の位相差信号φＰ
がＨレベルとなる。
【００６４】Ｈレベルの第２の位相差信号φＰに基づい
てｎＭＯＳトランジスタ１９がオンする。このとき、Ｈ
レベルの出力信号Ｓ１４に基づいてｎＭＯＳトランジス
タ５２がｎＭＯＳトランジスタ１９と同時にオンし、第
２の検出回路４３の出力信号はＨレベルになる。
【００６５】この後、基準信号ｆｒがＬレベルになると
信号Ｓ１がＨレベルになり、それに基づいて信号Ｓ４が
Ｌレベルになり、第１の位相差信号φＲがＬレベルとな
る。Ｌレベルの第１の位相差信号φＲに基づいてｐＭＯ
Ｓトランジスタ１８がオンする。このとき、Ｈレベルの
出力信号Ｓ４に基づいてｐＭＯＳトランジスタ４７がｐ
ＭＯＳトランジスタ１８と同時にオンし、第１の検出回
路４２の出力信号はＨレベルになる。
【００６６】また、信号Ｓ１がＨレベルになると、信号
Ｓ１７がＬレベルになる。従って、リセット信号Ｓ１８
は第１の検出回路４２の遅延時間とＮＡＮＤ回路４４の
遅延時間との和だけ遅れてＬレベルになる。
【００６７】すると、信号Ｓ１９はＬレベルになり、信
号Ｓ４，Ｓ１４が共にＨレベルになる。そのため、第１
の位相差信号φＲはＨレベルになり、第２の位相差信号
φＰはＬレベルになる。ｐＭＯＳトランジスタ１８はＨ
レベルの第１の位相差信号φＲに基づいてオフし、ｎＭ
ＯＳトランジスタ１９はＬレベルの第２の位相差信号φ
Ｐに基づいてオフする。
【００６８】図５は比較信号ｆｐの位相が基準信号ｆｒ
の位相よりも遅い場合を示す。基準信号ｆｒがＬレベル
になると信号Ｓ１がＨレベルになり、それに基づいて信
号Ｓ４がＬレベルになり、第１の位相差信号φＲがＬレ
ベルとなる。
【００６９】Ｌレベルの第１の位相差信号φＲに基づい
てｐＭＯＳトランジスタ１８がオンする。このとき、Ｈ
レベルの出力信号Ｓ４に基づいてｐＭＯＳトランジスタ
４７がｐＭＯＳトランジスタ１８と同時にオンし、第１
の検出回路４２の出力信号はＨレベルになる。
【００７０】この後、比較信号ｆｐがＬレベルになる
と、信号Ｓ１１がＨレベルになり、それに基づいて信号
Ｓ１４がＬレベルになり、第２の位相差信号φＰがＨレ
ベルとなる。
【００７１】Ｈレベルの第２の位相差信号φＰに基づい
てｎＭＯＳトランジスタ１９がオンする。このとき、Ｈ
レベルの出力信号Ｓ１４に基づいてｎＭＯＳトランジス
タ５２がｎＭＯＳトランジスタ１９と同時にオンし、第
２の検出回路４３の出力信号はＨレベルになる。
【００７２】また、信号Ｓ１１がＨレベルになると、信
号Ｓ１７がＬレベルになる。従って、リセット信号Ｓ１
８は第２の検出回路４３の遅延時間とＮＡＮＤ回路４４
の遅延時間との和だけ遅れてＬレベルになる。
【００７３】すると、信号Ｓ１９はＬレベルになり、信
号Ｓ４，Ｓ１４が共にＨレベルになる。そのため、第１
の位相差信号φＲはＨレベルになり、第２の位相差信号
φＰはＬレベルになる。ｐＭＯＳトランジスタ１８はＨ
レベルの第１の位相差信号φＲに基づいてオフし、ｎＭ
ＯＳトランジスタ１９はＬレベルの第２の位相差信号φ
Ｐに基づいてオフする。
【００７４】さて、本実施の形態は、以下の効果があ
る。 （１）本形態では、リセット回路１７は、第１の検出回
路４２及び第２の検出回路４３によってチャージポンプ
回路１４のｐＭＯＳトランジスタ１８及びｎＭＯＳトラ
ンジスタ１９が共にオンしたことを検出したとき、Ｌレ
ベルのリセット信号Ｓ１８を出力することによって第１
の位相差信号φＲをリセットしてＨレベルにするととも
に、第２の位相差信号φＰをリセットしＬレベルにす
る。
【００７５】従って、第１及び第２の位相差信号φＲ，
φＰをリセットするまでの遅延時間は第１及び第２の検
出回路４２，４３の遅延時間と、ＮＡＮＤ回路４４の遅
延時間と、ＮＡＮＤ回路４０の遅延時間との和となって
短くすることができる。
【００７６】そのため、図８（ｃ）に示すチャージポン
プ回路１４の出力エネルギーにおけるオーバーラップ領
域を小さくでき、理想的特性に極めて近い状態において
周波数信号ｆｖを設定周波数に安定してロックさせるこ
とができる。
【００７７】また、チャージポンプ回路１４の出力エネ
ルギーのオーバーラップ領域が小さくても、周波数信号
ｆｖを設定周波数に安定してロックさせることができ
る。そのため、チャージポンプ出力波形のばらつきの発
生や、スプリアスノイズの発生を抑制することができ
る。
【００７８】（２）第１及び第２の位相差信号φＲ，φ
Ｐをリセットするためのゲートは第１及び第２の検出回
路４２，４３、及びＮＡＮＤ回路４４，４０と少ない。
そのため、プロセスがばらついたとしても、第１及び第
２の位相差信号φＲ，φＰをリセットするまでの遅延時
間がほとんどばらつくことはなく、ほぼ一定値とするこ
とができる。
【００７９】［第２の実施の形態］次に、第２の実施の
形態を図６に従って説明する。なお、説明の便宜上、図
２と同様の構成については同一の符号を付してその説明
を一部省略する。
【００８０】本形態は前記ＰＬＬ周波数シンセサイザ１
０に適用される別のリセット回路５５を示す。リセット
回路５５は第１の検出回路５６、第２の検出回路５７及
び前記２入力ＮＡＮＤ回路４４を備える。
【００８１】第１の検出回路５６は第１の検出用トラン
ジスタとしてのｐＭＯＳトランジスタ４７に対して、前
記ｎＭＯＳトランジスタ４８に代えて負荷抵抗Ｒ１を接
続することによって第１のインバータを構成している点
において前記第１の検出回路４２と異なる。第２の検出
回路５７は第２の検出用トランジスタとしてのｎＭＯＳ
トランジスタ５２に対して、前記ｐＭＯＳトランジスタ
５１に代えて負荷抵抗Ｒ２を接続することによって第２
のインバータを構成している点において前記第２の検出
回路４３と異なる。
【００８２】本形態においても、第１の位相差信号φＲ
がＬレベルになると、ｐＭＯＳトランジスタ４７は前記
ｐＭＯＳトランジスタ１８とほぼ同時にオンして第１の
検出回路５６の出力信号はＨレベルとなり、ｐＭＯＳト
ランジスタ１８がオンしたことを検出することができ
る。第２の位相差信号φＰがＨレベルになると、ｎＭＯ
Ｓトランジスタ５２は前記ｎＭＯＳトランジスタ１９と
ほぼ同時にオンして第２の検出回路５７の出力信号はＨ
レベルとなり、ｎＭＯＳトランジスタ１９がオンしたこ
とを検出することができる。
【００８３】従って、本実施の形態のリセット回路５５
も、前記第１の実施の形態のリセット回路１７と同様の
効果がある。 ［第３の実施の形態］次に、第３の実施の形態を図７に
従って説明する。なお、説明の便宜上、図２と同様の構
成については同一の符号を付してその説明を一部省略す
る。
【００８４】本形態は前記ＰＬＬ周波数シンセサイザ１
０に適用される別のリセット回路６５及びチャージポン
プ回路６０を示す。チャージポンプ回路６０は、電源Ｖ
CC及びグランドＧＮＤ間に直列に接続された第１のトラ
ンジスタとしてのｐｎｐトランジスタ６１及び第２のト
ランジスタとしてのｎｐｎトランジスタ６２からなる。
ｐｎｐトランジスタ６１及びｎｐｎトランジスタ６２の
コレクタは出力端子６３に接続されている。出力端子６
３には前記ＬＰＦ１５が接続される。
【００８５】ｐｎｐトランジスタ６１のベースは抵抗Ｒ
３を介して電源ＶCCに接続されるとともに、ベースには
抵抗Ｒ４を介して前記第１の位相差信号φＲが入力され
ている。ｎｐｎトランジスタ６２のベースは抵抗Ｒ５を
介してグランドＧＮＤに接続されるとともに、同じくベ
ースには抵抗Ｒ６を介して前記第２の位相差信号φＰが
入力されている。
【００８６】第１及び第２の位相差信号φＲ，φＰの電
位に基づいてｐｎｐトランジスタ６１及びｎｐｎトラン
ジスタ６２がオンオフされ、チャージポンプ回路６０は
出力端子６３から電圧信号Ｄｏを出力する。
【００８７】リセット回路６５は第１の検出回路６６、
第２の検出回路６７及び前記２入力ＮＡＮＤ回路４４を
備える。第１の検出回路６６は前記ｐＭＯＳトランジス
タ４７に代えて第１の検出用トランジスタとしてのｐｎ
ｐトランジスタ６８を用いるとともに、ｐｎｐトランジ
スタ６８に対して、前記ｎＭＯＳトランジスタ４８に代
えて負荷抵抗Ｒ７を接続することによって第１のインバ
ータを構成している点において、前記第１の検出回路４
２と異なる。
【００８８】第２の検出回路６７は前記ｎＭＯＳトラン
ジスタ５２に代えて第２の検出用トランジスタとしての
ｎｐｎトランジスタ６９を用いるとともに、ｎｐｎトラ
ンジスタ６９に対して、前記ｐＭＯＳトランジスタ５１
に代えて負荷抵抗Ｒ８を接続することによって第２のイ
ンバータを構成している点において、前記第２の検出回
路４３と異なる。
【００８９】ｐｎｐトランジスタ６８のサイズは前記ｐ
ｎｐトランジスタ６１のサイズと等しく、ｎｐｎトラン
ジスタ６９のサイズは前記ｎｐｎトランジスタ６２のサ
イズと等しい。
【００９０】従って、第１の位相差信号φＲがＬレベル
になると、ｐｎｐトランジスタ６８はｐｎｐトランジス
タ６１とほぼ同時にオンするため、ｐｎｐトランジスタ
６８のオンに基づいてｐｎｐトランジスタ６１がオンし
たことを検出することができる。
【００９１】また、第２の位相差信号φＰがＨレベルに
なると、ｎｐｎトランジスタ６９はｎｐｎトランジスタ
６２とほぼ同時にオンするため、ｎｐｎトランジスタ６
９のオンに基づいてｎｐｎトランジスタ６２がオンした
ことを検出することができる。
【００９２】従って、本実施の形態のリセット回路６５
も、前記第１の実施の形態のリセット回路１７と同様の
効果がある。また、チャージポンプ回路６０はＭＯＳト
ランジスタに比べて高速に動作するバイポーラトランジ
スタにて構成されているので、周波数信号を設定周波数
により高速にロックさせることができる。
【００９３】［第４の実施の形態］次に、本発明の第４
の実施の形態を図９〜図１３に従って説明する。なお、
重複説明を避けるため、図２において説明したものと同
じ要素については、同じ参照番号が付されている。ま
た、前述した位相比較器１３及びリセット回路１７との
相違点を中心に説明する。
【００９４】図９は前記ＰＬＬ周波数シンセサイザ１０
に使用される別の形態の位相比較器７１及びリセット回
路７６を示す。位相比較器７１は、７個の２入力ＮＡＮ
Ｄ回路２１〜２３，３１〜３３，４０、２個の３入力Ｎ
ＡＮＤ回路２４，３４、１個の４入力ＮＡＮＤ回路３
７、３個のインバータ２５，３５，７４、遅延回路７５
及びプルアップ抵抗Ｒ１０を備える。
【００９５】ＮＡＮＤ回路２４は信号Ｓ１，Ｓ３を入力
するとともに、遅延回路７５の出力信号Ｓ７５を入力す
る。ＮＡＮＤ回路２４は３つの信号Ｓ１，Ｓ３，Ｓ７５
に基づく信号Ｓ４を出力する。ＮＡＮＤ回路２２は２つ
の信号Ｓ３，Ｓ７５を入力し、両信号Ｓ３，Ｓ７５に基
づく信号Ｓ２を出力する。ＮＡＮＤ回路３４は３つの信
号Ｓ１１，Ｓ１３，Ｓ７５を入力し、これらの信号に基
づく信号Ｓ１４を出力する。ＮＡＮＤ回路３２は２つの
信号Ｓ１３，Ｓ７５を入力し、両信号Ｓ１３，Ｓ７５に
基づく信号Ｓ１２を出力する。
【００９６】ＮＡＮＤ回路３７は４つの信号Ｓ１，Ｓ
３，Ｓ１１，Ｓ１３を入力し、これらの信号に基づく信
号Ｓ１７を遅延回路７５に出力する。遅延回路７５は、
前記遅延回路２３８と同様に、直列に接続された偶数個
のインバータからなり、信号Ｓ１７に基づいて該信号Ｓ
１７と同相でありかつ信号Ｓ１７を遅延させた信号Ｓ７
５を出力する。
【００９７】ＮＡＮＤ回路７２はインバータ２５を介し
て信号Ｓ４を反転した信号Ｓ４バーを入力するととも
に、リセット回路７６のリセット信号Ｓ８０を入力して
いる。ＮＡＮＤ回路７２の出力端子はプルアップ抵抗Ｒ
１０を介して電源ＶCCに接続されている。ＮＡＮＤ回路
７２は両信号Ｓ４バー，Ｓ８０に基づいて第１の位相差
信号φＲを出力する。
【００９８】図１０に示すように、本形態において、Ｎ
ＡＮＤ回路７２はグランドＧＮＤに対して直列に接続さ
れた２つのｎＭＯＳトランジスタ８７，８８を備える。
ｎＭＯＳトランジスタ８７のドレインはプルアップ抵抗
Ｒ１０を介して電源Ｖccに接続されており、ＮＡＮＤ回
路７２はオープンドレイン形式となっている。
【００９９】両ｎＭＯＳトランジスタ８７，８８のバッ
クゲートはグランドＧＮＤに接続されている。ｎＭＯＳ
トランジスタ８７のゲートには信号Ｓ４バーが入力さ
れ、ｎＭＯＳトランジスタ８８のゲートにはリセット信
号Ｓ８０が入力されている。従って、リセット信号Ｓ８
０がＬレベルであるとｎＭＯＳトランジスタ８８はオフ
するため、信号Ｓ４のレベルに関係なくＨレベルの第１
の位相差信号φＲが出力される。また、リセット信号Ｓ
８０がＨレベルであるとｎＭＯＳトランジスタ８８がオ
ンするため、信号Ｓ４バーのレベルに基づいてｎＭＯＳ
トランジスタ８７がオン又はオフし、信号Ｓ４のレベル
と同一のレベルを持つ第１の位相差信号φＲが出力され
る。
【０１００】ＮＡＮＤ回路７３はインバータ３５を介し
て信号Ｓ１４を反転した信号Ｓ１４バーを入力するとと
もに、リセット信号Ｓ８０を入力しており、これらの信
号に基づく信号Ｓ７３を出力する。従って、リセット信
号Ｓ８０がＬレベルであると、信号Ｓ１４のレベルに関
係なくＨレベルの信号Ｓ７３が出力される。また、リセ
ット信号Ｓ８０がＨレベルであると、信号Ｓ１４のレベ
ルと同一のレベルを持つ信号Ｓ７３が出力される。
【０１０１】インバータ７４はＮＡＮＤ回路７３の出力
端子に接続されており、インバータ７４は信号Ｓ７３を
反転することにより第２の位相差信号φＰを出力する。
リセット回路７６は、前記チャージポンプ回路１４のｐ
ＭＯＳトランジスタ１８及びｎＭＯＳトランジスタ１９
の導通状態を検出し、両トランジスタ１８，１９が共に
オンしたことを検出したとき、第１の位相差信号φＲの
Ｌレベルの出力を停止させるとともに、第２の位相差信
号φＰのＨレベルの出力を停止させる。
【０１０２】リセット回路７６は、第１の検出回路とし
ての２入力ＮＡＮＤ回路７７、第２の検出回路としての
２入力ＮＡＮＤ回路７８、信号生成回路としての４入力
ＮＡＮＤ回路８０、３入力ＮＡＮＤ回路７９及び２個の
インバータ８１，８２を備える。
【０１０３】ＮＡＮＤ回路７７は、第１の位相差信号φ
Ｒを入力するとともに、ＮＡＮＤ回路７９の出力信号Ｓ
７９を入力し、両信号に基づく信号Ｓ７７を出力する。
信号Ｓ７９がＬレベルであると、位相差信号φＲのレベ
ルに関係なくＨレベルの信号Ｓ７７が出力される。
【０１０４】また、信号Ｓ７９がＨレベルであると、位
相差信号φＲのレベルを反転したレベルを持つ信号Ｓ７
７が出力される。従って、第１の位相差信号φＲがＬレ
ベルになると、信号Ｓ７７はＨレベルとなる。このと
き、Ｌレベルの第１の位相差信号φＲに基づいて前記チ
ャージポンプ回路１４のｐＭＯＳトランジスタ１８がオ
ンするため、信号Ｓ７７がＨレベルになったことによっ
てｐＭＯＳトランジスタ１８がオンしたことを検出する
ことができる。
【０１０５】ＮＡＮＤ回路７８は、インバータ８１を介
して第２の位相差信号φＰを反転した信号、すなわち信
号Ｓ７３を入力するとともに、出力信号Ｓ７９を入力
し、両信号に基づく信号Ｓ７８を出力する。信号Ｓ７９
がＬレベルであると、信号Ｓ７３のレベルに関係なくＨ
レベルの信号Ｓ７８が出力される。
【０１０６】また、信号Ｓ７９がＨレベルであると、信
号Ｓ７３のレベルを反転したレベルを持つ信号Ｓ７８が
出力される。従って、第２の位相差信号φＰがＨレベル
になると、信号Ｓ７８はＨレベルとなる。このとき、Ｈ
レベルの第２の位相差信号φＰに基づいて前記チャージ
ポンプ回路１４のｎＭＯＳトランジスタ１９がオンする
ため、信号Ｓ７８がＨレベルになったことによってｎＭ
ＯＳトランジスタ１９がオンしたことを検出することが
できる。
【０１０７】ＮＡＮＤ回路８０は４つの信号Ｓ４バー，
Ｓ７７，Ｓ７８，Ｓ１４バーに基づいて、Ｌレベルの第
１の位相差信号φＲの出力を停止させるとともに、Ｈレ
ベルの第２の位相差信号φＰの出力を停止させるための
リセット信号Ｓ８０を前記ＮＡＮＤ回路７２，７３に出
力する。信号Ｓ４バー，Ｓ１４バーが共にＨレベルの状
態において、ＮＡＮＤ回路７７，７８の出力信号が共に
Ｈレベルになる、すなわち、前記チャージポンプ回路１
４のｐＭＯＳ及びｎＭＯＳトランジスタ１８，１９が共
にオンしたことが検出されると、ＮＡＮＤ回路８０はＬ
レベルのリセット信号Ｓ８０を出力する。
【０１０８】ＮＡＮＤ回路７９は信号Ｓ７７，Ｓ７８を
入力するとともに、インバータ８２を介してリセット信
号Ｓ８０のレベルを反転した信号を入力し、これらの信
号に基づく信号Ｓ７９を出力する。信号Ｓ７７，Ｓ７８
が共にＨレベルになり、信号Ｓ８０がＬレベルになる
と、Ｌレベルの信号Ｓ７９が出力される。信号Ｓ７７，
Ｓ７８のいずれかがＬレベルであるか信号Ｓ８０がＨレ
ベルであると、Ｈレベルの信号Ｓ７９が出力される。
【０１０９】次に上記のように構成された位相比較器７
１及びリセット回路７６の作用を図１１〜図１３に従っ
て説明する。図１１は基準信号ｆｒの位相と比較信号ｆ
ｐの位相とが一致している場合を示す。基準信号ｆｒが
Ｌレベルになると信号Ｓ１がＨレベルになり、それに基
づいて信号Ｓ４がＬレベルになる。信号Ｓ４がＬレベル
になることによって第１の位相差信号φＲがＬレベルと
なる。
【０１１０】また、比較信号ｆｐがＬレベルになると、
信号Ｓ１１がＨレベルになり、それに基づいて信号Ｓ１
４がＬレベルになる。信号Ｓ１４がＬレベルになること
によって信号Ｓ７３がＬレベルになるとともに、第２の
位相差信号φＰがＨレベルとなる。
【０１１１】従って、前記チャージポンプ回路１４のｐ
ＭＯＳトランジスタ１８はＬレベルの第１の位相差信号
φＲに基づいてオンし、ｎＭＯＳトランジスタ１９はＨ
レベルの第２の位相差信号φＰに基づいてオンする。
【０１１２】第１の位相差信号φＲがＬレベルになるこ
とによって信号Ｓ７７がＨレベルになり、信号Ｓ７３が
Ｌレベルになることによって信号Ｓ７８がＨレベルにな
る。その結果、リセット信号Ｓ８０はＬレベルになり、
それに基づいて第１の位相差信号φＲはＨレベルにな
り、信号Ｓ７３はＨレベルになり、さらに第２の位相差
信号φＰはＬレベルになる。ｐＭＯＳトランジスタ１８
はＨレベルの第１の位相差信号φＲに基づいてオフし、
ｎＭＯＳトランジスタ１９はＬレベルの第２の位相差信
号φＰに基づいてオフする。
【０１１３】また、リセット信号Ｓ８０がＬレベルにな
ると、このとき信号Ｓ７７，Ｓ７８は共にＨレベルであ
るため、信号Ｓ７９はＬレベルになる。また、信号Ｓ
１，Ｓ１１がＨレベルになると、信号Ｓ１７がＬレベル
になる。すると、信号Ｓ７５は遅延回路７５の遅延時間
Ｄ２だけ遅れてＬレベルになる。信号Ｓ７５がＬレベル
になることによって、信号Ｓ４，Ｓ１４が共にＨレベル
になるとともに、信号Ｓ２，Ｓ１２が共にＨレベルにな
る。
【０１１４】信号Ｓ４，Ｓ１４が共にＨレベルになると
リセット信号Ｓ８０がＨレベルとなり、リセット信号Ｓ
８０がＨレベルになることによって信号Ｓ７９がＨレベ
ルになる。このとき、第１及び第２の位相差信号φＲ，
φＰのレベルはそれぞれＨ，Ｌであるので、信号Ｓ７
７，Ｓ７８は共にＬレベルになる。
【０１１５】さらに、信号Ｓ２がＨレベルになると信号
Ｓ３はＬレベルになり、信号Ｓ１２がＨレベルになると
信号Ｓ１３はＬレベルになる。また、信号Ｓ４がＨレベ
ルになることによって信号Ｓ１がＬレベルになり、信号
Ｓ１４がＨレベルになることによって信号Ｓ１１がＬレ
ベルになる。信号Ｓ１がＬレベルになることによって信
号Ｓ３がＨレベルになり、信号Ｓ１１がＬレベルになる
ことによって信号Ｓ１３がＨレベルになる。また、信号
Ｓ１，Ｓ１１がＬレベルになることによって信号Ｓ１７
がＨレベルになる。
【０１１６】すると、信号Ｓ７５は遅延回路７５の遅延
時間Ｄ２だけ遅れてＨレベルになる。信号Ｓ７５がＨレ
ベルになることによって、信号Ｓ２，Ｓ１２が共にＬレ
ベルになる。
【０１１７】図１２は比較信号ｆｐの位相が基準信号ｆ
ｒの位相よりも早い場合を示す。比較信号ｆｐがＬレベ
ルになると、信号Ｓ１１がＨレベルになり、それに基づ
いて信号Ｓ１４がＬレベルになる。信号Ｓ１４がＬレベ
ルになることによって信号Ｓ７３がＬレベルになるとと
もに、第２の位相差信号φＰがＨレベルとなる。
【０１１８】Ｈレベルの第２の位相差信号φＰに基づい
てｎＭＯＳトランジスタ１９がオンする。また、信号Ｓ
７３がＬレベルになることによって信号Ｓ７８がＨレベ
ルになる。
【０１１９】この後、基準信号ｆｒがＬレベルになる
と、信号Ｓ１がＨレベルになり、それに基づいて信号Ｓ
４がＬレベルになる。信号Ｓ４がＬレベルになることに
よって第１の位相差信号φＲがＬレベルとなる。
【０１２０】Ｌレベルの第１の位相差信号φＲに基づい
てｐＭＯＳトランジスタ１８がオンする。また、第１の
位相差信号φＲがＬレベルになることによって信号Ｓ７
７がＨレベルになる。信号Ｓ７７がＨレベルになったと
き、信号Ｓ７８はＨレベルであるため、リセット信号Ｓ
８０はＬレベルになる。Ｌレベルのリセット信号Ｓ８０
に基づいて第１の位相差信号φＲはＨレベルになり、信
号Ｓ７３はＨレベルになり、さらに第２の位相差信号φ
ＰはＬレベルになる。ｐＭＯＳトランジスタ１８はＨレ
ベルの第１の位相差信号φＲに基づいてオフし、ｎＭＯ
Ｓトランジスタ１９はＬレベルの第２の位相差信号φＰ
に基づいてオフする。
【０１２１】また、リセット信号Ｓ８０がＬレベルにな
ると、このとき信号Ｓ７７，Ｓ７８は共にＨレベルであ
るため、信号Ｓ７９はＬレベルになる。また、信号Ｓ
１，Ｓ１１がＨレベルになると、信号Ｓ１７がＬレベル
になる。すると、信号Ｓ７５は遅延回路７５の遅延時間
Ｄ２だけ遅れてＬレベルになる。信号Ｓ７５がＬレベル
になることによって、信号Ｓ４，Ｓ１４が共にＨレベル
になるとともに、信号Ｓ２，Ｓ１２が共にＨレベルにな
る。
【０１２２】信号Ｓ４，Ｓ１４が共にＨレベルになると
リセット信号Ｓ８０がＨレベルとなり、リセット信号Ｓ
８０がＨレベルになることによって信号Ｓ７９がＨレベ
ルになる。このとき、第１及び第２の位相差信号φＲ，
φＰのレベルはそれぞれＨ，Ｌであるので、信号Ｓ７
７，Ｓ７８は共にＬレベルになる。
【０１２３】さらに、信号Ｓ２がＨレベルになると信号
Ｓ３はＬレベルになり、信号Ｓ１２がＨレベルになると
信号Ｓ１３はＬレベルになる。また、信号Ｓ４がＨレベ
ルになることによって信号Ｓ１がＬレベルになり、信号
Ｓ１４がＨレベルになることによって信号Ｓ１１がＬレ
ベルになる。信号Ｓ１がＬレベルになることによって信
号Ｓ３がＨレベルになり、信号Ｓ１１がＬレベルになる
ことによって信号Ｓ１３がＨレベルになる。また、信号
Ｓ１，Ｓ１１がＬレベルになることによって信号Ｓ１７
がＨレベルになる。
【０１２４】すると、信号Ｓ７５は遅延回路７５の遅延
時間Ｄ２だけ遅れてＨレベルになる。信号Ｓ７５がＨレ
ベルになることによって、信号Ｓ２，Ｓ１２が共にＬレ
ベルになる。
【０１２５】図１３は比較信号ｆｐの位相が基準信号ｆ
ｒの位相よりも遅い場合を示す。基準信号ｆｒがＬレベ
ルになると信号Ｓ１がＨレベルになり、それに基づいて
信号Ｓ４がＬレベルになる。信号Ｓ４がＬレベルになる
ことによって第１の位相差信号φＲがＬレベルとなる。
【０１２６】Ｌレベルの第１の位相差信号φＲに基づい
てｐＭＯＳトランジスタ１８がオンする。また、第１の
位相差信号φＲがＬレベルになることによって信号Ｓ７
７がＨレベルになる。
【０１２７】この後、比較信号ｆｐがＬレベルになる
と、信号Ｓ１１がＨレベルになり、それに基づいて信号
Ｓ１４がＬレベルになる。信号Ｓ１４がＬレベルになる
ことによって信号Ｓ７３がＬレベルになるとともに、第
２の位相差信号φＰがＨレベルになる。
【０１２８】Ｈレベルの第２の位相差信号φＰに基づい
てｎＭＯＳトランジスタ１９がオンする。また、信号Ｓ
７３がＬレベルになることによって信号Ｓ７８がＨレベ
ルになる。信号Ｓ７８がＨレベルになったとき、信号Ｓ
７７はＨレベルであるため、リセット信号Ｓ８０はＬレ
ベルになる。Ｌレベルのリセット信号Ｓ８０に基づいて
第１の位相差信号φＲはＨレベルになり、信号Ｓ７３は
Ｈレベルになり、さらに第２の位相差信号φＰはＬレベ
ルになる。ｐＭＯＳトランジスタ１８はＨレベルの第１
の位相差信号φＲに基づいてオフし、ｎＭＯＳトランジ
スタ１９はＬレベルの第２の位相差信号φＰに基づいて
オフする。
【０１２９】また、リセット信号Ｓ８０がＬレベルにな
ると、このとき信号Ｓ７７，Ｓ７８は共にＨレベルであ
るため、信号Ｓ７９はＬレベルになる。また、信号Ｓ
１，Ｓ１１がＨレベルになると、信号Ｓ１７がＬレベル
になる。すると、信号Ｓ７５は遅延回路７５の遅延時間
Ｄ２だけ遅れてＬレベルになる。信号Ｓ７５がＬレベル
になることによって、信号Ｓ４，Ｓ１４が共にＨレベル
になるとともに、信号Ｓ２，Ｓ１２が共にＨレベルにな
る。
【０１３０】信号Ｓ４，Ｓ１４が共にＨレベルになると
リセット信号Ｓ８０がＨレベルとなり、リセット信号Ｓ
８０がＨレベルになることによって信号Ｓ７９がＨレベ
ルになる。このとき、第１及び第２の位相差信号φＲ，
φＰのレベルはそれぞれＨ，Ｌであるので、信号Ｓ７
７，Ｓ７８は共にＬレベルになる。
【０１３１】さらに、信号Ｓ２がＨレベルになると信号
Ｓ３はＬレベルになり、信号Ｓ１２がＨレベルになると
信号Ｓ１３はＬレベルになる。また、信号Ｓ４がＨレベ
ルになることによって信号Ｓ１がＬレベルになり、信号
Ｓ１４がＨレベルになることによって信号Ｓ１１がＬレ
ベルになる。信号Ｓ１がＬレベルになることによって信
号Ｓ３がＨレベルになり、信号Ｓ１１がＬレベルになる
ことによって信号Ｓ１３がＨレベルになる。また、信号
Ｓ１，Ｓ１１がＬレベルになることによって信号Ｓ１７
がＨレベルになる。
【０１３２】すると、信号Ｓ７５は遅延回路７５の遅延
時間Ｄ２だけ遅れてＨレベルになる。信号Ｓ７５がＨレ
ベルになることによって、信号Ｓ２，Ｓ１２が共にＬレ
ベルになる。
【０１３３】さて、本実施の形態は、以下の効果があ
る。 （１）本形態のリセット回路７６は、ＮＡＮＤ回路７
７，７８によってチャージポンプ回路１４のｐＭＯＳト
ランジスタ１８及びｎＭＯＳトランジスタ１９が共にオ
ンしたことを検出したとき、Ｌレベルのリセット信号Ｓ
８０を出力することによって第１の位相差信号φＲをリ
セットしてＨレベルにするとともに、第２の位相差信号
φＰをリセットしＬレベルにする。
【０１３４】従って、第１及び第２の位相差信号φＲ，
φＰをリセットするまでの遅延時間はＮＡＮＤ回路７
７，７８の遅延時間と、ＮＡＮＤ回路８０の遅延時間と
の和となり、第１の形態のリセット回路１７と比較して
遅延時間をより短くすることができる。
【０１３５】（２）第１及び第２の位相差信号φＲ，φ
Ｐをリセットするためのゲートは、１段目のＮＡＮＤ回
路７７，７８と２段目のＮＡＮＤ回路８０の２段と少な
い。そのため、プロセスがばらついたとしても、第１及
び第２の位相差信号φＲ，φＰをリセットするまでの遅
延時間がほとんどばらつくことはなく、より確実にほぼ
一定値とすることができる。
【０１３６】（３）第１及び第２の検出回路としてＮＡ
ＮＤ回路７７，７８を使用している。ＮＡＮＤ回路７
７，７８はＮＡＮＤ回路８０を制御するための信号を出
力できればよいため、ＮＡＮＤ回路７７，７８はサイズ
の小さいＭＯＳトランジスタで構成できる。そのため、
リセット回路７６の占有面積を小さくして高集積化を図
ることができる。
【０１３７】（４）本形態のＮＡＮＤ回路７２は２つの
ｎＭＯＳトランジスタ８７，８８よりなるオープンドレ
イン形式であるため、ＭＯＳトランジスタを４個必要と
する一般のＮＡＮＤ回路よりも素子数を低減でき、高集
積化を図ることができる。
【０１３８】［第５の実施の形態］次に、本発明の第５
の実施の形態を図１４に従って説明する。なお、重複説
明を避けるため、図９において説明したものと同じ要素
については、同じ参照番号が付されている。また、前述
した位相比較器７１との相違点を中心に説明する。
【０１３９】図１４は前記ＰＬＬ周波数シンセサイザ１
０に使用される別の形態の位相比較器９１及びリセット
回路７６を示す。位相比較器９１は、前記３入力ＮＡＮ
Ｄ回路２４，３４に代えて４入力ＮＡＮＤ回路９２，９
３を用いるとともに、２入力ＮＡＮＤ回路７２に代えて
インバータ９４を用い、さらに２入力ＮＡＮＤ回路７３
及びインバータ７４を省略した点において、前記位相比
較器７１と異なり、その他の構成は位相比較器７１と同
一である。
【０１４０】ＮＡＮＤ回路９２は信号Ｓ１，Ｓ３，Ｓ７
５を入力するとともに、ＮＡＮＤ回路８０のリセット信
号Ｓ８０を入力する。ＮＡＮＤ回路９２は４つの信号Ｓ
１，Ｓ３，Ｓ７５，Ｓ８０に基づく信号Ｓ９２を出力す
る。
【０１４１】インバータ２５，９４はＮＡＮＤ回路９２
の出力端子に対して直列に接続されており、インバータ
９４は信号Ｓ９２と同一の論理レベルの第１の位相差信
号φＲを出力する。本形態において、インバータ９４は
オープンドレイン形式の１つのｎＭＯＳトランジスタか
らなり、そのｎＭＯＳトランジスタのドレインはプルア
ップ抵抗Ｒ１０を介して電源Ｖccに接続されている。
【０１４２】ＮＡＮＤ回路９３は信号Ｓ１１，Ｓ１３，
Ｓ７５を入力するとともに、リセット信号Ｓ８０を入力
する。ＮＡＮＤ回路９３は４つの信号Ｓ１１，Ｓ１３，
Ｓ７５，Ｓ８０に基づく信号Ｓ９３を出力する。インバ
ータ３５はＮＡＮＤ回路９３の出力信号Ｓ９３を反転す
ることにより第２の位相差信号φＰを出力する。
【０１４３】従って、リセット信号Ｓ８０がＬレベルに
なると、信号Ｓ１，Ｓ３，Ｓ７５のレベルには関係な
く、信号Ｓ９２はＨレベルとなる。そのため、第１の位
相差信号φＲはＨレベルになり、チャージポンプ回路１
４のｐＭＯＳトランジスタ１８がオフされる。
【０１４４】また、リセット信号Ｓ８０がＬレベルにな
ると、信号Ｓ１１，Ｓ１３，Ｓ７５のレベルには関係な
く、信号Ｓ９３はＨレベルとなる。そのため、第２の位
相差信号φＰはＬレベルになり、チャージポンプ回路１
４のｎＭＯＳトランジスタ１９もオフされる。
【０１４５】さて、本実施の形態は、前記第４の形態と
同様の作用及び効果があるとともに、前記位相比較器７
１と比較して、ＮＡＮＤ回路７２，７３を省略できるた
め、回路を簡略化し、高集積化を図ることができる。
【０１４６】［第６の実施の形態］次に、本発明の第６
の実施の形態を図１５に従って説明する。なお、重複説
明を避けるため、図９において説明したものと同じ要素
については、同じ参照番号が付されている。また、前述
したリセット回路７６との相違点を中心に説明する。
【０１４７】本形態において、位相比較器７１のＮＡＮ
Ｄ回路７２はインバータ２５を介して信号Ｓ４を反転し
た信号Ｓ４バーを入力するとともに、リセット回路１０
１の第１のリセット信号Ｓ１０７を入力している。ＮＡ
ＮＤ回路７２は両信号Ｓ４バー，Ｓ１０７に基づいて第
１の位相差信号φＲを出力する。従って、第１のリセッ
ト信号Ｓ１０７がＬレベルであると信号Ｓ４のレベルに
関係なくＨレベルの第１の位相差信号φＲが出力され
る。また、第１のリセット信号Ｓ１０７がＨレベルであ
ると信号Ｓ４のレベルと同一のレベルを持つ第１の位相
差信号φＲが出力される。
【０１４８】また、ＮＡＮＤ回路７３はインバータ３５
を介して信号Ｓ１４を反転した信号Ｓ１４バーを入力す
るとともに、第２のリセット信号Ｓ１０９を入力してお
り、これらの信号に基づく信号Ｓ７３を出力する。従っ
て、第２のリセット信号Ｓ１０９がＬレベルであると、
信号Ｓ１４のレベルに関係なくＨレベルの信号Ｓ７３が
出力される。また、第２のリセット信号Ｓ１０９がＨレ
ベルであると、信号Ｓ１４のレベルと同一のレベルを持
つ信号Ｓ７３が出力される。
【０１４９】リセット回路１０１は、インバータ１０
２、検出回路としての２入力ＮＡＮＤ回路１０３、第１
及び第２の信号生成回路１０４，１０５を備える。ＮＡ
ＮＤ回路１０３はインバータ１０２を介して第１の位相
差信号φＲを反転した信号を入力するとともに、第２の
位相差信号φＰを入力している。ＮＡＮＤ回路１０３は
両信号に基づく信号Ｓ１０３を出力する。従って、第１
の位相差信号φＲがＬレベルになり、第２の位相差信号
φＰがＨレベルになると、信号Ｓ１０３はＬレベルとな
り、前記チャージポンプ回路１４のｐＭＯＳトランジス
タ１８及びｎＭＯＳトランジスタ１９が共にオンしたこ
とを検出することができる。
【０１５０】第１の信号生成回路１０４は２個の２入力
ＮＡＮＤ回路１０６，１０７を備える。ＮＡＮＤ回路１
０６は、信号Ｓ１０３を入力するとともに、ＮＡＮＤ回
路１０７から出力される信号Ｓ１０７を入力しており、
両信号Ｓ１０３，Ｓ１０７に基づく信号Ｓ１０６を出力
する。
【０１５１】ＮＡＮＤ回路１０７は前記信号Ｓ４バーを
入力するとともに、ＮＡＮＤ回路１０６の出力信号Ｓ１
０６を入力しており、両信号Ｓ４バー，Ｓ１０６に基づ
いて、第１の位相差信号φＲのＬレベル出力を停止させ
るための第１のリセット信号Ｓ１０７を出力する。すな
わち、第１及び第２の位相差信号φＲ，φＰがそれぞれ
Ｌ，Ｈレベルになって信号Ｓ１０３がＬレベルになる
と、信号Ｓ１０６はＨレベルになる。このとき、信号Ｓ
４バーがＨレベルであるため、ＮＡＮＤ回路１０７はＬ
レベルの第１のリセット信号Ｓ１０７を出力する。
【０１５２】第２の信号生成回路１０５は２個の２入力
ＮＡＮＤ回路１０８，１０９を備える。ＮＡＮＤ回路１
０８は、信号Ｓ１０３を入力するとともに、ＮＡＮＤ回
路１０９から出力される信号Ｓ１０９を入力しており、
両信号Ｓ１０３，Ｓ１０９に基づく信号Ｓ１０８を出力
する。
【０１５３】ＮＡＮＤ回路１０９は前記信号Ｓ１４バー
を入力するとともに、ＮＡＮＤ回路１０８の出力信号Ｓ
１０８を入力しており、両信号Ｓ１４バー，Ｓ１０８に
基づいて、第２の位相差信号φＰのＨレベル出力を停止
させるための第２のリセット信号Ｓ１０９を出力する。
すなわち、第１及び第２の位相差信号φＲ，φＰがそれ
ぞれＬ，Ｈレベルになって信号Ｓ１０３がＬレベルにな
ると、信号Ｓ１０８はＨレベルになる。このとき、信号
Ｓ１４バーがＨレベルであるため、ＮＡＮＤ回路１０９
はＬレベルの第２のリセット信号Ｓ１０９を出力する。
【０１５４】従って、本実施の形態のリセット回路１０
１は、レイアウトの都合上、４入力ＮＡＮＤ回路及び３
入力ＮＡＮＤ回路を使用できない場合に、前記第１の実
施の形態のリセット回路１７と同様の論理を得ることが
できる。
【０１５５】［第７の実施の形態］次に、本発明の第７
の実施の形態を図１６に従って説明する。なお、重複説
明を避けるため、図１４，図１５において説明したもの
と同じ要素については、同じ参照番号が付されている。
【０１５６】本形態は、第５の形態における位相比較器
９１に対して第６の形態のリセット回路１０１を付加し
た構成である。位相比較器９１のＮＡＮＤ回路９２は信
号Ｓ１，Ｓ３，Ｓ７５を入力するとともに、リセット回
路１０１の第１のリセット信号Ｓ１０７を入力してい
る。ＮＡＮＤ回路９２は４つの信号Ｓ１，Ｓ３，Ｓ７
５，Ｓ１０７に基づく信号Ｓ９２を出力する。
【０１５７】また、ＮＡＮＤ回路９３は信号Ｓ１１，Ｓ
１３，Ｓ７５を入力するとともに、リセット回路１０１
の第２のリセット信号Ｓ１０９を入力している。ＮＡＮ
Ｄ回路９３は４つの信号Ｓ１１，Ｓ１３，Ｓ７５，Ｓ１
０９に基づく信号Ｓ９３を出力する。
【０１５８】リセット回路１０１において、第１の信号
生成回路１０４のＮＡＮＤ回路１０７は前記信号Ｓ９２
バーを入力するとともに、信号Ｓ１０６を入力してお
り、両信号Ｓ９２バー，Ｓ１０６に基づいて第１のリセ
ット信号Ｓ１０７を出力する。
【０１５９】従って、第１のリセット信号Ｓ１０７がＬ
レベルになると、信号Ｓ１，Ｓ３，Ｓ７５のレベルには
関係なく、信号Ｓ９２はＨレベルとなる。そのため、第
１の位相差信号φＲはＨレベルになり、チャージポンプ
回路１４のｐＭＯＳトランジスタ１８がオフされる。
【０１６０】また、第２の信号生成回路１０５のＮＡＮ
Ｄ回路１０９は第２の位相差信号φＰを入力するととも
に、信号Ｓ１０８を入力しており、両信号φＰ，Ｓ１０
８に基づいて第２のリセット信号Ｓ１０９を出力する。
【０１６１】従って、第２のリセット信号Ｓ１０９がＬ
レベルになると、信号Ｓ１１，Ｓ１３，Ｓ７５のレベル
には関係なく、信号Ｓ９３はＨレベルとなる。そのた
め、第２の位相差信号φＰはＬレベルになり、チャージ
ポンプ回路１４のｎＭＯＳトランジスタ１９もオフされ
る。
【０１６２】さて、本実施の形態においても、前記第５
の形態と同様の作用及び効果がある。
【０１６３】
【発明の効果】以上詳述したように、本発明は、チャー
ジポンプ回路の出力エネルギーを理想的特性に極めて近
いものとすることができ、周波数信号の周波数を安定し
て設定周波数にロックすることができる。
【図面の簡単な説明】
【図１】第１の形態のＰＬＬ周波数シンセサイザを示す
ブロック図
【図２】図１の位相比較器を示す回路図
【図３】図２の位相比較器のタイムチャート
【図４】図２の位相比較器のタイムチャート
【図５】図２の位相比較器のタイムチャート
【図６】第２の形態のリセット回路を示す回路図
【図７】第３の形態のリセット回路及びチャージポンプ
回路を示す回路図
【図８】ＰＬＬ周波数シンセサイザの位相特性を示す線
図
【図９】第４の形態のリセット回路を示す回路図
【図１０】２入力ＮＡＮＤ回路を示す回路図
【図１１】図９の位相比較器のタイムチャート
【図１２】図９の位相比較器のタイムチャート
【図１３】図９の位相比較器のタイムチャート
【図１４】第５の形態のリセット回路を示す回路図
【図１５】第６の形態のリセット回路を示す回路図
【図１６】第７の形態のリセット回路を示す回路図
【図１７】従来のＰＬＬ周波数シンセサイザを示すブロ
ック図
【図１８】図１７の位相比較器を示す回路図
【図１９】図１８の位相比較器のタイムチャート
【符号の説明】
１２ 比較分周器 １３ 位相比較器 １４，６０ チャージポンプ回路 １６ 電圧制御発振器（ＶＣＯ） １７，５５，６５ リセット回路 １８ 第１のトランジスタとしてのｐＭＯＳトランジス
タ １９ 第２のトランジスタとしてのｎＭＯＳトランジス
タ ２０，６３ 出力端子 ４２，５６，６６ 第１の検出回路 ４３，５７，６７ 第２の検出回路 ４４ 信号生成回路としての２入力ＮＡＮＤ回路 ４６ 第１のＣＭＯＳ回路としてのインバータ ４７ 第１の検出用トランジスタとしてのｐＭＯＳトラ
ンジスタ ５０ 第２のＣＭＯＳ回路としてのインバータ ５２ 第１の検出用トランジスタとしてのｐＭＯＳトラ
ンジスタ ６１ 第１のトランジスタとしてのｐｎｐトランジスタ ６２ 第２のトランジスタとしてのｎｐｎトランジスタ ６８ 第１の検出用トランジスタとしてのｐｎｐトラン
ジスタ ６９ 第２の検出用トランジスタとしてのｎｐｎトラン
ジスタ Ｄｏ 電圧信号 ｆｐ 比較信号 ｆｒ 基準信号 ｆｖ 周波数信号 Ｒ１，Ｒ２，Ｒ７，Ｒ８ 負荷抵抗 Ｓ１８ リセット信号 ＶT 制御電圧信号 φＰ 第２の位相差信号 φＲ 第１の位相差信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 齋藤 伸二 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 岸 政規 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 長谷川 守仁 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 電圧制御発振器の周波数信号を分周する
    ことにより比較信号を出力する比較分周器と、 所定の周波数の基準信号と前記比較信号とを入力し、前
    記基準信号及び比較信号に基づいて第１の位相差信号と
    第２の位相差信号とを出力する位相比較器と、 前記第１の位相差信号に基づいてオンオフされる第１の
    トランジスタと、前記第２の位相差信号に基づいてオン
    オフされる第２のトランジスタとを備え、前記第１及び
    第２の位相差信号に基づく電圧信号を出力端子から出力
    するチャージポンプ回路と、 前記電圧信号に基づく制御電圧信号の電圧値に応じた周
    波数信号を出力する電圧制御発振器とを備え、外部から
    の設定周波数と周波数信号の周波数とを一致させるよう
    にしたＰＬＬ周波数シンセサイザにおいて、 前記チャージポンプ回路の第１及び第２のトランジスタ
    の導通状態を検出し、第１及び第２のトランジスタが共
    にオンしたことを検出したとき、前記第１及び第２の位
    相差信号の出力を停止させるためのリセット回路を設け
    たＰＬＬ周波数シンセサイザ。
  2. 【請求項２】 前記リセット回路は、前記第１の位相差
    信号に基づいて前記第１のトランジスタがオンしたこと
    を検出するための第１の検出回路と、 前記第２の位相差信号に基づいて前記第２のトランジス
    タがオンしたことを検出するための第２の検出回路と、 前記第１及び第２の検出回路の検出結果に基づいて前記
    第１及び第２の位相差信号の出力を停止させるためのリ
    セット信号を生成する信号生成回路とを備える請求項１
    に記載のＰＬＬ周波数シンセサイザ。
  3. 【請求項３】 前記リセット回路は、前記第１及び第２
    の位相差信号に基づいて前記第１及び第２のトランジス
    タが共にオンしたことを検出するための検出回路と、 前記検出回路の検出結果及び前記第１の位相差信号に基
    づいて該第１の位相差信号の出力を停止させるための第
    １のリセット信号を生成する第１の信号生成回路と、 前記検出回路の検出結果及び前記第２の位相差信号に基
    づいて該第２の位相差信号の出力を停止させるための第
    ２のリセット信号を生成する第２の信号生成回路とを備
    える請求項１に記載のＰＬＬ周波数シンセサイザ。
  4. 【請求項４】 前記第１の検出回路は、第１の検出用ト
    ランジスタを含み、前記第１の位相差信号に基づいて該
    第１の検出用トランジスタがオンしたことを検出するこ
    とと、 前記第２の検出回路は、第２の検出用トランジスタを含
    み、前記第２の位相差信号に基づいて該第２の検出用ト
    ランジスタがオンしたことを検出することとを備える請
    求項２に記載のＰＬＬ周波数シンセサイザ。
  5. 【請求項５】 前記第１の検出回路は、前記第１の検出
    用トランジスタを構成要素とした第１のＣＭＯＳ回路を
    含み、 前記第２の検出回路は、前記第２の検出用トランジスタ
    を構成要素とした第２のＣＭＯＳ回路を含む請求項４に
    記載のＰＬＬ周波数シンセサイザ。
  6. 【請求項６】 前記第１の検出回路は、前記第１の検出
    用トランジスタ及び前記第１の検出用トランジスタに接
    続された負荷抵抗を備えた第１のインバータを含み、 前記第２の検出回路は、前記第２の検出用トランジスタ
    及び前記第２の検出用トランジスタに接続された負荷抵
    抗を備えた第２のインバータを含む請求項４に記載のＰ
    ＬＬ周波数シンセサイザ。
  7. 【請求項７】 電圧制御発振器の周波数信号を分周する
    ことにより比較信号を出力する比較分周器と、 所定の周波数の基準信号と前記比較信号とを入力し、前
    記基準信号及び比較信号に基づいて第１の位相差信号と
    第２の位相差信号とを出力する位相比較器と、 前記第１の位相差信号に基づいてオンオフされる第１の
    トランジスタと、前記第２の位相差信号に基づいてオン
    オフされる第２のトランジスタとを備え、前記第１及び
    第２の位相差信号に基づく電圧信号を出力端子から出力
    するチャージポンプ回路と、 前記電圧信号に基づく制御電圧信号の電圧値に応じた周
    波数信号を出力する電圧制御発振器とを備え、外部から
    の設定周波数と周波数信号の周波数とを一致させるよう
    にしたＰＬＬ周波数シンセサイザにおいて、 前記チャージポンプ回路の第１及び第２のトランジスタ
    の導通状態を検出し、第１及び第２のトランジスタが共
    にオンしたことを検出したとき、前記第１及び第２の位
    相差信号の出力を停止させるＰＬＬ周波数シンセサイザ
    の駆動方法。
JP8058005A 1995-11-30 1996-03-14 Ｐｌｌ周波数シンセサイザ及びその駆動方法 Pending JPH09214331A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP8058005A JPH09214331A (ja) 1995-11-30 1996-03-14 Ｐｌｌ周波数シンセサイザ及びその駆動方法
US08/717,806 US5896066A (en) 1995-11-30 1996-09-24 PLL synthesizer having a reset circuit

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP7-313314 1995-11-30
JP31331495 1995-11-30
JP8058005A JPH09214331A (ja) 1995-11-30 1996-03-14 Ｐｌｌ周波数シンセサイザ及びその駆動方法

Publications (1)

Publication Number Publication Date
JPH09214331A true JPH09214331A (ja) 1997-08-15

Family

ID=26399097

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8058005A Pending JPH09214331A (ja) 1995-11-30 1996-03-14 Ｐｌｌ周波数シンセサイザ及びその駆動方法

Country Status (2)

Country Link
US (1) US5896066A (ja)
JP (1) JPH09214331A (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5815041A (en) * 1996-04-12 1998-09-29 Silicon Image, Inc. High-speed and high-precision phase locked loop having phase detector with dynamic logic structure
US6178216B1 (en) * 1997-05-21 2001-01-23 Samsung Electronics Co., Ltd. Digital phase locked loop circuit and method therefor
JPH11205102A (ja) * 1998-01-13 1999-07-30 Mitsubishi Electric Corp 遅延同期回路
US6429694B1 (en) * 1998-03-02 2002-08-06 International Business Machines Corporation Apparatus and method in an integrated circuit for delay line phase difference amplification
US6140880A (en) * 1998-09-24 2000-10-31 Cypress Semiconductor Corp. Circuits, architectures and methods for detecting and correcting excess oscillator frequencies
JP3237645B2 (ja) * 1999-02-26 2001-12-10 日本電気株式会社 位相差‐電流変換回路
US6326826B1 (en) 1999-05-27 2001-12-04 Silicon Image, Inc. Wide frequency-range delay-locked loop circuit
US6351184B1 (en) * 1999-07-29 2002-02-26 Tripath Technology, Inc. Dynamic switching frequency control for a digital switching amplifier
US6133797A (en) * 1999-07-30 2000-10-17 Motorola, Inc. Self calibrating VCO correction circuit and method of operation
JP4407031B2 (ja) * 2000-09-21 2010-02-03 ソニー株式会社 位相同期ループ回路および遅延同期ループ回路
TW591896B (en) * 2003-01-10 2004-06-11 Mediatek Inc Phase frequency detecting device for reducing glitch affection and the method of manufacturing the same
TW583837B (en) * 2003-05-06 2004-04-11 Realtek Semiconductor Corp Phase frequency detector applied in digital PLL system
KR100668360B1 (ko) * 2004-11-09 2007-01-16 한국전자통신연구원 위상 주파수 검출기
JP4673613B2 (ja) * 2004-12-02 2011-04-20 エルピーダメモリ株式会社 Ｐｌｌ回路
CN101253214A (zh) * 2005-08-29 2008-08-27 国际壳牌研究有限公司 制备聚酯树脂的整合方法
JP2007151099A (ja) * 2005-10-28 2007-06-14 Seiko Epson Corp 無線通信装置
US8035455B1 (en) 2005-12-21 2011-10-11 Cypress Semiconductor Corporation Oscillator amplitude control network
TW200935719A (en) * 2008-02-05 2009-08-16 Rafael Microelectronics Inc Multi-band VCO

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3469198A (en) * 1965-12-20 1969-09-23 Astrodata Inc Phase detector for phase locked loop frequency detector employing current switching apparatus
US4105947A (en) * 1977-09-16 1978-08-08 Rca Corporation Pulse wave phase and frequency detector
US4156855A (en) * 1978-01-26 1979-05-29 Rca Corporation Phase-locked loop with variable gain and bandwidth
JPH01125024A (ja) * 1987-11-09 1989-05-17 Mitsubishi Electric Corp 位相比較器
US5057793A (en) * 1989-11-13 1991-10-15 Cowley Nicholas P Frequency synthesizer PLL having digital and analog phase detectors
US5095287A (en) * 1991-01-24 1992-03-10 Motorola, Inc. Phase locked loop having a charge pump with reset
JPH07143002A (ja) * 1993-09-20 1995-06-02 Fujitsu Ltd Ｐｌｌ周波数シンセサイザ回路

Also Published As

Publication number Publication date
US5896066A (en) 1999-04-20

Similar Documents

Publication Publication Date Title
JPH09214331A (ja) Ｐｌｌ周波数シンセサイザ及びその駆動方法
US6711229B1 (en) Method of synchronizing phase-locked loop, phase-locked loop and semiconductor provided with same
EP0402736B1 (en) Phase-difference detecting circuit
US5426384A (en) Voltage controlled oscillator (VCO) with symmetrical output and logic gate for use in same
US20070109030A1 (en) Phase-Locked Loop Integrated Circuits Having Fast Phase Locking Characteristics
US5963058A (en) Phase frequency detector
JP2000174616A (ja) 半導体集積回路
US5376848A (en) Delay matching circuit
JPH11510664A (ja) 高速及び高精度の位相ロックループ
JPH07202690A (ja) クロック信号発生回路
US5221863A (en) Phase-locked loop clock signal generator
US10886928B2 (en) Fast phase frequency detector
JPH10224212A (ja) フェイズロックループ回路
KR100840695B1 (ko) 차지 펌프 없는 위상 고정 루프 및 이를 포함하는 집적회로
US7791420B2 (en) Phase-locked loop with start-up circuit
US7504891B1 (en) Initialization circuit for a phase-locked loop
US7256635B2 (en) Low lock time delay locked loops using time cycle suppressor
KR20040055123A (ko) 차동 전하펌프 및 이를 구비하는 위상 동기 루프
US8547178B2 (en) Single-event upset hardened ring oscillator
JP3256057B2 (ja) 位相同期ループ回路装置およびその位相比較器
US9735786B2 (en) Apparatus and methods for single phase spot circuits
JPH06303134A (ja) Ｐｌｌ回路
US6934349B2 (en) Phase detector and phase locked loop circuit
US5783950A (en) Phase comparator
KR100214512B1 (ko) 씨모스 피엘엘의 주파수 위상 비교기

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040826

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20041130

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20050405