JPH09213560A - 積層セラミック電子部品 - Google Patents
積層セラミック電子部品Info
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- JPH09213560A JPH09213560A JP1627296A JP1627296A JPH09213560A JP H09213560 A JPH09213560 A JP H09213560A JP 1627296 A JP1627296 A JP 1627296A JP 1627296 A JP1627296 A JP 1627296A JP H09213560 A JPH09213560 A JP H09213560A
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- Japan
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- internal electrodes
- laminated
- ceramic
- electronic component
- gap
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- Ceramic Capacitors (AREA)
- Thermistors And Varistors (AREA)
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Abstract
(57)【要約】
【課題】 積層される複数のセラミック層および各セラ
ミック層を介在させて互いに重なるように積層される複
数の内部電極を含む積層体を備える積層セラミック電子
部品において、セラミック層の薄型化および多層化が進
むと、焼成後の積層体にデラミネーション等の構造欠陥
が生じやすくなる。 【解決手段】 内部電極１の合計厚みすなわち各内部電
極の厚みと内部電極の積層数との積が比較的大きいと
き、内部電極１がセラミック層３の周縁に対して形成し
ているギャップ４，５の寸法を大きくした方が構造欠陥
が生じやすいことに注目し、内部電極１の合計厚みが４
００μｍを超えるとき、ギャップ４，５の寸法を２００
μｍ以下にする。
ミック層を介在させて互いに重なるように積層される複
数の内部電極を含む積層体を備える積層セラミック電子
部品において、セラミック層の薄型化および多層化が進
むと、焼成後の積層体にデラミネーション等の構造欠陥
が生じやすくなる。 【解決手段】 内部電極１の合計厚みすなわち各内部電
極の厚みと内部電極の積層数との積が比較的大きいと
き、内部電極１がセラミック層３の周縁に対して形成し
ているギャップ４，５の寸法を大きくした方が構造欠陥
が生じやすいことに注目し、内部電極１の合計厚みが４
００μｍを超えるとき、ギャップ４，５の寸法を２００
μｍ以下にする。
Description
【０００１】
【発明の属する技術分野】この発明は、積層セラミック
電子部品に関するもので、特に、セラミック層を介在さ
せて互いに重なるように積層される複数の内部電極を備
える積層セラミック電子部品に関するものである。
電子部品に関するもので、特に、セラミック層を介在さ
せて互いに重なるように積層される複数の内部電極を備
える積層セラミック電子部品に関するものである。
【０００２】
【従来の技術】この発明にとって興味ある積層セラミッ
ク電子部品として、たとえば、積層セラミックコンデン
サ、積層セラミックバリスタ等がある。これらの積層セ
ラミック電子部品は、いずれも、積層される複数のセラ
ミック層および各セラミック層を介在させて互いに重な
るように積層される複数の内部電極を含む積層体を備え
ており、図１に示すように、各内部電極１が積層体２の
外表面にまで届く部分を除いて各セラミック層３の周縁
に対してギャップ４および５を形成した構造を有してい
る。
ク電子部品として、たとえば、積層セラミックコンデン
サ、積層セラミックバリスタ等がある。これらの積層セ
ラミック電子部品は、いずれも、積層される複数のセラ
ミック層および各セラミック層を介在させて互いに重な
るように積層される複数の内部電極を含む積層体を備え
ており、図１に示すように、各内部電極１が積層体２の
外表面にまで届く部分を除いて各セラミック層３の周縁
に対してギャップ４および５を形成した構造を有してい
る。
【０００３】このような積層セラミック電子部品を製造
しようとする場合、セラミック層となる複数のセラミッ
クグリーンシートがドクターブレード法等により成形さ
れ、これらグリーンシート上に、内部電極となる導電ペ
ースト膜がスクリーン印刷等により所定のパターンをも
って形成され、次いで、これらグリーンシートが積み重
ねられ、プレスされた後、個々の積層セラミック電子部
品のための部品本体となる複数のチップ状の積層体を得
るため、カットされ、その後、これら積層体が焼成され
る。これら焼成後の積層体の外表面上には、特定の内部
電極と電気的に接続されるように、外部電極が形成され
る。なお、外部電極は、焼成前の積層体の外表面上に導
電ペーストを付与し、積層体の焼成とともに焼結させる
ことにより形成されることもある。
しようとする場合、セラミック層となる複数のセラミッ
クグリーンシートがドクターブレード法等により成形さ
れ、これらグリーンシート上に、内部電極となる導電ペ
ースト膜がスクリーン印刷等により所定のパターンをも
って形成され、次いで、これらグリーンシートが積み重
ねられ、プレスされた後、個々の積層セラミック電子部
品のための部品本体となる複数のチップ状の積層体を得
るため、カットされ、その後、これら積層体が焼成され
る。これら焼成後の積層体の外表面上には、特定の内部
電極と電気的に接続されるように、外部電極が形成され
る。なお、外部電極は、焼成前の積層体の外表面上に導
電ペーストを付与し、積層体の焼成とともに焼結させる
ことにより形成されることもある。
【０００４】
【発明が解決しようとする課題】たとえば積層セラミッ
クコンデンサにおいて、小型かつ高容量化の要望があ
る。このような小型かつ高容量化を実現するためには、
積層体を構成するセラミック層の薄型化とともにセラミ
ック層および内部電極の多層化が必要である。しかしな
がら、このようなセラミック層の薄型化ならびにセラミ
ック層および内部電極の多層化が進むと、以下の表１に
示すように、焼成後の積層体において、デラミネーショ
ン等の構造欠陥が生じやすいという問題に遭遇する。
クコンデンサにおいて、小型かつ高容量化の要望があ
る。このような小型かつ高容量化を実現するためには、
積層体を構成するセラミック層の薄型化とともにセラミ
ック層および内部電極の多層化が必要である。しかしな
がら、このようなセラミック層の薄型化ならびにセラミ
ック層および内部電極の多層化が進むと、以下の表１に
示すように、焼成後の積層体において、デラミネーショ
ン等の構造欠陥が生じやすいという問題に遭遇する。
【０００５】
【表１】 図１を参照しながら説明すると、表１には、焼成後にお
いて、長手方向寸法が３．２mm、および幅方向寸法が
１．６mmとなる積層体２であって、各内部電極１の厚み
が２．１μｍ、内部電極１間のセラミック層３の厚みが
５μｍ、内部電極１の長手方向ギャップ４および幅方向
ギャップ５の各寸法がともに２４０μｍとなるものに関
して、内部電極１の積層数を変えることにより、デラミ
ネーション等の構造欠陥の発生率がどのように変わるか
が示されている。
いて、長手方向寸法が３．２mm、および幅方向寸法が
１．６mmとなる積層体２であって、各内部電極１の厚み
が２．１μｍ、内部電極１間のセラミック層３の厚みが
５μｍ、内部電極１の長手方向ギャップ４および幅方向
ギャップ５の各寸法がともに２４０μｍとなるものに関
して、内部電極１の積層数を変えることにより、デラミ
ネーション等の構造欠陥の発生率がどのように変わるか
が示されている。
【０００６】そこで、この発明の目的は、上述のような
セラミック層の薄型化とともにセラミック層および内部
電極の多層化が進むに従って構造欠陥が生じやすくなる
という問題を解決し得る、積層セラミック電子部品を提
供しようとすることである。
セラミック層の薄型化とともにセラミック層および内部
電極の多層化が進むに従って構造欠陥が生じやすくなる
という問題を解決し得る、積層セラミック電子部品を提
供しようとすることである。
【０００７】
【課題を解決するための手段】この発明は、積層される
複数のセラミック層および各セラミック層を介在させて
互いに重なるように積層される複数の内部電極を含む積
層体を備え、各内部電極が、積層体の外表面にまで届く
部分を除いて各セラミック層の周縁に対してギャップを
形成している、そのような積層セラミック電子部品に向
けられるものであって、上述した技術的課題を解決する
ため、複数の内部電極の合計厚みが４００μｍを超える
とき、前記ギャップの寸法が２００μｍ以下にされてい
ることを特徴としている。
複数のセラミック層および各セラミック層を介在させて
互いに重なるように積層される複数の内部電極を含む積
層体を備え、各内部電極が、積層体の外表面にまで届く
部分を除いて各セラミック層の周縁に対してギャップを
形成している、そのような積層セラミック電子部品に向
けられるものであって、上述した技術的課題を解決する
ため、複数の内部電極の合計厚みが４００μｍを超える
とき、前記ギャップの寸法が２００μｍ以下にされてい
ることを特徴としている。
【０００８】
【発明の効果】この発明によれば、後述する実施例の説
明からわかるように、内部電極の合計厚み、すなわち各
内部電極の厚みと内部電極の積層数との積が４００μｍ
を超えるとき、ギャップ寸法を２００μｍ以下に設定す
ることにより、焼成後の積層体において、デラミネーシ
ョン等の構造欠陥を全くあるいはほとんど生じないよう
にすることができる。
明からわかるように、内部電極の合計厚み、すなわち各
内部電極の厚みと内部電極の積層数との積が４００μｍ
を超えるとき、ギャップ寸法を２００μｍ以下に設定す
ることにより、焼成後の積層体において、デラミネーシ
ョン等の構造欠陥を全くあるいはほとんど生じないよう
にすることができる。
【０００９】したがって、この発明によれば、積層体に
おけるセラミック層の薄型化とともにセラミック層およ
び内部電極の多層化を問題なく進めることができ、良好
な歩留りをもって小型かつ多層化された積層セラミック
電子部品を供給することができる。
おけるセラミック層の薄型化とともにセラミック層およ
び内部電極の多層化を問題なく進めることができ、良好
な歩留りをもって小型かつ多層化された積層セラミック
電子部品を供給することができる。
【００１０】
（実施例１）再び図１を参照して、前述した表１に示し
た試料と同様の作製方法によって、焼成後において、内
部電極１間のセラミック層３の厚みが５μｍであって、
全体の長手方向寸法が３．２mm、および同幅方向寸法が
１．６mmとなる積層体２を作製した。この実施例１で
は、各内部電極１の厚みを焼成後において２．５μｍと
なるように固定する一方、内部電極１の積層数を変える
ことによって、焼成後の内部電極１の合計厚みが、３５
０μｍ、４００μｍ、４５０μｍ、および５００μｍと
なるように、それぞれ設定しながら、各合計厚みに関し
て、焼成後のギャップ４および５の各寸法が、１００μ
ｍ、１５０μｍ、２００μｍ、２５０μｍ、および３０
０μｍとなる試料を作製した。
た試料と同様の作製方法によって、焼成後において、内
部電極１間のセラミック層３の厚みが５μｍであって、
全体の長手方向寸法が３．２mm、および同幅方向寸法が
１．６mmとなる積層体２を作製した。この実施例１で
は、各内部電極１の厚みを焼成後において２．５μｍと
なるように固定する一方、内部電極１の積層数を変える
ことによって、焼成後の内部電極１の合計厚みが、３５
０μｍ、４００μｍ、４５０μｍ、および５００μｍと
なるように、それぞれ設定しながら、各合計厚みに関し
て、焼成後のギャップ４および５の各寸法が、１００μ
ｍ、１５０μｍ、２００μｍ、２５０μｍ、および３０
０μｍとなる試料を作製した。
【００１１】このように得られた各試料について、デラ
ミネーション等の構造欠陥の発生の有無を評価した。そ
の結果が図２に示されている。図２において、「〇」は
構造欠陥がなかったことを示し、「×」は構造欠陥が発
生したことを示している。図２から、内部電極１の合計
厚み、すなわち各内部電極１の厚みと内部電極１の積層
数との積が大きくなると、ギャップ４および５の各寸法
が小さいほど、構造欠陥の発生が少ないことがわかる。
より具体的には、内部電極１の合計厚みが４５０μｍ以
上、すなわち４００μｍを超えるとき、ギャップ４およ
び５の各寸法が２００μｍ以下に選ばれることにより、
構造欠陥の発生を防止できることがわかる。
ミネーション等の構造欠陥の発生の有無を評価した。そ
の結果が図２に示されている。図２において、「〇」は
構造欠陥がなかったことを示し、「×」は構造欠陥が発
生したことを示している。図２から、内部電極１の合計
厚み、すなわち各内部電極１の厚みと内部電極１の積層
数との積が大きくなると、ギャップ４および５の各寸法
が小さいほど、構造欠陥の発生が少ないことがわかる。
より具体的には、内部電極１の合計厚みが４５０μｍ以
上、すなわち４００μｍを超えるとき、ギャップ４およ
び５の各寸法が２００μｍ以下に選ばれることにより、
構造欠陥の発生を防止できることがわかる。
【００１２】一般的に、焼成後に認められる構造欠陥
は、次のようにして生じるものと考えられる。すなわ
ち、ギャップ部分では、内部電極が存在しないため、内
部電極の厚み分だけ段差が生じ、積層体をプレスする
際、このギャップ部分には圧力が伝わりにくい。そのた
め、ギャップ部分ではセラミック層の互いの密着が阻害
される結果となり、焼成過程において付与される応力に
より、この部分でセラミック層間の剥がれが生じ、それ
によって構造欠陥がもたらされたものと考えられる。
は、次のようにして生じるものと考えられる。すなわ
ち、ギャップ部分では、内部電極が存在しないため、内
部電極の厚み分だけ段差が生じ、積層体をプレスする
際、このギャップ部分には圧力が伝わりにくい。そのた
め、ギャップ部分ではセラミック層の互いの密着が阻害
される結果となり、焼成過程において付与される応力に
より、この部分でセラミック層間の剥がれが生じ、それ
によって構造欠陥がもたらされたものと考えられる。
【００１３】他方、この実施例の結果から、積層セラミ
ック電子部品のセラミック層の薄型化および多層化が進
んだ場合、内部電極の合計厚み、すなわち各内部電極の
厚みと内部電極の積層数との積が、構造欠陥の発生を左
右する重要なファクタであるとともに、ギャップ寸法を
小さくすることにより、構造欠陥の問題を改善できるこ
とがわかる。
ック電子部品のセラミック層の薄型化および多層化が進
んだ場合、内部電極の合計厚み、すなわち各内部電極の
厚みと内部電極の積層数との積が、構造欠陥の発生を左
右する重要なファクタであるとともに、ギャップ寸法を
小さくすることにより、構造欠陥の問題を改善できるこ
とがわかる。
【００１４】このように、ギャップ寸法が小さいほど、
構造欠陥が減少するメカニズムとしては、積み重ねられ
たグリーンシートのプレス時において、内部電極部分
は、圧力により、面方向に伸びることが確認されてお
り、この変形により、ギャップ部分の密度が向上し、ギ
ャップ部分におけるセラミック層間の接着力が増し、焼
成後の構造欠陥が減少したものと考えられる。要する
に、ギャップ寸法が小さいほど、この効果が現れやすい
と考えられる。そして、この効果は、積層体の寸法にか
かわらず期待できる。
構造欠陥が減少するメカニズムとしては、積み重ねられ
たグリーンシートのプレス時において、内部電極部分
は、圧力により、面方向に伸びることが確認されてお
り、この変形により、ギャップ部分の密度が向上し、ギ
ャップ部分におけるセラミック層間の接着力が増し、焼
成後の構造欠陥が減少したものと考えられる。要する
に、ギャップ寸法が小さいほど、この効果が現れやすい
と考えられる。そして、この効果は、積層体の寸法にか
かわらず期待できる。
【００１５】なお、この発明に従ってギャップ寸法を小
さくすることは、図１に示した長手方向ギャップ４また
は幅方向ギャップ５のいずれか一方のみに適用されても
よい。ただし、いずれか一方のみに適用される場合に
は、幅方向ギャップ５に適用される方が効果的であると
言える。 （実施例２）実施例１と同様、焼成後において、内部電
極１間のセラミック層３の厚みが５μｍであって、全体
の長手方向寸法が３．２mm、および同幅方向寸法が１．
６mmとなる積層体２を作製した。この実施例２では、内
部電極１の積層数を２００と固定する一方、各内部電極
１の厚みを変えることによって、焼成後の内部電極１の
合計厚みが、４００μｍ、４５０μｍ、および５００μ
ｍとなるように、それぞれ設定しながら、各合計厚みに
関して、焼成後のギャップ４および５の各寸法が、１０
０μｍ、１５０μｍ、２００μｍ、２５０μｍ、および
３００μｍとなる試料を作製した。
さくすることは、図１に示した長手方向ギャップ４また
は幅方向ギャップ５のいずれか一方のみに適用されても
よい。ただし、いずれか一方のみに適用される場合に
は、幅方向ギャップ５に適用される方が効果的であると
言える。 （実施例２）実施例１と同様、焼成後において、内部電
極１間のセラミック層３の厚みが５μｍであって、全体
の長手方向寸法が３．２mm、および同幅方向寸法が１．
６mmとなる積層体２を作製した。この実施例２では、内
部電極１の積層数を２００と固定する一方、各内部電極
１の厚みを変えることによって、焼成後の内部電極１の
合計厚みが、４００μｍ、４５０μｍ、および５００μ
ｍとなるように、それぞれ設定しながら、各合計厚みに
関して、焼成後のギャップ４および５の各寸法が、１０
０μｍ、１５０μｍ、２００μｍ、２５０μｍ、および
３００μｍとなる試料を作製した。
【００１６】このように得られた各試料について、デラ
ミネーション等の構造欠陥の発生の有無を評価した。そ
の結果が、前述した図２と同様の表示方法に従って、図
３に示されている。図３においても、図２と実質的に同
様の評価をすることができる。すなわち、内部電極１の
合計厚み、すなわち各内部電極１の厚みと内部電極１の
積層数との積が大きくなると、ギャップ４および５の各
寸法が小さいほど、構造欠陥の発生が少なく、より具体
的には、内部電極１の合計厚みが４５０μｍ以上、すな
わち４００μｍを超えるとき、ギャップ４および５の各
寸法が２００μｍ以下に選ばれることにより、構造欠陥
の発生を防止できることがわかる。
ミネーション等の構造欠陥の発生の有無を評価した。そ
の結果が、前述した図２と同様の表示方法に従って、図
３に示されている。図３においても、図２と実質的に同
様の評価をすることができる。すなわち、内部電極１の
合計厚み、すなわち各内部電極１の厚みと内部電極１の
積層数との積が大きくなると、ギャップ４および５の各
寸法が小さいほど、構造欠陥の発生が少なく、より具体
的には、内部電極１の合計厚みが４５０μｍ以上、すな
わち４００μｍを超えるとき、ギャップ４および５の各
寸法が２００μｍ以下に選ばれることにより、構造欠陥
の発生を防止できることがわかる。
【００１７】上述した実施例１および２は、積層セラミ
ックコンデンサに関連して実施したものであったが、同
様の結果が積層セラミックバリスタにおいても得られ
る。また、この発明は、これら積層セラミックコンデン
サおよび積層セラミックバリスタに限らず、積層される
複数のセラミック層および各セラミック層を介在させて
互いに重なるように積層される複数の内部電極を含む積
層体を備え、各内部電極が、積層体の外表面にまで届く
部分を除いて各セラミック層の周縁に対してギャップを
形成している、そのような積層セラミック電子部品であ
れば、どのような積層セラミック電子部品にも適用する
ことができる。
ックコンデンサに関連して実施したものであったが、同
様の結果が積層セラミックバリスタにおいても得られ
る。また、この発明は、これら積層セラミックコンデン
サおよび積層セラミックバリスタに限らず、積層される
複数のセラミック層および各セラミック層を介在させて
互いに重なるように積層される複数の内部電極を含む積
層体を備え、各内部電極が、積層体の外表面にまで届く
部分を除いて各セラミック層の周縁に対してギャップを
形成している、そのような積層セラミック電子部品であ
れば、どのような積層セラミック電子部品にも適用する
ことができる。
【図１】この発明にとって興味ある積層セラミック電子
部品に備える積層体２を構成するセラミック層３の一界
面を示す平面図である。
部品に備える積層体２を構成するセラミック層３の一界
面を示す平面図である。
【図２】この発明に係る実施例１によって見出された、
構造欠陥の発生に影響を及ぼす、内部電極の合計厚みと
ギャップ寸法との関係を示す図である。
構造欠陥の発生に影響を及ぼす、内部電極の合計厚みと
ギャップ寸法との関係を示す図である。
【図３】この発明に係る実施例２によって見出された、
構造欠陥の発生に影響を及ぼす、内部電極の合計厚みと
ギャップ寸法との関係を示す図である。
構造欠陥の発生に影響を及ぼす、内部電極の合計厚みと
ギャップ寸法との関係を示す図である。
１ 内部電極 ２ 積層体 ３ セラミック層 ４，５ ギャップ
Claims (1)
- 【請求項１】 積層される複数のセラミック層および各
前記セラミック層を介在させて互いに重なるように積層
される複数の内部電極を含む積層体を備え、各前記内部
電極は、前記積層体の外表面にまで届く部分を除いて各
前記セラミック層の周縁に対してギャップを形成してい
る、積層セラミック電子部品において、 複数の前記内部電極の合計厚みが４００μｍを超えると
き、前記ギャップの寸法が２００μｍ以下にされている
ことを特徴とする、積層セラミック電子部品。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1627296A JPH09213560A (ja) | 1996-02-01 | 1996-02-01 | 積層セラミック電子部品 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1627296A JPH09213560A (ja) | 1996-02-01 | 1996-02-01 | 積層セラミック電子部品 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09213560A true JPH09213560A (ja) | 1997-08-15 |
Family
ID=11911917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1627296A Pending JPH09213560A (ja) | 1996-02-01 | 1996-02-01 | 積層セラミック電子部品 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09213560A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001210545A (ja) * | 2000-01-26 | 2001-08-03 | Murata Mfg Co Ltd | チップ型電子部品及びチップ型コンデンサ |
| JP2013008972A (ja) * | 2011-06-23 | 2013-01-10 | Samsung Electro-Mechanics Co Ltd | チップ型積層キャパシタ |
| JP2016103572A (ja) * | 2014-11-28 | 2016-06-02 | 株式会社村田製作所 | 積層コンデンサおよびその製造方法 |
-
1996
- 1996-02-01 JP JP1627296A patent/JPH09213560A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001210545A (ja) * | 2000-01-26 | 2001-08-03 | Murata Mfg Co Ltd | チップ型電子部品及びチップ型コンデンサ |
| JP3630056B2 (ja) * | 2000-01-26 | 2005-03-16 | 株式会社村田製作所 | チップ型電子部品及びチップ型コンデンサ |
| JP2013008972A (ja) * | 2011-06-23 | 2013-01-10 | Samsung Electro-Mechanics Co Ltd | チップ型積層キャパシタ |
| US8908352B2 (en) | 2011-06-23 | 2014-12-09 | Samsung Electro-Mechanics Co., Ltd | Chip type laminated capacitor |
| JP2016103572A (ja) * | 2014-11-28 | 2016-06-02 | 株式会社村田製作所 | 積層コンデンサおよびその製造方法 |
| US9911534B2 (en) | 2014-11-28 | 2018-03-06 | Murata Manufacturing Co., Ltd. | Multilayer capacitor and manufacturing method for same |
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