JPH09212535A - Method for designing to mount component on printed board, and its support device - Google Patents

Method for designing to mount component on printed board, and its support device

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JPH09212535A
JPH09212535A JP8015610A JP1561096A JPH09212535A JP H09212535 A JPH09212535 A JP H09212535A JP 8015610 A JP8015610 A JP 8015610A JP 1561096 A JP1561096 A JP 1561096A JP H09212535 A JPH09212535 A JP H09212535A
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JP
Japan
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design evaluation
component
mounting design
wiring
board
Prior art date
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Application number
JP8015610A
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Japanese (ja)
Inventor
Koichi Kitamura
浩一 北村
Tosaku Kojima
東作 小島
Shigeru Sato
茂 佐藤
Shinichi Arai
信一 荒井
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Abstract

PROBLEM TO BE SOLVED: To form a wiring pattern in a short time without local concentration on a printed substrate by calculating an index showing the easiness of wiring and determining the arrangement of components on the board according to the index. SOLUTION: A part 108 for design evaluation by mounted, designed, and evaluated blocks evaluates various performance of design. This evaluation part 108 consists of 'calculation of index representing wiring easiness' 109 for calculating 'index indicating wiring easiness' (e.g. channel request rate as an index indicating wiring density) showing wiring difficulty like wiring density, 'index calculation for heating value' 110 for calculating 'index of heating value' like power consumption, and 'index calculation for noise resistance' 111 for calculating 'index of noise resistance'. On the basis of the index representing the wiring easiness, the arrangement of components on the board is determined, so design result to mount components by wiring design facilitates which is obtained, and consequently a wiring design period can greatly be shortened.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、電子回路を製造す
るためのプリント基板への部品実装設計方法およびその
支援装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of mounting and designing components on a printed circuit board for manufacturing an electronic circuit, and an apparatus for supporting the same.

【０００２】[0002]

【従来の技術】プリント基板の実装設計においては、従
来は、機能ブロック毎に論理設計を行い、そのブロック
単位にプリント基板上に回路を配置し、プリント回路基
板を構成する手法が取られてきた。この機能ブロックの
構成方法は、コンピュータのＣＰＵ、Ｉ／Ｏ、ＲＡＭ、
ＲＯＭのように、基本的な機能をそのままブロックとす
るものであった。しかし、この機能ブロックを構成する
手法では、速度の速い回路においては、配線による遅延
およびノイズが問題となることから、「プリント基板上
における部品の階層的な配置に関する研究」（行松他、
情報処理学会シンポジウム論文集 ＶＯＬ．９４ Ｎ
ｏ．５ ｐ．５５−６０， １９９４）では、信号の種
類に着目して機能ブロックを分けて、使う信号に応じて
部品をブロックに配置することにより、速度を要求され
る信号の配線長を短くしていた。2. Description of the Related Art Conventionally, in the mounting design of a printed circuit board, a method has been adopted in which a logical design is performed for each functional block, a circuit is arranged on the printed circuit board in each block, and the printed circuit board is configured. . This function block is configured by a computer CPU, I / O, RAM,
Like the ROM, the basic functions were directly made into blocks. However, in the method of constructing this functional block, delay and noise due to wiring become a problem in a high-speed circuit, so "research on hierarchical arrangement of components on a printed circuit board" (Yukumatsu et al.,
IPSJ Symposium Proceedings VOL. 94 N
o. 5 p. 55-60, 1994) divides functional blocks by focusing on the types of signals and arranges parts in the blocks according to the signals used, thereby shortening the wiring length of signals requiring speed.

【０００３】[0003]

【発明が解決しようとする課題】しかし、製品の多機能
化、小型化により、一枚のプリント基板上に載せるべき
部品点数が増大したり、ピン数の多いＬＳＩを多数搭載
する必要が生じ、上記従来技術のように速度のみを考慮
して部品の配置を決めたのでは、多機能部品が一箇所に
集中することになり、その結果配線パターンを引くこと
が難しくなり、設計を最初からし直す必要が生じてしま
うという課題があった。However, due to the multi-functionalization and miniaturization of products, it is necessary to increase the number of parts to be mounted on one printed circuit board or to mount a large number of LSIs having a large number of pins. If the layout of the parts is decided by considering only the speed as in the above-mentioned conventional technology, the multifunctional parts are concentrated in one place, and as a result, it becomes difficult to draw the wiring pattern. There was a problem that it would have to be fixed.

【０００４】本発明の目的は、上記従来技術の課題を解
決すべく、一枚のプリント基板上に載せるべき部品点数
が増大したり、ピン数の多いＬＳＩを多数搭載する必要
が生じたとしても、短時間の間においてプリント基板上
に局所に集中することなく配線パターンを引くことを可
能にして部品の配置を決定できるようにしたプリント基
板への部品実装設計方法およびその支援装置を提供する
ことにある。The object of the present invention is to solve the above-mentioned problems of the prior art, even if the number of parts to be mounted on one printed circuit board is increased or a large number of LSIs having a large number of pins need to be mounted. To provide a method for designing and mounting a component on a printed circuit board, and a supporting device for the same so that a wiring pattern can be drawn in a short time without locally concentrating on the printed circuit board and the arrangement of components can be determined. It is in.

【０００５】[0005]

【課題を解決するための手段】上記目的を達成するため
に、本発明は、表示・計算手段（表示付き計算手段）を
用いることにより、配線容易さを表わす指標を算出し、
この算出された配線容易さを表わす指標（に基づいて基
板への部品の配置を決定して基板への部品の配置のデー
タを得ることを特徴とするプリント基板への部品実装設
計方法である。In order to achieve the above-mentioned object, the present invention calculates an index indicating wiring ease by using a display / calculation means (calculation means with a display),
A method for designing component mounting on a printed circuit board, characterized in that the layout of components on the board is determined based on the calculated index () indicating the ease of wiring to obtain data on the layout of the components on the board.

【０００６】また本発明は、表示・計算手段（表示付き
計算手段）を用いることにより、配線密度を算出し、こ
の算出された配線密度に基づいて基板への部品の配置を
決定して基板への部品の配置のデータを得ることを特徴
とするプリント基板への部品実装設計方法である。また
本発明は、表示・計算手段を用いることにより、チャネ
ル要求率を算出し、この算出されたチャネル要求率に基
づいて基板への部品の配置を決定して基板への部品の配
置のデータを得ることを特徴とするプリント基板への部
品実装設計方法である。また本発明は、表示・計算手段
を用いることにより、キー部品毎またはキー部品組毎に
基板上を複数の実装設計評価ブロックに区分けをしてそ
のデータを得、この区分けされた実装設計評価ブロック
のデータと少なくともキー部品またはキー部品組の情報
と結線情報とに基づいて実装設計評価ブロック毎の配線
容易さを表わす指標を算出し、この算出された実装設計
評価ブロック毎の配線容易さを表わす指標に基づいて実
装設計評価ブロック毎への部品の配置を決定して基板へ
の部品の配置のデータを得ることを特徴とするプリント
基板への部品実装設計方法である。また本発明は、表示
・計算手段を用いることにより、キー部品毎またはキー
部品組毎に基板上を複数の実装設計評価ブロックに区分
けをしてそのデータを得、この区分けされた実装設計評
価ブロックのデータと少なくともキー部品またはキー部
品組の情報と結線情報とに基づいて実装設計評価ブロッ
ク毎のチャネル要求率を算出し、この算出された実装設
計評価ブロック毎のチャネル要求率に基づいて実装設計
評価ブロック毎への部品の配置を決定して基板への部品
の配置のデータを得ることを特徴とするプリント基板へ
の部品実装設計方法である。Further, according to the present invention, the display / calculation means (calculation means with a display) is used to calculate the wiring density, and based on the calculated wiring density, the placement of components on the board is determined and the wiring density is determined. Is a method for designing component mounting on a printed circuit board, which is characterized in that the data on the arrangement of the components is obtained. Further, according to the present invention, the channel request rate is calculated by using the display / calculation means, the placement of the parts on the board is determined based on the calculated channel demand rate, and the data of the placement of the parts on the board is obtained. It is a method for designing component mounting on a printed circuit board, which is characterized in that it is obtained. Further, according to the present invention, by using the display / calculation means, the board is divided into a plurality of mounting design evaluation blocks for each key component or each key component set to obtain the data, and the divided mounting design evaluation blocks are obtained. Based on the data of at least the key component or key component group and the connection information, an index indicating the wiring ease for each mounting design evaluation block is calculated, and the calculated wiring ease for each mounting design evaluation block is expressed. A method for designing component mounting on a printed circuit board, characterized in that the placement of components for each mounting design evaluation block is determined based on an index to obtain data on the placement of components on the substrate. Further, according to the present invention, by using the display / calculation means, the board is divided into a plurality of mounting design evaluation blocks for each key component or each key component set to obtain the data, and the divided mounting design evaluation blocks are obtained. Based on the data of at least the key component or key component group and the connection information, the channel request rate for each mounting design evaluation block is calculated, and the mounting design is performed based on the calculated channel request rate for each mounting design evaluation block. A method for designing component mounting on a printed circuit board, characterized in that the layout of components for each evaluation block is determined and data of the layout of components on the board is obtained.

【０００７】また本発明は、表示・計算手段を用いるこ
とにより、部品のピン数を基に選択されたキー部品毎ま
たは部品間の結線数を基に選択されたキー部品組毎に基
板上を各キー部品のピン密度または各キー部品組のピン
密度に応じて複数の実装設計評価ブロックに区分けをし
てそのデータを得、この区分けされた実装設計評価ブロ
ックのデータと少なくともキー部品またはキー部品組の
情報と結線情報とに基づいて実装設計評価ブロック毎の
配線密度等の配線容易さを表わす指標を算出し、この算
出された実装設計評価ブロック毎の配線容易さを表わす
指標に基づいて実装設計評価ブロック毎への部品の配置
を決定して基板への部品の配置のデータを得ることを特
徴とするプリント基板への部品実装設計方法である。ま
た本発明は、表示・計算手段を用いることにより、部品
のピン数を基に選択されたキー部品毎または部品間の結
線数を基に選択されたキー部品組毎に基板上を各キー部
品のピン密度または各キー部品組のピン密度に応じて複
数の実装設計評価ブロックに区分けをしてそのデータを
得、この区分けされた実装設計評価ブロックのデータと
少なくともキー部品またはキー部品組の情報と結線情報
とに基づいて実装設計評価ブロック毎のチャネル要求率
を算出し、この算出された実装設計評価ブロック毎のチ
ャネル要求率に基づいて実装設計評価ブロック毎への部
品の配置を決定して基板への部品の配置のデータを得る
ことを特徴とするプリント基板への部品実装設計方法で
ある。Further, according to the present invention, by using the display / calculation means, each key component selected on the basis of the number of pins of the component or each key component group selected on the basis of the number of connections between the components is mounted on the board. According to the pin density of each key part or the pin density of each key part group, it is divided into a plurality of mounting design evaluation blocks to obtain the data, and the data of the divided mounting design evaluation blocks and at least the key part or key parts An index indicating wiring ease such as wiring density for each mounting design evaluation block is calculated based on the group information and connection information, and mounting is performed based on the calculated index indicating wiring ease for each mounting design evaluation block. A component mounting design method for a printed circuit board, characterized in that the arrangement of components for each design evaluation block is determined and data of the arrangement of components on the board is obtained. Further, according to the present invention, by using the display / calculation means, each key component is placed on the board for each key component selected based on the number of pins of the component or each key component set selected based on the number of connections between the components. According to the pin density of each or the key density of each key part group, and obtain the data by dividing into a plurality of mounting design evaluation blocks, and the data of this divided mounting design evaluation block and at least the information of the key parts or key part groups. The channel request rate for each mounting design evaluation block is calculated based on the connection information and the connection information, and the placement of components for each mounting design evaluation block is determined based on the calculated channel request rate for each mounting design evaluation block. A method for designing component mounting on a printed circuit board, which is characterized in that data of arrangement of components on the circuit board is obtained.

【０００８】また本発明は、表示・計算手段を用いるこ
とにより、キー部品毎またはキー部品組毎に基板上を複
数の実装設計評価ブロックに区分けをしてそのデータを
得、この区分けされた実装設計評価ブロックのデータと
少なくともキー部品またはキー部品組の情報と結線情報
とに基づいて実装設計評価ブロック毎の配線密度等の配
線容易さを表わす指標と配線長等の耐ノイズ性の指標と
を算出し、この算出された実装設計評価ブロック毎の配
線容易さを表わす指標と耐ノイズ性の指標とに基づいて
実装設計評価ブロック毎への部品の配置を決定して基板
への部品の配置のデータを得ることを特徴とするプリン
ト基板への部品実装設計方法である。また本発明は、表
示・計算手段を用いることにより、キー部品毎またはキ
ー部品組毎に基板上を複数の実装設計評価ブロックに区
分けをしてそのデータを得、この区分けされた実装設計
評価ブロックのデータと少なくともキー部品またはキー
部品組の情報と結線情報とに基づいて実装設計評価ブロ
ック毎のチャネル要求率と配線長等の耐ノイズ性の指標
とを算出し、この算出された実装設計評価ブロック毎の
チャネル要求率と耐ノイズ性の指標とに基づいて実装設
計評価ブロック毎への部品の配置を決定して基板への部
品の配置のデータを得ることを特徴とするプリント基板
への部品実装設計方法である。Further, according to the present invention, by using the display / calculation means, the board is divided into a plurality of mounting design evaluation blocks for each key component or each key component set to obtain the data, and the divided mounting is performed. Based on the data of the design evaluation block, at least the information of the key component or key component group, and the connection information, the index indicating the wiring ease such as the wiring density for each mounting design evaluation block and the noise resistance index such as the wiring length are provided. Based on the calculated index indicating the ease of wiring for each mounting design evaluation block and the calculated noise resistance index, the placement of the component for each mounting design evaluation block is determined to determine the placement of the component on the board. A method for designing component mounting on a printed circuit board, characterized by obtaining data. Further, according to the present invention, by using the display / calculation means, the board is divided into a plurality of mounting design evaluation blocks for each key component or each key component set to obtain the data, and the divided mounting design evaluation blocks are obtained. Based on the above data and at least information on key components or key component groups and connection information, the channel design ratio for each block and the noise resistance index such as wiring length are calculated for each block, and the calculated package design evaluation is performed. Mounting design evaluation based on the channel requirement rate and noise resistance index for each block, and determining the placement of the component for each block to obtain the data of the placement of the component on the printed circuit board. This is the implementation design method.

【０００９】また本発明は、表示・計算手段を用いるこ
とにより、キー部品毎またはキー部品組毎に基板上を複
数の実装設計評価ブロックに区分けをしてそのデータを
得、この区分けされた実装設計評価ブロックのデータと
少なくともキー部品またはキー部品組の情報と結線情報
とに基づいて実装設計評価ブロック毎の配線密度等の配
線容易さを表わす指標と消費電力等の発熱量の指標とを
算出し、この算出された実装設計評価ブロック毎の配線
容易さを表わす指標と発熱量の指標とに基づいて実装設
計評価ブロック毎への部品の配置を決定して基板への部
品の配置のデータを得ることを特徴とするプリント基板
への部品実装設計方法である。また本発明は、表示・計
算手段を用いることにより、キー部品毎またはキー部品
組毎に基板上を複数の実装設計評価ブロックに区分けを
してそのデータを得、この区分けされた実装設計評価ブ
ロックのデータと少なくともキー部品またはキー部品組
の情報と結線情報とに基づいて実装設計評価ブロック毎
のチャネル要求率と消費電力等の発熱量の指標とを算出
し、この算出された実装設計評価ブロック毎のチャネル
要求率と発熱量の指標とに基づいて実装設計評価ブロッ
ク毎への部品の配置を決定して基板への部品の配置のデ
ータを得ることを特徴とするプリント基板への部品実装
設計方法である。Further, according to the present invention, by using the display / calculation means, the board is divided into a plurality of mounting design evaluation blocks for each key component or each set of key components to obtain the data, and the divided mounting is carried out. Based on the data of the design evaluation block, at least the information of the key component or key component group, and the connection information, the index indicating the wiring ease such as the wiring density and the index of the heat generation amount such as the power consumption for each mounting design evaluation block are calculated. Then, based on the calculated index indicating the wiring ease of each mounting design evaluation block and the index of the heat generation amount, the component placement for each mounting design evaluation block is determined and the data of the component placement on the board is obtained. It is a method for designing component mounting on a printed circuit board, which is characterized in that it is obtained. Further, according to the present invention, by using the display / calculation means, the board is divided into a plurality of mounting design evaluation blocks for each key component or each key component set to obtain the data, and the divided mounting design evaluation blocks are obtained. Based on the data of at least the key component or the key component group and the connection information, the channel request rate for each mounting design evaluation block and the index of the heat generation amount such as power consumption are calculated, and the calculated mounting design evaluation block Mounting design evaluation based on the channel requirement rate and heat generation index for each component, and the component mounting design on the printed circuit board is determined by determining the component placement for each block and obtaining the data of component placement on the board. Is the way.

【００１０】また本発明は、基板上に部品を配置するプ
リント基板への部品実装設計方法において、基板を複数
の長方形または矩形のブロックに分割し、設計者が部品
を配置しながら、ブロック毎に実装設計結果すなわち部
品配置結果を基に、実装設計の後に行う配線設計の難易
度を評価し、その結果を考慮しながら設計者が部品配置
を修正することにより基板全体として配線難易度が平均
化されるように部品の配置を決定して配線設計容易な実
装設計結果を得て、設計期間を短縮することを特徴とす
る。Further, according to the present invention, in a component mounting design method for a printed circuit board in which components are arranged on a substrate, the substrate is divided into a plurality of rectangular or rectangular blocks, and the designer arranges the components while Based on the mounting design result, that is, the component placement result, the difficulty of the wiring design performed after the mounting design is evaluated, and the designer corrects the component placement while considering the result, and the wiring difficulty is averaged for the entire board. As described above, the layout of the components is determined to obtain a mounting design result that facilitates the wiring design, and the design period is shortened.

【００１１】また本発明は、基板情報、部品情報および
結線情報を入力する入力手段と、該入力手段によって入
力された基板情報、部品情報および結線情報に基づい
て、配線密度等の配線容易さを表わす指標またはチャネ
ル要求率を算出し、この算出された配線容易さを表わす
指標またはチャネル要求率に基づいて基板への部品の配
置を決定して基板への部品の配置のデータを得る表示・
計算手段とを有することを特徴とするプリント基板への
部品実装設計支援装置である。また本発明は、基板情
報、部品情報および結線情報を入力する入力手段と、該
入力手段によって入力された少なくとも基板情報および
部品情報に基づいて、キー部品毎またはキー部品組毎に
基板上を複数の実装設計評価ブロックに区分けをしてそ
のデータを得、この区分けされた実装設計評価ブロック
のデータと少なくともキー部品またはキー部品組の情報
と上記入力手段によって入力された結線情報とに基づい
て実装設計評価ブロック毎の配線密度等の配線容易さを
表わす指標またはチャネル要求率を算出し、この算出さ
れた実装設計評価ブロック毎の配線容易さを表わす指標
またはチャネル要求率に基づいて決定される実装設計評
価ブロック毎への部品の配置に対応した基板への部品の
配置のデータを得る表示・計算手段とを有することを特
徴とするプリント基板への部品実装設計支援装置であ
る。Further, according to the present invention, input means for inputting board information, component information and connection information, and wiring ease such as wiring density based on the board information, component information and connection information input by the input means are provided. A display that calculates an index or a channel request rate, determines the placement of parts on the board based on the calculated index or channel request rate indicating the wiring ease, and obtains data on the placement of parts on the board.
A device mounting design support device for a printed circuit board, comprising: a calculation unit. Further, the present invention provides an input means for inputting board information, part information, and connection information, and a plurality of boards on each board for each key part or each set of key parts based on at least the board information and part information input by the input means. The mounting design evaluation block is divided to obtain the data, and mounting is performed based on the divided mounting design evaluation block data, at least the information of the key component or the key component group, and the connection information input by the input means. An index indicating the ease of wiring such as the wiring density for each design evaluation block or a channel request rate is calculated, and mounting is determined based on the calculated index indicating the ease of wiring or a channel request rate for each design evaluation block. A display / calculation means for obtaining data on the placement of components on a board corresponding to the placement of components for each design evaluation block A component mounting design supporting apparatus on a printed circuit board, characterized.

【００１２】また本発明は、基板情報、部品情報および
結線情報を入力する入力手段と、該入力手段によって入
力された少なくとも基板情報および部品情報に基づい
て、キー部品毎またはキー部品組毎に基板上を複数の実
装設計評価ブロックに区分けをしてそのデータを得、こ
の区分けされた実装設計評価ブロックのデータと少なく
ともキー部品またはキー部品組の情報と上記入力手段に
よって入力された結線情報とに基づいて実装設計評価ブ
ロック毎の配線密度等の配線容易さを表わす指標または
チャネル要求率を算出し、この算出された実装設計評価
ブロック毎の配線容易さを表わす指標またはチャネル要
求率に基づいて決定される実装設計評価ブロック毎への
部品の配置に対応した基板への部品の配置のデータを得
る計算手段と、上記基板上を、キー部品毎またはキー部
品組毎に実装設計評価ブロックに区分けするのを表示
し、更に上記実装設計評価ブロック毎への部品の配置を
表示する表示手段とを有することを特徴とするプリント
基板への部品実装設計支援装置である。According to the present invention, an input means for inputting board information, component information and connection information, and a board for each key component or each key component group based on at least the board information and the component information input by the input means. The above is divided into a plurality of mounting design evaluation blocks to obtain the data, and the divided mounting design evaluation block data, at least the information of the key component or the key component group, and the connection information input by the input means are used. Based on this, an index indicating wiring easiness such as wiring density for each mounting design evaluation block or a channel request rate is calculated, and determined based on the calculated index indicating the wiring easiness for each mounting design evaluation block or a channel request rate. And a calculation means for obtaining data on the placement of components on a board corresponding to the placement of components for each mounting design evaluation block, Display means for displaying that the board is divided into mounting design evaluation blocks for each key component or for each key component set, and further for displaying the arrangement of the components for each mounting design evaluation block. It is a device mounting design support device for a printed circuit board.

【００１３】また本発明は、基板情報、部品情報および
結線情報を入力する入力手段と、該入力手段によって入
力された少なくとも基板情報および部品情報に基づい
て、部品のピン数を基に選択されたキー部品毎または部
品間の結線数を基に選択されたキー部品組毎に基板上を
各キー部品のピン密度または各キー部品組のピン密度に
応じて複数の実装設計評価ブロックに区分けをしてその
データを得、この区分けされた実装設計評価ブロックの
データと少なくともキー部品またはキー部品組の情報と
上記入力手段で入力された結線情報とに基づいて実装設
計評価ブロック毎の配線容易さを表わす指標または配線
密度またはチャネル要求率を算出し、この算出された実
装設計評価ブロック毎の配線容易さを表わす指標または
配線密度またはチャネル要求率に基づいて実装設計評価
ブロック毎への部品の配置を決定して基板への部品の配
置のデータを得る表示・計算手段とを有することを特徴
とするプリント基板への部品実装設計支援装置である。Further, according to the present invention, input means for inputting board information, component information and connection information, and at least board information and component information inputted by the input means are selected based on the number of pins of the component. The board is divided into a plurality of mounting design evaluation blocks according to the pin density of each key part or the pin density of each key part set on the board for each key part set selected based on each key part or the number of connections between parts. Data based on the divided mounting design evaluation block data, at least the information on the key component or key component group, and the connection information input by the input means to determine the ease of wiring for each mounting design evaluation block. An index, a wiring density, or a channel requirement ratio is calculated, and the calculated index, wiring density, or char for the mounting design evaluation block is calculated. Support for component mounting design on a printed circuit board, characterized by having display / calculation means for determining the placement of components for each mounting design evaluation block based on the request rate and obtaining data of the placement of components on the board. It is a device.

【００１４】また本発明は、基板情報、部品情報および
結線情報を入力する入力手段と、該入力手段によって入
力された少なくとも基板情報および部品情報に基づい
て、部品のピン数を基に選択されたキー部品毎または部
品間の結線数を基に選択されたキー部品組毎に基板上を
各キー部品のピン密度または各キー部品組のピン密度に
応じて複数の実装設計評価ブロックに区分けをしてその
データを得、この区分けされた実装設計評価ブロックの
データと少なくともキー部品またはキー部品組の情報と
上記入力手段で入力された結線情報とに基づいて実装設
計評価ブロック毎の配線容易さを表わす指標と配線長等
の耐ノイズ性の指標とを算出し、この算出された実装設
計評価ブロック毎の配線容易さを表わす指標と配線長等
の耐ノイズ性の指標とに基づいて実装設計評価ブロック
毎への部品の配置を決定して基板への部品の配置のデー
タを得る表示・計算手段とを有することを特徴とするプ
リント基板への部品実装設計支援装置である。Further, according to the present invention, input means for inputting board information, part information and connection information, and at least board information and part information inputted by the input means are selected based on the number of pins of the part. The board is divided into a plurality of mounting design evaluation blocks according to the pin density of each key part or the pin density of each key part set on the board for each key part set selected based on each key part or the number of connections between parts. Data based on the divided mounting design evaluation block data, at least the information on the key component or key component group, and the connection information input by the input means to determine the ease of wiring for each mounting design evaluation block. The calculated index and the noise resistance index such as the wiring length are calculated, and the calculated index indicating the wiring ease of each mounting design evaluation block and the noise resistance index such as the wiring length are calculated. A component mounting design support device for a printed circuit board, characterized by having display / calculation means for determining the component placement for each mounting design evaluation block based on the above and obtaining data of the component placement on the board. .

【００１５】また本発明は、基板情報、部品情報および
結線情報を入力する入力手段と、該入力手段によって入
力された少なくとも基板情報および部品情報に基づい
て、部品のピン数を基に選択されたキー部品毎または部
品間の結線数を基に選択されたキー部品組毎に基板上を
各キー部品のピン密度または各キー部品組のピン密度に
応じて実装設計評価ブロックに区分けをしてそのデータ
を得、この区分けされた実装設計評価ブロック毎のデー
タと少なくともキー部品またはキー部品組の情報と上記
入力手段で入力された結線情報とに基づいて実装設計評
価ブロック毎の配線容易さを表わす指と消費電力等の発
熱量の指標とを算出し、この算出された実装設計評価ブ
ロック毎の配線容易さを表わす指標と発熱量の指標とに
基づいて実装設計評価ブロック毎への部品の配置を決定
して基板への部品の配置のデータを得る表示・計算手段
とを有することを特徴とするプリント基板への部品実装
設計支援装置である。Further, according to the present invention, input means for inputting board information, part information and connection information, and at least board information and part information inputted by the input means are selected based on the number of pins of the part. The board is divided into mounting design evaluation blocks according to the pin density of each key part or the pin density of each key part set for each key part set selected based on each key part or the number of connections between parts. Data is obtained, and the easiness of wiring for each mounting design evaluation block is represented based on the divided data for each mounting design evaluation block, at least the information on the key component or key component group, and the connection information input by the input means. The fingers and the index of heat generation such as power consumption are calculated, and the mounting design evaluation is performed based on the calculated index of the wiring ease and the index of heat generation of each mounting design evaluation block. Determine the placement of the components to each block is a component mounting design supporting apparatus on a printed circuit board characterized by having a display and calculation means for obtaining data of the arrangement of components on the substrate.

【００１６】以上説明したように、本発明によれば、配
線容易さを表わす指標に基づいて基板への部品の配置を
決定するので、配線設計の容易な部品実装設計結果を得
ることができ、その結果配線設計期間を大幅に短縮する
ことができる。また本発明によれば、キー部品毎または
キー部品組毎に基板上を複数の実装設計評価ブロックに
区分けをし、この区分けされた実装設計評価ブロック毎
の配線容易さを表わす指標に基づいて基板への部品の配
置を決定するので、決定される実装設計評価ブロック毎
への部品の配置を決定するので、基板全体に対してピン
数の多いＬＳＩ等のキー部品またはキー部品組が多数実
装される場合においても配線設計の容易な部品実装設計
結果を得ることができ、その結果高密度実装基板への配
線設計期間を大幅に短縮することができる。As described above, according to the present invention, since the placement of components on the board is determined based on the index indicating the ease of wiring, it is possible to obtain a component mounting design result that facilitates wiring design. As a result, the wiring design period can be significantly shortened. Further, according to the present invention, the board is divided into a plurality of mounting design evaluation blocks for each key component or each set of key components, and the board is based on the index indicating the wiring ease of each divided mounting design evaluation block. Since the layout of the components is determined for each mounting design evaluation block, the layout of the components is determined for each determined mounting design evaluation block. In this case, it is possible to obtain a component mounting design result that facilitates wiring design, and as a result, the wiring design period for a high-density mounting board can be significantly shortened.

【００１７】[0017]

【発明の実施の形態】本発明に係るプリント基板部品実
装設計方法及びその支援装置の実施の形態について、図
面を用いて説明する。図１は、本発明に係るプリント基
板部品実装設計方法及びその支援装置における一実施の
形態を示す機能構成図である。本システムは、設計情報
等から得られる部品情報（図３に示すように１枚の基板
に実装される部品名称、部品種、その形状、消費電力、
ピン配置、ピン名称等）１１４、結線情報（図４に示す
ように結線名、部品名称、ピン名称等）１１５、基板情
報（図５に示すように基板の外形形状、厚さ情報等）１
１６および設計条件情報（図９に示すように配線容易さ
を表わす指標であるチャネル要求率、耐ノイズ性の指標
である配線長、発熱量の指標である消費電力の最大許容
値等）１１７を入力する入力部１１３と、電子回路の機
能を決定づけ（電子回路の機能から基板上の必ず特定箇
所に配置しなければならない）、且つピン数が非常に多
く配線上問題となる可能性の高い部品をキー部品として
選択して登録するキー部品選択１０２、基板上を、キー
部品を中心として設計単位となる実装設計評価ブロック
に区分けしてその位置を設定する実装設計評価ブロック
配置１０３、およびキー部品以外の部品をキー部品に関
連づけて配置する部品配置１０４から構成される実装設
計評価ブロック設定部１０１と、基板上の各部品の部品
配置及び部品間のピンの結線をファイルに登録し管理す
る部品配置及び結線管理部１０６と、前述の実装設計評
価ブロック設定部１０１で登録された実装設計評価ブロ
ック毎に配線容易さを表わす指標計算１０９、発熱量の
指標計算１１０および耐ノイズ性の指標計算１１１から
なる設計結果を評価する実装設計評価ブロック毎設計評
価部１０８と、ブロック毎設計評価部１０８において設
計結果を評価するときの基準となる設計条件情報を入力
部１１３から入力されて登録する設計条件登録部１１２
と、設計者の指示により対話形式で部品配置及び部品間
の結線を変更する部品配置および結線更新部１０７と、
前述の実装設計評価ブロック毎設計評価部１０８で評価
された内容を設計者に伝える解析結果表示部１０５とか
ら構成される。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of a printed board component mounting designing method and a supporting apparatus therefor according to the present invention will be described with reference to the drawings. FIG. 1 is a functional configuration diagram showing an embodiment of a printed circuit board component mounting designing method and a supporting apparatus therefor according to the present invention. This system includes component information obtained from design information and the like (names of components mounted on one board as shown in FIG. 3, component types, their shapes, power consumption,
Pin arrangement, pin name, etc.) 114, connection information (connection name, part name, pin name, etc. as shown in FIG. 4) 115, board information (board outer shape, thickness information, etc. as shown in FIG. 5) 1
16 and design condition information (such as a channel request rate, which is an index indicating wiring ease, a wiring length that is an index of noise resistance, a maximum allowable value of power consumption, which is an index of heat generation amount, etc.) 117, as shown in FIG. A component that determines the function of the input circuit 113 and the electronic circuit (it must be arranged at a specific place on the board due to the function of the electronic circuit), and has a very large number of pins, which is likely to cause a wiring problem. Key component selection 102 for selecting and registering the key component as a key component, a mounting design evaluation block arrangement 103 for dividing the board on a mounting design evaluation block that is a design unit centering on the key component, and setting the position, and a key component. The mounting design evaluation block setting unit 101 including a component arrangement 104 that arranges the components other than the above in association with the key components, the component arrangement of each component on the board, and the inter-component arrangement. The component placement and connection management unit 106 for registering and managing the connection of the connection in a file, the index calculation 109 representing the wiring ease for each mounting design evaluation block registered in the mounting design evaluation block setting unit 101, the heat generation amount The mounting design evaluation block-by-block design evaluation unit 108 for evaluating the design result including the index calculation 110 and the noise resistance index calculation 111, and design condition information serving as a reference when the block-by-block design evaluation unit 108 evaluates the design result Design condition registration unit 112 that is input and registered from the input unit 113
And a component placement and connection update unit 107 that interactively changes the component placement and the connections between components according to the designer's instructions,
It is composed of an analysis result display unit 105 which informs the designer of the contents evaluated by the design evaluation unit for each mounting design evaluation block 108.

【００１８】実装設計評価ブロック毎設計評価部１０８
は、設計における様々な性能を評価する機能群である
が、本実施の形態においては、その一実施の形態として
配線難易度を示す配線容易さを表わす指標（例えば配線
密度があり、配線密度を示す指標としてチャネル要求率
がある。）を計算する配線容易さを表わす指標計算（例
えばチャネル要求率計算）１０９と、発熱量の指標（例
えば消費電力がある。）を計算する発熱量の指標計算１
１０と、耐ノイズ性の指標（例えば配線長がある。）の
計算をする耐ノイズ性の指標計算１１１とから構成され
るものとする。実装設計評価ブロック毎設計評価部１０
８の詳細は後述する。Mounting design evaluation block design evaluation unit 108 for each block
Is a function group for evaluating various performances in design. In the present embodiment, as one of the embodiments, an index (for example, there is a wiring density, which indicates wiring ease) indicating wiring difficulty, An index calculation (eg, channel request rate calculation) 109 for calculating wiring ease for calculating a channel request rate as an index and a heat generation index calculation for calculating an index of heat generation (eg, power consumption). 1
10 and a noise resistance index calculation 111 for calculating a noise resistance index (for example, there is a wiring length). Mounting design evaluation block design evaluation unit 10
Details of 8 will be described later.

【００１９】図２には、本発明に係るプリント基板部品
実装設計方法及びその支援装置における一実施の形態の
ハード構成を示す図である。２００は、プリント基板部
品実装設計支援装置を示す。プリント基板部品実装設計
支援装置２００は、図１に示すようにディスプレイ等の
表示手段２１５に表示するイメージ情報を作成したり、
部品配置・結線管理部１０６を実行したり、ブロック毎
設計評価部１０８における各種の計算を実行したり、接
続された各種装置の制御を行なうＣＰＵ２０１と、部品
配置・結線管理（表示手段２１５に表示された画面をみ
ながら対話で１枚の基板に対して実装する部品の配置の
設計を行なう）のプログラム、ブロック毎設計評価部に
おける各種の計算のプログラムおよび各種装置の制御を
行なうプログラム等ＣＰＵを動かす基本的なプログラム
であるＯＳを記憶するＲＯＭ２０２と、図１に示す入力
部１１３で入力された各種情報１１４〜１１７や実装設
計評価ブロック設定部１０１で設定されるデータやプロ
ック毎設計評価部１０８で評価（計算）された各種指標
や表示手段２１５に表示された画面をみながら対話で１
枚の基板に対して実装する部品の配置の設計を行なった
結果のデータ等を記憶するＲＡＭ２０３と、外部装置と
Ｉ／Ｆをとって外部装置等を制御する制御回路（Ｉ／Ｆ
も含む）２０４〜２０９と、これらを接続するバス２１
０と、図１に示すように入力部１１３から入力される各
種情報１１４〜１１７を表示したり、実装設計評価ブロ
ック設定部１０１における設定されるキー部品選択１０
２、ブロック配置１０３および部品配置１０４を表示し
たり、解析結果表示１０５等を表示したり、各種プログ
ラムを選択するためのアイコン等を表示するために制御
回路２０７に接続されたディスプレイ等からなる表示手
段２１５と、図１に示すように入力部１１３から各種情
報１１４〜１１７を入力したり、表示手段２１５に表示
される実装設計評価ブロック設定部１０１におけるキー
部品選択１０２、ブロック配置１０３および部品配置１
０４に対して指示をしたり、ブロック及び部品配置／結
線の更新１０７に対する更新（修正）の指示をしたりす
るために制御回路２０６に接続されたキーボード２１３
やマウス２１４や制御回路２０５に接続されたイメージ
スキャナやディスク２１２等からなる入力手段と、上記
ＲＡＭ２０３に記憶された情報やデータの一部または全
てを記憶するように制御回路２０４に接続された外部記
憶装置２１１と、上記ＲＡＭ２０３や外部記憶装置２１
１に記憶された情報やデータの一部を出力するために制
御回路２０８に接続されたプリンタやディスク等の出力
手段２１６と、上記ＲＡＭ２０３や外部記憶装置２１１
に記憶された情報やデータの一部をネットワークを介し
て通信するＩ／Ｆ２０９とで構成される。FIG. 2 is a diagram showing a hardware configuration of an embodiment of a printed circuit board component mounting designing method and a supporting apparatus therefor according to the present invention. Reference numeral 200 denotes a printed circuit board component mounting design support device. The printed circuit board component mounting design support device 200 creates image information to be displayed on the display unit 215 such as a display as shown in FIG.
A CPU 201 that executes the component placement / connection management unit 106, executes various calculations in the block-by-block design evaluation unit 108, controls various connected devices, and component placement / connection management (displayed on the display unit 215). The CPU such as a program for interactively designing the layout of components to be mounted on one board while viewing the displayed screen, various calculation programs in the block-by-block design evaluation section, and programs for controlling various devices. A ROM 202 that stores an OS that is a basic program to be moved, various information 114 to 117 input by the input unit 113 shown in FIG. 1, data set by the mounting design evaluation block setting unit 101, and a design evaluation unit 108 for each block. Interactively while watching various indicators evaluated (calculated) and the screen displayed on the display unit 215.
A RAM 203 that stores data and the like as a result of designing the layout of components to be mounted on one board, and a control circuit (I / F) that controls the external device and the like by taking an I / F with the external device.
(Including also) 204 to 209 and the bus 21 connecting these
0 and various kinds of information 114 to 117 input from the input unit 113 as shown in FIG. 1 and key component selection 10 set in the mounting design evaluation block setting unit 101.
2. Display including the block arrangement 103 and the component arrangement 104, the analysis result display 105, etc., and the display connected to the control circuit 207 for displaying icons etc. for selecting various programs. 1 and various information 114 to 117 from the input unit 113 as shown in FIG. 1 and the key component selection 102, block arrangement 103 and component arrangement in the mounting design evaluation block setting unit 101 displayed on the display unit 215. 1
Keyboard 213 connected to the control circuit 206 for instructing 04 and for updating (correcting) the block and component arrangement / wiring update 107.
And an input unit including an image scanner and a disk 212 connected to the mouse 214 and the control circuit 205, and an external device connected to the control circuit 204 so as to store a part or all of the information and data stored in the RAM 203. The storage device 211, the RAM 203, and the external storage device 21.
1, output means 216 such as a printer or a disk connected to the control circuit 208 for outputting a part of the information or data stored in the RAM 1, the RAM 203 or the external storage device 211.
The I / F 209 that communicates a part of the information and data stored in the I / F 209 via the network.

【００２０】図３には、本発明に係るプリント基板部品
実装設計支援装置２００において入力手段２１２〜２１
４で構成される入力部１１３から入力される部品情報１
１４の内容を示すものである。入力部１１３で入力され
る部品情報１１４は、設計者が基板上の部品を識別する
ための部品の固有の名称を表す部品名称３０１と、部品
名称３０１に対応させて部品の種類を表す部品種３０２
と、部品種３０２に対応する部品の寸法および形状を表
す部品形状の情報（イメージ情報を併用させてもよ
い。）３０３と、部品の消費電力を表す消費電力３０４
と、部品の各ピンの位置（部品の原点から縦及び横のピ
ンの位置：例えば５mm＊５mm、５mm＊７mm、５mm＊９mm
等）を表すピン配置２０５と、各ピンの名称を表すピン
名称（例えばＶＣＣ：電源線、ＴＣＫ：基準クロック
線、Ａ：アドレスバス、Ｂ：コントロールバス関連、
Ｄ：データバス等）３０６とから構成される。３０７は
配置フラグが既であるか、未であるかを示す。なお、Ｃ
ＰＵ２０１は、表示手段２１５に図８または図１４に示
す如く部品の画像を表示するために、入力部１１３から
入力された部品形状の情報３０３から変換してイメージ
情報（画像）を得ても良いし、また入力部１１３から各
種部品のイメージ情報（画像）を例えばイメージスキャ
ナ等を用いて入力しても良い。これにより、表示手段２
１５に図８または図１４に示す如く部品の画像を表示す
ることができる。FIG. 3 shows input means 212 to 21 in the printed circuit board component mounting design support apparatus 200 according to the present invention.
Part information 1 input from the input unit 113 composed of 4
14 shows the contents of 14. The component information 114 input by the input unit 113 is a component name 301 indicating a unique name of a component for a designer to identify a component on a board, and a component type indicating a component type corresponding to the component name 301. 302
, Component shape information (image information may be used together) 303 representing the size and shape of the component corresponding to the component type 302, and power consumption 304 representing the power consumption of the component.
And the position of each pin of the component (the position of pins vertically and horizontally from the origin of the component: for example, 5mm * 5mm, 5mm * 7mm, 5mm * 9mm
Etc.) and a pin name (eg, VCC: power supply line, TCK: reference clock line, A: address bus, B: control bus related,
D: data bus etc.) 306. Reference numeral 307 indicates whether or not the placement flag has been set. Note that C
The PU 201 may obtain image information (image) by converting from the component shape information 303 input from the input unit 113 in order to display the image of the component on the display unit 215 as shown in FIG. 8 or 14. Alternatively, image information (images) of various components may be input from the input unit 113 using, for example, an image scanner. Thereby, the display means 2
An image of the part can be displayed at 15 as shown in FIG. 8 or FIG.

【００２１】図４には、本発明に係るプリント基板部品
実装設計支援装置２００において入力手段２１２〜２１
４で構成される入力部１１３から入力される結線情報１
１５の内容を示すものである。結線情報１１５は、設計
者が結線を識別するための結線の固有の名称を表す結線
名４０１と、結線すべきピンを持つ部品を部品名称３０
１を用いて表す部品名称４０２と、結線すべきピンをピ
ン名称３０６を用いて表すピン名称４０６とから構成さ
れる。例えばＮ００１の結線は、部品ＩＣ１のピンＡ１
と部品ＩＣ５のピンＡ１との間において行なわれること
を示す。図５には、本発明に係るプリント基板部品実装
設計支援装置２００において入力手段２１２〜２１４で
構成される入力部１１３から入力される基板情報１１６
の内容を示すものである。基板情報１１６は、異なる種
類を示す基板番号５０１と、基板番号５０１に対応する
基板の外形形状の情報（イメージ情報も併用させてもよ
い。）５０２と、基板の厚さ５０６と、基板の基準端５
０７とから構成される。外形形状４０２は、多角形で表
現され、その多角形の頂点を表す頂点番号４０３と、ｘ
座標４０４と、ｙ座標４０５とから構成される。基準端
４０７は頂点番号の組合せに表現される。この例の場合
は基準端は（０，０）と（０，１００）を結ぶ線分であ
る。例えば、基板１は、端点１（０mm，０mm）、端点２
（０mm，１００mm）、端点３（１００mm，１００mm）、
端点４（１００mm，９０mm）、端点５（２００mm，９０
mm）、端点６（２００mm，１０mm）、端点７（１５０m
m，１０mm）、端点８（１５０mm，０mm）、端点９（０m
m，０mm）で表わされる。なお、ＣＰＵ２０１は、表示
手段２１５に図８または図１４に示す如く基板の画像を
表示するために、入力部１１３から入力された基板の外
形形状の情報５０２から変換してイメージ情報（画像）
を得ても良いし、また入力部１１３から各種基板のイメ
ージ情報（画像）を例えばイメージスキャナ等を用いて
入力しても良い。これにより、表示手段２１５に図８ま
たは図１４に示す如く基板の外形形状を示す画像を表示
することができる。FIG. 4 shows input means 212 to 21 in the printed circuit board component mounting design support apparatus 200 according to the present invention.
Connection information 1 input from the input unit 113 composed of 4
The contents of 15 are shown. The connection information 115 includes a connection name 401 that represents a unique name of a connection for the designer to identify the connection, and a part name 30 that indicates a part having a pin to be connected.
The component name 402 is represented by 1 and the pin name 406 is represented by the pin name 306 indicating the pin to be connected. For example, the connection of N001 is the pin A1 of the component IC1.
And the pin A1 of the component IC5. In FIG. 5, the board information 116 input from the input unit 113 configured by the input means 212 to 214 in the printed circuit board component mounting design support apparatus 200 according to the present invention.
It shows the contents of. The board information 116 includes board numbers 501 indicating different types, board outer shape information (image information may be used together) 502 corresponding to the board numbers 501, board thickness 506, and board reference. Edge 5
07. The outer shape 402 is represented by a polygon, and the vertex number 403 representing the vertex of the polygon and x
It is composed of a coordinate 404 and ay coordinate 405. The reference end 407 is represented by a combination of vertex numbers. In the case of this example, the reference end is a line segment connecting (0,0) and (0,100). For example, the board 1 has end points 1 (0 mm, 0 mm) and end points 2
(0 mm, 100 mm), end point 3 (100 mm, 100 mm),
End point 4 (100 mm, 90 mm), end point 5 (200 mm, 90 mm)
mm), end point 6 (200 mm, 10 mm), end point 7 (150 m)
m, 10 mm), end point 8 (150 mm, 0 mm), end point 9 (0 m
m, 0 mm). The CPU 201 converts image information (image) from the external shape information 502 of the board input from the input unit 113 to display the board image on the display unit 215 as shown in FIG. 8 or 14.
Alternatively, image information (images) of various substrates may be input from the input unit 113 using, for example, an image scanner. As a result, an image showing the outer shape of the substrate can be displayed on the display unit 215 as shown in FIG. 8 or 14.

【００２２】図６には、本発明に係るプリント基板部品
実装設計支援装置２００において入力手段２１２〜２１
４、表示手段２１５及びＣＰＵ２０１等で構成される実
装設計評価ブロック設定部１０１の部品配置１０４にお
いて設定され、更にＣＰＵ２０１によって構成される部
品配置・結線管理部１０６がブロック及び部品配置／結
線の更新１０７等に基づいて行なう部品配置情報の内容
を示すものである。部品の形状は部品外形を完全に内包
する長方形によってモデル化され、部品配置すなわち部
品のプリント基板上での位置と姿勢はその長方形の対角
の頂点によって、表現される。部品配置情報は、部品を
識別するコードである部品名称６０１と、一方の頂点の
ｘ座標６０２と、ｙ座標６０３と、他方の頂点のｘ座標
６０４と、ｙ座標６０５とから構成される。例えば、部
品（キー部品）ＩＣ１は、プリント基板上に原点から長
方形の対角の頂点座標（２０mm，１０mm）（３０mm，３
０mm）に配置される。図７には、本発明に係るプリント
基板部品実装設計支援装置２００において入力手段２１
２〜２１４、表示手段２１５及びＣＰＵ２０１等で構成
される実装設計評価ブロック設定部１０１のブロック配
置１０３において表示手段２１５に表示される画面をみ
ながら対話により設定され、更にＣＰＵ２０１によって
構成される部品配置・結線管理部１０６がブロック及び
部品配置／結線の更新１０７等に基づいて対話により更
新（修正）を行なって管理する実装設計評価ブロック情
報の内容を示すものである。実装設計評価ブロックは、
複数の線分で構成された多角形として表現される。実装
設計評価ブロック情報は、実装設計評価ブロックを識別
するための実装設計評価ブロック番号７０１と、実装設
計評価ブロックを構成する線分の頂点を識別するための
頂点番号７０２と、頂点のｘ座標７０３と、ｙ座標７０
４とから構成される。例えば、実装設計評価ブロック１
は、頂点１（０mm，０mm）、頂点２（１０５mm，０m
m）、頂点３（１０５mm，５０mm）、頂点４（１００m
m，５０mm）、頂点５（１００mm，４５mm）、頂点６
（０mm，４５mm）、頂点７（０mm，０mm）に設定され
る。FIG. 6 shows input means 212 to 21 in the printed circuit board component mounting design support apparatus 200 according to the present invention.
4, the component placement / connection management unit 106 configured by the component placement 104 of the mounting design evaluation block setting unit 101 configured by the display unit 215, the CPU 201, etc., and further configured by the CPU 201 updates the block and component placement / connection 107. It shows the contents of the component placement information based on the above. The shape of a part is modeled by a rectangle that completely encloses the outline of the part, and the placement of the part, that is, the position and orientation of the part on the printed circuit board, is represented by the diagonal vertices of the rectangle. The component placement information includes a component name 601, which is a code for identifying a component, an x coordinate 602 of one vertex, ay coordinate 603, an x coordinate 604 of the other vertex, and ay coordinate 605. For example, the component (key component) IC1 has a diagonal vertex coordinates (20 mm, 10 mm) (30 mm, 3) of a rectangle from the origin on the printed circuit board.
0 mm). FIG. 7 shows the input means 21 in the printed circuit board component mounting design support apparatus 200 according to the present invention.
2 to 214, the display means 215, the CPU 201, and the like, the layout of components configured by the CPU 201 is interactively set while observing the screen displayed on the display means 215 in the block layout 103 of the mounting design evaluation block setting unit 101. The contents of the mounting design evaluation block information that the connection management unit 106 updates (corrects) and manages interactively based on the block and component arrangement / connection update 107 and the like are shown. The implementation design evaluation block is
It is represented as a polygon composed of a plurality of line segments. The packaging design evaluation block information includes packaging design evaluation block numbers 701 for identifying packaging design evaluation blocks, vertex numbers 702 for identifying the vertices of the line segments that make up the packaging design evaluation blocks, and vertex x-coordinates 703. And the y coordinate 70
And 4. For example, mounting design evaluation block 1
Is vertex 1 (0 mm, 0 mm), vertex 2 (105 mm, 0 m
m), vertex 3 (105 mm, 50 mm), vertex 4 (100 m
m, 50 mm), vertex 5 (100 mm, 45 mm), vertex 6
(0 mm, 45 mm) and vertex 7 (0 mm, 0 mm) are set.

【００２３】図８には、本発明に係るプリント基板部品
実装設計支援装置２００において入力手段２１２〜２１
４、表示手段２１５及びＣＰＵ２０１等で構成される実
装設計評価ブロック設定部１０１のキー部品選択１０２
において電子回路の機能を決定づけ（電子回路の機能か
ら基板上の必ず特定箇所に配置しなければならない）、
且つピン数が非常に多く配線上問題となる可能性の高い
部品をキー部品として選択し、実装設計評価ブロック設
定部１０１のブロック配置１０３において表示手段２１
５に表示される画面をみながらて対話によりプリント基
板上を、キー部品を中心として設計単位となる実装設計
評価ブロックに区分けしてその位置を設定し、実装設計
評価ブロック設定部１０１の部品配置１０４において選
択されたキー部品の配置を表示手段２１５に表示される
画面をみながらて対話により設定し、更にＣＰＵ２０１
によって構成される部品配置・結線管理部１０６がブロ
ック及び部品配置／結線の更新１０７等に基づいて対話
により更新（修正）を行なって管理するプリント基板上
へのキー部品の配置状態の実施の形態を示したものであ
る。図８は、図６に示す部品配置情報と図７に示す実装
設計評価ブロック情報とを、表示手段２１５に画面表示
されたものを図示したものである。ＩＣ１〜ＩＣ４の各
々は、ピン数が非常に多く配線上問題となる可能性の高
い部品、キー部品として選択されたものである。実際
は、製品の多機能化、小型化により、高密度が図られ、
キー部品として選択される部品の面積は、図８に示すも
のより大きいものが存在するものである。即ち、キー部
品として選択される部品は、面積はもとよりピン数も非
常に多いものが実際存在することになる。FIG. 8 shows input means 212 to 21 in the printed circuit board component mounting design support apparatus 200 according to the present invention.
4, the key component selection 102 of the mounting design evaluation block setting unit 101 configured by the display unit 215, the CPU 201, and the like.
In, determine the function of the electronic circuit (from the function of the electronic circuit must be placed in a specific place on the board),
Moreover, a component having a very large number of pins and having a high possibility of causing a wiring problem is selected as a key component, and the display means 21 is displayed in the block layout 103 of the mounting design evaluation block setting unit 101.
By interactively watching the screen displayed in 5, the printed circuit board is divided into mounting design evaluation blocks, which are design units centering on key parts, and their positions are set, and the parts placement of the mounting design evaluation block setting unit 101 is performed. The layout of the key components selected in 104 is set interactively while observing the screen displayed on the display unit 215.
An embodiment of the arrangement state of key parts on a printed circuit board, which is managed and updated (corrected) by a dialog based on a block and part arrangement / connection update 107 Is shown. FIG. 8 shows the component arrangement information shown in FIG. 6 and the mounting design evaluation block information shown in FIG. 7 displayed on the display unit 215. Each of IC1 to IC4 is selected as a key component or a component that has a very large number of pins and is likely to cause a wiring problem. In fact, due to the multi-functionalization and miniaturization of products, high density is achieved,
The area of the part selected as the key part is larger than that shown in FIG. In other words, the parts selected as the key parts actually have an extremely large number of pins in addition to the area.

【００２４】図９には、本発明に係るプリント基板部品
実装設計支援装置２００のＣＰＵ２０１等で構成される
実装設計評価ブロック毎設計評価部１０８において評価
するプリント基板部品実装設計の設計基準（設計条件）
となる配線難易度を示す配線容易さを表わす指標である
例えばチャネル要求率と、発熱量の指標である例えば消
費電力と、耐ノイズ性の指標である例えば配線長とを入
力手段２１２〜２１４等で構成された入力部１１３で入
力してＲＡＭ２０３または外部記憶装置２１１等で構成
される設計条件登録部１１２に登録された内容を示すも
のである。設計条件は、実装設計評価ブロック毎設計評
価部１０８の各評価機能と対応付けられる条件項目名９
０１と、最小値９０２と、最大値９０３とから構成さ
れ、予め設計条件登録部１１２に登録される。通常は、
設計条件の評価値は最小値と最大値によって制限される
が、最小値９０２の値に「−」があるときは、その条件
項目については最小値が存在せず、最大値のみ定義され
ていることを示し、最大値９０３の値に「−」があると
きは、その条件項目については最大値が存在せず、最小
値のみ定義されていることを示す。本発明においては、
プリント基板部品実装設計の設計基準（設計条件）とし
て、配線難易度を示す配線容易さを表わす指標（例えば
具体的には、配線密度の指標であるチャネル要求率の許
容値（最大値））を用意することが必要である。そして
プリント基板部品実装設計の設計基準（設計条件）とし
て、発熱量が集中しないようにするために（発熱量をで
きるだけ分散させるために）発熱量の指標（具体的には
消費電力の許容値（最大値））と、耐ノイズ性をできる
だけ無くするために耐ノイズ性の指標（具体的には配線
長の許容値（最大値））とを用意することが必要とな
る。FIG. 9 shows a design standard (design condition) of a printed circuit board component mounting design to be evaluated by the mounting design evaluation block design evaluation section 108 constituted by the CPU 201 of the printed circuit board component mounting design support apparatus 200 according to the present invention. )
The input means 212 to 214, etc. are provided with, for example, a channel request rate, which is an index indicating the wiring difficulty indicating the wiring difficulty, a power consumption that is an index of heat generation amount, and a wiring length, which is an index of noise resistance. It shows the contents input by the input unit 113 configured by and registered in the design condition registration unit 112 configured by the RAM 203, the external storage device 211, or the like. The design condition is a condition item name 9 associated with each evaluation function of the design evaluation unit 108 for each mounting design evaluation block.
01, the minimum value 902, and the maximum value 903, which are registered in the design condition registration unit 112 in advance. Normally,
The evaluation value of the design condition is limited by the minimum value and the maximum value, but when the value of the minimum value 902 has "-", the minimum value does not exist for the condition item, and only the maximum value is defined. When the value of the maximum value 903 has “−”, it means that there is no maximum value and only the minimum value is defined for the condition item. In the present invention,
As a design standard (design condition) for printed circuit board component mounting design, an index indicating wiring ease indicating wiring difficulty (specifically, an allowable value (maximum value) of the channel requirement ratio, which is an index of wiring density) is set. It is necessary to prepare. Then, as a design standard (design condition) for the printed circuit board component mounting design, an index of heat generation amount (specifically, a permissible value of power consumption (in order to disperse the heat generation amount as much as possible) so as not to concentrate the heat generation amount. (Maximum value)) and a noise resistance index (specifically, an allowable value (maximum value) of the wiring length) in order to eliminate noise resistance as much as possible.

【００２５】次に本発明に係るプリント基板部品実装設
計支援装置２００を用いて行なうプリント基板部品実装
設計方法の一実施の形態について図１０を用いて説明す
る。初期段階のおいて、実装設計評価ブロックは一つも
設定されていない。最初にＳ１０１では、表示手段２１
５に表示されたアイコン等によって、ＣＰＵ２０１に対
してＲＯＭ２０２から実装設計評価ブロック設定部１０
１におけるキー部品選択１０２のプログラムを読みだし
て作動させ、入力手段２１２〜２１４、表示手段２１５
及びＣＰＵ２０１等から構成される実装設計評価ブロッ
ク設定部１０１におけるキー部品選択１０２により、表
示手段２１５等に各部品の部品名称と、部品種と、ピン
数と、所要面積を提示することにより、設計者に対して
入力手段２１３、２１４を用いて、ピン数が多くて配線
上問題となる可能性の高い部品をキー部品として選択を
行って、ＲＡＭ２０３等に登録する。ここで、電子回路
の機能を決定づける部品、電子回路の機能からプリント
基板上において必ず特定箇所に配置しなければならない
部品についても、特定箇所に配置しなければならない理
由から、キー部品として選択を行なってＲＡＭ２０３等
に登録しても良い。Next, an embodiment of a printed circuit board component mounting design method using the printed circuit board component mounting design support apparatus 200 according to the present invention will be described with reference to FIG. At the initial stage, no implementation design evaluation block has been set. First, in S101, the display means 21
5 from the ROM 202 to the CPU 201 by the icon or the like displayed on the mounting design evaluation block setting unit 10.
The program of the key component selection 102 in 1 is read out and operated, and the input means 212 to 214 and the display means 215.
By designating the component name of each component, the component type, the number of pins, and the required area by the key component selection 102 in the mounting design evaluation block setting unit 101 including the CPU 201 and the like, the design is performed. Using the input means 213 and 214, a person selects a component having a large number of pins and having a high possibility of causing a wiring problem as a key component and registers it in the RAM 203 or the like. Here, even the parts that determine the function of the electronic circuit and the parts that must be placed at specific locations on the printed circuit board due to the functions of the electronic circuits are selected as key components because they must be placed at specific locations. It may be registered in the RAM 203 or the like.

【００２６】Ｓ１０２では、入力手段２１２〜２１４、
表示手段２１５及びＣＰＵ２０１等から構成される実装
設計評価ブロック設定部１０１におけるブロック配置１
０３が、ピン数に応じて実装設計評価ブロックの面積を
各キー部品に配分する。その決定方法を次に具体的に説
明する。まずキー部品毎に実装設計評価ブロック持つよ
うに実装設計評価ブロック情報を用意する。ＳBは、プ
リント基板の面積を示す。このプリント基板の面積ＳB
は、入力部１１３で入力された基板情報１１６からＣＰ
Ｕ２０１が計算して求めることができる。ｓbiは、表示
手段２１５に表示された画面上で対話によって入力手段
２１３、２１４等によって設定されたｉ番目の実装設計
評価ブロックの面積を示す。Ｎbは、設定されるプリン
ト基板上の実装設計評価ブロック数を示す。ｃpiは、設
定されるｉ番目の実装設計評価ブロックにおけるピン密
度、すなわち単位面積当りの部品のピン数を示す。Ｎp
は、結線情報１１５または部品情報１１４に含まれてい
る（登録されている）部品全てのピン数（総ピン数）を
示す。ｎpiは、部品情報１１４に含まれている選択され
たｉ番目のキー部品のピン数を示す（キー部品はＲＡＭ
２０３等に登録されている。）。ｓpiは、選択されたｉ
番目のキー部品の面積を示す（キー部品はＲＡＭ２０３
等に登録されている。）。このｉ番目のキー部品の面積
ｓpiは、入力部１１３で入力された部品情報１１４から
ＣＰＵ２０１が計算して求めることができる。In S102, the input means 212 to 214,
Block layout 1 in the mounting design evaluation block setting unit 101 including the display unit 215 and the CPU 201
03 allocates the area of the mounting design evaluation block to each key component according to the number of pins. The determination method will be specifically described below. First, the mounting design evaluation block information is prepared so as to have the mounting design evaluation block for each key component. SB indicates the area of the printed circuit board. Area SB of this printed circuit board
Is a CP from the board information 116 input by the input unit 113.
It can be calculated and calculated by U201. sbi represents the area of the i-th mounting design evaluation block set by the input means 213, 214, etc. by dialogue on the screen displayed on the display means 215. Nb indicates the set number of mounting design evaluation blocks on the printed circuit board. cpi indicates the pin density in the set i-th mounting design evaluation block, that is, the number of pins of the component per unit area. Np
Indicates the number of pins (total number of pins) of all (registered) components included in the connection information 115 or the component information 114. npi indicates the number of pins of the selected i-th key component included in the component information 114 (the key component is RAM.
It is registered in 203 etc. ). spi is the selected i
Indicates the area of the th key component (key component is RAM 203
Etc. are registered. ). The area spi of the i-th key component can be calculated and obtained by the CPU 201 from the component information 114 input by the input unit 113.

【００２７】ところで、プリント基板の面積ＳBは、設
定されたｉ番目の実装設計評価ブロックの面積ｓbiとの
間において次に示す（数１）式の関係を有する。（数
１）式の関係は、設定される実装設計評価ブロックでプ
リント基板を埋め尽くすこと、プリント基板上を、キー
部品毎に実装設計評価ブロックで区分けされることを示
している。By the way, the area SB of the printed circuit board and the set area sbi of the i-th mounting design evaluation block have the relationship of the following equation (1). The relationship of the equation (1) indicates that the printed circuit board is filled with the set mounting design evaluation blocks and that the printed circuit board is divided by the mounting design evaluation block for each key component.

【００２８】[0028]

【数１】 [Equation 1]

【００２９】またキー部品の総面積Ｓpkは、ｉ番目のキ
ー部品の面積ｓpi（キー部品はＲＡＭ２０３等に登録さ
れている。）との間において次に示す（数２）式の関係
を有する。即ち、キー部品の総面積Ｓpkは、入力部１１
３で入力された部品情報１１４からＣＰＵ２０１が計算
して求めたｉ番目のキー部品の面積ｓpiを、ＣＰＵ２０
１がプリント基板上の実装設計評価ブロック数Ｎbにつ
いて積分することによって求めることができる。これ
は、キー部品数と実装設計評価ブロック数が等しくなる
ことから、実装設計評価ブロック数分、実装設計評価ブ
ロックに対応するキー部品の面積の総和をとることを意
味する。Further, the total area Spk of the key parts has the relationship of the following equation (2) with the area spi of the i-th key part (the key parts are registered in the RAM 203 etc.). That is, the total area Spk of the key parts is calculated by the input unit 11
The area spi of the i-th key part calculated by the CPU 201 from the part information 114 input in
1 can be obtained by integrating the number Nb of mounting design evaluation blocks on the printed circuit board. This means that, since the number of key components is equal to the number of mounting design evaluation blocks, the total area of the key components corresponding to the mounting design evaluation blocks is calculated by the number of mounting design evaluation blocks.

【００３０】[0030]

【数２】 [Equation 2]

【００３１】またキー部品の総ピン数Ｎpkは、ｉ番目の
キー部品のピン数ｎpi（キー部品はＲＡＭ２０３等に登
録されている。）との間において次に示す（数３）式の
関係を有する。このキー部品の総ピン数Ｎpkは、キー部
品の総ピン数を意味し、入力部１１３で入力された部品
情報１１４からＣＰＵ２０１が計算して求めることがで
きる。Further, the total number of pins Npk of the key component and the number of pins npi of the i-th key component (the key component is registered in the RAM 203, etc.) are expressed by the following equation (3). Have. The total pin count Npk of the key component means the total pin count of the key component, and can be calculated by the CPU 201 from the component information 114 input by the input unit 113.

【００３２】[0032]

【数３】 (Equation 3)

【００３３】以上の関係から、まずＣＰＵ２０１は、キ
ー部品はＲＡＭ２０３等に登録されていることから、キ
ー部品による平均ピン密度Ｃpkを、次に示す（数４）式
から算出し、ＲＡＭ２０３等に記憶することができる。
キー部品による平均ピン密度Ｃpkは、単位有効配線領域
当りのピン数を示す。これは、キー部品の総ピン数を、
プリント基板の面積ＳB からキー部品の面積の合計Ｓpk
を引いた値、すなわち有効配線領域の面積で割ることに
よって求められる。 Ｃpk＝Ｎpk／（ＳB−Ｓpk） （数４） 次にＣＰＵ２０１は、次に示す（数５）式の関係から各
実装設計評価ブロックの面積ｓbiを算出し、ＲＡＭ２０
３等に記憶する。これら各実装設計評価ブロックの面積
ｓbiは、各実装設計評価ブロックのピン密度を上記（数
４）式の関係から求めた平均ピン密度として算出する。
すなわち、ピン数の多いキー部品は配線数が多くなり配
線が難しいため、キー部品以外の部品の位置を決定する
前に、実装設計評価ブロックとして配線難易度に応じた
配線領域を用意しておくことを意味する。From the above relationship, the CPU 201 first calculates the average pin density Cpk due to the key component from the following equation (4) because the key component is registered in the RAM 203 and the like, and stores it in the RAM 203 and the like. can do.
The average pin density Cpk of the key parts indicates the number of pins per unit effective wiring area. This is the total number of pins on the key parts,
Total area of printed circuit board SB to key area Spk
It is obtained by dividing by the value obtained by subtracting, that is, the area of the effective wiring region. Cpk = Npk / (SB-Spk) (Equation 4) Next, the CPU 201 calculates the area sbi of each mounting design evaluation block from the relationship of the following (Equation 5), and the RAM 20
Store in 3rd grade. The area sbi of each of the mounting design evaluation blocks is calculated as the average pin density obtained by the pin density of each of the mounting design evaluation blocks from the relationship of the equation (4).
In other words, since a key component with a large number of pins has a large number of wirings and wiring is difficult, prepare a wiring area according to the wiring difficulty as a mounting design evaluation block before determining the positions of components other than the key component. Means that.

【００３４】 ｓbi＝ｓpi＋ｎpi・Ｃpk （数５） そして、ＣＰＵ２０１は、表示手段２１５の画面上にプ
リント基板の形状を示す画像とキー部品の形状を示す画
像と、上記ＲＡＭ２０３等に記憶された各実装設計評価
ブロックの面積ｓbiとを表示する。設計者は、表示手段
２１５の画面に対して入力手段２１３、２１４等を用い
て対話により表示されたプリント基板上に上記算出され
た各実装設計評価ブロックの面積ｓbiに応じた各実装設
計評価ブロックを区分けして配置し、この配置された各
実装設計評価ブロックに表示されたキー部品を適当に配
置する。ＣＰＵ２０１は、表示手段２１５の画面上に設
定された各実装設計評価ブロックのデータとキー部品の
配置のデータを読み込んでＲＡＭ２０３等に記憶する。
図７には、ＲＡＭ２０３等に記憶された実装設計評価ブ
ロックのデータの内容を示し、図８には、表示手段２１
５の画面上に表示される設定された各実装設計評価ブロ
ックとキー部品の配置との関係を示す。Sbi = spi + npi · Cpk (Equation 5) Then, the CPU 201 displays an image showing the shape of the printed circuit board, an image showing the shape of the key parts on the screen of the display means 215, and the mountings stored in the RAM 203 and the like. The area sbi of the design evaluation block is displayed. The designer uses the input means 213, 214 and the like on the screen of the display means 215 to interactively display the printed circuit board on the printed circuit board. Are arranged in a divided manner, and the key components displayed in each of the arranged mounting design evaluation blocks are arranged appropriately. The CPU 201 reads the data of each mounting design evaluation block and the data of the arrangement of the key components set on the screen of the display unit 215 and stores them in the RAM 203 or the like.
FIG. 7 shows the contents of the data of the packaging design evaluation block stored in the RAM 203 and the like, and in FIG.
5 shows a relationship between each set mounting design evaluation block displayed on the screen of FIG.

【００３５】次に、Ｓ１０３で、ＣＰＵ２０１等で構成
されるブロック毎設計評価部１０８を実行させて、実装
設計評価ブロック毎の評価を実行する。ここで、ブロッ
ク毎設計評価部１０８における各評価部の評価方法につ
いて次に説明する。Next, in step S103, the block-by-block design evaluation unit 108 including the CPU 201 and the like is executed to execute evaluation for each mounting design evaluation block. Here, an evaluation method of each evaluation unit in the block-by-block design evaluation unit 108 will be described below.

【００３６】ＣＰＵ２０１において実行する配線容易さ
を表わす指標計算１０９は、実装設計評価ブロック毎に
配線容易さを表わす指標として例えばチャネル要求率η
を次に示す（数６）式に基づいて計算する。チャネルと
は、図１６に示すように部品のピン１６０１とピン１６
０１の間に配線できる配線のことである。チャネル本数
とは、部品のピン１６０１とピン１６０１の間に配線で
きる配線数をいう。部品のピンとピンの間隔で作られた
正方形１６０２を単位格子としたとき、チャネル要求率
とは、結線情報から予測される単位格子当りの配線数と
チャネル本数（配線を何本通せるかの本数）の比であ
る。 η＝ＬT／Ｌc （数６） ただし、ηは実装設計評価ブロック毎のチャネル要求率
であり、ＬTは実装設計評価ブロック毎の総配線長であ
り、Ｌcは実装設計評価ブロック毎の有効チャネル容量
である。The index calculation 109 representing the ease of wiring executed by the CPU 201 is, for example, the channel request rate η as an index representing the ease of wiring for each mounting design evaluation block.
Is calculated based on the following equation (6). The channel means the pin 1601 and the pin 16 of the component as shown in FIG.
Wiring that can be wired between 01. The number of channels means the number of wires that can be wired between the pins 1601 of the components. When the square 1602 formed between the pins of the parts and the space between the pins is used as a unit grid, the channel request rate is defined by the number of wires per unit grid and the number of channels (the number of wires that can be passed) predicted from the connection information. Is a ratio. η = LT / Lc (Equation 6) where η is the channel request rate for each mounting design evaluation block, LT is the total wiring length for each mounting design evaluation block, and Lc is the effective channel capacity for each mounting design evaluation block. Is.

【００３７】チャネル要求率ηは（数６）式に示すよう
に、総配線長ＬTと有効チャネル容量Ｌcの比である。総
配線長ＬTとは、配線長の総和であり、有効チャネル容
量Ｌcとは配線可能な領域の総延長である。チャネル要
求率ηの計算は基本的には正方形を基準としているが、
実際の実装設計評価ブロック（基板）は様々な形からな
るので、これに対応してチャネル要求率ηを補正するた
めに矩形化係数τを導入する。仮に、図１５に示すよう
に、実装設計評価ブロック（基板）の形状が８０４のよ
うな形であったとすると、矩形化係数τは（数８）式の
関係で表現される。Ａは単位格子数で表した基板配線面
積である。また迂回率κは、チャネル要求率ηは迂回の
ない直角配線を前提としているため、現実に合わせるた
め迂回配線による配線長の増加分を表す係数である。The channel request rate η is the ratio of the total wiring length LT to the effective channel capacity Lc as shown in the equation (6). The total wiring length LT is the total wiring length, and the effective channel capacitance Lc is the total extension of the wirable area. Although the calculation of the channel demand rate η is basically based on a square,
Since the actual mounting design evaluation block (board) has various shapes, the rectangularization coefficient τ is introduced to correct the channel requirement ratio η corresponding to this. Assuming that the mounting design evaluation block (board) has a shape like 804 as shown in FIG. 15, the rectangularization coefficient τ is expressed by the relationship of (Equation 8). A is the substrate wiring area expressed by the number of unit lattices. Further, the detour rate κ is a coefficient that represents an increase in the wiring length due to the detour wiring in order to match the reality, since the channel request rate η is premised on a right-angled wiring without detour.

【００３８】実装設計評価ブロック毎の総配線長ＬTは
（数７）式の関係で表現される。即ち、実装設計評価ブ
ロック毎の総配線長ＬTは、次に示す（数７）式の関係
から算出することができる。The total wiring length LT for each mounting design evaluation block is expressed by the relation of the expression (7). That is, the total wiring length LT for each mounting design evaluation block can be calculated from the relationship of the following (Equation 7).

【００３９】[0039]

【数７】 (Equation 7)

【００４０】ただし、Ｎppは、実装設計評価ブロック毎
の総ピン・ピン本数である。κは迂回率である。However, Npp is the total number of pins for each mounting design evaluation block. κ is the detour rate.

【００４１】図１５に示すように区分けされて設定され
た実装設計評価ブロック８０４の矩形化係数τは、次に
示す（数８）式の関係から算出することができる。 τ＝２／（１＋√（Ｘ／Ｙ）） （数８） Ａは実装設計評価ブロック毎の単位格子数で表した基板
配線面積（配線可能な面積）である。Ｂは実装設計評価
ブロック毎の部品配置数である。次に有効チャネル容量
Ｌc は、次に示す（数９）式の関係から算出することが
できる。即ち、有効チャネル容量Ｌc は（数９）式の関
係で表現される。 Ｌc ＝（ｃｈ・Ａ・Ｓo）−ＬD （数９） Ａは実装設計評価ブロック毎の単位格子数で表した基板
配線面積（配線可能な面積）である。Ｓo は論理層数で
ある。ｃｈはチャネル数である。チャネル数ｃｈはチャ
ネル本数＋１である。ＬD は使用不可チャネルである。
使用不可チャネルＬD とはパッドやＶＩＡのために使用
できないチャネルを表す。The rectangularization coefficient τ of the packaging design evaluation block 804 divided and set as shown in FIG. 15 can be calculated from the relationship of the following (Equation 8). τ = 2 / (1 + √ (X / Y)) (Equation 8) A is the board wiring area (wiring area) expressed by the number of unit grids for each mounting design evaluation block. B is the number of components arranged for each mounting design evaluation block. Next, the effective channel capacity Lc can be calculated from the relationship of the following equation (9). That is, the effective channel capacity Lc is expressed by the relationship of the expression (9). Lc = (ch.A.So) -LD (Equation 9) A is the substrate wiring area (wiring area) expressed by the number of unit lattices for each mounting design evaluation block. So is the number of logical layers. ch is the number of channels. The number of channels ch is the number of channels + 1. LD is the unavailable channel.
The unusable channel LD represents a channel that cannot be used due to a pad or VIA.

【００４２】以上説明したように、ＣＰＵ２０１におい
てチャネル要求率ηを実装設計評価ブロック毎に計算す
るために、他の実装設計評価ブロックの部品への配線を
考慮する必要がある。そこで、図１１に示すように実装
設計評価ブロック１３０２に属する部品１３０１につい
て、他の実装設計評価ブロックの部品への配線を接続す
る実装設計評価ブロック毎に仮想部品１３０３ａ〜１３
０３ｈを配置し、この部品１３０３ａ〜１３０３ｈが配
線に必要な分だけのピンを持つとする。また、仮想部品
１３０３ａ〜１３０３ｈは面積を持たないものとするこ
とにより、実装設計評価ブロック毎のチャネル要求率η
の計算を可能とする。このようにして計算した実装設計
評価ブロック毎の配線容易さを表わす指標としてのチャ
ネル要求率ηを、ＣＰＵ２０１において図９に示す設計
条件と比較することにより、配線難易度が許容値を十分
満足しているか否かを評価判定することができる。As described above, in order to calculate the channel request rate η for each mounting design evaluation block in the CPU 201, it is necessary to consider the wiring to the components of other mounting design evaluation blocks. Therefore, as shown in FIG. 11, with respect to the component 1301 belonging to the mounting design evaluation block 1302, virtual components 1303a to 133 are provided for each of the mounting design evaluation blocks that connect wiring to the components of other mounting design evaluation blocks.
03h is arranged, and these components 1303a to 1303h have as many pins as necessary for wiring. Further, since the virtual components 1303a to 1303h have no area, the channel request rate η for each mounting design evaluation block is set.
Enables calculation of. By comparing the channel requirement ratio η as an index representing the wiring ease of each mounting design evaluation block calculated in this way with the design condition shown in FIG. 9 in the CPU 201, the wiring difficulty level satisfies the allowable value sufficiently. Whether or not it can be evaluated and judged.

【００４３】ＣＰＵ２０１等によって構成されるブロッ
ク毎設計評価部１０８の発熱量の指標計算１１０は、実
装設計評価ブロック毎に、実装設計評価ブロックに含ま
れるすべての部品について、ＲＡＭ２０３または外部記
憶装置２１１等に登録された図３に示す部品情報１１４
より対応する部品名称２０１の消費電力３０４を引き出
し、消費電力の和をとることにより、各実装設計評価ブ
ロック毎の発熱量の指標である消費電力を得ることがで
きる。そしてＣＰＵ２０１は、各実装設計評価ブロック
について図９の設計条件と比較することにより、発熱量
の集中（消費電力の集中）が許容値を十分満足するか否
かを判定することができる。The heat quantity index calculation 110 of the block-by-block design evaluation unit 108, which is constituted by the CPU 201 and the like, is performed by the RAM 203 or the external storage device 211, etc. for all the components included in the mounting design evaluation block for each mounting design evaluation block. The component information 114 shown in FIG.
By further extracting the power consumption 304 of the corresponding component name 201 and taking the sum of the power consumptions, it is possible to obtain the power consumption that is an index of the heat generation amount for each mounting design evaluation block. Then, the CPU 201 can determine whether or not the concentration of heat generation amount (concentration of power consumption) sufficiently satisfies the allowable value by comparing each mounting design evaluation block with the design condition of FIG. 9.

【００４４】ＣＰＵ２０１等によって構成されるブロッ
ク毎設計評価部１０８の耐ノイズ性の指標計算１１１
は、図１２に示すような考え方を用いて、配線長を評価
する。例えば、図４に示す結線Ｎ００９は、部品ＩＣ１
のピンＢ１と部品ＩＣ４のピンＢ５と接続する。部品Ｉ
Ｃ１のピンＢ１の位置は、実装設計評価部ブロック設定
部１０１の部品配置１０４において設定された図６に示
す部品配置情報から得られる部品配置と図３に示す部品
情報１１４から得られるピン配置とを基にＣＰＵ２０１
によって求められ、（３０mm，２５mm）として得ること
ができる。同様に、部品ＩＣ４のピンＢ５は、ＣＰＵ２
０１によって（１５１mm，６７mm）として得ることがで
きる。部品ＩＣ１のピンＢ１と部品ＩＣ４のピンＢ５の
間の配線長は、図１２のように、基板基準端に対して、
垂直又は水平な線分の組合せＮ００９によって表現され
る。従って、ＣＰＵ２０１は、線分Ｎ００９の長さを、
図１２のように、基準端に対する垂直方向の距離Ｘと水
平方向の距離Ｙの和によって求めることができる。この
例の場合は、１６３mmとなる。これを部品ＩＣ１のピン
Ｂ１と部品ＩＣ４のピンＢ５のマンハッタン距離と呼
び、これを配線長として利用する。次に、ＣＰＵ２０１
は、すべてのキー部品のピンとピンの間の配線長を、図
９で示した条件項目９０１の配線長の最小値および最大
値と比較する。配線長が最小値以下または最大値以上で
ある配線の本数を設計結果の評価値とする。これによっ
て、ＣＰＵ２０１は、耐ノイズ性の指標が許容値を十分
に満足するか否かを判定することができる。A noise resistance index calculation 111 of the block-by-block design evaluation unit 108 constituted by the CPU 201 and the like.
Evaluates the wiring length using the concept shown in FIG. For example, the connection N009 shown in FIG.
B1 of the component IC4 and the pin B5 of the component IC4 are connected. Part I
The position of the pin B1 of C1 is the pin placement obtained from the component placement information shown in FIG. 6 and the pin placement obtained from the component information 114 shown in FIG. 3 set in the component placement 104 of the mounting design evaluation unit block setting unit 101. CPU201 based on
Can be obtained as (30 mm, 25 mm). Similarly, the pin B5 of the component IC4 is connected to the CPU2
01 can be obtained as (151 mm, 67 mm). The wiring length between the pin B1 of the component IC1 and the pin B5 of the component IC4 is as shown in FIG.
It is represented by a combination of vertical or horizontal line segments N009. Therefore, the CPU 201 sets the length of the line segment N009 to
As shown in FIG. 12, it can be obtained by the sum of the distance X in the vertical direction and the distance Y in the horizontal direction with respect to the reference end. In the case of this example, it is 163 mm. This is called the Manhattan distance between the pin B1 of the component IC1 and the pin B5 of the component IC4, and this is used as the wiring length. Next, the CPU 201
Compares the wiring lengths between the pins of all the key parts with the minimum and maximum wiring lengths of the condition item 901 shown in FIG. The number of wires whose wiring length is less than or equal to the minimum value or greater than or equal to the maximum value is used as the evaluation value of the design result. Thereby, the CPU 201 can determine whether or not the noise resistance index sufficiently satisfies the allowable value.

【００４５】図１０に示すＳ１０４では、解析結果表示
１０５に基づいてＳ１０３における設計結果の評価を表
示手段２１５の画面に表示するか、或いは出力手段２１
６等に出力して、設計者が対話によりこの設計結果の評
価を基に、Ｓ１０５に進むか否かを判断する。基本的に
は、すべての設計条件が満たされていれば、Ｓ１０５に
進む。幾つかの設計条件が満たされていない場合は、Ｓ
１０２の実装設計評価ブロックの配置に戻るように入力
手段２１３、２１４等を用いてＣＰＵ２０１に対して指
示する。そしてブロック及び部品配置／結線の更新１０
７において、上記幾つかの設計条件が満たされるよう
に、ブロック及び部品配置／結線の更新（修正）を行な
う。In S104 shown in FIG. 10, based on the analysis result display 105, the evaluation of the design result in S103 is displayed on the screen of the display means 215 or the output means 21.
6 and the like, and the designer interactively determines whether or not to proceed to S105 based on the evaluation of the design result. Basically, if all the design conditions are satisfied, the process proceeds to S105. If some design conditions are not met, S
The CPU 201 is instructed to return to the layout of the mounting design evaluation block 102 by using the input units 213 and 214. And block / part layout / connection update 10
In step 7, the block and part arrangement / connection are updated (corrected) so that the above-mentioned several design conditions are satisfied.

【００４６】Ｓ１０５では、設計者が部品配置１０４を
用いて、表示手段２１５の画面に表示されたＳ１０２で
設定した実装設計評価ブロックに非キー部品を表示しな
がら入力手段２１３、２１４等を用いて非キー部品の配
置を設定し、その非キー部品の配置のデータをＲＡＭ２
０３等に記憶する。Ｓ１０５の詳細を図１３を用いて次
に説明する。Ｓ１５０１で、ＣＰＵ２０１は、部品情報
１１４に基づいて未配置部品の有無を確認する。未配置
部品が無ければ、実装設計は終了したと見なして処理を
終了する。Ｓ１５０２では、図４に示す結線情報１１５
と図３に示す部品情報１１４を用いて各々の未配置部品
について、結線先の部品が既にプリント基板上に配置さ
れているか否かを確認して、ＣＰＵ２０１はすべての既
配置部品との結線数を計算する。この中で結線数がもっ
とも多い部品を対象部品として選択する。ここでは、Ｉ
Ｃ５が対象部品として選ばれたとする。In S105, the designer uses the component arrangement 104 to display the non-key components in the mounting design evaluation block set in S102 displayed on the screen of the display unit 215, and uses the input units 213, 214 and the like. The layout of the non-key parts is set, and the layout data of the non-key parts is stored in the RAM2.
It is stored in 03 etc. Details of S105 will be described below with reference to FIG. In step S1501, the CPU 201 confirms the presence or absence of an unplaced component based on the component information 114. If there are no unplaced parts, it is considered that the mounting design has been completed, and the processing ends. In S1502, the connection information 115 shown in FIG.
Using the component information 114 shown in FIG. 3 and FIG. 3, for each unplaced component, the CPU 201 confirms whether or not the connected component is already disposed on the printed circuit board, and the CPU 201 determines the number of connections with all the disposed components. To calculate. Of these, the part with the largest number of connections is selected as the target part. Here, I
It is assumed that C5 is selected as the target part.

【００４７】Ｓ１５０３では、Ｓ１５０２で選択された
対象部品について、ＣＰＵ２０１は実装設計評価ブロッ
ク毎にその実装設計評価ブロックに含まれる全ての部品
との結線数を計算する。本例ではＩＣ１は実装設計評価
ブロック１に、ＩＣ２は実装設計評価ブロック２に、Ｉ
Ｃ３は実装設計評価ブロック３に、ＩＣ４は実装設計評
価ブロック４にそれぞれ配置されている。ＩＣ５は、Ｉ
Ｃ１と４本、ＩＣ２と３本、ＩＣ４と１本結線されてい
る。すなわち、実装設計評価ブロック１とは４本、実装
設計評価ブロック２とは３本、実装設計評価ブロック４
とは１本結線されている。Ｓ１５０４では、Ｓ１５０５
からＳ１５１１のステップについて、Ｓ１５０３で計算
したブロック毎結線数の多いブロック順に対象実装設計
評価ブロックを変更しながら繰り返す。Ｓ１５０５で
は、表示手段２１５を用いて設計者に対象部品を対象実
装設計評価ブロックに仮に配置させる。例えば、図１４
に示すようにＩＣ５を実装設計評価ブロック１に配置す
る。In S1503, for the target component selected in S1502, the CPU 201 calculates, for each mounting design evaluation block, the number of connections with all the components included in the mounting design evaluation block. In this example, IC1 is the mounting design evaluation block 1, IC2 is the mounting design evaluation block 2, and I
C3 is arranged in the mounting design evaluation block 3 and IC4 is arranged in the mounting design evaluation block 4. IC5 is I
C1 is connected to four, IC2 is connected to three, and IC4 is connected to one. That is, four mounting design evaluation blocks 1, three mounting design evaluation blocks 2 and four mounting design evaluation blocks 4
Is connected with one. In S1504, S1505
The steps from to S1511 are repeated while changing the target mounting design evaluation block in the order of the block with the largest number of connections per block calculated in S1503. In step S1505, the display unit 215 is used to temporarily allow the designer to place the target component in the target mounting design evaluation block. For example, FIG.
The IC 5 is arranged in the mounting design evaluation block 1 as shown in FIG.

【００４８】Ｓ１５０６では、ブロック毎設計評価部１
０８を実行させて、実装設計評価ブロック毎の設計結果
を評価する。評価の方法は前述の通りである。Ｓ１５０
７では、設計結果が図９の設計条件に違反していないこ
とを確認して、もし違反がなければ、Ｓ１５０８へ、違
反があればＳ１５０９へと進む。Ｓ１５０８では、Ｓ１
５０５で仮に決定しておいた部品の配置を確定して、Ｓ
１５０１へ進み、未配置の部品の配置に移る。Ｓ１５０
９では、ブロック及び部品配置／結線の更新１０７にお
いて実装設計評価ブロック内での部品配置を変更するこ
とにより、設計条件違反を解消する。本実施例では、実
装設計評価ブロック内の部品配置の変更で変化する設計
結果は配線長のみであるから、設計条件を違反している
配線とその配線に結線されている部品の配置を考慮しな
がら、部品配置を変更する。最大配線長を越えている場
合は、結線されている部品を近付けるように配置し、最
小配線長を下回っている場合は、結線されている部品を
遠ざけるように配置する。例えば、図１４に示す結線Ｎ
００８が図９に示す設計条件の最大配線長を越えている
のであれば、結線先の部品ＩＣ４に近づくように配置し
直す。In S1506, the block-by-block design evaluation unit 1
08 is executed to evaluate the design result for each mounting design evaluation block. The evaluation method is as described above. S150
In step 7, it is confirmed that the design result does not violate the design condition of FIG. 9, and if there is no violation, the process proceeds to step S1508, and if there is a violation, the process proceeds to step S1509. In S1508, S1
At 505, the provisional arrangement of the parts is confirmed, and S
Proceed to 1501 to move to placement of unplaced parts. S150
In No. 9, the violation of the design condition is eliminated by changing the component arrangement in the mounting design evaluation block in the block and component arrangement / wiring update 107. In the present embodiment, since the design result that changes due to the change of the component placement in the mounting design evaluation block is only the wiring length, consider the placement of the wiring that violates the design conditions and the components connected to the wiring. While changing the part layout. When the maximum wiring length is exceeded, the connected components are placed closer to each other, and when the maximum wiring length is less than the minimum wiring length, the connected components are placed away from each other. For example, the connection N shown in FIG.
If 008 exceeds the maximum wiring length of the design condition shown in FIG. 9, the wiring is rearranged so as to approach the connected component IC4.

【００４９】Ｓ１５１０では、Ｓ１５０６と同様に設計
結果を評価する。Ｓ１５１１でも、Ｓ１５０７と同様に
設計結果を確認する。この確認の際に、違反があれば対
象実装設計評価ブロックをより結線数の少ない実装設計
評価ブロックに変更して、Ｓ１５０５より配置をやり直
す。Ｓ１５１１において、設計条件違反がなければ、Ｓ
１５０７と同様にＳ１５０８へ進む。Ｓ１５０４におい
て、すべての実装設計評価ブロックについて設計違反が
あれば、Ｓ１５１２へ進む。At S1510, the design result is evaluated as at S1506. In S1511, the design result is confirmed as in S1507. At the time of this confirmation, if there is a violation, the target mounting design evaluation block is changed to a mounting design evaluation block with a smaller number of connections, and the arrangement is redone from S1505. If there is no design condition violation in S1511, S
Similar to 1507, the process proceeds to S1508. If there is a design violation in all the mounting design evaluation blocks in S1504, the process proceeds to S1512.

【００５０】Ｓ１５１２では、Ｓ１５０３の計算結果を
基に、結線数のもっとも多い実装設計評価ブロックに対
象部品を配置する。Ｓ１５１３では、Ｓ１５０６および
Ｓ１５１０と同様に設計結果を評価する。In step S1512, the target component is placed in the mounting design evaluation block with the largest number of connections based on the calculation result in step S1503. In S1513, the design result is evaluated as in S1506 and S1510.

【００５１】Ｓ１５１４も、Ｓ１５０７及びＳ１５１１
と同様に設計結果の評価を確認する。設計条件に関して
違反がなければ、Ｓ１５０８へ進む。違反があれば、Ｓ
１５１５へ進む。Also in S1514, S1507 and S1511.
Confirm the evaluation of the design result in the same manner as in. If there is no violation regarding the design conditions, the process proceeds to S1508. If there is a violation, S
Proceed to 1515.

【００５２】Ｓ１５１５では、違反の内容に応じて、部
品配置と実装設計評価ブロック配置を選んで実行するこ
とによって、設計条件を満足させる。例えば、配線長の
設計条件を違反している場合は、部品配置調整Ｓ１５１
６を実行する。図１４に示す結線Ｎ００８が図９に示す
設計条件の最大配線長を越えているのであれば、設計者
が部品配置調整を実行することも可能である。部品配置
調整はＳ１５０９と同様に、設計条件を違反している配
線とその配線に結線されている部品の配置を考慮しなが
ら、ブロック及び部品配置／結線の更新１０７において
部品配置を変更する。最大配線長を越えている場合は、
結線されている部品を近付けるように配置し、最小配線
長を下回っている場合は、結線されている部品を遠ざけ
るように配置する。Ｓ１５１６はＳ１５０９とは異な
り、部品の配置範囲を実装設計評価ブロックに限定しな
い。例えば、図９に示す設計条件の最大配線長がもっと
短くして１００であれば、部品ＩＣ５を部品ＩＣ４にも
っと近付ける必要がある。In S1515, the design condition is satisfied by selecting and executing the component layout and the mounting design evaluation block layout according to the content of the violation. For example, if the wiring length design condition is violated, component placement adjustment S151
Execute 6. If the connection N008 shown in FIG. 14 exceeds the maximum wiring length of the design condition shown in FIG. 9, the designer can execute the component placement adjustment. Similar to S1509, the component placement adjustment changes the component placement in the block and component placement / connection update 107 while taking into consideration the placement of the wiring that violates the design conditions and the components connected to the wiring. If the maximum wiring length is exceeded,
Arrange the connected parts so that they are close to each other, and if they are shorter than the minimum wiring length, arrange the connected parts away from each other. Unlike S1509, S1516 does not limit the component arrangement range to the mounting design evaluation block. For example, if the maximum wiring length of the design condition shown in FIG. 9 is further shortened to 100, it is necessary to bring the component IC5 closer to the component IC4.

【００５３】チャネル要求率ηが違反している場合は、
Ｓ１５１６とＳ１５１７の両方の変更において、違反の
回避が可能である。例えば、ある実装設計評価ブロック
のチャネル要求率が最大チャネル要求率を越えている場
合、隣接している実装設計評価ブロックのチャネル要求
率が最大チャネル要求率を越えていなければ、ブロック
及び部品配置／結線の更新１０７においてＳ１５１６に
より、その実装設計評価ブロックの境界の近くにある部
品を最大チャネル要求率を越えている実装設計評価ブロ
ックから最大チャネル要求率を越えていない実装設計評
価ブロックへ部品を移動することによって、実装設計評
価ブロック毎のチャネル要求率の平均化を図り、設計条
件違反を回避する方法と、Ｓ１５１７により、最大チャ
ネル要求率を越えている実装設計評価ブロックを最大チ
ャネル要求率を越えていない実装設計評価ブロックの方
へ拡大及び最大チャネル要求率を越えていない実装設計
評価ブロック縮小することにより、実装設計評価ブロッ
ク毎のチャネル要求率の平均化を図り、設計条件違反を
回避する方法とがある。前者の場合、例えば実装設計評
価ブロック１が最大チャネル要求率を越えており、実装
設計評価ブロック２が最大チャネル要求率を越えていな
ければ、ＩＣ５を実装設計評価ブロック１から、実装設
計評価ブロック２に移動する。これにより実装設計評価
ブロック毎のチャネル要求率の平均化を図る。後者の場
合、例えば実装設計評価ブロック１が最大チャネル要求
率を越えており、実装設計評価ブロック２が最大チャネ
ル要求率を越えていなければ、実装設計評価ブロック１
と実装設計評価ブロック２の境界部分を部品ＩＣ５が実
装設計評価ブロック２に含まれるように変更する。ここ
れにより実装設計評価ブロック毎のチャネル要求率の平
均化を図る。以上、Ｓ１５０１からＳ１５１７までの処
理を未配置部品がなくなるまで繰り返すことにより、こ
の後に着手される配線設計の容易な部品実装設計結果を
得ることが可能となる。When the channel request rate η is violated,
Violations can be avoided in both the changes in S1516 and S1517. For example, if the channel request rate of a certain mounting design evaluation block exceeds the maximum channel request rate, and if the channel request rate of the adjacent mounting design evaluation block does not exceed the maximum channel request rate, block and component placement / In the wiring update 107, in S1516, the component near the boundary of the packaging design evaluation block is moved from the packaging design evaluation block that exceeds the maximum channel requirement rate to the packaging design evaluation block that does not exceed the maximum channel requirement rate. By doing so, the channel request rates for each mounting design evaluation block are averaged to avoid design condition violation, and by S1517, the mounting design evaluation block exceeding the maximum channel request rate exceeds the maximum channel request rate by S1517. Not expanded to the design evaluation block and exceeded the maximum channel request rate By implementing design evaluation blocks reduced to not, achieving an average of channel request rate for each packaging design evaluation block, and a method of avoiding the design conditions violations. In the former case, for example, if the mounting design evaluation block 1 exceeds the maximum channel request rate and the mounting design evaluation block 2 does not exceed the maximum channel request rate, the IC 5 is transferred from the mounting design evaluation block 1 to the mounting design evaluation block 2 Move to. In this way, the channel request rates for each mounting design evaluation block are averaged. In the latter case, for example, if the packaging design evaluation block 1 exceeds the maximum channel request rate and the packaging design evaluation block 2 does not exceed the maximum channel request rate, the packaging design evaluation block 1
The boundary portion of the mounting design evaluation block 2 is changed so that the component IC 5 is included in the mounting design evaluation block 2. By this, the channel request rates for each mounting design evaluation block are averaged. As described above, by repeating the processing from S1501 to S1517 until there are no unplaced components, it is possible to obtain a component mounting design result for which the wiring design to be started after this is easy.

【００５４】また、関連性の高い部品をまとめて１実装
設計評価ブロックに配置する場合の実施の形態について
以下に説明する。前述の実施の形態とは、図１０に示す
Ｓ１０１とＳ１０２の処理が異なる。まず、キー部品選
択１０２を用いて、キー部品の選択を行う。ここでは設
計者に対して、各部品の部品名称と、部品種と、ピン数
と、所要面積と、この部品と結線の多い部品と、その結
線数とを提示することにより、関連性の高い結線数の多
い部品組をキー部品として選択してＲＡＭ２０３等に登
録する。ここで、前述の実施の形態と同様に、電子回路
の機能を決定づける部品、電子回路の機能からプリント
基板上において必ず特定箇所に配置しなければならない
部品についても、特定箇所に配置しなければならない理
由から、キー部品として選択を行なってＲＡＭ２０３等
に登録しても良い。前述の実施の形態では、一つのキー
部品につき、一つの実装設計評価ブロックを割り当てて
いたのに対し、本実施の形態では、部品組を一つの実装
設計評価ブロックに割り当てることにより、前述の実施
の形態より関連性の高い部品組を近くに配置することが
可能である。Ｓ１０２では、入力手段２１２〜２１４、
表示手段２１５及びＣＰＵ２０１等から構成される実装
設計評価ブロック設定部１０１におけるブロック配置１
０３が、ピン数に応じて実装設計評価ブロックの面積を
各キー部品に配分する。その決定方法を次に説明する。Further, an embodiment in which highly related components are collectively arranged in one mounting design evaluation block will be described below. The processing of S101 and S102 shown in FIG. 10 is different from that of the above-described embodiment. First, the key component selection 102 is used to select a key component. Here, by providing the designer with the part name of each part, the part type, the number of pins, the required area, the part having many connections with this part, and the number of connections, a high degree of relevance is achieved. A component set having a large number of connections is selected as a key component and registered in the RAM 203 or the like. Here, similarly to the above-described embodiment, the component that determines the function of the electronic circuit, and the component that must be arranged at the specific position on the printed circuit board due to the function of the electronic circuit must be arranged at the specific position. For the reason, it may be selected as a key component and registered in the RAM 203 or the like. In the above-described embodiment, one mounting design evaluation block is assigned to one key component, whereas in the present embodiment, the component set is assigned to one mounting design evaluation block, so that It is possible to dispose a set of parts that are more related to each other than the above form. In S102, the input means 212-214,
Block layout 1 in the mounting design evaluation block setting unit 101 including the display unit 215 and the CPU 201
03 allocates the area of the mounting design evaluation block to each key component according to the number of pins. The determination method will be described below.

【００５５】その決定方法を次に具体的に説明する。ま
ず前記実施の形態と同様にキー部品組に選択したキー部
品組毎に実装設計評価ブロックを設定する。まずキー部
品組毎に実装設計評価ブロック持つように実装設計評価
ブロック情報を用意する。ＳBは、プリント基板の面積
を示す。このプリント基板の面積ＳBは、入力部１１３
で入力された基板情報１１６からＣＰＵ２０１が計算し
て求めることができる。ｓbiは、表示手段２１５に表示
された画面上で対話によって入力手段２１３、２１４等
によって設定されたｉ番目の実装設計評価ブロックの面
積を示す。Ｎbは、設定されるプリント基板上の総実装
設計評価ブロック数を示す。Ｎpは、結線情報１１５ま
たは部品情報１１４に含まれている（登録されている）
部品全てのピン数（総ピン数）を示す。ｎpaiは、ｉ番
目の実装設計評価ブロックのキー部品数を示す。ｎpij
は、選択されたｉ番目の実装設計評価ブロックのｊ番目
のキー部品のピン数を示す（キー部品組はＲＡＭ２０３
等に登録されている。）。ｓpijは、選択されたｉ番目
の実装設計評価ブロックのｊ番目のキー部品の面積を示
す（キー部品組はＲＡＭ２０３等に登録されてい
る。）。このｉ番目のキー部品の面積ｓpijは、入力部
１１３で入力された部品情報１１４からＣＰＵ２０１が
計算して求めることができる。The determination method will be specifically described below. First, the mounting design evaluation block is set for each key component set selected in the key component set, as in the above-described embodiment. First, the mounting design evaluation block information is prepared so as to have the mounting design evaluation block for each key component set. SB indicates the area of the printed circuit board. The area SB of this printed circuit board is
The CPU 201 can calculate and obtain it from the board information 116 input in. sbi represents the area of the i-th mounting design evaluation block set by the input means 213, 214, etc. by dialogue on the screen displayed on the display means 215. Nb indicates the total number of mounting design evaluation blocks set on the printed circuit board. Np is included (registered) in the connection information 115 or the component information 114.
Indicates the pin count (total pin count) of all parts. npai indicates the number of key components of the i-th mounting design evaluation block. npij
Indicates the number of pins of the j-th key component of the selected i-th mounting design evaluation block (the key component set is RAM 203).
Etc. are registered. ). spij indicates the area of the j-th key component of the selected i-th mounting design evaluation block (the key component set is registered in the RAM 203 or the like). The area spij of the i-th key component can be calculated and obtained by the CPU 201 from the component information 114 input by the input unit 113.

【００５６】ところで、プリント基板の面積ＳBは、設
定されたｉ番目の実装設計評価ブロックの面積ｓbiとの
間において次に示す（数１０）式の関係を有する。（数
１０）式の関係は、設定される実装設計評価ブロックで
プリント基板を埋め尽くすこと、プリント基板上を、キ
ー部品組毎に実装設計評価ブロックで区分けされること
を示している。By the way, the area SB of the printed circuit board has a relationship of the following equation (10) with the area sbi of the set i-th mounting design evaluation block. The relationship of the equation (10) indicates that the printed circuit board is filled with the set mounting design evaluation blocks and that the printed circuit board is divided by the mounting design evaluation block for each key component set.

【００５７】[0057]

【数１０】 (Equation 10)

【００５８】またキー部品の総面積Ｓpkは、ｉ番目の実
装設計評価ブロックにおけるｊ番目のキー部品の面積ｓ
pij（キー部品組はＲＡＭ２０３等に登録されてい
る。）との間において次に示す（数１１）式の関係を有
する。即ち、キー部品の総面積Ｓpkは、入力部１１３で
入力された部品情報１１４からＣＰＵ２０１が計算して
求めたｉ番目の実装設計評価ブロックにおけるｊ番目の
キー部品の面積ｓpijを、ＣＰＵ２０１がプリント基板
上の実装設計評価ブロック数Ｎb及びｉ番目の実装設計
評価ブロックのキー部品数ｎpaiについて積分すること
によって求めることができる。これは、キー部品組数と
実装設計評価ブロック数が等しくなることから、実装設
計評価ブロック数分、実装設計評価ブロックに対応する
キー部品組の面積の総和をとることを意味する。The total area Spk of the key parts is the area s of the j-th key part in the i-th mounting design evaluation block.
It has the relation of the following (Equation 11) with pij (the key component set is registered in the RAM 203 and the like). That is, the total area Spk of the key components is the area spij of the j-th key component in the i-th mounting design evaluation block calculated by the CPU 201 from the component information 114 input by the input unit 113. It can be obtained by integrating the number Nb of mounting design evaluation blocks above and the number npai of key components of the i-th mounting design evaluation block. This means that since the number of key component sets and the number of mounting design evaluation blocks are equal, the total area of the key component sets corresponding to the mounting design evaluation blocks is calculated by the number of mounting design evaluation blocks.

【００５９】[0059]

【数１１】 [Equation 11]

【００６０】またキー部品の総ピン数Ｎpkは、キー部品
の総面積Ｓpkと同様にして、ｉ番目の実装設計評価ブロ
ックにおけるｊ番目のキー部品のピン数ｎpij（キー部
品組はＲＡＭ２０３等に登録されている。）との間にお
いて次に示す（数１２）式の関係を有する。このキー部
品の総ピン数Ｎpkは、キー部品の総ピン数を意味し、入
力部１１３で入力された部品情報１１４からＣＰＵ２０
１が計算して求めることができる。Further, the total number of pins Npk of the key component is the same as the total area Spk of the key component, and the number of pins npij of the j-th key component in the i-th mounting design evaluation block (the key component set is registered in the RAM 203 or the like). The following equation (Equation 12) is established. The total number of pins Npk of the key component means the total number of pins of the key component, and the CPU 20 is determined from the component information 114 input by the input unit 113.
1 can be calculated and obtained.

【００６１】[0061]

【数１２】 (Equation 12)

【００６２】以上の関係から、まずＣＰＵ２０１は、キ
ー部品組はＲＡＭ２０３等に登録されていることから、
キー部品による平均ピン密度Ｃpkを、次に示す（数１
３）式から算出し、ＲＡＭ２０３等に記憶することがで
きる。キー部品による平均ピン密度Ｃpkは、単位有効配
線領域当りのピン数を示す。これは、キー部品の総ピン
数を、プリント基板の面積ＳB からキー部品の面積の合
計Ｓpkを引いた値、すなわち有効配線領域の面積で割る
ことによって求められる。From the above relationship, first, the CPU 201 determines that the key component set is registered in the RAM 203 or the like.
The average pin density Cpk of the key parts is shown below (Equation 1)
It can be calculated from the equation 3) and stored in the RAM 203 or the like. The average pin density Cpk of the key parts indicates the number of pins per unit effective wiring area. This is obtained by dividing the total number of pins of the key component by a value obtained by subtracting the total Spk of the area of the key component from the area SB of the printed circuit board, that is, the area of the effective wiring region.

【００６３】 Ｃpk＝Ｎpk／（ＳB−Ｓpk） （数１３） 次にＣＰＵ２０１は、次に示す（数１４）式の関係から
各実装設計評価ブロックの面積ｓbiを算出し、ＲＡＭ２
０３等に記憶する。これら各実装設計評価ブロックの面
積ｓbiは、各実装設計評価ブロックのピン密度を上記
（数１３）式の関係から求めた平均ピン密度として算出
する。各実装設計評価ブロックのピン密度が（数１３）
式で計算した平均ピン密度になるように、各実装設計評
価ブロックの面積ｓbiを決定する。すなわち、ピン数の
多いキー部品は配線数が多くなり配線が難しいため、キ
ー部品以外の部品の位置を決定する前に、実装設計評価
ブロックとして配線難易度に応じた配線領域を用意して
おくことを意味する。Cpk = Npk / (SB-Spk) (Equation 13) Next, the CPU 201 calculates the area sbi of each mounting design evaluation block from the relationship of the following (Equation 14), and RAM2
It is stored in 03 etc. The area sbi of each of the mounting design evaluation blocks is calculated as the average pin density obtained by the pin density of each mounting design evaluation block obtained from the relationship of the equation (13). The pin density of each mounting design evaluation block is (Equation 13).
The area sbi of each mounting design evaluation block is determined so that the average pin density calculated by the formula is obtained. In other words, since a key component with a large number of pins has a large number of wirings and wiring is difficult, prepare a wiring area according to the wiring difficulty as a mounting design evaluation block before determining the positions of components other than the key component. Means that.

【００６４】[0064]

【数１４】 [Equation 14]

【００６５】そして、ＣＰＵ２０１は、表示手段２１５
の画面上にプリント基板の形状を示す画像とキー部品の
形状を示す画像と、上記ＲＡＭ２０３等に記憶された各
実装設計評価ブロックの面積ｓbiとを表示する。設計者
は、表示手段２１５の画面に対して入力手段２１３、２
１４等を用いて対話により表示されたプリント基板上に
上記算出された各実装設計評価ブロックの面積ｓbiに応
じた各実装設計評価ブロックを区分けして（配分して）
ブロック単位で移動してプリント基板上の配置を決定
し、この配置された各実装設計評価ブロックに表示され
たキー部品を適当に配置する。ＣＰＵ２０１は、表示手
段２１５の画面上に設定された各実装設計評価ブロック
のデータとキー部品の配置のデータを読み込んでＲＡＭ
２０３等に記憶する。Ｓ１０３以降は、前述の実施の形
態と同様である。Then, the CPU 201 has the display means 215.
An image showing the shape of the printed circuit board, an image showing the shape of the key component, and the area sbi of each mounting design evaluation block stored in the RAM 203 or the like are displayed on the screen of FIG. The designer inputs the input means 213, 2 on the screen of the display means 215.
The mounting design evaluation blocks are divided (distributed) according to the calculated area sbi of the mounting design evaluation blocks on the printed circuit board displayed interactively using 14 or the like.
By moving in block units, the arrangement on the printed circuit board is determined, and the key components displayed in each of the arranged mounting design evaluation blocks are arranged appropriately. The CPU 201 reads the data of each mounting design evaluation block and the data of the arrangement of the key components set on the screen of the display unit 215, and loads the RAM.
It is stored in 203 or the like. The steps after S103 are the same as those in the above-described embodiment.

【００６６】[0066]

【発明の効果】本発明によれば、配線容易さを表わす指
標に基づいて基板への部品の位置を決定するので、配線
設計の容易な部品実装設計結果を得ることができ、その
結果配線設計期間を大幅に短縮することができる効果を
奏する。また本発明によれば、キー部品毎またはキー部
品組毎に基板上を複数の実装設計評価ブロックに区分け
をし、この区分けされた実装設計評価ブロック毎の配線
容易さを表わす指標に基づいて基板への部品の配置を決
定するので、決定される実装設計評価ブロック毎への部
品の配置を決定するので、基板全体に対してピン数の多
いＬＳＩ等のキー部品またはキー部品組が多数実装され
る場合においても配線設計の容易な部品実装設計結果を
得ることができ、その結果高密度実装基板への配線設計
期間を大幅に短縮することができる効果を奏する。According to the present invention, the position of the component on the board is determined based on the index indicating the ease of wiring. Therefore, it is possible to obtain a component mounting design result that facilitates the wiring design. The effect that the period can be significantly shortened is achieved. Further, according to the present invention, the board is divided into a plurality of mounting design evaluation blocks for each key component or each set of key components, and the board is based on the index indicating the wiring ease of each divided mounting design evaluation block. Since the layout of the components is determined for each mounting design evaluation block, the layout of the components is determined for each determined mounting design evaluation block. In this case, it is possible to obtain a component mounting design result that facilitates wiring design, and as a result, it is possible to significantly shorten the wiring design period for a high-density mounting board.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明に係るプリント基板部品実装設計方法及
びその支援装置における一実施の形態を示す機能構成図
である。FIG. 1 is a functional configuration diagram showing an embodiment of a printed circuit board component mounting design method and a support device thereof according to the present invention.

【図２】本発明に係るプリント基板部品実装設計方法及
びその支援装置における一実施の形態のハード構成を示
す図である。FIG. 2 is a diagram showing a hardware configuration of an embodiment of a printed circuit board component mounting design method and a supporting apparatus therefor according to the present invention.

【図３】本発明に係るプリント基板部品実装設計支援装
置において入力される部品情報の内容を示す図である。FIG. 3 is a diagram showing the contents of component information input in the printed circuit board component mounting design support apparatus according to the present invention.

【図４】本発明に係るプリント基板部品実装設計支援装
置において入力される結線情報の内容を示す図である。FIG. 4 is a diagram showing the contents of connection information input in the printed circuit board component mounting design support device according to the present invention.

【図５】本発明に係るプリント基板部品実装設計支援装
置において入力される基板情報の内容を示す図である。FIG. 5 is a diagram showing the contents of board information input in the printed circuit board component mounting design support apparatus according to the present invention.

【図６】本発明に係るプリント基板部品実装設計支援装
置の実装設計評価ブロック設定部において設定される部
品配置情報の内容を示す図である。FIG. 6 is a diagram showing the contents of component placement information set in a mounting design evaluation block setting unit of the printed circuit board component mounting design support device according to the present invention.

【図７】本発明に係るプリント基板部品実装設計支援装
置の実装設計評価ブロック設定部において設定される実
装設計評価ブロック情報の内容を示す図である。FIG. 7 is a diagram showing the contents of mounting design evaluation block information set in a mounting design evaluation block setting unit of the printed circuit board component mounting design support device according to the present invention.

【図８】本発明に係るプリント基板部品実装設計支援装
置において行なわれるプリント基板上へのキー部品の配
置状態の実施の形態を示した図である。FIG. 8 is a diagram showing an embodiment of an arrangement state of key components on a printed circuit board, which is performed in a printed circuit board component mounting design support apparatus according to the present invention.

【図９】本発明に係るプリント基板部品実装設計方法及
びその支援装置において登録されたプリント基板部品実
装設計の設計基準（設計条件）の内容を示した図であ
る。FIG. 9 is a diagram showing the contents of design criteria (design conditions) of printed circuit board component mounting design registered in the printed circuit board component mounting design method and its supporting device according to the present invention.

【図１０】本発明に係るプリント基板部品実装設計支援
装置におけるプリント基板部品実装設計方法（プログラ
ム）を示すフローチャートである。FIG. 10 is a flowchart showing a printed circuit board component mounting design method (program) in the printed circuit board component mounting design support apparatus according to the present invention.

【図１１】本発明に係るプリント基板上に設定された実
装設計評価ブロック毎に仮想部品を配置してチャネル要
求率の計算を可能とした実施の形態を示す図である。FIG. 11 is a diagram showing an embodiment in which a virtual component is arranged for each mounting design evaluation block set on a printed circuit board according to the present invention to enable calculation of a channel request rate.

【図１２】本発明に係るプリント基板上に設定された実
装設計評価ブロック毎に配線長を評価する方法を説明す
るための図である。FIG. 12 is a diagram for explaining a method of evaluating a wiring length for each mounting design evaluation block set on a printed board according to the present invention.

【図１３】本発明に係るプリント基板上に設定された実
装設計評価ブロック毎に非キー部品を配置する方法を説
明するためのフローチャートである。FIG. 13 is a flowchart for explaining a method of arranging a non-key component for each mounting design evaluation block set on the printed board according to the present invention.

【図１４】本発明に係るプリント基板上に設定された実
装設計評価ブロック毎にキー部品の配置と一つの非キー
部品の配置とを示す図である。FIG. 14 is a diagram showing the arrangement of key components and the arrangement of one non-key component for each mounting design evaluation block set on the printed circuit board according to the present invention.

【図１５】本発明に係るプリント基板上に設定された実
装設計評価ブロック毎の矩形化係数τを説明するための
図である。FIG. 15 is a diagram for explaining the rectangularization coefficient τ for each mounting design evaluation block set on the printed circuit board according to the present invention.

【図１６】本発明に係る配線の容易さを表わす指標であ
るチャネル要求率を説明するための部品のピンとピンの
間隔に作られる正方形の単位格子を示す図である。FIG. 16 is a diagram showing a square unit cell formed in a pin and a space between the pins of the component for explaining a channel request rate which is an index showing the ease of wiring according to the present invention.

【符号の説明】[Explanation of symbols]

１０１…実装設計評価ブロック設定部、１０２…キー部
品選択 １０３…ブロック配置、１０４…部品配置、１０５…解
析結果表示 １０６…部品配置・結線管理部、１０７…ブロック及び
部品配置／結線の更新 １０８…ブロック毎設計評価部、１０９…配線容易さを
表わす指標計算 １１０…発熱量の指標計算、１１１…耐ノイズ性の指標
計算 １１２…設計条件登録部、１１３…入力部、１１４…部
品情報 １１５…結線情報、１１６…基板情報、１１７…設計条
件情報 ２００…プリント基板部品実装設計支援装置、２０１…
ＣＰＵ ２０２…ＲＯＭ、２０３…ＲＡＭ、２０４〜２０９…制
御回路（Ｉ／Ｆ含） ２１１…外部記憶装置、２１２〜２１４…入力手段、２
１５…表示手段 ２１６…出力手段101 ... Mounting design evaluation block setting unit, 102 ... Key component selection 103 ... Block placement, 104 ... Component placement, 105 ... Analysis result display 106 ... Component placement / connection management unit, 107 ... Block and component placement / connection updating 108 ... Design evaluation unit for each block, 109 ... Index calculation expressing wiring ease 110 ... Heat quantity index calculation, 111 ... Noise resistance index calculation 112 ... Design condition registration unit, 113 ... Input unit, 114 ... Component information 115 ... Wiring Information, 116 ... Board information 117 ... Design condition information 200 ... Printed circuit board component mounting design support device, 201 ...
CPU 202 ... ROM, 203 ... RAM, 204-209 ... Control circuit (including I / F) 211 ... External storage device, 212-214 ... Input means, 2
15 ... Display means 216 ... Output means

───────────────────────────────────────────────────── フロントページの続き (72)発明者 荒井 信一 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所生産技術研究所内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Shinichi Arai 292 Yoshida-cho, Totsuka-ku, Yokohama-shi, Kanagawa Stock Engineering Institute, Hitachi, Ltd.

Claims (10)

【特許請求の範囲】[Claims] 【請求項１】表示・計算手段を用いることにより、配線
容易さを表わす指標を算出し、この算出された配線容易
さを表わす指標に基づいて基板への部品の配置を決定し
て基板への部品の配置のデータを得ることを特徴とする
プリント基板への部品実装設計方法。1. A display / calculation means is used to calculate an index indicating wiring easiness, and based on the calculated index indicating wiring easiness, the placement of components on the board is determined to determine the placement on the board. A method for designing and mounting a component on a printed circuit board, which is characterized in that data on the arrangement of components is obtained. 【請求項２】表示・計算手段を用いることにより、配線
密度を算出し、この算出された配線密度に基づいて基板
への部品の配置を決定して基板への部品の配置のデータ
を得ることを特徴とするプリント基板への部品実装設計
方法。2. A display / calculation means is used to calculate the wiring density, and based on the calculated wiring density, the arrangement of the parts on the board is determined to obtain data on the arrangement of the parts on the board. A method for mounting and designing components on a printed circuit board, characterized by. 【請求項３】表示・計算手段を用いることにより、チャ
ネル要求率を算出し、この算出されたチャネル要求率に
基づいて基板への部品の配置を決定して基板への部品の
配置のデータを得ることを特徴とするプリント基板への
部品実装設計方法。3. A display / calculation means is used to calculate a channel request rate, and based on the calculated channel request rate, the placement of components on a board is determined to obtain data on the placement of components on a board. A method for designing component mounting on a printed circuit board, which is characterized by obtaining. 【請求項４】表示・計算手段を用いることにより、キー
部品毎またはキー部品組毎に基板上を複数の実装設計評
価ブロックに区分けをしてそのデータを得、この区分け
された実装設計評価ブロックのデータと少なくともキー
部品またはキー部品組の情報と結線情報とに基づいて実
装設計評価ブロック毎の配線容易さを表わす指標を算出
し、この算出された実装設計評価ブロック毎の配線容易
さを表わす指標に基づいて実装設計評価ブロック毎への
部品の配置を決定して基板への部品の配置のデータを得
ることを特徴とするプリント基板への部品実装設計方
法。4. A display / calculation means is used to divide the board into a plurality of mounting design evaluation blocks for each key component or each set of key components to obtain the data, and the divided mounting design evaluation blocks are obtained. Based on the data of at least the key component or key component group and the connection information, an index indicating the wiring ease for each mounting design evaluation block is calculated, and the calculated wiring ease for each mounting design evaluation block is expressed. A method for designing component mounting on a printed circuit board, characterized in that the layout of components for each mounting design evaluation block is determined based on an index to obtain data on the layout of components on the board. 【請求項５】表示・計算手段を用いることにより、部品
のピン数を基に選択されたキー部品毎または部品間の結
線数を基に選択されたキー部品組毎に基板上を各キー部
品のピン密度または各キー部品組のピン密度に応じて複
数の実装設計評価ブロックに区分けをしてそのデータを
得、この区分けされた実装設計評価ブロックのデータと
少なくともキー部品またはキー部品組の情報と結線情報
とに基づいて実装設計評価ブロック毎の配線容易さを表
わす指標を算出し、この算出された実装設計評価ブロッ
ク毎の配線容易さを表わす指標に基づいて実装設計評価
ブロック毎への部品の配置を決定して基板への部品の配
置のデータを得ることを特徴とするプリント基板への部
品実装設計方法。5. A key component on the board for each key component selected based on the number of pins of the component or each key component group selected based on the number of connections between components by using the display / calculation means. According to the pin density of each or the key density of each key part group, and obtain the data by dividing into a plurality of mounting design evaluation blocks, and the data of this divided mounting design evaluation block and at least the information of the key parts or key part groups. Based on the connection information and the wiring information, an index indicating wiring ease for each mounting design evaluation block is calculated, and a component for each mounting design evaluation block is calculated based on the calculated index indicating wiring ease for each mounting design evaluation block. A method for designing component mounting on a printed circuit board, characterized in that the layout of components is determined to obtain data on the placement of components on the board. 【請求項６】表示・計算手段を用いることにより、キー
部品毎またはキー部品組毎に基板上を複数の実装設計評
価ブロックに区分けをしてそのデータを得、この区分け
された実装設計評価ブロックのデータと少なくともキー
部品またはキー部品組の情報と結線情報とに基づいて実
装設計評価ブロック毎の配線容易さを表わす指標と耐ノ
イズ性の指標とを算出し、この算出された実装設計評価
ブロック毎の配線容易さを表わす指標と耐ノイズ性の指
標とに基づいて実装設計評価ブロック毎への部品の配置
を決定して基板への部品の配置のデータを得ることを特
徴とするプリント基板への部品実装設計方法。6. The display / calculation means is used to divide the board into a plurality of mounting design evaluation blocks for each key component or each key component set to obtain the data, and the divided mounting design evaluation blocks are obtained. Based on the data of at least the key component or the key component group and the connection information, the index indicating the wiring ease and the noise resistance index for each mounting design evaluation block are calculated, and the calculated mounting design evaluation block is calculated. A printed circuit board characterized by determining the placement of components for each mounting design evaluation block and obtaining data of the placement of components on the board based on the index for each wiring ease and the index for noise resistance Parts mounting design method. 【請求項７】表示・計算手段を用いることにより、キー
部品毎またはキー部品組毎に基板上を複数の実装設計評
価ブロックに区分けをしてそのデータを得、この区分け
された実装設計評価ブロックのデータと少なくともキー
部品またはキー部品組の情報と結線情報とに基づいて実
装設計評価ブロック毎の配線容易さを表わす指標と発熱
量の指標とを算出し、この算出された実装設計評価ブロ
ック毎の配線容易さを表わす指標と発熱量の指標とに基
づいて実装設計評価ブロック毎への部品の配置を決定し
て基板への部品の配置のデータを得ることを特徴とする
プリント基板への部品実装設計方法。7. A display / calculation means is used to divide the board into a plurality of mounting design evaluation blocks for each key component or each key component set to obtain the data, and the divided mounting design evaluation blocks are obtained. Is calculated based on the data of at least the key component or the key component group and the connection information, the index indicating the wiring ease for each mounting design evaluation block and the index of the heat generation amount are calculated, and each calculated mounting design evaluation block Parts on a printed circuit board, characterized in that the arrangement of parts for each mounting design evaluation block is determined based on the index indicating the ease of wiring and the index of heat generation to obtain data on the arrangement of parts on the board. Implementation design method. 【請求項８】基板情報、部品情報および結線情報を入力
する入力手段と、 該入力手段によって入力された基板情報、部品情報およ
び結線情報に基づいて、配線容易さを表わす指標を算出
し、この算出された配線容易さを表わす指標に基づいて
基板への部品の配置を決定して基板への部品の配置のデ
ータを得る表示・計算手段とを有することを特徴とする
プリント基板への部品実装設計支援装置。8. Input means for inputting board information, component information and connection information, and an index representing wiring ease is calculated based on the board information, component information and connection information input by the input means. Component mounting on a printed circuit board, characterized by having display / calculation means for deciding the placement of components on the board based on the calculated index showing the ease of wiring and obtaining data on the placement of the components on the board. Design support device. 【請求項９】基板情報、部品情報および結線情報を入力
する入力手段と、 該入力手段によって入力された少なくとも基板情報およ
び部品情報に基づいて、キー部品毎またはキー部品組毎
に基板上を複数の実装設計評価ブロックに区分けをして
そのデータを得、この区分けされた実装設計評価ブロッ
クのデータと少なくともキー部品またはキー部品組の情
報と上記入力手段によって入力された結線情報とに基づ
いて実装設計評価ブロック毎の配線容易さを表わす指標
を算出し、この算出された実装設計評価ブロック毎の配
線容易さを表わす指標に基づいて決定される実装設計評
価ブロック毎への部品の配置に対応した基板への部品の
配置のデータを得る表示・計算手段とを有することを特
徴とするプリント基板への部品実装設計支援装置。9. Input means for inputting board information, part information and connection information, and a plurality of boards on each key part or for each key part group based on at least the board information and part information input by the input means. The mounting design evaluation block is divided to obtain the data, and mounting is performed based on the divided mounting design evaluation block data, at least the information of the key component or the key component group, and the connection information input by the input means. An index indicating the wiring ease for each design evaluation block is calculated, and the placement of parts for each mounting design evaluation block is determined based on the calculated index indicating the wiring ease for each mounting design evaluation block. A device mounting design support device for a printed circuit board, comprising: a display / calculation unit that obtains data of arrangement of parts on the circuit board. 【請求項１０】基板情報、部品情報および結線情報を入
力する入力手段と、 該入力手段によって入力された少なくとも基板情報およ
び部品情報に基づいて、キー部品毎またはキー部品組毎
に基板上を複数の実装設計評価ブロックに区分けをして
そのデータを得、この区分けされた実装設計評価ブロッ
クのデータと少なくともキー部品またはキー部品組の情
報と上記入力手段によって入力された結線情報とに基づ
いて実装設計評価ブロック毎の配線容易さを表わす指標
を算出し、この算出された実装設計評価ブロック毎の配
線容易さを表わす指標に基づいて決定される実装設計評
価ブロック毎への部品の配置に対応した基板への部品の
配置のデータを得る計算手段と、 上記基板上を、キー部品毎またはキー部品組毎に実装設
計評価ブロックに区分けするのを表示し、更に上記実装
設計評価ブロック毎への部品の配置を表示する表示手段
とを有することを特徴とするプリント基板への部品実装
設計支援装置。10. Input means for inputting board information, part information and connection information, and a plurality of boards for each key part or each set of key parts based on at least the board information and part information input by the input means. The mounting design evaluation block is divided to obtain the data, and mounting is performed based on the divided mounting design evaluation block data, at least the information of the key component or the key component group, and the connection information input by the input means. An index indicating the wiring ease for each design evaluation block is calculated, and the placement of parts for each mounting design evaluation block is determined based on the calculated index indicating the wiring ease for each mounting design evaluation block. Calculating means for obtaining data on the placement of parts on the board, and the above board on the board design evaluation block for each key part or each key part set Displays to divide further component mounting design supporting apparatus on a printed circuit board characterized by having a display means for displaying the arrangement of parts to the packaging design evaluation block basis.
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6054379A (en) * 1998-02-11 2000-04-25 Applied Materials, Inc. Method of depositing a low k dielectric with organo silane
US6287990B1 (en) 1998-02-11 2001-09-11 Applied Materials, Inc. CVD plasma assisted low dielectric constant films
US6348725B2 (en) 1998-02-11 2002-02-19 Applied Materials, Inc. Plasma processes for depositing low dielectric constant films
US6413583B1 (en) 1998-02-11 2002-07-02 Applied Materials, Inc. Formation of a liquid-like silica layer by reaction of an organosilicon compound and a hydroxyl forming compound
US6784119B2 (en) 1998-02-11 2004-08-31 Applied Materials Inc. Method of decreasing the K value in SIOC layer deposited by chemical vapor deposition
JP2012230608A (en) * 2011-04-27 2012-11-22 Nec Access Technica Ltd Design support system for printed wiring board, noise countermeasure method for non-mounted component of printed wiring board and program
JP2015203882A (en) * 2014-04-10 2015-11-16 富士通株式会社 Design support program, design support method and design support device
WO2022084755A1 (en) * 2020-10-22 2022-04-28 Goldman Sachs & Co. LLC Passively cooling hardware components

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6054379A (en) * 1998-02-11 2000-04-25 Applied Materials, Inc. Method of depositing a low k dielectric with organo silane
US6287990B1 (en) 1998-02-11 2001-09-11 Applied Materials, Inc. CVD plasma assisted low dielectric constant films
US6348725B2 (en) 1998-02-11 2002-02-19 Applied Materials, Inc. Plasma processes for depositing low dielectric constant films
US6413583B1 (en) 1998-02-11 2002-07-02 Applied Materials, Inc. Formation of a liquid-like silica layer by reaction of an organosilicon compound and a hydroxyl forming compound
US6784119B2 (en) 1998-02-11 2004-08-31 Applied Materials Inc. Method of decreasing the K value in SIOC layer deposited by chemical vapor deposition
JP2012230608A (en) * 2011-04-27 2012-11-22 Nec Access Technica Ltd Design support system for printed wiring board, noise countermeasure method for non-mounted component of printed wiring board and program
JP2015203882A (en) * 2014-04-10 2015-11-16 富士通株式会社 Design support program, design support method and design support device
WO2022084755A1 (en) * 2020-10-22 2022-04-28 Goldman Sachs & Co. LLC Passively cooling hardware components
US11341307B2 (en) 2020-10-22 2022-05-24 Goldman Sachs & Co. LLC Passively cooling hardware components
US11699016B2 (en) 2020-10-22 2023-07-11 Goldman Sachs & Co. LLC Passively cooling hardware components

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