JPH09212358A - データ処理装置及びマイクロプロセッサ - Google Patents

データ処理装置及びマイクロプロセッサ

Info

Publication number
JPH09212358A
JPH09212358A JP8015016A JP1501696A JPH09212358A JP H09212358 A JPH09212358 A JP H09212358A JP 8015016 A JP8015016 A JP 8015016A JP 1501696 A JP1501696 A JP 1501696A JP H09212358 A JPH09212358 A JP H09212358A
Authority
JP
Japan
Prior art keywords
instruction
vliw
processor
instructions
risc
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP8015016A
Other languages
English (en)
Other versions
JP3623840B2 (ja
Inventor
Junichi Nishimoto
順一 西本
Hideo Maejima
英雄 前島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP01501696A priority Critical patent/JP3623840B2/ja
Priority to TW086100225A priority patent/TW334544B/zh
Priority to KR1019970001570A priority patent/KR100535852B1/ko
Priority to US08/791,811 priority patent/US6023757A/en
Publication of JPH09212358A publication Critical patent/JPH09212358A/ja
Priority to US09/382,598 priority patent/US6496919B1/en
Priority to US10/281,148 priority patent/US6760832B2/en
Application granted granted Critical
Publication of JP3623840B2 publication Critical patent/JP3623840B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3818—Decoding for concurrent execution
    • G06F9/3822—Parallel decoding, e.g. parallel decode units
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
    • G06F9/30149—Instruction analysis, e.g. decoding, instruction word fields of variable length instructions
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30181—Instruction operation extension or modification
    • G06F9/30196—Instruction operation extension or modification using decoder, e.g. decoder per instruction set, adaptable or programmable decoders
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3854—Instruction completion, e.g. retiring, committing or graduating
    • G06F9/3858—Result writeback, i.e. updating the architectural state or memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3861—Recovery, e.g. branch miss-prediction, exception handling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3877—Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units

Landscapes

  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Advance Control (AREA)
  • Executing Machine-Instructions (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

(57)【要約】 【課題】命令セットの異なるプロセッサにおいて相互の
命令を実行できるようにする。 【解決手段】命令セットの異なるプロセッサ間におい
て、片方のプロセッサが所定の動作を行うことによっ
て、別のプロセッサの命令を実行出きるようにする。所
定の動作とは、所定の分岐命令を実行することや特定の
アドレス空間への分岐などが用いられる。 【効果】本発明により特定の命令セットを持つプロセッ
サを異なる命令セットを持つプロセッサに拡張すると
き、互換性を維持しながら拡張することが可能となる。
例えばRISC型プロセッサをVLIW型プロセッサに拡張する
場合があてはまる。また異なる命令セットを持つプロセ
ッサをワンチップで実現することにより、演算ユニット
などの資源の共有化による低コスト化やセリュリティの
強化が行える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、マイクロプロセッ
サやマイクロコンピュータ等のデータ処理装置に係わ
り、特にソフトウエアの互換を維持して高速性能を達成
するデータ処理装置に適用して有効な技術に関する。
【０００２】
【従来の技術】マイクロプロセッサのアーキテクチャに
はさまざまなものが存在する。例えばＣＩＳＣ（Comple
xed Instruction Set Computer）型マイクロプロセッ
サ、 ＲＩＳＣ（Rediced Instruction Set Computer）
型マイクロプロセッサ、Ｖ ＬＩＷ（Very Long Instruc
tion Word）（又はＬＩＷ（Long Instruction Word）型
マイクロプロセッサなどが挙げられる。
【０００３】ＣＩＳＣ型マイクロプロセッサは、例えば
８ビット或いは１６ビットを最小命令長単位とし、最小
命令長単位の整数倍長の可変長の命令フォーマットで命
令体系（命令セット）を構成している。最大命令長は４
８ビット長、６４ビット長、８０ビット長等である。命
令セットを構成する命令数が多く、１命令が複数の処理
を行い、また命令語長が可変である、マイクロプログラ
ム制御等のため、ハードウエア量が多く高速性能を追及
するには難点のあるアーキテクチャであるとされてい
た。ＣＩＳＣ型マイクロプロセッサの例としては、モト
ローラ社の６８０Ｘ０，インテル社の８０Ｘ８６等があ
る。
【０００４】高速性能を追及する一つの解として、ＲＩ
ＳＣ型マイクロプロセッサが出てきた。ＲＩＳＣ型マイ
クロプロセッサは、１６ビット長、３２ビット長或いは
６４ビット長等の固定長の命令フォーマットで、１命令
は単純な処理を行い、比較的少ない命令数で命令体系を
構成している。命令が単純であるため、マイクロプロセ
ッサの制御部のハードウエア量もＣＩＳＣ型のマイクロ
プロセッサと比較して少なく、またパイプライン処理に
も適しており、高速性能が比較的出しやすいアーキテク
チャである。なお、１６ビット長命令と３２ビット長命
令が混在した命令フォーマットで命令体系を構成したも
のもある。ＲＩＳＣプロセッサの例としては、ＳＰＡＲ
Ｃ、ＭＩＰＳ社のＲ３０００等がある。
【０００５】最近、高速化のため、動作周波数を向上さ
せる方法以外に同時に動作させる演算ユニットの数を増
やす方法が取られてきている。この複数の演算ユニット
を同時に実行する方式は、スーパスカラ方式と呼ばれて
いる。しかし、スーパスカラ方式で、複数の命令が同時
に実行可能かどうかを調べる、すなわち命令依存性を調
べる機能が必要となり回路規模が増大する傾向にある。
【０００６】これに対して固定長ではあるが長い命令長
の命令フォーマットで命令体系を構成するプロセッサと
して、ＶＬＩＷ型プロセッサが存在する。ＶＬＩＷプロ
セッサでは１２８ビット以上の長い命令を使って複数の
演算器が同時に動作する。ＶＬＩＷ型プロセッサではコ
ンパイル時にあらかじめ命令の依存性をチェックし同時
に実行出来る命令をまとめて１命令とする。ＶＬＩＷ型
プロセッサでは実行時に改めて命令の依存性をチェック
する必要がないため、ＲＩＳＣ型マイクロプロセッサの
スーパースカラ方式に比べて回路規模は少なくなる。
なお、ＶＬＩＷ型プロセッサの例としては、マルチフロ
ー・コンピュータ社のTrace ce/300等がある。
【０００７】一方、ＲＩＳＣ型のアーキテクチャの採用
等により動作周波数の向上や同時に実行する命令数の増
加で、マイクロプロセッサの性能が向上してきた。その
ため、従来専用ハードウエアや専用コントローラを使用
して行っていた、動画像の圧縮／伸長（ＭＰＥＧデコー
ダ／エンコーダ）や三次元グラフィック処理をソフトウ
エアで行うことが考えらている。
【０００８】ＭＰＥＧデコーダ／エンコーダや三次元グ
ラフィック処理等の同一処理の繰り返しで多量のデータ
を扱ういわゆるマルチメデイア用途の処理にはＶＬＩＷ
型マイクロプロセッサが適しているとされてきている。
【０００９】
【発明が解決しようとする課題】一方、従来のマイクロ
プロセッサ或いはＣＰＵ（中央処理装置）はＣＩＳＣ型
又はＲＩＳＣ型で、それぞれのソフトウエア資産の蓄積
がある。ＣＩＳＣ型、ＲＩＳＣ型、ＶＬＩＷ型のマイク
ロプロセッサは、それぞれ命令セット、命令フォーマッ
ト、アドレッシングモード、プログラミングモデル等は
異なり、ソフトウエアの互換性はない。マイクロプロセ
ッサは、同一アーキテクチャ（命令体系を含む。）では
性能向上に限界が出てくる。そこで、アーキテクチャ変
更を要求されるが、これまで築き上げてきたソフトウエ
ア資産の継承が問題となる。
【００１０】本発明の目的は、従来のソフトウエアと互
換性を維持しながら、新しいアーキテクチャ（命令体
系）のソフトウエアを実行する高性能なプロセッサを実
現することである。
【００１１】本発明の別の目的は、プロセッサ内部の資
源たとえば演算ユニットなどの共有化又は共用化による
ハードウエアの増加を抑えて高速性能を実現することで
ある。
【００１２】さらに、本発明の別の目的は、プロセッサ
間の動作制御方式による高速化と低消費電力化の双方を
実現することである。
【００１３】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１５】データ処理装置は、第１の命令セットの命
令を実行する第１のプロセッサと、第１の命令セットと
は異なる第２の命令セットの命令を実行する第２のプロ
セッサとを有し、前記第１のプロセッサが前記第１の命
令セットの中の所定命令を実行したとき、前記第２のプ
ロセッサが前記第２の命令セットの命令を実行する。記
憶装置に記憶されるプログラムを実行するデータ処理装
置は、第１の命令セットの命令によって構成されるプロ
グラムと、第１の命令セットと異なる第２の命令セット
の命令によって構成されるプログラムとを前記データ処
理装置のアドレス空間に配置する。
【００１６】前記第１の命令セットの命令は可変長であ
り、前記第２の命令セットの命令は固定長にする。前記
第１の命令セットの命令の最大語長は、前記第２の命令
の語長より長い場合がある。前記第１の命令セットの命
令の最大語長は、前記第２の命令の語長より短い場合が
ある。
【００１７】前記第１の命令セットの命令と前記第２の
命令セットの命令は共に固定長である場合がある。前記
第１の命令セットの命令の語長は、前記第２の命令の語
長より短い場合がある。
【００１８】データ処理装置は、演算器を有し、第１の
命令群を格納する第１の記憶部から命令を読み出して実
行する第１のデータ処理部と、並列動作可能な複数の演
算器を有し、同時に実行可能な命令を１命令として実行
する第２のデータ処理部と、前記第２のデータ処理部が
実行する命令群を格納する第２の記憶部とを具備し、前
記第１のデータ処理部が読み出した命令が所定の命令で
あるとき、前記第２のデータ処理部で実行する命令を前
記第２の記憶部から読み出す。
【００１９】マイクロプロセッサは、ＲＩＳＣ命令を実
行するＲＩＳＣコアと、ＶＬＩＷ命令を格納するＶＬＩ
Ｗテーブルと、ＶＬＩＷ命令を実行するＶＬＩＷコア
と、前記ＲＩＳＣコアとＶＬＩＷコアとの動作切り替え
を制御するＶＬＩＷ起動判定ユニットとを有し、前記Ｒ
ＩＳＣコアがＲＩＳＣ命令のうちサブルーチンコール若
しくは分岐命令を実行したとき、分岐先アドレスで前記
ＶＬＩＷテーブルからＶＬＩＷ命令を読み出し、前記Ｖ
ＬＩＷ起動判定ユニットが前記ＲＩＳＣコアから前記Ｖ
ＬＩＷコアへ動作を移し、前記ＶＬＩＷテーブルからＶ
ＬＩＷ命令の完了コードが読み出されるまでＶＬＩＷコ
アが動作する。
【００２０】前記マイクロプロセッサは、さらに分岐先
アドレスをアドレス変換するＴＬＢを有し、前記ＶＬＩ
Ｗテーブルから読み出されるＶＬＩＷ命令を拡張するた
めの信号をアドレス変換の際にＴＬＢから同時に読み出
せる。
【００２１】前記マイクロプロセッサは、さらにＶＬＩ
Ｗ命令へ分岐後、引き続き実行されるＶＬＩＷ命令の動
作とＶＬＩＷ命令実行後に復帰するＲＩＳＣ命令の動作
に関連性があるかを調べる回路を有し、関連性がない場
合にＶＬＩＷ命令の完了を待たずに復帰先のＲＩＳＣ命
令を並列に実行可能である。
【００２２】前記マイクロプロセッサにおいて、ＶＬＩ
Ｗ命令の実行を禁止したり、実行を制御するレジスタを
プロセッサ内部に有し、ＶＬＩＷ命令実行禁止時にはＶ
ＬＩＷ命令と同等の動作を行うＲＩＳＣ命令列に分岐す
ることで、ＶＬＩＷコアの動作を停止させ低消費電力化
を図る機能を有する。
【００２３】前記ＶＬＩＷテーブルを不揮発性メモリに
内蔵する。 前記不揮発性メモリは、マスクＲＯＭ、フ
ラッシュメモリ、強誘電体メモリのうちのいづれか１つ
であるのが望ましい。前記ＶＬＩＷテーブルを揮発性メ
モリに内蔵する。前記ＶＬＩＷテーブルを揮発性メモリ
は、ＳＲＡＭ或いはＤＲＡＭのうちのいづれかであるの
が望ましい。
【００２４】前記ＶＬＩＷテーブルをＲＩＳＣコアのプ
ロセッサで書き換え可能なメモリに内蔵するのが望まし
い。
【００２５】
【発明の実施の形態】図１には本発明の実施形態に係る
マイクロプロセッサ１００のブロック図が示される。マ
イクロプロセッサ１００は、ＲＩＳＣ命令の処理を実行
するＲＩＳＣコア部１０６、ＶＬＩＷ命令の処理を実行
するＶＬＩＷコア部１４０及びデータキャッシュ１２９
から構成される。
【００２６】ＲＩＳＣコア部１０６は、命令フェッチユ
ニット１０１、命令キャッシュ１０７、 ＲＩＳＣデコ
ードユニット１１４、浮動小数点ユニット１１８、整数
演算ユニット１１９、ロード／ストアユニット１２７か
ら構成される。
【００２７】ＶＬＩＷコア部１４０は、ＶＬＩＷ起動判
定ユニット１０４、ＶＬＩＷテーブル１１３、ＶＬＩＷ
デコードユニット１１５、Ｎ個の演算ユニット１２０、
ＶＬＩＷロード／ストアユニット１３１から構成され
る。
【００２８】命令フェッチユニット１０１が命令アドレ
スバス１０５に実行する命令のアドレスを出力する。Ｒ
ＩＳＣ命令実行時には命令アドレスバス１０５のアドレ
スに対応する命令が命令キャッシュ１０７から命令バス
１０８に読み出され、ＲＩＳＣデコードユニット１１４
においてＲＩＳＣ命令のデコードを行う。なお、命令キ
ャッシュ１０７に該当する命令が存在しない（キャッシ
ュミス）ときは、アドレスバス１３４とデータバス１３
５を用いてバスコントローラ（図示せず）を介してマイ
クロプロセッサ外部のメモリから命令が読み出される。
ＲＩＳＣデコードユニット１１４でのデコードの結果
はＲＩＳＣ演算ユニット制御信号１１７を通して浮動小
数点ユニット１１８や整数演算ユニット１１９などの制
御が行われる。図１ではＶＬＩＷコアの演算ユニット１
４０とＲＩＳＣコアの演算ユニット１０６をお互いに共
有している状態を示しているため、演算ユニット１２０
へのアクセスが発生することもある。
【００２９】さらに命令がメモリアクセス命令であった
場合はロード／ストアユニット１２７へアクセスが発生
し、アドレスバス１２６からデータキャッシュ１２９に
アクセスが起こり、データバス１２８、ＲＩＳＣ用デー
タバス１２１を通してデータが整数演算ユニット１１９
と浮動小数点ユニット１１８のレジスタに格納される。
データキャッシュ１２９に該当するデータがない（キャ
ッシュミス）とき、バスコントローラを介して、アドレ
スバス１３９とデータバス１３８を用いて、マイクロプ
ロセッサ外部のメモリをアクセスする。
【００３０】ＲＩＳＣ命令の実行中にＶＬＩＷ命令の実
行を行うための分岐命令（ＲＩＳＣ命令の一部）が発生
した場合、ＲＩＳＣデコードユニット１１４からＶＬＩ
Ｗ分岐命令デコード信号１４２を通して命令フェッチユ
ニット１０１へ分岐発生を知らせる。信号分岐先アドレ
スは分岐先アドレス用バス１３６を通して伝えられる。
レジスタファイル内のレジスタに分岐先アドレスが格納
されている場合は分岐先アドレス用バス１４１を通して
整数演算ユニット１１９などからＲＩＳＣデコードユニ
ット１１４へアドレスが転送される。ＶＬＩＷ命令はＲ
ＩＳＣコアのメモリ空間の特定のアドレス空間に割り付
けられており、そのアドレス空間をアクセスすることで
ＶＬＩＷテーブル１１３に格納されているＶＬＩＷ命令
をアクセスすることが可能となる。これによって、ＶＬ
ＩＷテーブル１１３からのＶＬＩＷ命令の読み出し及び
書き換えを行うことができる。
【００３１】ＶＬＩＷ分岐命令デコード信号１４２を通
して分岐の発生を受けた命令フェッチユニット１０１は
ＶＬＩＷ命令分岐信号１０３を通してＶＬＩＷ起動判定
ユニット１０４へＶＬＩＷ命令への分岐が発生したこと
を知らせる。ＶＬＩＷ起動判定ユニット１０４はＶＬＩ
Ｗ命令を起動する条件を判定し、ＲＩＳＣコア制御信号
１０９を通しＲＩＳＣデコードユニット１１４へ命令ア
ドレスバス１０５のアドレスで読み出した命令の実行を
中止させる。ＲＩＳＣデコードユニット１１４内又はＶ
ＬＩＷデコードユニット１１５内のレジスタで指定され
た場合は、消費電力低減のためＲＩＳＣコア１０６全体
或いは一部のクロックを停止することができる。なお、
ＶＬＩＷ命令を実行しない場合も、同様にＶＬＩＷコア
全体或いは一部のクロックを停止することができる。
【００３２】ＶＬＩＷテーブル１１３から命令アドレス
命令アドレスバス１０５のアドレスを用いＶＬＩＷ命令
バス１１２へＶＬＩＷ命令が読み出される。ＶＬＩＷデ
コードユニット１１５はＶＬＩＷ命令バス１１２のＶＬ
ＩＷ命令をＶＬＩＷ起動判定ユニット１０４からＶＬＩ
Ｗ命令デコード起動信号１１１を通して送られてくる起
動条件をもとにデコードし、ＶＬＩＷ演算ユニット制御
信号１１６を通してＶＬＩＷ演算ユニット１２０または
ＲＩＳＣコア部１０６の整数演算ユニット１１９や浮動
小数点ユニット１１８のそれぞれの制御を並列に行う。
ＶＬＩＷ演算ユニット１２０とは整数演算ユニット、浮
動小数点演算ユニット、ＤＳＰ（Digital Signal Proce
ssor:例えば積和演算）等の演算ユニットである。図１
には各演算ユニットが個別にレジスタファイルを持つロ
ーカルレジスタファイル型のプロセッサの例が示され
る。各演算ユニット間のデータのやりとりは演算器間デ
ータバス１２３を通して行われる。ＶＬＩＷ命令にメモ
リアクセス命令が含まれていた場合、ＶＬＩＷロード／
ストアユニット１３１がデータキャッシュ１２９に対し
アドレスバス１２５とデータバス１３０、ＶＬＩＷ用デ
ータバス１２４を用いてアクセスが発生する。
【００３３】ＶＬＩＷ命令が連続して続く場合は命令ア
ドレスバス１０５を通してＶＬＩＷ起動判定ユニット１
０４内に保持されているアドレス情報を使い命令アドレ
スバス１３２のアドレスとＶＬＩＷテーブル制御信号１
３３を通してＶＬＩＷテーブル１１３からＶＬＩＷ命令
が読み出される。読み出されたＶＬＩＷ命令が最後の命
令であることを示す完了コードを含んでいる場合ＶＬＩ
Ｗデコードユニット１１５がＶＬＩＷ命令実行状態信号
１１０を通してＶＬＩＷ起動判定ユニット１０４にＶＬ
ＩＷ命令列の完了を知らせる。ＶＬＩＷ命令実行状態信
号１１０にはＶＬＩＷ命令の完了の他に割り込み、例外
等のＶＬＩＷ命令実行に影響を与える情報も出力され
る。ＶＬＩＷ起動判定ユニット１０４はＶＬＩＷ命令列
の完了を受けてＶＬＩＷ命令完了信号１０２とＲＩＳＣ
コア制御信号１０９を通しＶＬＩＷ命令の完了を命令フ
ェッチユニット１０１とＲＩＳＣデコードユニット１１
４へ伝え、ＲＩＳＣ命令に復帰する。
【００３４】すなわち、ＲＩＳＣ命令の実行にはＲＩＳ
Ｃコア１０６を用い、ＶＬＩＷ命令の実行にはＶＬＩＷ
コア１４０を用いる。ＶＬＩＷコア１４０の実行では新
規にＲＩＳＣ命令に追加したＶＬＩＷ命令への分岐命令
もしくは特定のアドレスへの分岐をトリガとし、ＶＬＩ
Ｗ命令起動判定ユニット１０４がマイクロプロセッサ内
部に保持するＶＬＩＷテーブル１１３から順次ＶＬＩＷ
命令をＶＬＩＷデコーダ１１５へ読み出す。ＶＬＩＷ命
令実行後、処理をＲＩＳＣ命令列に復帰する。つまりＶ
ＬＩＷ命令の実行をサブルーチン化しＶＬＩＷテーブル
１１３に格納することにより高速動作が必要な処理をＶ
ＬＩＷ命令で実行することが可能となる。サブルーチン
化することによりＶＬＩＷ回路を有しないマイクロプロ
セッサであっても、分岐先にＶＬＩＷ命令と同等の動作
をするＲＩＳＣ命令列を配置することで互換性の維持が
可能である。
【００３５】また低消費電力動作が必要であり、かつＶ
ＬＩＷ命令を使うような高速な動作が必要でない場合に
は内蔵制御レジスタの状態により、ＶＬＩＷコア１４０
の動作を停止し、ＲＩＳＣコア１０６のみで動作を行う
ことも可能である。逆にＲＩＳＣコア１０６の動作が必
要でない場合にはＲＩＳＣコア１０６の動作を停止し、
ＶＬＩＷコア１４０のみで動作することも可能である。
【００３６】さらに、ＲＩＳＣ命令の実行中にＶＬＩＷ
コア１４０の演算器（レジスタファイルを含む）を使用
でき、ＶＬＩＷ命令実行中にＲＩＳＣコア１０６の演算
器（レジスタファイル）を使用できるので、資源の共用
が可能になり半導体集積回路のチップ面積低減が可能に
なる。
【００３７】ＶＬＩＷ起動判定ユニット１０４は、ＶＬ
ＩＷ命令実行中に実行中のＶＬＩＷ命令がＶＬＩＷ命令
実行完了後に復帰する先のＲＩＳＣ命令と依存性がない
かを制御信号１３７を通して得られるデコード結果をも
とに判定し、依存性がない場合にＶＬＩＷ命令完了信号
１０２とＲＩＳＣコア制御信号１０９を通してＲＩＳＣ
命令とＶＬＩＷ命令の並列実行の制御の選択が可能であ
る。
【００３８】ＶＬＩＷテーブル１１３にはマスクＲＯ
Ｍ、ＥＰＲＯＭ（電気的書き込み紫外線消去の不揮発性
メモリ）、ＥＥＰＲＯＭ（電気的消去／書き込み可能な
不揮発性メモリ）、フラッシュメモリ（フラッシュＥＥ
ＰＲＯＭ）、ＦＲＡＭ（強誘電体メモリ）等の不揮発性
メモリと、ＤＲＡＭ（ダイナミックＲＡＭ）、ＳＲＡＭ
（スタテイックＲＡＭ）等の揮発性メモリとが使用され
る。書き換え可能なメモリ、例えばＥＥＰＲＯＭ、フラ
ッシュメモリ、ＦＲＡＭ、ＤＲＡＭ、ＳＲＡＭ等を用い
た場合、 ＶＬＩＷテーブルデータバス１２２を通して
システムに応じたＶＬＩＷテーブルを設定することが可
能である。これによって、 ＶＬＩＷ動作中に動的にＶ
ＬＩＷテーブルをシステムに最適な構成にすることがで
きる。またＶＬＩＷ起動判定ユニット１０４内にあるレ
ジスタへのアクセスにもこのＶＬＩＷテーブルデータバ
ス１２２が用いられる。ＳＲＡＭを用いると他のメモリ
を使用する場合に比べて書き込み及び読み出しが高速に
できる。ＤＲＡＭはメモリ素子が１個のトランジスタで
構成され、ＳＲＡＭはメモリ素子が４個又は６個のトラ
ンジスタで構成されるため、ＤＲＡＭを用いることでＶ
ＬＩＷテーブルをＳＲＡＭを用いるより小さくできる。
図２には図１に係るマイクロプロセッサの変形例が示さ
れる。図２では ＲＩＳＣコア１０６とＶＬＩＷコア１
４０のレジスタを共通に持つグローバルレジスタ型のマ
イクロプロセッサが示される。図１のマイクロプロセッ
サ１００と同一の部分には同一の記号が用いられてい
る。
【００３９】図５には、ＶＬＩＷ分岐命令によりＶＬＩ
Ｗ命令がＲＩＳＣ命令と並列に実行する場合のタイミン
グチャートとＶＬＩＷ命令のコード割付の例が示されて
いる。
【００４０】ＶＬＩＷ分岐命令はＲＩＳＣ命令の１つ
で、ＲＩＳＣ命令１、２、３と同様にＲＩＳＣコア１０
６でパイプライン処理で実行される。記号５０１、５０
４、５０６、５０７はそのパイプラインステージを示し
ている。Ｉは命令フェッチ、Ｄは命令デコード、Ｅは実
行、Ｍはメモリアクセス、Ｗは書き込みのステージを表
す。また、ＶＬＩＷ命令１、２、３は、ＶＬＩＷコア１
４０でパイプライン処理で実行される。記号５０２、５
０３、５０５はそのパイプラインステージを示してい
る。パイプラインのＶＩ、ＶＤ、ＶＥ、ＶＭ、ＶＷはそ
れぞれＶＬＩＷ用の命令フェッチ、命令デコード、実
行、メモリアクセス、書き込みのステージを表す。
【００４１】ＶＬＩＷ分岐命令からＶＬＩＷ命令１へ３
サイクル後に分岐するとしたらＶＬＩＷ命令１のパイプ
ライン５０２がサイクル４から開始する。ＶＬＩＷ命令
２以降のＶＬＩＷ命令がＶＬＩＷ命令実行後の復帰先の
ＲＩＳＣ命令と依存性がない場合、ＶＬＩＷ命令２の実
行５０３とＲＩＳＣ命令１の実行５０４を並列に行うこ
とが可能である。ＶＬＩＷ命令３の実行５０５とＲＩＳ
Ｃ命令２の実行５０６も並列に動作でき、ＶＬＩＷ命令
が完了すると、ＶＬＩＷ命令用のパイプラインは消え、
ＲＩＳＣ命令３の実行５０７が行われる。
【００４２】ＶＩステージでＶＬＩＷテーブルから読み
出されるＶＬＩＷ命令のコード割付の例を図５の下に示
す。ＶＬＩＷ命令には複数の演算器を制御するためのコ
ードが１命令に埋めこまれている。このＶＬＩＷ命令の
命令長は１２８ビット或いは２５６ビットの固定長であ
る。記号５０８はＶＬＩＷ演算器１を制御するためのフ
ィールド、５０９はＶＬＩＷ演算器２を制御するための
フィールド、５１０は整数演算器を制御するためのフィ
ールド、５１１は浮動小数点演算器を制御するためのフ
ィールド、５１２はＶＬＩＷ命令の完了やその他の情報
を格納するためのフィールドなどから構成されている。
５０８、５０９、５１０、５１１、５１２の各々のフィ
ールドは３２ビット長で、５１３のオペコード、５１４
のディスプレースメント、５１５のソースレジスタ１、
5５１６のソースレジスタ２、５１７のデスティネーシ
ョンレジスタなどの割付が行われている。この命令コー
ドをＶＬＩＷデコーダがデコードし各演算器を制御す
る。
【００４３】本発明の実施形態では、命令セットの異な
るプロセッサ間の動作を切り替える方法として、プロセ
ッサを切り替えるための分岐命令若しくは特定アドレス
空間への分岐をトリガとして用いている。第１のプロセ
ッサと第２のプロセッサの間で動作を切り替える場合、
第１のプロセッサ若しくは第２のプロセッサのどちらか
のプロセッサが全体の実行を制御するマスタプロセッサ
となり、もう一つがスレーブプロセッサとなる。マスタ
プロセッサは常に片方のプロセッサに固定であるわけで
なく、動的にどちらのプロセッサでもマスタプロセッサ
になることは可能である。
【００４４】マスタプロセッサからスレーブプロセッサ
へ動作が移った後、スレーブプロセッサの動作が復帰後
のマスタープロセッサの動作に影響を与えない場合、ス
レーブプロセッサもしくはマスタプロセッサが依存性を
判断することで並列に２つのプロセッサを動作させるこ
とが可能である。
【００４５】図６には、本発明を利用したシステムの全
体図が示される。６０１は１枚或いは複数枚のプリント
基板上に構成されたシステムで、このシステムにディス
プレイ６１１、ＣＤ−ＲＯＭ６１２、ビデオカメラ６１
５、ＬＣＤ６１８、キーボードやプリンタ等の周辺デバ
イス６２０等が接続される。システム６０１はプロセッ
サ６０２、プログラム等を格納するＲＯＭ６０８、デー
タやプログラムを格納するＳＲＡＭ６０９、ＤＲＡＭ６
１４及びＳＤＲＡＭ６１４、表示用画像データ等を格納
する３次元グラフィック用フレームバッファ６１０、Ｃ
Ｄ−ＲＯＭを制御するＣＤ−ＲＯＭデコーダ６１３、ビ
デオカメラを制御するビデオコントローラ６１６、液晶
表示装置（ＬＣＤ）を制御するＬＣＤコントローラ６１
９、キーボードやプリンタ等の周辺デバイス６２０を制
御する周辺デバイスコントローラ６２１等がシステムバ
ス６０７に接続されて構成されている。
【００４６】プロセッサ６０２は、第１の命令セットを
持つプロセッサ１（６０３）と、第２の命令セットを持
つプロセッサ２（６０５）から構成されており、制御信
号６０６によりプロセッサ１がプロセッサ２を、制御信
号６０４によりプロセッサ２がプロセッサ１を制御す
る。プロセッサ６０２は３次元グラッフィクス、ＭＰＥ
Ｇのエンコード／デコードを高速に処理することができ
るので、従来のような専用のハードウエア回路が必要な
く、プリント基板上に実装する半導体チップの個数を削
減でき、プリント基板の枚数の削減或いはプリント基板
自身の大きさを小さくできる。
【００４７】図７には、図６のプロセッサ６０２を一つ
の半導体集積回路装置で構成した（ワンチップに内蔵し
た）場合のブロック図が示されている。プロセッサ７０
１は、半導体集積回路製造技術用いて単結晶シリコンの
ような１個の半導体基板に形成される。この半導体基板
はレジンモールド技術を用いていわゆるプラスチックパ
ッケージに封止される。このワンチップには、ＲＯＭ６
０８やＲＡＭ６０９などのメモリが含まれることもあ
る。
【００４８】ワンチップのプロセッサ７０１は、第１の
命令セットを持つプロセッサ１（７０８）と、第２の命
令セットを持つプロセッサ２（７１１）、データキャッ
シュ７１２、周辺装置、クロックパルス発生回路（ＣＰ
Ｇ）７１４、入出力回路（Ｉ／Ｏ）７１５等から構成さ
れる。
【００４９】プロセッサ１（７０８）とプロセッサ２
（７１１）の組み合わせには１６ビット固定長命令のＲ
ＩＳＣプロセッサと６４ビット固定長命令のＶＬＩＷプ
ロセッサの組み合わせや、３２ビット固定長命令のＲＩ
ＳＣプロセッサと１２８ビット固定長命令のＶＬＩＷプ
ロセッサの組み合わせや、６４ビット固定長命令のＲＩ
ＳＣプロセッサと２５６ビット固定長命令のＶＬＩＷプ
ロセッサ等がある。この組み合わせではプロセッサ１と
プロセッサ２を逆にすることも可能である。図７ではプ
ロセッサ１（７０８）がＲＩＳＣプロセッサ（図１のＲ
ＩＳＣコア１０６）、プロセッサ２（７１１）がＶＬＩ
Ｗプロセッサ（図１のＶＬＩＷコア１４０）である場合
が示される。
【００５０】プロセッサ１（７０８）は命令フェッチユ
ニット１０１、命令キャッシュ１０７、ＲＩＳＣデコー
ドユニット１１４、１つまたは複数の演算ユニット７０
４、ＲＩＳＣロード／ストアユニット１２７から構成さ
れ、内部バス７０２により接続されている。命令フェッ
チユニット１０１が命令キャッシュ１０７から命令を読
み出し、その読み出した命令をＲＩＳＣデコードユニッ
ト１１４で解析し、演算ユニット７０４が動作し、メモ
リアクセスが必要な場合はロード／ストアユニット１２
７が起動する。演算ユニット７０４には乗算ユニット、
整数演算ユニット、浮動小数点ユニット、除算ユニッ
ト、ＤＳＰなどの演算ユニットが置かれる。また同一の
演算ユニットを複数個持つ場合もある。命令キャッシュ
への命令の読み込みはバス７０９を用いて、バスコント
ロールユニット７１２から行われる。ＲＩＳＣロード／
ストアユニット１２７はバス７０５を用いてデータキャ
ッシュ１２９にアクセスを行う。データキャッシュ１２
９へのデータの取り込みはバスコントロールユニット７
１２からバス７０７を用いて行われる。
【００５１】プロセッサ２（７１１）はＶＬＩＷ起動判
定ユニット１０４、ＶＬＩＷテーブル１１３、ＶＬＩＷ
デコードユニット１１５、１つまたは複数の演算ユニッ
ト７０４、ＶＬＩＷロードストアユニット１３１から構
成され、内部バス７０２により接続されている。ＶＬＩ
Ｗ起動判定ユニット１０４からＶＬＩＷ命令の起動がか
かると、ＶＬＩＷテーブル１１３よりＶＬＩＷ命令が読
み出され、ＶＬＩＷデコードユニット１１５で命令を解
析し演算ユニット７０４が動作し、メモリアクセスが必
要な場合はロード／ストアユニット１３１が起動する。
ＶＬＩＷテーブル１１３にはマスクＲＯＭやフラッシュ
メモリなどの不揮発性メモリ又はＳＲＡＭやＤＲＡＭな
どの揮発性メモリが使用される。ＶＬＩＷテーブルはチ
ップ外に存在することもあり、その場合にはバスコント
ロールユニットを通して外部からＶＬＩＷ命令の読み出
しが行なわれる。演算ユニット７０４には乗算ユニッ
ト、整数演算ユニット、浮動小数点ユニット、除算ユニ
ット、DＤＳＰなどの演算ユニットが置かれる。また同
一の演算ユニットを複数個持つ場合もある。ＶＬＩＷロ
ード／ストアユニット１３１はバス７０６を用いてデー
タキャッシュ１２９にアクセスを行う。
【００５２】バスコントロールユニット７１２はバス７
１３を用いてＩ／Ｏ７１５にアクセスを行う。 Ｉ／Ｏ
７１５はアドレス信号７１７、データ信号７１６を用い
てチップの外とのデータのやりとりを行う。バス７１３
には周辺モジュール７１０等が接続されることもある。
また内部のクロックはＣＰＧ７１４によって発生され
る。
【００５３】プロセッサ１（７０８）とプロセッサ２
（７１１）とのあいだのインターフェイスは制御信号線
（又はバス）７０３を用いて行われる。
【００５４】図７のようにプロセッサ１とプロセッサ２
をワンチップ化することにより、データキャッシュを共
有できるためデータの一致制御が行いやすくなる。また
プロセッサ間の信号がチップの外に出ないためセキュリ
ティが強化される。さらにプロセッサ間の通信の高速化
と情報量が削減できるため、低コスト化と高速化が図れ
る。
【００５５】図８には本発明に係る他の実施形態である
マイクロコンピュータ８００のブロック図が示される。
マイクロコンピュータ８００は半導体製造プロセス技術
用いてシリコンのような１つの半導体基板上に形成され
る。この半導体基板はレジンモールド技術を用いていわ
ゆるプラスチックパッケージに封止される。
【００５６】マイクロコンピュータ８００は、第１のプ
ロセッサ８０１、第２のプロセッサ８０２、第１のメモ
リ８０３、第２のメモリ８０４、プロセッサ切り替え回
路８０５、アドレスバス８０６、データバス８０７、及
びバス制御ユニット８０８を有する。
【００５７】第１のプロセッサ８０１はＲＩＳＣ型プロ
セッサで、１６ビット固定長命令を実行するプロセッサ
である。第２のプロセッサ８０２はＶＬＩＷ型のプロセ
ッサで、６４ビット長命令を実行するプロセッサであ
る。第１のプロセッサ８０１と第２のプロセッサ８０２
との命令体系（命令セット、命令フォーマット或いはプ
ログラミングモデル等）は異なる。第１のメモリ８０３
には第１のプロセッサ８０１が実行する命令（プログラ
ム）が格納される。第２のメモリ８０４には第２のプロ
セッサ８０２が実行される命令（プログラム）が格納さ
れる。第１のメモリ８０３及び第２のメモリ８０４は不
揮発性のメモリ又は揮発性のメモリで構成される。第１
のメモリ８０３と第２のメモリ８０４を書き替え可能な
メモリで構成することにより、半導体供給者だけでな
く、半導体の使用者がプログラムすことが可能になる。
すなわち、第１の命令セットを用いたプログラムと第２
の命令セットを用いたプログラムとの両方が使用者によ
ってすることができる。不揮発性のメモリ、揮発性のメ
モリ及び書き替え可能なメモリには、図１のマイクロプ
ロセッサのＶＬＩＷテーブル１１３で使用されるものと
同様である。
【００５８】図９のメモリマップに示すように第１のプ
ロセッサのプログラムと第２のプロセッサのプログラム
は、第１のプロセッサ８０１或いは第２のプロセッサ８
０２のアドレス空間上にある。第１のメモリ８０３には
第１のプロセッサのプログラムの一部或いは全てが格納
される。また、第２のメモリ８０４には第２のプロセッ
サのプログラムの一部或いは全てが格納される。
【００５９】プロセッサ切り替え回路８０５は、第１の
プロセッサ８０１或いは第２のプロセッサ８０２のアド
レスが入力され、第１のメモリ８０３と第２のメモリ８
０４のどちらをアクセスするのかを判定する。第１のプ
ロセッサ８０１が第１のメモリ８０３をアクセスする場
合は、アドレス信号と制御信号８１２をプロセッサ切り
替え回路８０５に入力する。プロセッサ切り替え回路８
０５は第１のメモリ８０３のアクセスに必要なアドレス
信号や制御信号８０８を出力する。また、第２のプロセ
ッサ８０２に先読みされた命令の動作の中止や低消費電
力化のためのクロック停止のための制御信号８１０を出
力する。一方、第２のプロセッサ８０２が第２のメモリ
８０４をアクセスする場合は、アドレス信号と制御信号
８１３をプロセッサ切り替え回路８０５に入力する。プ
ロセッサ切り替え回路８０５は第２のメモリのアクセス
に必要なアドレス信号や制御信号を信号線８０９に出力
する。また、第１のプロセッサ８０１に先読みされた命
令の動作の中止や低消費電力化のためのクロック停止の
ための制御信号８１１を出力する。プロセッサ切り替え
回路８０５によって、第１のプロセッサと第２のプロセ
ッサが排他的に動作する。
【００６０】第１のプロセッサ８０１は第１のプロッセ
ッサのプログラムを実行し、そのプログラムの中の分岐
命令等で第２のプロセッサのプログラム領域を示すアド
レスを出力することによって、第２のプロセッサで第２
のプロセッサのプログラムを実行できる。また、第２の
プロセッサは第２のプロセッサのプログラムの中の分岐
命令等で第１のプロセッサのプログラム領域を示すアド
レスを出力することによって、第１のプロセッサのプロ
グラムに戻ることができる。
【００６１】なお、プロセッサ切り替え回路８０５内に
は制御レジスタがあり、このレジスタを書き替えること
により図９に示したメモリマップは変更することができ
る。前記制御レジスタで、第１のプロセッサのプログラ
ム領域、第２のプロセッサのプログラム領域、データ領
域のそれぞれの始まりアドレスと終わりのアドレス等を
指定できる。
【００６２】これによって、命令体系の異なるプログラ
ムが１つのマイクロコンピュータで実行でき、第１のプ
ロセッサのプログラムが従来から蓄積されたソフウトウ
エアであっても、新しいアーキテクチャのプログラムが
第２のプロセッサで実行できるので、ソフトウエアの互
換性が維持できる。
【００６３】また、動作しないプロセッサのクロックを
停止させることで、低消費電力化を実現できる。
【００６４】第１のプロセッサ８０１と第２のプロセッ
サ８０２の命令長は比較的短いため、命令デコーダ等の
制御部や演算部を小さくできるので、第１のメモリ８０
３又は第２のメモリ８０４の容量を大きくすることがで
きる。なお、プロセッサの面積が大きくても良い場合
は、命令長は長くしてもよい。
【００６５】本発明の実施の形態により、命令セットの
異なるプロセッサ間の動作を特定の命令で切り替えるこ
とが可能となるため、互換性を維持しながら異なる命令
セットを有するプロセッサへの拡張が可能となる。
【００６６】またプロセッサ間で演算ユニットなどの資
源を共有化できるため、低コスト化につながる。
【００６７】異なる命令セットを持つプロセッサをワン
チップに内蔵した場合には、プロセッサ間通信の高速化
と、内部情報がチップ外部に出力されないことによるセ
キュリティ強化が図れる。
【００６８】動作中に高速な処理が必要でなくなったと
き１つのプロセッサの動作を完全に止め、別のプロセッ
サで止めたプロセッサと同機能の処理をさせることによ
り低消費電力化が図れる。
【００６９】これによって、（１）ソフトウエアは従来
と完全互換性を保ったまま１ＧＩＰＳ（Giga Instructi
ons Per Second）、最大１０ＧＯＰＳ（Giga Operation
s Per Second）の高性能を実現できる。（２）既存の
ソフトウエアのままでミドルウエア部分の性能を１桁向
上できる。（３）新しいアプリケーションもこれまでの
命令セットのままで作成できる。（４）全てのアプリケ
ーションをソフトウエアで実現できる。
【００７０】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることはいうまでもない。例え
ば、図１のマイクロプロセッサでは、ＲＩＳＣコアの演
算器とＶＬＩＷコアの演算器とは双方で共用できたが、
図２のマイクロプロセッサのように独立させてもよい。
図２ではロード／ストアユニット２０４ＲＩＳＣコアと
ＶＬＩＷコアとの共有にした場合をしたが、ロード／ス
トアユニットは図１のように２つ持っても構わない。第
１のプロセッサをＲＩＳＣ型プロセッサ、第２のプロセ
ッサをＶＬＩＷ型プロセッサで構成したが、命令セット
の異なる２つのプロセッサで構成することができる。す
なわち、ＲＩＳＣ型とＲＩＳＣ型、ＲＩＳＣ型とＣＩＳ
Ｃ型、ＣＩＳＣ型とＣＩＳＣ型、ＣＩＳＣ型とＶＬＩＷ
型、ＶＬＩＷ型とＶＬＩＷ型等のプロセッサを用いても
良い。また、ＲＩＳＣプロセッサとＶＬＩＷプロセッサ
との命令長を１６ビットと６４ビット、３２ビットと１
２８ビット、６４ビットと２５６ビットとの例を示す。
【００７１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００７２】すなわち、従来のソフトウエアを実行する
第１のプロセッサと、新しいアーキテクチャのソフトウ
エアを実行する第２のプロセッサとを有し、第１のプロ
セッサが第２のプロセッサに起動をかけることができる
ので、従来のソフトウエアと互換性を維持しながら、新
しいアーキテクチャ（命令体系）のソフトウエアを実行
する高性能なプロセッサを実現することができる。
【００７３】２つのプロセッサ内部の資源たとえば演算
ユニットなどを共有化することにより、ハードウエアの
増加を抑えて高速性能を実現することができる。
【００７４】２つのプロセッサを並列に動作させる場合
と、間欠動作させる２つの制御方式が可能であるため、
高速化と低消費電力化の双方を実現することができる。
【図面の簡単な説明】
【図１】本発明の一つの実施形態に係るマイクロプロセ
ッサのブロック図。
【図２】図１に係るマイクロプロセッサの変形例のブロ
ック図。
【図３】図１及び図２のマイクロプロセッサのＶＬＩＷ
起動論理に関する詳細図。
【図４】図１及び図２のマイクロプロセッサにＴＬＢを
用い場合のＶＬＩＷ起動論理に関する詳細図。
【図５】ＶＬＩＷ命令実行時のパイプラインの構成と命
令コードの例。
【図６】本発明に係るマイクロプロセッサを利用したシ
ステムの全体図。
【図７】ワンチップのプロセッサのブロック図。
【図８】本発明に係る他の実施形態であるマイクロコン
ピュータのブロック図。
【図９】図８のマイクロコンピュータのメモリマップ。
【符号の説明】
１００ マイクロプロセッサ １０１ 命令フェッチユニット １０２ ＶＬＩＷ命令完了信号 １０３ ＶＬＩＷ命令分岐信号 １０４ ＶＬＩＷ起動判定ユニット １０５、１３２ 命令アドレスバス １０６ ＲＩＳＣコア １０７ 命令キャッシュ １０８ 命令バス １０９ ＲＩＳＣコア制御信号 １１０ ＶＬＩＷ命令実行状態信号 １１１ ＶＬＩＷ命令デコード起動信号 １１２ ＶＬＩＷ命令バス １１３ ＶＬＩＷテーブル １１４ ＲＩＳＣ命令デコードユニット １１５ ＶＬＩＷ命令デコードユニット １１６ ＶＬＩＷ演算ユニット制御信号 １１７ ＲＩＳＣ演算ユニット制御信号 １１８ 浮動小数点演算ユニット １１９ 整数演算ユニット １２０ ＶＬＩＷ演算ユニット １２１ ＲＩＳＣ用データバス １２２ ＶＬＩＷテーブルデータバス １２３ 演算器間データバス １２４ ＶＬＩＷ用データバス １２５、１２６ アドレスバス １２７ ＲＩＳＣロード／ストアユニット １２８、１３０ データバス １２９ データキャッシュ １３１ ＶＬＩＷロード／ストアユニット １３３ ＶＬＩＷテーブル制御信号 １３４、１３９ アドレスバス １３５、１３８ データバス １３６、１４１ 分岐先アドレス用バス １３７ 制御信号 １４０ ＶＬＩＷコア １４２ ＶＬＩＷ分岐命令デコード信号 ２００ マイクロプロセッサ ２０１ レジスタファイル ２０２ 演算ユニットとレジスタファイル間のバス ２０３ レジスタファイルとロードストアユニット間の
バス ２０４ ロード／ストアユニット ２０５ データバス ２０６ アドレスバス ３０１ 加算器 ３０２ ＶＬＩＷコア用プログラムカウンタ ３０３ セレクタ ３０４ アドレスラッチ ３０５ データラッチ ３０６ ＶＬＩＷテーブル格納メモリ ３０７ テーブル制御回路 ３０８ ＶＬＩＷコア制御レジスタ ３０９ デコーダ ３１０ ＶＬＩＷ起動判定回路 ３１１ 調停回路 ３１２ 起動回路 ３１３ マルチプレクサ ３１４ ＶＬＩＷ演算ユニット制御回路 ３１５ ＶＬＩＷ分岐条件判定回路 ３１６ ＲＩＳＣコア用プログラムカウンタ ３１７ 加算器 ４０１ アドレス変換バッファ(ＴＬＢ) ４０２ ＶＬＩＷ起動補助情報信号 ４０３ 命令アドレス（物理アドレス） ５０１ ＶＬＩＷ分岐命令のパイプライン ５０２ ＶＬＩＷ命令１ ５０３ ＶＬＩＷ命令２ ５０４ ＲＩＳＣ命令１ ５０５ ＶＬＩＷ命令３ ５０６ ＲＩＳＣ命令２ ５０７ ＲＩＳＣ命令３ ５０８ ＶＬＩＷ演算器１制御フィールド ５０９ ＶＬＩＷ演算器２制御フィールド ５１０ 整数演算器制御フィールド ５１１ 浮動小数点演算器制御フィールド ５１２ ＶＬＩＷ命令完了コード ５１３ オペコード ５１４ ディスプレースメント ５１５ ソースレジスタ１ ５１６ ソースレジスタ２ ５１７ ディスティネーションレジスタ ６０１ システム ６０２ プロセッサ ６０３ プロセッサ１ ６０４ プロセッサ２からプロセッサ１の制御信号 ６０５ プロセッサ２ ６０６ プロセッサ１からプロセッサ２の制御信号 ６０７ システムバス ６０８ ＲＯＭ ６０９ ＲＡＭ ６１０ ３次元グラッフィクス用フレームバッファ ６１１ ディスプレイ ６１２ ＣＤ−ＲＯＭ ６１３ ＣＤ−ＲＯＭデコーダ ６１４ ＤＲＡＭ ６１５ ビデオカメラ ６１６ ビデオコントローラ ６１７ ＳＤＲＡＭ ６１８ ＬＣＤ ６１９ ＬＣＤコントローラ ６２０ キーボードやプリンタなど周辺デバイス ６２１ 周辺デバイスコントローラ ７０１ プロセッサ ７０２ 内部バス ７０３ プロセッサ１とプロセッサ２の間の制御信号 ７０４ 演算ユニット（整数演算、浮動小数点演算、乗
除算、DSPなど） ７０５ プロセッサ１とデータキャッシュ間のバス ７０６ プロセッサ２とデータキャッシュ間のバス ７０７ データキャッシュとバスコントロールユニット
間のバス ７０８ プロセッサ１（ＲＩＳＣプロセッサ） ７０９ 命令キャッシュとバスコントロールユニット間
のバス ７１０ 周辺モジュール ７１１ プロセッサ２（ＶＬＩＷプロセッサ） ７１２ バスコントールユニット ７１３ バスコントロールユニットとＩ／Ｏ間のバス ７１４ クロックパルス発生回路（ＣＰＧ） ７１５ 入出力回路（Ｉ／Ｏ） ７１６ データ信号線 ７１７ アドレス信号線 ８００ マイクロコンピュータ ８０１ 第１のプロセッサ ８０２ 第２のプロセッサ ８０３ 第１のメモリ ８０４ 第２のメモリ ８０５ プロセッサ切り替え回路 ８０６ アドレスバス ８０７ データバス ８０８ バス制御ユニット。

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】第１の命令セットの命令を実行する第１の
    プロセッサと、第１の命令セットとは異なる第２の命令
    セットの命令を実行する第２のプロセッサとを有するデ
    ータ処理装置であって、 前記第１のプロセッサが前記第１の命令セットの中の所
    定命令を実行したとき、前記第２のプロセッサが前記第
    ２の命令セットの命令を実行することを特徴とするデー
    タ処理装置。
  2. 【請求項２】前記第１の命令セットの命令は可変長であ
    り、前記第２の命令セットの命令は固定長であることを
    特徴とする請求項１に記載のデータ処理装置。
  3. 【請求項３】前記第１の命令セットの命令の最大語長
    は、前記第２の命令の語長より長いことを特徴とする請
    求項２に記載のデータ処理装置。
  4. 【請求項４】前記第１の命令セットの命令の最大語長
    は、前記第２の命令の語長より短いことを特徴とする請
    求項２に記載のデータ処理装置。
  5. 【請求項５】前記第１の命令セットの命令と前記第２の
    命令セットの命令は共に固定長であることを特徴とする
    請求項１に記載のデータ処理装置。
  6. 【請求項６】前記第１の命令セットの命令の語長は、前
    記第２の命令の語長より短いことを特徴とする請求項５
    に記載のデータ処理装置。
  7. 【請求項７】記憶装置に記憶されるプログラムを実行す
    るデータ処理装置であって、第１の命令セットの命令に
    よって構成されるプログラムと、第１の命令セットと異
    なる第２の命令セットの命令によって構成されるプログ
    ラムとが前記データ処理装置のアドレス空間に配置され
    ることを特徴とするデータ処理装置。
  8. 【請求項８】前記第１の命令セットの命令は可変長であ
    り、前記第２の命令セットの命令は固定長であることを
    特徴とする請求項７に記載のデータ処理装置。
  9. 【請求項９】前記第１の命令セットの命令の最大語長
    は、前記第２の命令の語長より長いことを特徴とする請
    求項８に記載のデータ処理装置。
  10. 【請求項１０】前記第１の命令セットの命令の最大語長
    は、前記第２の命令の語長より短いことを特徴とする請
    求項８に記載のデータ処理装置。
  11. 【請求項１１】前記第１の命令セットの命令と前記第２
    の命令セットの命令は共に固定長であることを特徴とす
    る請求項７に記載のデータ処理装置。
  12. 【請求項１２】前記第１の命令セットの命令の語長は、
    前記第２の命令の語長より短いことを特徴とする請求項
    １１に記載のデータ処理装置。
  13. 【請求項１３】演算器を有し、第１の命令群を格納する
    第１の記憶部から命令を読み出して実行する第１のデー
    タ処理部と、 並列動作可能な複数の演算器を有し、同時に実行可能な
    命令を１命令として実行する第２のデータ処理部と、 前記第２のデータ処理部が実行する命令群を格納する第
    ２の記憶部とを具備するデータ処理装置であって、 前記第１のデータ処理部が読み出した命令が所定の命令
    であるとき、前記第２のデータ処理部で実行する命令を
    前記第２の記憶部から読み出すことを特徴とするデータ
    処理装置。
  14. 【請求項１４】ＲＩＳＣ命令を実行するＲＩＳＣコア
    と、ＶＬＩＷ命令を格納するＶＬＩＷテーブルと、ＶＬ
    ＩＷ命令を実行するＶＬＩＷコアと、前記ＲＩＳＣコア
    とＶＬＩＷコアとの動作切り替えを制御するＶＬＩＷ起
    動判定ユニットとを有するマイクロプロセッサであっ
    て、 前記ＲＩＳＣコアがＲＩＳＣ命令のうちサブルーチンコ
    ール若しくは分岐命令を実行したとき、分岐先アドレス
    で前記ＶＬＩＷテーブルからＶＬＩＷ命令を読み出し、
    前記ＶＬＩＷ起動判定ユニットが前記ＲＩＳＣコアから
    前記ＶＬＩＷコアへ動作を移し、前記ＶＬＩＷテーブル
    からＶＬＩＷ命令の完了コードが読み出されるまでＶＬ
    ＩＷコアが動作するマイクロプロセッサ。
  15. 【請求項１５】請求項１４のマイクロプロセッサは、さ
    らに分岐先アドレスをアドレス変換するＴＬＢを有し、
    前記ＶＬＩＷテーブルから読み出されるＶＬＩＷ命令を
    拡張するための信号をアドレス変換の際にＴＬＢから同
    時によみだせるようにしたマイクロプロセッサ。
  16. 【請求項１６】請求項１４のマイクロプロセッサは、さ
    らにＶＬＩＷ命令へ分岐後、引き続き実行されるＶＬＩ
    Ｗ命令の動作とＶＬＩＷ命令実行後に復帰するＲＩＳＣ
    命令の動作に関連性があるかを調べる回路を有し、関連
    性がない場合にＶＬＩＷ命令の完了を待たずに復帰先の
    ＲＩＳＣ命令を並列に実行可能なマイクロプロセッサ。
  17. 【請求項１７】請求項１４のマイクロプロセッサにおい
    て、ＶＬＩＷ命令の実行を禁止したり、実行を制御する
    レジスタをプロセッサ内部に有し、ＶＬＩＷ命令実行禁
    止時にはＶＬＩＷ命令と同等の動作を行うＲＩＳＣ命令
    列に分岐することで、ＶＬＩＷコアの動作を停止させ低
    消費電力化を図る機能を有するマイクロプロセッサ。
  18. 【請求項１８】請求項１４のＶＬＩＷテーブルを不揮発
    性メモリに内蔵するマイクロプロセッサ。
  19. 【請求項１９】請求項１８の不揮発性メモリは、マスク
    ＲＯＭ、フラッシュメモリ、強誘電体メモリのうちのい
    づれか１つであるマイクロプロセッサ。
  20. 【請求項２０】請求項１４のＶＬＩＷテーブルを揮発性
    メモリに内蔵するマイクロプロセッサ。
  21. 【請求項２１】請求項２０のＶＬＩＷテーブルを揮発性
    メモリは、ＳＲＡＭ或いはＤＲＡＭのうちのいづれかで
    あるマイクロプロセッサ。
  22. 【請求項２２】請求項１４のＶＬＩＷテーブルをＲＩＳ
    Ｃコアのプロセッサで書き換え可能なメモリに内蔵する
    マイクロプロセッサ。
JP01501696A 1996-01-31 1996-01-31 データ処理装置及びマイクロプロセッサ Expired - Fee Related JP3623840B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP01501696A JP3623840B2 (ja) 1996-01-31 1996-01-31 データ処理装置及びマイクロプロセッサ
TW086100225A TW334544B (en) 1996-01-31 1997-01-10 Data processor
KR1019970001570A KR100535852B1 (ko) 1996-01-31 1997-01-21 데이타처리장치
US08/791,811 US6023757A (en) 1996-01-31 1997-01-30 Data processor
US09/382,598 US6496919B1 (en) 1996-01-31 1999-08-25 Data processor
US10/281,148 US6760832B2 (en) 1996-01-31 2002-10-28 Data processor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP01501696A JP3623840B2 (ja) 1996-01-31 1996-01-31 データ処理装置及びマイクロプロセッサ

Publications (2)

Publication Number Publication Date
JPH09212358A true JPH09212358A (ja) 1997-08-15
JP3623840B2 JP3623840B2 (ja) 2005-02-23

Family

ID=11877080

Family Applications (1)

Application Number Title Priority Date Filing Date
JP01501696A Expired - Fee Related JP3623840B2 (ja) 1996-01-31 1996-01-31 データ処理装置及びマイクロプロセッサ

Country Status (4)

Country Link
US (3) US6023757A (ja)
JP (1) JP3623840B2 (ja)
KR (1) KR100535852B1 (ja)
TW (1) TW334544B (ja)

Cited By (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001092663A (ja) * 1999-09-17 2001-04-06 Sanyo Electric Co Ltd データ処理装置
US6298394B1 (en) 1999-10-01 2001-10-02 Stmicroelectronics, Ltd. System and method for capturing information on an interconnect in an integrated circuit
JP2002032218A (ja) * 2000-07-14 2002-01-31 Rikogaku Shinkokai マイクロプロセッサシステム
US6349371B1 (en) 1999-10-01 2002-02-19 Stmicroelectronics Ltd. Circuit for storing information
US6351803B2 (en) 1999-10-01 2002-02-26 Hitachi Ltd. Mechanism for power efficient processing in a pipeline processor
US6408381B1 (en) 1999-10-01 2002-06-18 Hitachi, Ltd. Mechanism for fast access to control space in a pipeline processor
US6412043B1 (en) 1999-10-01 2002-06-25 Hitachi, Ltd. Microprocessor having improved memory management unit and cache memory
US6412047B2 (en) * 1999-10-01 2002-06-25 Stmicroelectronics, Inc. Coherency protocol
US6434665B1 (en) 1999-10-01 2002-08-13 Stmicroelectronics, Inc. Cache memory store buffer
US6449712B1 (en) 1999-10-01 2002-09-10 Hitachi, Ltd. Emulating execution of smaller fixed-length branch/delay slot instructions with a sequence of larger fixed-length instructions
US6457118B1 (en) 1999-10-01 2002-09-24 Hitachi Ltd Method and system for selecting and using source operands in computer system instructions
US6460174B1 (en) 1999-10-01 2002-10-01 Stmicroelectronics, Ltd. Methods and models for use in designing an integrated circuit
US6463553B1 (en) 1999-10-01 2002-10-08 Stmicroelectronics, Ltd. Microcomputer debug architecture and method
US6487683B1 (en) 1999-10-01 2002-11-26 Stmicroelectronics Limited Microcomputer debug architecture and method
US6496905B1 (en) 1999-10-01 2002-12-17 Hitachi, Ltd. Write buffer with burst capability
JP2002544618A (ja) * 1999-05-18 2002-12-24 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 電力消費を低減するシステムおよび方法
US6502210B1 (en) 1999-10-01 2002-12-31 Stmicroelectronics, Ltd. Microcomputer debug architecture and method
JP2003005954A (ja) * 2001-06-25 2003-01-10 Pacific Design Kk データ処理装置およびその制御方法
US6530047B1 (en) 1999-10-01 2003-03-04 Stmicroelectronics Limited System and method for communicating with an integrated circuit
US6542983B1 (en) 1999-10-01 2003-04-01 Hitachi, Ltd. Microcomputer/floating point processor interface and method
US6546480B1 (en) 1999-10-01 2003-04-08 Hitachi, Ltd. Instructions for arithmetic operations on vectored data
US6553460B1 (en) 1999-10-01 2003-04-22 Hitachi, Ltd. Microprocessor having improved memory management unit and cache memory
US6557119B1 (en) 1999-10-01 2003-04-29 Stmicroelectronics Limited Microcomputer debug architecture and method
US6567932B2 (en) 1999-10-01 2003-05-20 Stmicroelectronics Limited System and method for communicating with an integrated circuit
US6574651B1 (en) 1999-10-01 2003-06-03 Hitachi, Ltd. Method and apparatus for arithmetic operation on vectored data
US6591369B1 (en) 1999-10-01 2003-07-08 Stmicroelectronics, Ltd. System and method for communicating with an integrated circuit
US6590907B1 (en) 1999-10-01 2003-07-08 Stmicroelectronics Ltd. Integrated circuit with additional ports
US6598177B1 (en) 1999-10-01 2003-07-22 Stmicroelectronics Ltd. Monitoring error conditions in an integrated circuit
US6598128B1 (en) 1999-10-01 2003-07-22 Hitachi, Ltd. Microprocessor having improved memory management unit and cache memory
US6601189B1 (en) 1999-10-01 2003-07-29 Stmicroelectronics Limited System and method for communicating with an integrated circuit
US6615370B1 (en) 1999-10-01 2003-09-02 Hitachi, Ltd. Circuit for storing trace information
US6629207B1 (en) 1999-10-01 2003-09-30 Hitachi, Ltd. Method for loading instructions or data into a locked way of a cache memory
US6629115B1 (en) 1999-10-01 2003-09-30 Hitachi, Ltd. Method and apparatus for manipulating vectored data
US6633971B2 (en) 1999-10-01 2003-10-14 Hitachi, Ltd. Mechanism for forward data in a processor pipeline using a single pipefile connected to the pipeline
US6665816B1 (en) 1999-10-01 2003-12-16 Stmicroelectronics Limited Data shift register
US6684348B1 (en) 1999-10-01 2004-01-27 Hitachi, Ltd. Circuit for processing trace information
US6693914B1 (en) 1999-10-01 2004-02-17 Stmicroelectronics, Inc. Arbitration mechanism for packet transmission
US6701405B1 (en) 1999-10-01 2004-03-02 Hitachi, Ltd. DMA handshake protocol
US6732307B1 (en) 1999-10-01 2004-05-04 Hitachi, Ltd. Apparatus and method for storing trace information
US6779145B1 (en) 1999-10-01 2004-08-17 Stmicroelectronics Limited System and method for communicating with an integrated circuit
US6820195B1 (en) 1999-10-01 2004-11-16 Hitachi, Ltd. Aligning load/store data with big/little endian determined rotation distance control
US6826191B1 (en) 1999-10-01 2004-11-30 Stmicroelectronics Ltd. Packets containing transaction attributes
US6859891B2 (en) 1999-10-01 2005-02-22 Stmicroelectronics Limited Apparatus and method for shadowing processor information
US6918065B1 (en) 1999-10-01 2005-07-12 Hitachi, Ltd. Method for compressing and decompressing trace information
US6928073B2 (en) 1999-10-01 2005-08-09 Stmicroelectronics Ltd. Integrated circuit implementing packet transmission
US7000078B1 (en) 1999-10-01 2006-02-14 Stmicroelectronics Ltd. System and method for maintaining cache coherency in a shared memory system
US7043625B2 (en) 2000-03-27 2006-05-09 Infineon Technologies Ag Method and apparatus for adding user-defined execution units to a processor using configurable long instruction word (CLIW)
US7072817B1 (en) 1999-10-01 2006-07-04 Stmicroelectronics Ltd. Method of designing an initiator in an integrated circuit
JP2006523883A (ja) * 2003-04-15 2006-10-19 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ Ｉｌｐ及びｔｌｐを利用する再構成可能なプロセッサアレイ
US7260745B1 (en) 1999-10-01 2007-08-21 Stmicroelectronics Ltd. Detection of information on an interconnect
US7266728B1 (en) 1999-10-01 2007-09-04 Stmicroelectronics Ltd. Circuit for monitoring information on an interconnect
JP2007233857A (ja) * 2006-03-02 2007-09-13 Fujitsu Ltd リコンフィグラブル回路
US7536534B2 (en) 2003-02-27 2009-05-19 Nec Electronics Corporation Processor capable of being switched among a plurality of operating modes, and method of designing said processor
WO2010150474A1 (ja) * 2009-06-23 2010-12-29 セイコーエプソン株式会社 サブプロセッサー、集積回路装置及び電子機器
JP2012059163A (ja) * 2010-09-13 2012-03-22 Sony Corp プロセッサ
JP2013519137A (ja) * 2010-02-01 2013-05-23 アルテラ コーポレイション 効率的プロセッサおよび関連する方法

Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3623840B2 (ja) 1996-01-31 2005-02-23 株式会社ルネサステクノロジ データ処理装置及びマイクロプロセッサ
US6786420B1 (en) 1997-07-15 2004-09-07 Silverbrook Research Pty. Ltd. Data distribution mechanism in the form of ink dots on cards
US6803989B2 (en) * 1997-07-15 2004-10-12 Silverbrook Research Pty Ltd Image printing apparatus including a microcontroller
US6618117B2 (en) 1997-07-12 2003-09-09 Silverbrook Research Pty Ltd Image sensing apparatus including a microcontroller
AUPO850597A0 (en) 1997-08-11 1997-09-04 Silverbrook Research Pty Ltd Image processing method and apparatus (art01a)
US6879341B1 (en) * 1997-07-15 2005-04-12 Silverbrook Research Pty Ltd Digital camera system containing a VLIW vector processor
US6690419B1 (en) 1997-07-15 2004-02-10 Silverbrook Research Pty Ltd Utilising eye detection methods for image processing in a digital image camera
US6985207B2 (en) * 1997-07-15 2006-01-10 Silverbrook Research Pty Ltd Photographic prints having magnetically recordable media
US6948794B2 (en) 1997-07-15 2005-09-27 Silverbrook Reserach Pty Ltd Printhead re-capping assembly for a print and demand digital camera system
US7110024B1 (en) 1997-07-15 2006-09-19 Silverbrook Research Pty Ltd Digital camera system having motion deblurring means
AUPO802797A0 (en) * 1997-07-15 1997-08-07 Silverbrook Research Pty Ltd Image processing method and apparatus (ART54)
US6624848B1 (en) 1997-07-15 2003-09-23 Silverbrook Research Pty Ltd Cascading image modification using multiple digital cameras incorporating image processing
JP3414209B2 (ja) * 1997-07-30 2003-06-09 松下電器産業株式会社 プロセッサ
US6216223B1 (en) * 1998-01-12 2001-04-10 Billions Of Operations Per Second, Inc. Methods and apparatus to dynamically reconfigure the instruction pipeline of an indirect very long instruction word scalable processor
US6219776B1 (en) * 1998-03-10 2001-04-17 Billions Of Operations Per Second Merged array controller and processing element
JP3541669B2 (ja) * 1998-03-30 2004-07-14 松下電器産業株式会社 演算処理装置
JPH11306084A (ja) * 1998-04-23 1999-11-05 Fujitsu Ltd 情報処理装置及び記憶媒体
AUPP702098A0 (en) 1998-11-09 1998-12-03 Silverbrook Research Pty Ltd Image creation method and apparatus (ART73)
US7114056B2 (en) * 1998-12-03 2006-09-26 Sun Microsystems, Inc. Local and global register partitioning in a VLIW processor
US7117342B2 (en) * 1998-12-03 2006-10-03 Sun Microsystems, Inc. Implicitly derived register specifiers in a processor
AUPQ056099A0 (en) 1999-05-25 1999-06-17 Silverbrook Research Pty Ltd A method and apparatus (pprint01)
US6772325B1 (en) * 1999-10-01 2004-08-03 Hitachi, Ltd. Processor architecture and operation for exploiting improved branch control instruction
JP2001142692A (ja) * 1999-10-01 2001-05-25 Hitachi Ltd ２つの異なる固定長命令セットを実行するマイクロプロセッサ、マイクロコンピュータおよび命令実行方法
GB2370380B (en) 2000-12-19 2003-12-31 Picochip Designs Ltd Processor architecture
US7346881B2 (en) * 2002-05-13 2008-03-18 Tensilica, Inc. Method and apparatus for adding advanced instructions in an extensible processor architecture
US7937559B1 (en) 2002-05-13 2011-05-03 Tensilica, Inc. System and method for generating a configurable processor supporting a user-defined plurality of instruction sizes
US7376812B1 (en) 2002-05-13 2008-05-20 Tensilica, Inc. Vector co-processor for configurable and extensible processor architecture
EP1378824A1 (en) * 2002-07-02 2004-01-07 STMicroelectronics S.r.l. A method for executing programs on multiple processors and corresponding processor system
US7162617B2 (en) * 2003-02-14 2007-01-09 Fine Arc Incorporated Data processor with changeable architecture
US20050108509A1 (en) * 2003-11-13 2005-05-19 Safford Kevin D. Error detection method and system for processors that employs lockstepped concurrent threads
US7610476B1 (en) * 2003-12-05 2009-10-27 Advanced Micro Devices, Inc. Multiple control sequences per row of microcode ROM
JP4283131B2 (ja) * 2004-02-12 2009-06-24 パナソニック株式会社 プロセッサ及びコンパイル方法
ITMI20040600A1 (it) * 2004-03-26 2004-06-26 Atmel Corp Sistema dsp su chip a doppio processore a virgola mobile nel dominio complesso
EP1728171A2 (en) * 2004-03-26 2006-12-06 Atmel Corporation Dual-processor complex domain floating-point dsp system on chip
US7287185B2 (en) * 2004-04-06 2007-10-23 Hewlett-Packard Development Company, L.P. Architectural support for selective use of high-reliability mode in a computer system
US20060112226A1 (en) * 2004-11-19 2006-05-25 Hady Frank T Heterogeneous processors sharing a common cache
KR100636596B1 (ko) * 2004-11-25 2006-10-23 한국전자통신연구원 고에너지 효율 병렬 처리 데이터 패스 구조
GB2420884B (en) * 2004-12-03 2009-04-15 Picochip Designs Ltd Processor architecture
US7461275B2 (en) * 2005-09-30 2008-12-02 Intel Corporation Dynamic core swapping
US8352713B2 (en) * 2006-08-09 2013-01-08 Qualcomm Incorporated Debug circuit comparing processor instruction set operating mode
US20080133879A1 (en) * 2006-12-05 2008-06-05 Electronics And Telecommunications Research Institute SIMD parallel processor with SIMD/SISD/row/column operation modes
GB2454865B (en) * 2007-11-05 2012-06-13 Picochip Designs Ltd Power control
KR100935858B1 (ko) * 2007-12-05 2010-01-07 한국전자통신연구원 재구성 가능한 산술연산기 및 이를 구비한 고효율 프로세서
EP2366144B1 (en) 2008-10-15 2015-09-30 Hyperion Core, Inc. Sequential processor comprising an alu array
GB2466661B (en) * 2009-01-05 2014-11-26 Intel Corp Rake receiver
GB2470037B (en) 2009-05-07 2013-07-10 Picochip Designs Ltd Methods and devices for reducing interference in an uplink
KR101032771B1 (ko) 2009-05-29 2011-05-06 광운대학교 산학협력단 구성형 프로세서에서 ｒｉｓｃ 명령어와 확장 명령어를 병렬 처리하기 위한 방법 및 그에 따른 구성형 프로세서
GB2470771B (en) 2009-06-05 2012-07-18 Picochip Designs Ltd A method and device in a communication network
GB2470891B (en) 2009-06-05 2013-11-27 Picochip Designs Ltd A method and device in a communication network
GB2474071B (en) 2009-10-05 2013-08-07 Picochip Designs Ltd Femtocell base station
GB2482869B (en) 2010-08-16 2013-11-06 Picochip Designs Ltd Femtocell access control
US20120210438A1 (en) * 2011-02-15 2012-08-16 Guobiao Zhang Secure Three-Dimensional Mask-Programmed Read-Only Memory
GB2489716B (en) 2011-04-05 2015-06-24 Intel Corp Multimode base system
GB2489919B (en) 2011-04-05 2018-02-14 Intel Corp Filter
GB2491098B (en) 2011-05-16 2015-05-20 Intel Corp Accessing a base station
KR101849702B1 (ko) 2011-07-25 2018-04-17 삼성전자주식회사 외부 인트린직 인터페이스
US11150721B2 (en) * 2012-11-07 2021-10-19 Nvidia Corporation Providing hints to an execution unit to prepare for predicted subsequent arithmetic operations
GB2546465B (en) 2015-06-05 2018-02-28 Advanced Risc Mach Ltd Modal processing of program instructions
US10708976B2 (en) 2015-09-04 2020-07-07 Ford Global Technologies, Llc Methods and systems for a vehicle computing system to wirelessly communicate data
US10474549B2 (en) * 2017-07-31 2019-11-12 Oracle International Corporation System recovery using a failover processor
US10915324B2 (en) 2018-08-16 2021-02-09 Tachyum Ltd. System and method for creating and executing an instruction word for simultaneous execution of instruction operations

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5448746A (en) * 1990-05-04 1995-09-05 International Business Machines Corporation System for comounding instructions in a byte stream prior to fetching and identifying the instructions for execution
US5778423A (en) * 1990-06-29 1998-07-07 Digital Equipment Corporation Prefetch instruction for improving performance in reduced instruction set processor
EP0551090B1 (en) * 1992-01-06 1999-08-04 Hitachi, Ltd. Computer having a parallel operating capability
US5309564A (en) * 1992-03-19 1994-05-03 Bradley Graham C Apparatus for networking computers for multimedia applications
JPH06250847A (ja) * 1993-02-25 1994-09-09 Fujitsu Ltd 並列論理型言語の命令をｖｌｉｗ方式の命令に変換する変換方式
JPH07110769A (ja) * 1993-10-13 1995-04-25 Oki Electric Ind Co Ltd Ｖｌｉｗ型計算機
US5542059A (en) * 1994-01-11 1996-07-30 Exponential Technology, Inc. Dual instruction set processor having a pipeline with a pipestage functional unit that is relocatable in time and sequence order
US5574927A (en) * 1994-03-25 1996-11-12 International Meta Systems, Inc. RISC architecture computer configured for emulation of the instruction set of a target computer
US6496922B1 (en) * 1994-10-31 2002-12-17 Sun Microsystems, Inc. Method and apparatus for multiplatform stateless instruction set architecture (ISA) using ISA tags on-the-fly instruction translation
US5638525A (en) * 1995-02-10 1997-06-10 Intel Corporation Processor capable of executing programs that contain RISC and CISC instructions
US5752035A (en) * 1995-04-05 1998-05-12 Xilinx, Inc. Method for compiling and executing programs for reprogrammable instruction set accelerator
US5699536A (en) * 1995-04-13 1997-12-16 International Business Machines Corporation Computer processing system employing dynamic instruction formatting
US5794062A (en) * 1995-04-17 1998-08-11 Ricoh Company Ltd. System and method for dynamically reconfigurable computing using a processing unit having changeable internal hardware organization
JP3451595B2 (ja) * 1995-06-07 2003-09-29 インターナショナル・ビジネス・マシーンズ・コーポレーション 二つの別個の命令セット・アーキテクチャへの拡張をサポートすることができるアーキテクチャ・モード制御を備えたマイクロプロセッサ
US5774686A (en) * 1995-06-07 1998-06-30 Intel Corporation Method and apparatus for providing two system architectures in a processor
US5826089A (en) * 1996-01-04 1998-10-20 Advanced Micro Devices, Inc. Instruction translation unit configured to translate from a first instruction set to a second instruction set
JP3623840B2 (ja) 1996-01-31 2005-02-23 株式会社ルネサステクノロジ データ処理装置及びマイクロプロセッサ
US5784636A (en) * 1996-05-28 1998-07-21 National Semiconductor Corporation Reconfigurable computer architecture for use in signal processing applications
US5828897A (en) * 1996-12-19 1998-10-27 Raytheon Company Hybrid processor and method for executing incrementally upgraded software
US6202143B1 (en) * 1997-08-21 2001-03-13 Samsung Electronics Co., Ltd. System for fetching unit instructions and multi instructions from memories of different bit widths and converting unit instructions to multi instructions by adding NOP instructions

Cited By (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002544618A (ja) * 1999-05-18 2002-12-24 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 電力消費を低減するシステムおよび方法
JP2001092663A (ja) * 1999-09-17 2001-04-06 Sanyo Electric Co Ltd データ処理装置
US6629207B1 (en) 1999-10-01 2003-09-30 Hitachi, Ltd. Method for loading instructions or data into a locked way of a cache memory
US6591369B1 (en) 1999-10-01 2003-07-08 Stmicroelectronics, Ltd. System and method for communicating with an integrated circuit
US6351803B2 (en) 1999-10-01 2002-02-26 Hitachi Ltd. Mechanism for power efficient processing in a pipeline processor
US6408381B1 (en) 1999-10-01 2002-06-18 Hitachi, Ltd. Mechanism for fast access to control space in a pipeline processor
US6412043B1 (en) 1999-10-01 2002-06-25 Hitachi, Ltd. Microprocessor having improved memory management unit and cache memory
US6412047B2 (en) * 1999-10-01 2002-06-25 Stmicroelectronics, Inc. Coherency protocol
US6434665B1 (en) 1999-10-01 2002-08-13 Stmicroelectronics, Inc. Cache memory store buffer
US6449712B1 (en) 1999-10-01 2002-09-10 Hitachi, Ltd. Emulating execution of smaller fixed-length branch/delay slot instructions with a sequence of larger fixed-length instructions
US6457118B1 (en) 1999-10-01 2002-09-24 Hitachi Ltd Method and system for selecting and using source operands in computer system instructions
US6460174B1 (en) 1999-10-01 2002-10-01 Stmicroelectronics, Ltd. Methods and models for use in designing an integrated circuit
US6463553B1 (en) 1999-10-01 2002-10-08 Stmicroelectronics, Ltd. Microcomputer debug architecture and method
US6487683B1 (en) 1999-10-01 2002-11-26 Stmicroelectronics Limited Microcomputer debug architecture and method
US6496905B1 (en) 1999-10-01 2002-12-17 Hitachi, Ltd. Write buffer with burst capability
US6633971B2 (en) 1999-10-01 2003-10-14 Hitachi, Ltd. Mechanism for forward data in a processor pipeline using a single pipefile connected to the pipeline
US6502210B1 (en) 1999-10-01 2002-12-31 Stmicroelectronics, Ltd. Microcomputer debug architecture and method
US6629115B1 (en) 1999-10-01 2003-09-30 Hitachi, Ltd. Method and apparatus for manipulating vectored data
US6530047B1 (en) 1999-10-01 2003-03-04 Stmicroelectronics Limited System and method for communicating with an integrated circuit
US6542983B1 (en) 1999-10-01 2003-04-01 Hitachi, Ltd. Microcomputer/floating point processor interface and method
US6546480B1 (en) 1999-10-01 2003-04-08 Hitachi, Ltd. Instructions for arithmetic operations on vectored data
US6553460B1 (en) 1999-10-01 2003-04-22 Hitachi, Ltd. Microprocessor having improved memory management unit and cache memory
US6557119B1 (en) 1999-10-01 2003-04-29 Stmicroelectronics Limited Microcomputer debug architecture and method
US6567932B2 (en) 1999-10-01 2003-05-20 Stmicroelectronics Limited System and method for communicating with an integrated circuit
US6574651B1 (en) 1999-10-01 2003-06-03 Hitachi, Ltd. Method and apparatus for arithmetic operation on vectored data
US7228389B2 (en) 1999-10-01 2007-06-05 Stmicroelectronics, Ltd. System and method for maintaining cache coherency in a shared memory system
US6591340B2 (en) 1999-10-01 2003-07-08 Hitachi, Ltd. Microprocessor having improved memory management unit and cache memory
US6590907B1 (en) 1999-10-01 2003-07-08 Stmicroelectronics Ltd. Integrated circuit with additional ports
US6598177B1 (en) 1999-10-01 2003-07-22 Stmicroelectronics Ltd. Monitoring error conditions in an integrated circuit
US6598128B1 (en) 1999-10-01 2003-07-22 Hitachi, Ltd. Microprocessor having improved memory management unit and cache memory
US6601189B1 (en) 1999-10-01 2003-07-29 Stmicroelectronics Limited System and method for communicating with an integrated circuit
US6615370B1 (en) 1999-10-01 2003-09-02 Hitachi, Ltd. Circuit for storing trace information
US6298394B1 (en) 1999-10-01 2001-10-02 Stmicroelectronics, Ltd. System and method for capturing information on an interconnect in an integrated circuit
US7346072B2 (en) 1999-10-01 2008-03-18 Stmicroelectronics Ltd. Arbitration mechanism for packet transmission
US7266728B1 (en) 1999-10-01 2007-09-04 Stmicroelectronics Ltd. Circuit for monitoring information on an interconnect
US6665816B1 (en) 1999-10-01 2003-12-16 Stmicroelectronics Limited Data shift register
US6684348B1 (en) 1999-10-01 2004-01-27 Hitachi, Ltd. Circuit for processing trace information
US6693914B1 (en) 1999-10-01 2004-02-17 Stmicroelectronics, Inc. Arbitration mechanism for packet transmission
US6701405B1 (en) 1999-10-01 2004-03-02 Hitachi, Ltd. DMA handshake protocol
US6732307B1 (en) 1999-10-01 2004-05-04 Hitachi, Ltd. Apparatus and method for storing trace information
US6779145B1 (en) 1999-10-01 2004-08-17 Stmicroelectronics Limited System and method for communicating with an integrated circuit
US6820195B1 (en) 1999-10-01 2004-11-16 Hitachi, Ltd. Aligning load/store data with big/little endian determined rotation distance control
US6826191B1 (en) 1999-10-01 2004-11-30 Stmicroelectronics Ltd. Packets containing transaction attributes
US6859891B2 (en) 1999-10-01 2005-02-22 Stmicroelectronics Limited Apparatus and method for shadowing processor information
US6918065B1 (en) 1999-10-01 2005-07-12 Hitachi, Ltd. Method for compressing and decompressing trace information
US6928073B2 (en) 1999-10-01 2005-08-09 Stmicroelectronics Ltd. Integrated circuit implementing packet transmission
US7000078B1 (en) 1999-10-01 2006-02-14 Stmicroelectronics Ltd. System and method for maintaining cache coherency in a shared memory system
US6349371B1 (en) 1999-10-01 2002-02-19 Stmicroelectronics Ltd. Circuit for storing information
US7072817B1 (en) 1999-10-01 2006-07-04 Stmicroelectronics Ltd. Method of designing an initiator in an integrated circuit
US7260745B1 (en) 1999-10-01 2007-08-21 Stmicroelectronics Ltd. Detection of information on an interconnect
US7043625B2 (en) 2000-03-27 2006-05-09 Infineon Technologies Ag Method and apparatus for adding user-defined execution units to a processor using configurable long instruction word (CLIW)
JP4640880B2 (ja) * 2000-07-14 2011-03-02 国立大学法人東京工業大学 マイクロプロセッサシステム
JP2002032218A (ja) * 2000-07-14 2002-01-31 Rikogaku Shinkokai マイクロプロセッサシステム
JP2003005954A (ja) * 2001-06-25 2003-01-10 Pacific Design Kk データ処理装置およびその制御方法
US7536534B2 (en) 2003-02-27 2009-05-19 Nec Electronics Corporation Processor capable of being switched among a plurality of operating modes, and method of designing said processor
JP2006523883A (ja) * 2003-04-15 2006-10-19 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ Ｉｌｐ及びｔｌｐを利用する再構成可能なプロセッサアレイ
JP2007233857A (ja) * 2006-03-02 2007-09-13 Fujitsu Ltd リコンフィグラブル回路
JP4580879B2 (ja) * 2006-03-02 2010-11-17 富士通セミコンダクター株式会社 リコンフィグラブル回路
WO2010150474A1 (ja) * 2009-06-23 2010-12-29 セイコーエプソン株式会社 サブプロセッサー、集積回路装置及び電子機器
CN102804136A (zh) * 2009-06-23 2012-11-28 精工爱普生株式会社 副处理器、集成电路装置及电子设备
JP5549670B2 (ja) * 2009-06-23 2014-07-16 セイコーエプソン株式会社 集積回路装置及び電子機器
JP2013519137A (ja) * 2010-02-01 2013-05-23 アルテラ コーポレイション 効率的プロセッサおよび関連する方法
JP2012059163A (ja) * 2010-09-13 2012-03-22 Sony Corp プロセッサ
US9841978B2 (en) 2010-09-13 2017-12-12 Sony Corporation Processor with a program counter increment based on decoding of predecode bits
US11200059B2 (en) 2010-09-13 2021-12-14 Sony Corporation Processor with a program counter increment based on decoding of predecode bits

Also Published As

Publication number Publication date
KR100535852B1 (ko) 2006-05-10
JP3623840B2 (ja) 2005-02-23
US6760832B2 (en) 2004-07-06
KR970059916A (ko) 1997-08-12
US20030065911A1 (en) 2003-04-03
TW334544B (en) 1998-06-21
US6023757A (en) 2000-02-08
US6496919B1 (en) 2002-12-17

Similar Documents

Publication Publication Date Title
JP3623840B2 (ja) データ処理装置及びマイクロプロセッサ
JP5930558B2 (ja) ストライド機能及びマスク機能を有するベクトルロード及びベクトルストアを提供する命令及びロジック
KR101597774B1 (ko) 마스킹된 전체 레지스터 액세스들을 이용한 부분적 레지스터 액세스들을 구현하기 위한 프로세서들, 방법들 및 시스템들
KR101839479B1 (ko) 더 넓은 레지스터에의 모드 의존형 부분 폭 로드 프로세서들, 방법들, 및 시스템들
KR19980018072A (ko) 벡터 레지스터의 복수 뱅크를 사용한 단일 명령 복수 데이터 처리
JP2002512399A (ja) 外部コプロセッサによりアクセス可能なコンテキストスイッチレジスタセットを備えたｒｉｓｃプロセッサ
JP2581236B2 (ja) データ処理装置
JP2001092662A (ja) プロセッサコア及びこれを用いたプロセッサ
JP2816624B2 (ja) ２乗演算を実行する速度改良型データ処理システム及びその方法
KR20010050792A (ko) 2개의 서로 다른 고정 길이 명령 세트를 실행하기 위한프로세서 아키텍쳐
JP2773471B2 (ja) 情報処理装置
KR100272622B1 (ko) 데이타 처리장치
JP2682232B2 (ja) 浮動小数点演算処理装置
US6012138A (en) Dynamically variable length CPU pipeline for efficiently executing two instruction sets
US5768553A (en) Microprocessor using an instruction field to define DSP instructions
JP4502532B2 (ja) データ処理装置
JP3829504B2 (ja) 情報処理装置
US20210089305A1 (en) Instruction executing method and apparatus
KR19980018071A (ko) 멀티미디어 신호 프로세서의 단일 명령 다중 데이터 처리
JPH04104350A (ja) マイクロプロセッサ
JP3562215B2 (ja) マイクロコンピュータ及び電子機器
JPH0524537B2 (ja)
JP6222859B2 (ja) ストライド機能及びマスク機能を有するベクトルロード及びベクトルストアを提供する命令及びロジック
JPH0666052B2 (ja) メモリ内容を機械レジスタに自動的に写像する計算機
JP2785820B2 (ja) 並列処理装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040105

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040105

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20040308

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040824

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20041025

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20041124

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20041126

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071203

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081203

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081203

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091203

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101203

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101203

Year of fee payment: 6

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101203

Year of fee payment: 6

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101203

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111203

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121203

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121203

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131203

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees