JPH09205591A - Timing pulse generating circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＣＣＤ撮像素子の
動作を制御するタイミングパルスを発生するタイミング
パルス発生回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a timing pulse generation circuit that generates a timing pulse for controlling the operation of a CCD image pickup device.
【０００２】[0002]
【従来の技術】図１３はＣＣＤ固体撮像装置の一例を示
すものである。同図例は、インターライン転送方式の例
である。2. Description of the Related Art FIG. 13 shows an example of a CCD solid-state imaging device. The example shown in the figure is an example of an interline transfer method.
【０００３】同図において、１はＣＣＤ装置であり、２
は電荷検出信号の出力端子である。また、ＣＣＤ装置１
において、３はＣＣＤ固体撮像素子であり、４は受光
部、５は転送ゲート、６は垂直シフトレジスタ、７は水
平シフトレジスタ、８は電荷検出部である。In FIG. 1, reference numeral 1 denotes a CCD device;
Is an output terminal of the charge detection signal. Also, the CCD device 1
In the figure, 3 is a CCD solid-state imaging device, 4 is a light receiving unit, 5 is a transfer gate, 6 is a vertical shift register, 7 is a horizontal shift register, and 8 is a charge detection unit.
【０００４】垂直シフトレジスタ６には、端子９より、
図１４Ｋ〜Ｎに示すような４相の垂直転送クロックＶ１
〜Ｖ４が供給され、受光部４に蓄積された信号電荷の垂
直シフトレジスタ６への転送及び、このように垂直シフ
トレジスタ６に転送された信号電荷の水平シフトレジス
タ７への転送が行われる。即ち、垂直転送クロックＶ１
及びＶ３は、レベルＶL ，ＶH ，ＶT を持った３値レベ
ルクロックであり、垂直転送クロックＶ２及びＶ４は、
レベルＶL ，ＶH を持った２値レベルクロックである。
垂直転送クロックＶ１がレベルＶT となるのは奇数フィ
ールドの最初の垂直帰線期間内であり、垂直転送クロッ
クＶ３がレベルＶT となるのは偶数フィールドの最初の
垂直帰線期間内である。なお、図１４Ａ及びＢは、夫々
垂直同期パルスＶＤ及び水平同期パルスＨＤを示してい
る。The vertical shift register 6 has a terminal 9
Fourteen-phase vertical transfer clock V1 as shown in FIGS.
.About.V4 are supplied, the signal charges accumulated in the light receiving section 4 are transferred to the vertical shift register 6, and the signal charges thus transferred to the vertical shift register 6 are transferred to the horizontal shift register 7. That is, the vertical transfer clock V1
And V3, the level V L, V H, a ternary-level clock with a V T, the vertical transfer clock V2 and V4,
Level V L, is a binary-level clock with a V H.
The vertical transfer clock V1 becomes the level V T is in the first vertical blanking period of the odd field, the vertical transfer clock V3 becomes the level V T is in the first vertical blanking period of the even field. 14A and 14B show a vertical synchronization pulse VD and a horizontal synchronization pulse HD, respectively.
【０００５】図１５は、受光部４、転送ゲート５及び垂
直シフトレジスタ６の関係を示したものである。同図に
示すように、垂直シフトレジスタ６には、受光部４の受
光素子ＳＡ，ＳＢの半分のピッチで電極Ｖａ，Ｖｂ，Ｖ
ｃ，Ｖｄが形成される。この場合垂直シフトレジスタ６
の電極Ｖｂ及びＶｄは、夫々受光部４の受光素子ＳＢ及
びＳＡに対応するように配置され、一方、垂直シフトレ
ジスタ６の電極Ｖａ及びＶｃは、夫々受光部４の受光素
子ＳＡ及びＳＢの双方に跨るように配置される。そし
て、垂直シフトレジスタ６の電極Ｖａ〜Ｖｄに上述した
４相の垂直転送クロックＶ１〜Ｖ４が供給される。FIG. 15 shows the relationship among the light receiving section 4, the transfer gate 5, and the vertical shift register 6. As shown in the figure, the vertical shift register 6 has electrodes Va, Vb, and V at half the pitch of the light receiving elements SA and SB of the light receiving unit 4.
c and Vd are formed. In this case, the vertical shift register 6
Electrodes Vb and Vd of the vertical shift register 6 are arranged so as to correspond to the light receiving elements SB and SA of the light receiving section 4, respectively, while the electrodes Va and Vc of the vertical shift register 6 are provided to both the light receiving elements SA and SB of the light receiving section 4, respectively. It is arranged to straddle. Then, the above-described four-phase vertical transfer clocks V1 to V4 are supplied to the electrodes Va to Vd of the vertical shift register 6.
【０００６】このような構成において、奇数フィールド
の最初の垂直帰線期間内で垂直転送クロックＶ１がレベ
ルＶＴとなる期間に、受光素子ＳＡ及びＳＢに蓄積され
た信号電荷は、伝送ゲート５を介して、垂直シフトレジ
スタ６の電極Ｖａに対応する部分に転送される。そのの
ち、垂直シフトレジスタ６によって水平シフトレジスタ
７に１走査線分ずつ転送される。図１６Ａ〜Ｆは、図１
７Ａ〜Ｄに示す垂直転送クロックＶ１〜Ｖ４の時点ｔ１
〜ｔ６における信号電荷の転送位置を示したものである
が、この図からも明らかなように、順次電位の井戸が移
るようになされ、垂直シフトレジスタ６の電極Ｖａの部
分に転送された信号電荷（丸印のマイナスで図示）は垂
直方向に転送される。また、偶数フィールドの最初の垂
直帰線期間内で垂直転送クロックＶ３がレベルＶT とな
る期間に、受光素子ＳＢ及びＳＡに蓄積された信号電荷
は、転送ゲート５を介して垂直シフトレジスタ６の電極
Ｖｃに対応する部分に転送される。そののち、上述した
奇数フィールドの場合と同様に、垂直シフトレジスタ６
によって１走査線分ずつ転送される。In such a configuration, the signal charge accumulated in the light receiving elements SA and SB during the period in which the vertical transfer clock V1 is at the level VT within the first vertical blanking period of the odd field is transmitted through the transmission gate 5. Then, it is transferred to the portion corresponding to the electrode Va of the vertical shift register 6. After that, the data is transferred to the horizontal shift register 7 by the vertical shift register 6 for each scanning line. FIGS. 16A to 16F correspond to FIG.
Time points t1 of the vertical transfer clocks V1 to V4 shown in 7A to 7D
Although the transfer positions of the signal charges at t6 to t6 are shown, as is apparent from this figure, the wells of the potential are sequentially moved, and the signal charges transferred to the portion of the electrode Va of the vertical shift register 6 are transferred. (Illustrated by a minus circle) is transferred vertically. Also, the first of the even field period the vertical transfer clock V3 becomes the level V T in the vertical blanking period, the signal charges accumulated in the light receiving element SB and SA is the vertical shift register 6 through the transfer gate 5 The data is transferred to a portion corresponding to the electrode Vc. After that, as in the case of the odd field described above, the vertical shift register 6
Is transferred one scanning line at a time.
【０００７】図１３に戻って、水平シフトレジスタ７に
は、端子１０，１１より、図１８Ａ，Ｂに示すような１
画素周期、例えば７０ｎｓ周期の２相の水平転送クロッ
クＨ１，Ｈ２が供給され、信号電荷は、電荷検出部８を
介して順次取り出される。Returning to FIG. 13, the horizontal shift register 7 has terminals 1 and 11 connected to the horizontal shift register 7 as shown in FIGS.
Two-phase horizontal transfer clocks H1 and H2 having a pixel cycle, for example, a 70 ns cycle are supplied, and the signal charges are sequentially taken out via the charge detection unit 8.
【０００８】また、電荷検出部８の出力端は、コンデン
サ１２を介して接地されると共に、ＦＥＴ１３のソース
に接続され、そのドレインには直流電圧ＥR が供給され
る。また、このＦＥＴ１３のゲートには、端子１４より
水平転送クロックＨ１，Ｈ２に同期したリセットパルス
ＰＧ（図１８Ｄに図示）がコンデンサ１５を介して供給
される。また、電荷検出部８及びコンデンサ１２の接続
点はＦＥＴ１６のゲートに接続され、このＦＥＴ１６の
ドレインには直流電圧Ｅが供給され、そのソースには出
力端子２が接続される。The output end of the charge detection unit 8 is grounded via the capacitor 12 and is connected to the source of the FET 13, and its drain is supplied with the DC voltage E R. A reset pulse PG (shown in FIG. 18D) synchronized with the horizontal transfer clocks H1 and H2 is supplied from a terminal 14 to the gate of the FET 13 via a capacitor 15. The connection point between the charge detection unit 8 and the capacitor 12 is connected to the gate of the FET 16, the drain of the FET 16 is supplied with the DC voltage E, and the source thereof is connected with the output terminal 2.
【０００９】以上の構成において、リセットパルスＰＧ
が高レベルである期間には、ＦＥＴ１３はオンとなり、
コンデンサ１２は電圧ＥR まで充電され、リセットレベ
ルとなる。一方、リセットパルスＰＧが低レベルである
期間にはＦＥＴ１３はオフとなり、電荷検出部８からの
信号電荷に応じてコンデンサ１２の両端電圧が低下す
る。そのため、出力端子２には図１８Ｅに示すような電
荷検出出力電圧ＶO が出力される。この図１８Ｅにおい
てＥP はプリチャージレベルであり、このプリチャージ
レベルに続くレベルが信号レベルとなる。In the above configuration, the reset pulse PG
Is high level, the FET 13 is turned on,
The capacitor 12 is charged up to the voltage E R and reaches the reset level. On the other hand, the FET 13 is turned off during the period when the reset pulse PG is at a low level, and the voltage across the capacitor 12 decreases in accordance with the signal charge from the charge detection unit 8. Therefore, the charge detection output voltage V O as shown in FIG. 18E is output to the output terminal 2. E P in FIG. 18E is a precharge level, level following the precharge level is the signal level.
【００１０】また、出力電圧ＶO より出力信号ＳO を検
出して出力するのに以下のように処理され、信号レベル
部分にのっているリセット毎に異なるレベルとなるリセ
ットノイズＮR が除去される。つまり、信号レベル部分
にリセットノイズＮR がのるとき、プリチャージレベル
部分にも同じレベルのリセットノイズＮR がのることに
着目したものである。図１８Ｅにおいて、破線はリセッ
トノイズＮR がのっている状態を示している。[0010] is treated as follows to detect and output an output signal S O than the output voltage V O, the reset noise N R to be different levels for each reset riding on the signal level portion removed To be done. That is, when the ride is reset noise N R to the signal level portion is defined by noting reset noise N R of the same level to the precharge level portion rides. In Figure 18E, the broken line shows a state in which the reset noise N R is riding.
【００１１】図１３において、出力端子２からの出力電
圧ＶO は出力回路２０を構成するサンプルホールド回路
２１に供給される。このサンプルホールド回路２１に
は、端子２６より、信号レベル期間に対応したサンプリ
ングパルスＳＨＤ（図１８Ｇに図示）が供給されて出力
電圧ＶO の信号レベル部分がサンプリングホールドされ
る。そして、そのホールド出力ＨS はオペアンプ２２の
反転入力端子に供給される。In FIG. 13, the output voltage V O from the output terminal 2 is supplied to the sample hold circuit 21 which constitutes the output circuit 20. A sampling pulse SHD (shown in FIG. 18G) corresponding to the signal level period is supplied to the sample hold circuit 21 from the terminal 26 to sample and hold the signal level portion of the output voltage V O. Then, the hold output H S is supplied to the inverting input terminal of the operational amplifier 22.
【００１２】また、出力電圧ＶO はサンプルホールド回
路２３に供給される。このサンプルホールド回路２３に
は、端子２７より、プリチャージレベル期間に対応した
サンプリングパルスＳＨP （図１８Ｆに図示）が供給さ
れて、出力電圧ＶO のプリチャージレベル部分がサンプ
リングホールドされる。そして、そのホールド出力ＨN1
は、さらにサンプルホールド回路２４に供給される。こ
のサンプルホールド回路２４には、端子２６よりサンプ
リングパルスＳＨＤが供給されて、ホールド出力ＨN1が
サンプリングホールドされる。そして、そのホールド出
力ＨN2は、オペアンプ２２の非反転入力端子に供給され
る。The output voltage V O is also supplied to the sample hold circuit 23. A sampling pulse SH P (illustrated in FIG. 18F) corresponding to the precharge level period is supplied to the sample hold circuit 23 from the terminal 27, and the precharge level portion of the output voltage V O is sampled and held. Then, the hold output H N1
Are further supplied to the sample hold circuit 24. The sampling pulse SHD is supplied to the sample-hold circuit 24 from the terminal 26, and the hold output H N1 is sampled and held. Then, the hold output H N2 is supplied to the non-inverting input terminal of the operational amplifier 22.
【００１３】ここで、ホールド出力ＨS ，ＨN1，ＨN2に
は、夫々サンプリングパルスに対応して飛び込みパルス
が出現する。Here, jumping pulses appear on the hold outputs H S , H N1 and H N2 in correspondence with the sampling pulses, respectively.
【００１４】以上の構成において、出力電圧ＶO には図
１８Ｅの破線に示すように各リセット毎に異なるレベル
のリセットノイズＮR がのっているときには、図示せず
もサンプルホールド回路２１，２３，２４のホールド出
力ＨS ，ＨN1，ＨN2にも、リセットノイズＮR がのって
いる。したがって、ホールド出力ＨS とＨN1との差をと
ることによりリセットノイズＮR を除去することができ
る。しかし、ホールド出力ＨS とＨN1とは出力電圧ＶO
の異なる時点でのサンプリングによるものであるから、
飛び込みパルスの出現時点に位相差を生じ、単にホール
ド出力ＨS とＨN1との差をとると、飛び込みパルスがそ
のまま現れる。この例では、上述したようにホールド出
力ＨN1がサンプリングパルスＳＨＤによってさらにサン
プルホールドされるので、そのホールド出力ＨN2中の飛
び込みパルスは、ホールド出力ＨS 中の飛び込みパルス
と同相になる。[0014] In the above configuration, the output voltage V to O when the reset noise N R different levels for each reset rests as shown in broken line in FIG. 18E, the sample-hold circuits 21 and 23 are not shown , 24 also have reset noise N R on the hold outputs H S , H N1 and H N2 . Therefore, the reset noise N R can be removed by taking the difference between the hold outputs H S and H N1 . However, the hold outputs H S and H N1 are the output voltage V O
Because of the sampling at different times
When a phase difference is generated at the point of time when the dive pulse is output and the difference between the hold outputs H S and H N1 is simply taken, the dive pulse appears as it is. In this example, since the hold output H N1 is further sampled and held by the sampling pulse SHD as described above, the jump pulse in the hold output H N2 is in phase with the jump pulse in the hold output H S.
【００１５】したがって、オペアンプ２２より導出され
た出力端子２５には、リセットノイズＮR が除去される
と共に、サンプルホールド時における飛び込みパルスも
十分に抑圧された出力信号ＳO が得られる。Therefore, at the output terminal 25 derived from the operational amplifier 22, the reset noise N R is removed, and the output signal S O in which the jump pulse during the sample hold is sufficiently suppressed is obtained.
【００１６】この図１３例の撮像装置に供給される垂直
転送クロックＶ１〜Ｖ４、水平転送クロックＨ１，Ｈ
２，リセットパルスＰＧ、サンプリングパルスＳＨＤ、
ＳＨＰは、図１９に示すような構成をもって形成され
る。即ち、３１はタイミング発生回路であり、このタイ
ミング発生回路３１には、水晶発振器３２より、例えば
８ｆｓｃ（ｆｓｃは色副搬送波周波数でＮＴＳＣ方式で
は３．５８ＭＨｚ）の周波数を有する周波数信号Ｓ１が
供給される。そして、このタイミング発生回路３１より
４ｆｓｃの周波数を有する周波数信号Ｓ２が発生され、
この周波数信号Ｓ２は同期信号発生器３３に供給され
る。この同期信号発生器３３では、周波数信号Ｓ２に基
づいて垂直同期パルスＶＤ及び水平同期パルスＨＤ（図
１４Ａ及びＢに図示）が形成され、これら同期パルスＶ
Ｄ及びＨＤは、タイミング発生回路３１に供給される。The vertical transfer clocks V1 to V4 and the horizontal transfer clocks H1 and H supplied to the image pickup apparatus shown in FIG.
2, reset pulse PG, sampling pulse SHD,
The SHP is formed with a configuration as shown in FIG. That is, reference numeral 31 denotes a timing generation circuit. The timing generation circuit 31 is supplied with a frequency signal S1 having a frequency of, for example, 8 fsc (where fsc is a color subcarrier frequency and is 3.58 MHz in the NTSC system) from the crystal oscillator 32. You. Then, a frequency signal S2 having a frequency of 4 fsc is generated from the timing generation circuit 31,
This frequency signal S2 is supplied to the synchronization signal generator 33. In this synchronizing signal generator 33, a vertical synchronizing pulse VD and a horizontal synchronizing pulse HD (shown in FIGS. 14A and 14B) are formed based on the frequency signal S2, and these synchronizing pulse V
The D and HD are supplied to the timing generation circuit 31.
【００１７】タイミング発生回路３１からは、ＣＣＤ固
体撮像素子３の受光部４より垂直シフトレジスタ６に信
号電荷を転送する期間（読み出し期間）を特定するセン
サーゲート信号ＸＳＧ（図１４Ｆに図示）及び垂直転送
クロックＶ１′〜Ｖ４′（図１４Ｇ〜Ｊに図示）が発生
され、夫々垂直クロックドライバ３４に供給される。そ
して、この垂直クロックドライバ３４により、垂直転送
クロックＶ１〜Ｖ４（図１４Ｋ〜Ｎに図示）がＣＣＤ装
置１の端子９に供給される。また、タイミング発生回路
３１からは、パルスＸＰＧ（図１８Ｃに図示）が発生さ
れてインバータにより構成されるリセットパルスドライ
バ３５に供給され、このリセットパルスドライバ３５よ
り、リセットパルスＰＧ（図１８Ｄに図示）がＣＣＤ装
置１の端子１４に供給される。また、タイミング発生回
路３１からは、水平転送クロックＨ１，Ｈ２（図１８
Ａ，Ｂに図示）が発生され、この水平転送クロックＨ
１，Ｈ２は水平クロックドライバ３６を介してＣＣＤ装
置１の端子１０，１１に供給される。さらに、タイミン
グ発生回路３１からは、サンプリングパルスＳＨＤ，Ｓ
ＨＰ（図１８Ｆ，Ｇに図示）が発生されて、出力回路２
０の端子２６，２７に供給される。なお、図１８におい
て、ＴPGは、リセットパルスドライバ３５による遅延時
間、ＴIM1 ，ＴIM2 は、ＣＣＤ装置１による遅延時間を
示している。From the timing generation circuit 31, a sensor gate signal XSG (shown in FIG. 14F) for specifying a period (readout period) in which the signal charge is transferred from the light receiving portion 4 of the CCD solid-state image pickup device 3 to the vertical shift register 6 and the vertical direction. Transfer clocks V1 'to V4' (shown in FIGS. 14G to J) are generated and supplied to the vertical clock driver 34, respectively. The vertical clock driver 34 supplies the vertical transfer clocks V1 to V4 (illustrated in FIGS. 14K to 14N) to the terminal 9 of the CCD device 1. Further, a pulse XPG (shown in FIG. 18C) is generated from the timing generation circuit 31 and is supplied to a reset pulse driver 35 configured by an inverter. From the reset pulse driver 35, a reset pulse PG (shown in FIG. 18D) is generated. Is supplied to the terminal 14 of the CCD device 1. Further, from the timing generation circuit 31, the horizontal transfer clocks H1 and H2 (see FIG.
(Shown in A and B) is generated, and this horizontal transfer clock H
1, 1 and H2 are supplied to the terminals 10 and 11 of the CCD device 1 through the horizontal clock driver 36. Further, the timing generation circuit 31 outputs sampling pulses SHD, S
HP (shown in FIGS. 18F and 18G) is generated and the output circuit 2
0 terminals 26 and 27. In FIG. 18, T PG indicates the delay time by the reset pulse driver 35, and T IM1 and T IM2 indicate the delay time by the CCD device 1.
【００１８】[0018]
【発明が解決しようとする課題】ところで、タイミング
発生回路３１において、垂直転送クロックＶ１′〜Ｖ
４′、センサーゲート信号ＸＳＧ等のタイミングパルス
を発生させる回路は、例えば論理回路を用いて構成され
ている。このような構成のものでは、発生するタイミン
グパルスがその論理構成によって一義的に決まるため、
発生させるタイミングパルスの変更、修正をする場合に
は、変更、修正時に新たに設計を行う必要があり、容易
ではなかった。そこで、このような煩わしさがなく、発
生させるタイミングパルスを容易に変更、修正できるよ
うに、図２０に示すようにＲＯＭを用いてタイミングパ
ルスを発生させることが考えられている。図２０におい
て４１はカウンタ、４２はＲＯＭである。ＲＯＭ４２の
各アドレスにはタイミングパルスＰ１，Ｐ２，Ｐ３，・
・・のデータが書き込まれており、このＲＯＭ４２には
カウンタ４１のカウント出力がアドレス信号として供給
され、このＲＯＭ４２からは、パルスＰ１，Ｐ２，Ｐ
３，・・・が出力される。By the way, in the timing generating circuit 31, the vertical transfer clocks V1 'to V1.
4 ', a circuit for generating a timing pulse such as the sensor gate signal XSG is configured by using a logic circuit, for example. With such a configuration, the timing pulse to be generated is uniquely determined by its logical configuration,
When changing or modifying the timing pulse to be generated, it is not easy because a new design needs to be made at the time of changing or modifying. Therefore, it has been considered to generate a timing pulse using a ROM as shown in FIG. 20 so that the generated timing pulse can be easily changed and corrected without such troublesomeness. In FIG. 20, reference numeral 41 is a counter, and 42 is a ROM. Timing pulses P1, P2, P3, ...
.. is written, the count output of the counter 41 is supplied as an address signal to the ROM 42, and the pulses P1, P2, P are output from the ROM 42.
3, ... Is output.
【００１９】この図２０例によれば、水平方向に繰り返
すタイミングパルスと垂直方向に繰り返すタイミングパ
ルスとを、夫々共通のＲＯＭ４２より得るものであるた
め、ＲＯＭ４２の容量が膨大となる不都合があった。例
えば、ＮＴＳＣ方式の場合、２ｆｓｃ＝４５５ｆH （ｆ
H は水平周波数）の関係があると共に、５２５ライン／
フレームの関係があるので、カウンタ４１のクロック端
子ＣＫに供給されるクロックＣＬＫの周波数が２ｆｓｃ
であるときには、１個のタイミングパルスを発生させる
データは、４５５×５２５＝２３８８７５ビットとな
る。そのため、ＲＯＭ４２の容量は、Ｎ個のタイミング
パルスを発生させるときには、Ｎ×２３８８７５ビット
必要となる。したがって、ＲＯＭ４２の容量は、１個の
タイミングパルスに対応して２６２１４４ビットとさ
れ、このときアドレスカウンタは２６２１４４のアドレ
スを指定できれば足り、カウンタ４１は１８ビットカウ
ンタとされる。According to the example of FIG. 20, since the timing pulse that repeats in the horizontal direction and the timing pulse that repeats in the vertical direction are obtained from the common ROM 42, the capacity of the ROM 42 becomes enormous. For example, in the case of the NTSC system, 2fsc = 455f H (f
H is the horizontal frequency) and 525 lines /
Since there is a frame relationship, the frequency of the clock CLK supplied to the clock terminal CK of the counter 41 is 2 fsc.
, The data for generating one timing pulse is 455 × 525 = 238875 bits. Therefore, the capacity of the ROM 42 requires N × 238875 bits when N timing pulses are generated. Therefore, the capacity of the ROM 42 is set to 262144 bits corresponding to one timing pulse, and at this time, it is sufficient for the address counter to specify the address of 262144, and the counter 41 is set to an 18-bit counter.
【００２０】本発明はこのような点を考慮し、メモリの
容量を小さくできるようにすることを目的とするもので
ある。An object of the present invention is to take such a point into consideration and to make it possible to reduce the memory capacity.
【００２１】[0021]
【課題を解決するための手段】この発明のタイミングパ
ルス発生回路は、水平周期の第１の基準パルスで制御さ
れる第１のアドレスカウンタと、この第１のアドレスカ
ウンタの出力で読み出しアドレスが制御される第１のＲ
ＯＭ手段と、水平周波数に比して十分高い周波数を有す
る第２の基準パルスで制御される第２のアドレスカウン
タと、この第２のアドレスカウンタの出力で読み出しア
ドレスが制御される第２のＲＯＭ手段とを有し、上記第
１のＲＯＭ手段及び上記第２のＲＯＭ手段より、それぞ
れ第１のタイミングパルス及び第２のタイミングパルス
を得るタイミングパルス発生回路であって、上記第２の
ＲＯＭ手段は、論理レベルデータが記憶された第１のＲ
ＯＭと、上記論理レベルデータのレベルを保持する期間
を表す保持期間データが記憶された第２のＲＯＭとを含
み、第１のＲＯＭは上記第２のタイミングパルスを生成
するように制御され、上記第２のアドレスカウンタは、
上記第２の基準パルスをカウントし、上記第２のＲＯＭ
からの出力結果に基づいて出力パルスを生成する第１の
カウンタと、上記第１のカウンタからの出力によって制
御される第２のカウントを含み、上記第２のカウンタの
出力によって、上記第１のＲＯＭのアドレスと上記第２
のＲＯＭのアドレスとが制御されるものである。In the timing pulse generation circuit of the present invention, a read address is controlled by a first address counter controlled by a first reference pulse of a horizontal period and the output of the first address counter. First R to be
OM means, a second address counter controlled by a second reference pulse having a frequency sufficiently higher than the horizontal frequency, and a second ROM whose read address is controlled by the output of the second address counter. Means for obtaining a first timing pulse and a second timing pulse from the first ROM means and the second ROM means, respectively, the second ROM means comprising: , A first R in which logic level data is stored
OM, and a second ROM in which holding period data representing a period for holding the level of the logic level data is stored, the first ROM is controlled to generate the second timing pulse, and The second address counter is
The second reference pulse is counted, and the second ROM is counted.
A first counter for generating an output pulse based on an output result from the first counter, and a second count controlled by an output from the first counter, the output of the second counter including the first counter. ROM address and above second
The address of the ROM is controlled.
【００２２】このようなタイミングパルス発生回路によ
れば以下の作用をする。第１のＲＯＭからは垂直方向に
繰り返すタイミングパルスが得られると共に、第２のＲ
ＯＭからは水平方向に繰り返すタイミングパルスが得ら
れるものであるので、これら第１及び第２のＲＯＭは容
量の小さなもので構成し得る。According to such a timing pulse generating circuit, the following operations are performed. A timing pulse that is repeated in the vertical direction is obtained from the first ROM, and the second R
Since the timing pulse that is repeated in the horizontal direction is obtained from the OM, the first and second ROMs can be configured with a small capacity.
【００２３】[0023]
【発明の実施の形態】以下、図面を参照しながら本発明
の一実施の形態について説明する。図１はタイミング発
生回路を示すものである。同図において、５１は発振器
であり、この発振器５１からの、例えば８ｆｓｃの周波
数の周波数信号Ｓ１は、タイミング発生回路６０の端子
６１に供給される。また、タイミング発生回路６０の端
子６２及び６３には、同期信号発生器（図示せず）よ
り、夫々垂直同期パルスＶＤ及び水平同期パルスＨＤが
供給され、これら同期パルスＶＤ、ＨＤ（図１４Ａ，Ｂ
に図示）は、同期回路６４に供給される。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows a timing generation circuit. In the figure, reference numeral 51 denotes an oscillator. A frequency signal S1 having a frequency of, for example, 8 fsc from the oscillator 51 is supplied to a terminal 61 of a timing generation circuit 60. Further, a vertical synchronizing pulse VD and a horizontal synchronizing pulse HD are respectively supplied from a synchronizing signal generator (not shown) to terminals 62 and 63 of the timing generating circuit 60, and these synchronizing pulses VD and HD (FIGS. 14A and 14B) are supplied.
(Shown in FIG. 3) is supplied to the synchronizing circuit 64.
【００２４】また、６５は水平ＲＯＭ回路である。端子
６１に供給される周波数信号Ｓ１は、分周器６６を介し
て分周器６７に供給され、この分周器６７より出力され
る２ｆｓｃの周波数信号は、クロックＣＬＫＨとして水
平ＲＯＭ回路６５に供給される。また、同期回路６４か
らは、水平周期のリセットパルスＰRHが発生され、この
リセットパルスＰRHは水平ＲＯＭ回路６５に供給され
る。そしてこの水平ＲＯＭ回路６５からは、図１４Ｃ及
びＤに示すような水平方向に繰り返すパルスＳH1及びＳ
H2が出力されると共に垂直転送期間であり、水平転送ク
ロックＨ１，Ｈ２を出力しない期間を特定するパルスＳ
H3が出力される。Reference numeral 65 is a horizontal ROM circuit. The frequency signal S1 supplied to the terminal 61 is supplied to the frequency divider 67 via the frequency divider 66, and the 2fsc frequency signal output from the frequency divider 67 is supplied to the horizontal ROM circuit 65 as a clock CLKH. Is done. Further, a reset pulse P RH having a horizontal cycle is generated from the synchronizing circuit 64, and this reset pulse P RH is supplied to the horizontal ROM circuit 65. Then, from the horizontal ROM circuit 65, pulses S H1 and S H that are repeated in the horizontal direction as shown in FIGS.
H2 is output and a pulse S for specifying a period during which the horizontal transfer clocks H1 and H2 are not output during the vertical transfer period.
H3 is output.
【００２５】この水平ＲＯＭ回路６５は、例えば図２に
示すように構成される。同図において、６５１はアドレ
スカウンタを構成する７ビットカウンタである。このカ
ウンタ６５１のクロック端子ＣＫにクロックＣＬＫＨが
供給されると共に、そのリセット端子ＲＥにリセットパ
ルスＰRHが供給される。このカウンタ６５１の７ビット
のカウント出力はＲＯＭ６５２にアドレス信号として供
給される。このＲＯＭ６５２の各アドレスには、水平方
向に繰り返すタイミングパルスのデータが書き込まれて
いる。ＮＴＳＣ方式の場合、２ｆｓｃ＝４５５ｆH の関
係があるので、クロックＣＬＫＨの周波数は２ｆｓｃで
あるから本来１個のタイミングパルスを発生させるデー
タは、４５５ビットとなる。しかし、ビデオ信号へのノ
イズを考慮して、タイミングパルスのほとんどは水平帰
線期間内で変化するので、本例においては、このように
変化する前後のデータのみがＲＯＭ６５２に書き込まれ
る。例えば、１個のタイミングパルスを発生させるため
にＲＯＭ６５２に書き込まれるデータは１２８ビットと
される。このように、水平方向に繰り返す１個のタイミ
ングパルスを発生させるためにＲＯＭ６５２に書き込ま
れるデータが１２８ビットであるので、アドレスカウン
タは１２８のアドレスを指定できれば足り、上述したよ
うに７ビットカウンタ６５１で構成される。なお、ＲＯ
Ｍ６５２には、タイミングパルスが変化する前後のデー
タのみが書き込まれるので、このデータを対応するタイ
ミングで読み出して出力させるために、図示せずも例え
ば同期回路６４より発生される制御信号によってカウン
タ６５１のカウント動作が制御される。The horizontal ROM circuit 65 is constructed, for example, as shown in FIG. In the figure, reference numeral 651 denotes a 7-bit counter constituting an address counter. The clock CLKH is supplied to the clock terminal CK of the counter 651, the reset pulse P RH is supplied to the reset terminal RE. The 7-bit count output of the counter 651 is supplied to the ROM 652 as an address signal. At each address of the ROM 652, data of a timing pulse that repeats in the horizontal direction is written. For the NTSC system, there is a relation of 2fsc = 455f H, data for generating the original one timing pulse from the frequency of the clock CLKH is 2 fsc becomes 455 bits. However, in consideration of noise in the video signal, most of the timing pulses change within the horizontal blanking period. In this example, only data before and after such a change is written to the ROM 652. For example, the data written in the ROM 652 to generate one timing pulse is 128 bits. As described above, since the data written to the ROM 652 to generate one timing pulse that repeats in the horizontal direction is 128 bits, the address counter only needs to be able to specify 128 addresses. Be composed. Note that RO
Since only data before and after the timing pulse changes is written in M652, the data is read out and output at the corresponding timing. The counting operation is controlled.
【００２６】また、水平ＲＯＭ回路６５は、例えば、図
３に示すように構成される。同図において、６５１′は
８ビットカウンタである。このカウンタ６５１′のクロ
ック端子ＣＫには、クロックＣＬＫＨが供給されると共
に、そのリセット端子ＲＥには、リセットパルスＰRHが
供給される。また、このカウンタ６５１′にはインター
バルを決定する、クロックＣＬＫＨの個数ｎを示すデー
タＤＣＫが供給され、このカウンタ６５１′はｎ進カウ
ンタにセットされる。The horizontal ROM circuit 65 is constructed, for example, as shown in FIG. In the figure, 651 'is an 8-bit counter. The clock terminal CK of the counter 651 ', the clock CLKH is supplied to its reset terminal RE, a reset pulse P RH is supplied. The counter 651 'is supplied with data DCK which determines the interval and indicates the number n of clocks CLKH, and the counter 651' is set to an n-ary counter.
【００２７】また、６５２′は５ビットカウンタであ
る。このカウンタ６５２′のクロック端子ＣＫには、カ
ウンタ６５１′のキャリー（桁上げ出力）が供給され、
そのリセット端子ＲＥには、リセットパルスＰRHが供給
される。このカウンタ６５２′の５ビットのカウント出
力はアドレスＲＯＭ６５３′及びデータＲＯＭ６５４′
にアドレス信号として供給される。652 'is a 5-bit counter. The carry (carry output) of the counter 651 'is supplied to the clock terminal CK of the counter 652'.
A reset pulse P RH is supplied to the reset terminal RE. The 5-bit count output of the counter 652 'is stored in the address ROM 653' and the data ROM 654 '.
Is supplied as an address signal.
【００２８】アドレスＲＯＭ６５３′の各アドレスに
は、タイミングパルスが変化する時点から次の時点まで
のインターバルを決定するクロックＣＬＫＨの個数ｎを
示すデータＤＣＫが書き込まれている。また、データＲ
ＯＭ６５４′の各アドレスには、タイミングパルスのデ
ータのうち、変化時点のデータのみが書き込まれてい
る。At each address of the address ROM 653 ', data DCK indicating the number n of the clocks CLKH that determine the interval from the time when the timing pulse changes to the next time is written. Also, the data R
Of the timing pulse data, only the data at the time of change is written in each address of the OM 654 '.
【００２９】データＲＯＭ６５４′からは、実際には、
パルスＳH1〜ＳH3が出力されるのであるが、ここでは、
説明を簡略化するため、図４Ａ及びＢに示すようなタイ
ミングパルスＰ１及びＰ２を発生させるとする。この場
合、アドレスＲＯＭ６５３′のアドレスＸ，Ｘ＋１，Ｘ
＋２には、図５に示すように、データＤＣＫとして「１
０」、「１５」、「６」が書き込まれている。また、デ
ータＲＯＭ６５４′のアドレスＸ，Ｘ＋１，Ｘ＋２に
は、図６に示すように、パルスＰ１用のデータとして
「１」、「１」、「０」が書き込まれると共に、パルス
Ｐ２用のデータとして「１」、「０」、「０」が書き込
まれている。From the data ROM 654 ', in practice,
The pulses S H1 to S H3 are output, but here,
For simplification of explanation, it is assumed that timing pulses P1 and P2 as shown in FIGS. 4A and 4B are generated. In this case, the addresses X, X + 1, X of the address ROM 653 '
At +2, as shown in FIG.
"0", "15", and "6" are written. Further, as shown in FIG. 6, "1", "1" and "0" are written as the data for the pulse P1 in the addresses X, X + 1 and X + 2 of the data ROM 654 ', and at the same time as the data for the pulse P2. "1", "0", and "0" are written.
【００３０】また、アドレスＲＯＭ６５３′より出力さ
れるデータＤＣＫは上述した８ビットカウンタ６５１′
に供給される。The data DCK output from the address ROM 653 'is the 8-bit counter 651' described above.
Is supplied to.
【００３１】この図３に示すような構成において、時点
Ｔ1 で例えばリセットされて、５ビットカウンタ６５
２′のカウント出力は「Ｘ」となり、アドレスＲＯＭ６
５３′より出力されるデータＤＣＫは「１０」となるの
で、８ビットカウンタ６５１′は１０進カウンタにセッ
トされると共に、データＲＯＭ６５４′より出力される
タイミングパルスＰ１及びＰ２は、夫々高レベル“１”
及び高レベル“１”となる。In the configuration as shown in FIG. 3, the 5-bit counter 65 is reset by, for example, being reset at the time point T 1.
The count output of 2'becomes "X", and the address ROM6
Since the data DCK output from 53 'is "10", the 8-bit counter 651' is set to a decimal counter, and the timing pulses P1 and P2 output from the data ROM 654 'are at the high level "1". "
And the high level "1".
【００３２】つぎに、８ビットカウンタ６５１′は１０
進カウンタにセットされているので、クロックＣＬＫＨ
が１０個供給される時点Ｔ2 で８ビットカウンタ６５
１′よりキャリーが出力され、この時点Ｔ2 で５ビット
カウンタ６５２′のカウント出力は「Ｘ＋１」となり、
アドレスＲＯＭ６５３′より出力されるデータＤＣＫは
「１５」となるので、８ビットカウンタ６５１′は１５
進カウンタにセットされると共に、データＲＯＭ６５
４′より出力されるタイミングパルスＰ１及びＰ２は、
夫々高レベル“１”及び低レベル“０”となる。次に、
８ビットカウンタ６５１′は、１５進カウンタにセット
されているので、クロックＣＬＫＨが１５個供給される
時点Ｔ3 で８ビットカウンタ６５１′よりキャリーが出
力され、この時点Ｔ3 で５ビットカウンタ６５２′のカ
ウンタ出力は「Ｘ＋２」となり、アドレスＲＯＭ６５
３′より出力されるデータＤＣＫは「６」となるので、
８ビットカウンタ６５１′は６進カウンタにセットされ
ると共に、データＲＯＭ６５４′より出力されるタイミ
ングパルスＰ１及びＰ２は、夫々低レベル“０”及び低
レベル“０”となる。以下、上述したと同様に繰り返し
動作する。したがって、データＲＯＭ６５４′からは、
図４Ａ及びＢに示すようなタイミングパルスＰ１及び２
が得られる。つまり、この図３例のように、水平ＲＯＭ
回路６５を構成しても、パルスＳH1〜ＳH3が得られる。Next, the 8-bit counter 651 'has 10 bits.
Since it is set in the decimal counter, the clock CLKH
8-bit counter 65 at the time T 2 when 10 pieces are supplied
Carry is output from 1 ', and at this time T 2 , the count output of the 5-bit counter 652' becomes "X + 1",
Since the data DCK output from the address ROM 653 'is "15", the 8-bit counter 651' has 15
The data ROM 65 is set in the binary counter.
Timing pulses P1 and P2 output from 4'are
High level "1" and low level "0" respectively. next,
8-bit counter 651 'is, because it is set to 15 binary counter, clock CLKH are 15 supplied at T 3 8-bit counter 651 is' outputs a carry from, at which time T 3 5-bit counter 652' Counter output becomes "X + 2", and the address ROM65
Since the data DCK output from 3'is "6",
The 8-bit counter 651 'is set to a hexadecimal counter, and the timing pulses P1 and P2 output from the data ROM 654' are low level "0" and low level "0", respectively. Hereinafter, the operation is repeated as described above. Therefore, from the data ROM 654 ',
Timing pulses P1 and P2 as shown in FIGS.
Is obtained. That is, as in the example of FIG. 3, the horizontal ROM
Even if the circuit 65 is configured, the pulses S H1 to S H3 can be obtained.
【００３３】さらに、水平ＲＯＭ回路６５は例えば図７
に示すように構成される。同図において、６５１″は８
ビットカウンタである。このカウンタ６５１″のクロッ
ク端子ＣＫには、クロックＣＬＫＨが供給されると共
に、そのリセット端子ＲＥには、リセットパルスＰRHが
供給される。そして、このカウンタ６５１″の８ビット
のカウント出力は比較器６５５″に供給される。また、
この比較器６５５″にはアドレスＲＯＭ６５３′より出
力されるデータＤＣＫが供給される。そして、この比較
器６５５″からは、カウンタ６５５″のカウント出力が
データＤＣＫと一致するとき一致検出パルスが出力さ
れ、この一致検出パルスは５ビットカウンタ６５２′の
クロック端子ＣＫに供給される。なお、この一致検出パ
ルスが出力される毎にカウンタ６５１″はリセットされ
る。その他は、図３例と同様に構成される。Further, the horizontal ROM circuit 65 is shown in FIG.
It is configured as shown in FIG. In the figure, 651 ″ is 8
It is a bit counter. The clock CLKH is supplied to the clock terminal CK of the counter 651 ", and the reset pulse P RH is supplied to the reset terminal RE. The 8-bit count output of the counter 651" is supplied to a comparator. 655 ". Also,
The data DCK output from the address ROM 653 'is supplied to the comparator 655 ". When the count output of the counter 655" matches the data DCK, the coincidence detection pulse is output from the comparator 655 ". The coincidence detection pulse is supplied to the clock terminal CK of the 5-bit counter 652 '. The counter 651 "is reset every time the coincidence detection pulse is output. Otherwise, the configuration is the same as in the example of FIG.
【００３４】この図７例においても、その構成より明ら
かなように、図３例と同様の動作をする。Also in this FIG. 7 example, as is clear from the configuration, the same operation as in the example of FIG. 3 is performed.
【００３５】図１に戻って、６９は垂直ＲＯＭ回路であ
る。同期回路６４からは、水平周期のクロックＣＬＫＶ
及びフレーム周期のリセットパルスＰRVが発生され、こ
れらクロックＣＬＫＶ及びリセットパルスＰRVは、垂直
ＲＯＭ回路６９に供給される。そして、この垂直ＲＯＭ
回路６９からは、図１４Ｅに示すように、奇数フィール
ド及び偶数フィールドでのＣＣＤ固体撮像素子３の読み
出し期間に対応して低レベルとなる垂直方向に繰り返す
パルスＳV1が出力される。Returning to FIG. 1, 69 is a vertical ROM circuit. From the synchronization circuit 64, the clock CLKV of the horizontal cycle
And a reset pulse P RV of a frame period are generated, and the clock CLKV and the reset pulse P RV are supplied to the vertical ROM circuit 69. And this vertical ROM
From the circuit 69, as shown in FIG. 14E, a pulse SV1 that repeats in the vertical direction and goes low in response to the readout period of the CCD solid-state imaging device 3 in the odd and even fields is output.
【００３６】この垂直ＲＯＭ回路６９は、例えば図８に
示すように構成される。同図において、６９１はアドレ
スカウンタを構成する５ビットカウンタアドレスを指定
できれば足り、上述したように５ビットカウンタ６９１
で構成される。なお、ＲＯＭ６９２には、タイミングパ
ルスが変化する前後のデータのみが書き込まれるので、
このデータを対応するタイミングで読み出して出力させ
るために、図示せずも例えば同期回路６４より発生され
る制御信号によってカウンタ６９１のカウント動作が制
御される。The vertical ROM circuit 69 is constructed, for example, as shown in FIG. In the figure, 691 is sufficient if a 5-bit counter address forming the address counter can be designated.
It consists of. Since only the data before and after the timing pulse changes are written in the ROM 692,
In order to read out and output this data at the corresponding timing, the counting operation of the counter 691 is controlled by a control signal generated from the synchronizing circuit 64 (not shown), for example.
【００３７】また、図１に戻って、水平ＲＯＭ回路６５
より出力されるパルスＳH1及びＳH2及び垂直ＲＯＭ回路
６９より出力されるパルスＳV1は垂直クロック回路６８
に供給され、この垂直クロック回路６８においては垂直
転送クロックＶ１′〜Ｖ４′（図１４Ｇ〜Ｊに図示）及
びセンサーゲート信号ＸＳＧ（図１４Ｆに図示）が形成
され、夫々端子７０及び７１に供給される。Returning to FIG. 1, the horizontal ROM circuit 65
The pulses S H1 and S H2 output from the vertical ROM circuit 69 and the pulse S V1 output from the vertical ROM circuit 69 are
In this vertical clock circuit 68, vertical transfer clocks V1 'to V4' (shown in FIGS. 14G to J) and a sensor gate signal XSG (shown in FIG. 14F) are formed and supplied to terminals 70 and 71, respectively. You.
【００３８】また、端子６１に供給される周波数信号Ｓ
１は分周器７２で４ｆｓｃの周波数を有する周波数信号
Ｓ２′とされたのち、ゲート回路７３を介して位相調整
回路７４に供給される。このゲート回路７３には、水平
ＲＯＭ回路６５より出力されるパルスＳH3がゲートパル
スとして供給されるので、位相調整回路７４には、垂直
転送期間であり、水平転送クロックＨ１，Ｈ２を出力し
ない期間で周波数信号Ｓ２′が供給されないようになさ
れる。Further, the frequency signal S supplied to the terminal 61
1 is converted into a frequency signal S2 'having a frequency of 4 fsc by a frequency divider 72, and then supplied to a phase adjusting circuit 74 via a gate circuit 73. Since the pulse SH3 output from the horizontal ROM circuit 65 is supplied to the gate circuit 73 as a gate pulse, the phase adjustment circuit 74 is a vertical transfer period and a period during which the horizontal transfer clocks H1 and H2 are not output. So that the frequency signal S2 'is not supplied.
【００３９】この位相調整回路７４では、周波数信号Ｓ
２′より水平転送クロックＨ１，Ｈ２（図１８Ａ，Ｂに
図示）、リセットパルスＳＨＰ，ＳＨＤ（図１８Ｆ，Ｇ
に図示）が形成され、夫々位相調整される。この場合、
水平転送クロックＨ１，Ｈ２の位相調整は、後述する水
平クロックドライバでの群遅延をも考慮して行なわれ
る。In the phase adjusting circuit 74, the frequency signal S
2'from horizontal transfer clocks H1 and H2 (shown in FIGS. 18A and 18B) and reset pulses SHP and SHD (see FIGS. 18F and 18G).
Are formed), and the phases are adjusted respectively. in this case,
The phase adjustment of the horizontal transfer clocks H1 and H2 is performed in consideration of the group delay in the horizontal clock driver described later.
【００４０】位相調整部は、図９に示すようにインバー
タ９１が直列接続されたインバータ列を用いて行なわれ
る。つまり、インバータの延長時間（プロパゲーション
ディレイタイム）を利用するものである。この場合、遅
延時間を安定して再現するため、各インバータ９１の特
性は全く同一の特性のものとされると共に、各インバー
タ９１間の配線長は同一にされて各インバータ９１の出
力につく容量（遅延時間を決める要素である）が一定と
なるようにされる。このとき、プロセスのばらつき（特
に配線の容量のばらつき）を解消するために、配線は最
短とされる。また、各インバータ列はインバータ９１の
レイアウト及びインバータ９１間の配線長を含めて１つ
のセルとして取り扱われる。即ち、各インバータ列は、
相互に同一形状で、同一の特性で近接配置される。この
ような各インバータ列において、出力を取り出す点を変
更することで位相調整が行なわれる。図９において、９
２は出力バッファである。The phase adjusting section is performed by using an inverter array in which inverters 91 are connected in series as shown in FIG. That is, the extension time (propagation delay time) of the inverter is used. In this case, in order to stably reproduce the delay time, the characteristics of the respective inverters 91 are exactly the same, and the wiring length between the respective inverters 91 is made the same, so that the capacitance attached to the output of the respective inverters 91 is obtained. (Which is an element that determines the delay time) is made constant. At this time, the wiring is made the shortest in order to eliminate the variation in the process (particularly the variation in the capacitance of the wiring). Further, each inverter row is treated as one cell including the layout of the inverters 91 and the wiring length between the inverters 91. That is, each inverter row is
They have the same shape and are arranged close to each other with the same characteristics. In each of the inverter trains, the phase is adjusted by changing the point at which the output is taken out. In FIG. 9, 9
2 is an output buffer.
【００４１】なお、上述していないが、タイミング発生
回路６０の全体は同一基板上でＩＣ化されて形成され、
その配線は多層配線とされる。この位相調整部の配線は
最上層の配線とされ、いわゆる２Ａｌで行なわれる。し
たがって、２Ａｌマスク１枚の変更により、外部回路条
件に合った位相に調整される。Although not described above, the entire timing generation circuit 60 is formed as an IC on the same substrate.
The wiring is a multilayer wiring. The wiring of the phase adjustment unit is the wiring of the uppermost layer, and is made of so-called 2Al. Therefore, by changing one 2Al mask, the phase is adjusted to match the external circuit conditions.
【００４２】また、位相調整回路７４で位相調整された
リセットパルスＸＰＧ、サンプリングパルスＳＨＰ，Ｓ
ＨＤは、夫々端子７５，７６，７７に供給される。ま
た、位相調整回路７４で位相調整された水平転送クロッ
クＨ１，Ｈ２は、夫々水平クロックドライバ７８１及び
７８２を介して端子７９，８０に供給される。この場
合、水平クロックドライバ７８１，７８２は、夫々図１
０に示すように、インバータＩ1 〜Ｉ5 が直列接続され
て構成される。この場合、インバータＩ1 〜Ｉ5 は、夫
々図１１に示すように、ＰチャンネルＭＯＳＦＥＴＱP
とＮチャンネルＭＯＳＦＥＴＱN とが接続されて構成さ
れるが、インバータＩ1 からＩ5 となるに従って、ＦＥ
ＴＱP ，ＱN 共にチャンネル幅が約３倍ずつ増加されて
形成され（チャンネル長は略一定）、ドライブ能力が徐
々に高められるようになされる。Further, the reset pulse XPG and sampling pulses SHP, S whose phases have been adjusted by the phase adjusting circuit 74 are used.
HD is supplied to terminals 75, 76, and 77, respectively. The horizontal transfer clocks H1 and H2 whose phases have been adjusted by the phase adjustment circuit 74 are supplied to terminals 79 and 80 via horizontal clock drivers 781 and 782, respectively. In this case, the horizontal clock drivers 781 and 782 are respectively shown in FIG.
As shown in FIG. 0, inverters I 1 to I 5 are connected in series. In this case, the inverters I 1 to I 5 are respectively connected to the P-channel MOSFET Q P as shown in FIG.
According to consist is connected to the N-channel MOSFET Q N is an inverter I 1 and I 5, FE
Both TQ P and Q N are formed such that the channel width is increased by about three times (the channel length is substantially constant), and the drive capability is gradually increased.
【００４３】また、図１に戻って、分周器６６より出力
される４ｆｓｃの周波数の周波数信号Ｓ２は端子８１に
供給される。Returning to FIG. 1, the frequency signal S2 having a frequency of 4 fsc output from the frequency divider 66 is supplied to the terminal 81.
【００４４】図１２は、図１例のタイミング発生回路６
０を用いた場合のＣＣＤ固体撮像装置を示したものであ
り、図１９と対応する部分には同一符号を付して示して
いる。FIG. 12 is a timing generator circuit 6 of the example of FIG.
FIG. 19 shows a CCD solid-state imaging device when 0 is used, and portions corresponding to FIG. 19 are denoted by the same reference numerals.
【００４５】このように本例によれば、水平方向の繰り
返しパルスＳH1〜ＳH3を水平ＲＯＭ回路６５より得ると
共に、垂直方向の繰り返しパルスＳV1を垂直ＲＯＭ回路
６９より得るようにしているので、これら水平ＲＯＭ回
路６５及び垂直ＲＯＭ回路６９のＲＯＭ６５２，６５
３′，６５４′，６９２に書き込まれるデータ量は少な
くなり、使用するＲＯＭの容量を小さくすることができ
る。As described above, according to this example, the horizontal repeating pulses S H1 to S H3 are obtained from the horizontal ROM circuit 65, and the vertical repeating pulses S V1 are obtained from the vertical ROM circuit 69. , ROMs 652, 65 of the horizontal ROM circuit 65 and the vertical ROM circuit 69
The amount of data written to 3 ', 654', 692 is reduced, and the capacity of the ROM used can be reduced.
【００４６】また、水平ＲＯＭ回路６５及び垂直ＲＯＭ
回路６９を、夫々図２例及び図８例のように構成するも
のによれば、ＲＯＭ６５２及び６９２にはタイミングパ
ルスが変化する前後のデータのみが書き込まれるので、
書き込まれるデータ量はさらに少なくなり、ＲＯＭ６５
２及び６９２の容量を一層小さくすることができる。Further, the horizontal ROM circuit 65 and the vertical ROM
According to the circuit 69 configured as shown in FIGS. 2 and 8, respectively, only data before and after the timing pulse changes are written in the ROMs 652 and 692.
The amount of data to be written is further reduced, and the ROM 65
2 and 692 can be made smaller.
【００４７】また、水平ＲＯＭ回路６５を、図３例及び
図７例のように構成するものによれば、アドレスＲＯＭ
６５３′には、タイミングパルスの変化時点間のインバ
ータのデータＤＣＫが書き込まれると共に、データＲＯ
Ｍ６５４′には、タイミングパルスの変化時点のデータ
のみが書き込まれるので、書き込みデータ量は少なくな
り、ＲＯＭ６５３′，６５４′の容量を小さくすること
ができる。According to the horizontal ROM circuit 65 configured as shown in FIGS. 3 and 7, the address ROM is
The data DCK of the inverter between the timings of the change of the timing pulse is written into
Since only the data at the timing of the change of the timing pulse is written in M654 ', the amount of write data is reduced, and the capacity of the ROMs 653' and 654 'can be reduced.
【００４８】また、タイミング発生回路６０の全体は同
一基板上でＩＣ化されて形成され、多層の配線とされ
る。そして、位相調整回路７４の配線は２Ａｌで行なわ
れるので、水平転送クロックＨ１，Ｈ２、リセットパル
スＸＰＧ、サンプリングパルスＳＨＰ，ＳＨＤの位相
を、２Ａｌマスク１枚の変更により外部回路条件に合っ
た位相に調整することができ、位相調整を容易に行なう
ことができる。Further, the entire timing generation circuit 60 is formed as an IC on the same substrate to form a multilayer wiring. Since the wiring of the phase adjustment circuit 74 is made of 2Al, the phases of the horizontal transfer clocks H1 and H2, the reset pulse XPG, and the sampling pulses SHP and SHD are changed to a phase that matches the external circuit conditions by changing one 2Al mask. Can be adjusted, and the phase can be easily adjusted.
【００４９】また、水平クロックドライバ７８１，７８
２がタイミング発生回路６０と同一基板上に形成される
ので、温度特性やＩＣのばらつきに対しても、サンプリ
ングパルスＳＨＰ，ＳＨＤと水平転送クロックＨ１，Ｈ
２との位相関係は一定となり、ＣＣＤ装置１における遅
延時間だけを考慮するだけで、出力回路２０におけるサ
ンプリングを正確に行なわせることができる。Further, horizontal clock drivers 781 and 78
2 are formed on the same substrate as the timing generating circuit 60, so that the sampling pulses SHP and SHD and the horizontal transfer clocks H1 and H
The phase relationship with 2 becomes constant, and the sampling in the output circuit 20 can be performed accurately by only considering the delay time in the CCD device 1.
【００５０】なお、プリセットパルスドライバ３５もタ
イミング発生回路６０と同一基板上に形成することが考
えられる。しかし、リセットパルスＰＧのレベルが充分
でないと、リセットが不充分となる。そこで、本例にお
いては、リセットパルスＰＧのレベルを充分とするの
に、別電源で動作する外部回路として構成した方が回路
構成が簡単となるため、あえてタイミング発生回路６０
と同一基板上には形成していない。The preset pulse driver 35 may be formed on the same substrate as the timing generation circuit 60. However, if the level of the reset pulse PG is not sufficient, the reset will be insufficient. Therefore, in this example, in order to make the level of the reset pulse PG sufficient, the circuit configuration becomes simpler if it is configured as an external circuit that operates with a separate power source, so the timing generation circuit 60 is intentionally used.
Are not formed on the same substrate.
【００５１】[0051]
【発明の効果】以上述べた本発明によれば、水平方向に
繰り返すタイミングパルスと垂直方向に繰り返すタイミ
ングパルスとを別個のＲＯＭより得るようにしたので、
ＲＯＭの書き込みデータ量を少なくすることができ、Ｒ
ＯＭの容量を大幅に削減することができる。なお、ＲＯ
Ｍよりタイミングパルスを得るものであるので、ＲＯＭ
のデータの変更だけでタイミングパルスの変更修正を容
易に行なうことができる。According to the present invention described above, the timing pulse which is repeated in the horizontal direction and the timing pulse which is repeated in the vertical direction are obtained from separate ROMs.
The amount of data written in the ROM can be reduced and R
The capacity of the OM can be significantly reduced. Note that RO
Since the timing pulse is obtained from M, ROM
It is possible to easily change and correct the timing pulse only by changing the data.
【図１】本発明の一実施の形態のタイミング発生回路を
示す構成図である。FIG. 1 is a configuration diagram showing a timing generation circuit according to an embodiment of the present invention.
【図２】本発明の一実施の形態の水平ＲＯＭ回路の構成
図である。FIG. 2 is a configuration diagram of a horizontal ROM circuit according to an embodiment of the present invention.
【図３】本発明の一実施の形態の水平ＲＯＭ回路の構成
図である。FIG. 3 is a configuration diagram of a horizontal ROM circuit according to an embodiment of the present invention.
【図４】図３例の説明をするための図である。FIG. 4 is a diagram for explaining the example of FIG. 3;
【図５】本発明の一実施の形態のアドレスＲＯＭ内のデ
ータを示す図である。FIG. 5 is a diagram showing data in an address ROM according to the embodiment of the present invention.
【図６】本発明の一実施の形態のデータＲＯＭ内のデー
タを示す図である。FIG. 6 is a diagram showing data in a data ROM according to the embodiment of the present invention.
【図７】本発明の一実施の形態の水平ＲＯＭ回路の構成
図である。FIG. 7 is a configuration diagram of a horizontal ROM circuit according to an embodiment of the present invention.
【図８】本発明の一実施の形態の垂直ＲＯＭ回路の構成
図である。FIG. 8 is a configuration diagram of a vertical ROM circuit according to an embodiment of the present invention.
【図９】本発明の一実施の形態の位相調整部の構成図で
ある。FIG. 9 is a configuration diagram of a phase adjusting unit according to an embodiment of the present invention.
【図１０】本発明の一実施の形態の水平クロックドライ
バの構成図である。FIG. 10 is a configuration diagram of a horizontal clock driver according to an embodiment of the present invention.
【図１１】本発明の一実施の形態のインバータの構成図
である。FIG. 11 is a configuration diagram of an inverter according to an embodiment of the present invention.
【図１２】本発明の一実施の形態のＣＣＤ固体撮像装置
の構成図である。FIG. 12 is a configuration diagram of a CCD solid-state imaging device according to an embodiment of the present invention.
【図１３】従来のＣＣＤ固体撮像装置の構成図である。FIG. 13 is a configuration diagram of a conventional CCD solid-state imaging device.
【図１４】従来の垂直転送クロックを示す図である。FIG. 14 is a diagram showing a conventional vertical transfer clock.
【図１５】従来の受光部、転送ゲート、垂直シフトレジ
スタの関係を示す図である。FIG. 15 is a diagram showing a relationship between a conventional light receiving section, a transfer gate, and a vertical shift register.
【図１６】従来の垂直シフトレジスタの説明図である。FIG. 16 is an explanatory diagram of a conventional vertical shift register.
【図１７】従来の垂直シフトレジスタの説明図である。FIG. 17 is an explanatory diagram of a conventional vertical shift register.
【図１８】従来の水平転送クロック等を示す図である。FIG. 18 is a diagram showing a conventional horizontal transfer clock and the like.
【図１９】従来のＣＣＤ固体撮像装置の構成図である。FIG. 19 is a configuration diagram of a conventional CCD solid-state imaging device.
【図２０】従来のタイミング発生回路の一例の構成図で
ある。FIG. 20 is a configuration diagram of an example of a conventional timing generation circuit.
６０ タイミング発生回路、６４ 同期回路、６５ 水
平ＲＯＭ回路、６８垂直クロック回路、６９ 垂直ＲＯ
Ｍ回路、７４ 位相調整回路、７８１，７８２ 水平ク
ロックドライバ60 timing generation circuit, 64 synchronization circuit, 65 horizontal ROM circuit, 68 vertical clock circuit, 69 vertical RO
M circuit, 74 Phase adjustment circuit, 781, 782 Horizontal clock driver
Claims (1)
第１のアドレスカウンタと、この第１のアドレスカウン
タの出力で読み出しアドレスが制御される第１のＲＯＭ
手段と、水平周波数に比して十分高い周波数を有する第
２の基準パルスで制御される第２のアドレスカウンタ
と、この第２のアドレスカウンタの出力で読み出しアド
レスが制御される第２のＲＯＭ手段とを有し、上記第１
のＲＯＭ手段及び上記第２のＲＯＭ手段より、それぞれ
第１のタイミングパルス及び第２のタイミングパルスを
得るタイミングパルス発生回路であって、 上記第２のＲＯＭ手段は、 論理レベルデータが記憶された第１のＲＯＭと、 上記論理レベルデータのレベルを保持する期間を表す保
持期間データが記憶された第２のＲＯＭとを含み、第１
のＲＯＭは上記第２のタイミングパルスを生成するよう
に制御され、 上記第２のアドレスカウンタは、 上記第２の基準パルスをカウントし、上記第２のＲＯＭ
からの出力結果に基づいて出力パルスを生成する第１の
カウンタと、 上記第１のカウンタからの出力によって制御される第２
のカウントとを含み、上記第２のカウンタの出力によっ
て、上記第１のＲＯＭのアドレスと上記第２のＲＯＭの
アドレスとが制御されるタイミングパルス発生回路。1. A first address counter controlled by a first reference pulse of a horizontal cycle, and a first ROM whose read address is controlled by an output of the first address counter.
Means, a second address counter controlled by a second reference pulse having a frequency sufficiently higher than the horizontal frequency, and a second ROM means in which the read address is controlled by the output of the second address counter. And has the above first
A timing pulse generation circuit for obtaining a first timing pulse and a second timing pulse from the ROM means and the second ROM means, respectively, wherein the second ROM means stores logical level data. A first ROM and a second ROM in which holding period data representing a period for holding the level of the logic level data is stored.
Of the ROM is controlled to generate the second timing pulse, the second address counter counts the second reference pulse, and the second ROM
A first counter for generating an output pulse based on an output result from the second counter, and a second counter controlled by an output from the first counter.
And a timing pulse generation circuit in which the address of the first ROM and the address of the second ROM are controlled by the output of the second counter.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9003910A JP2943750B2 (en) | 1997-01-13 | 1997-01-13 | Timing pulse generation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63006202A Division JP2687384B2 (en) | 1988-01-14 | 1988-01-14 | Timing pulse generation circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09205591A true JPH09205591A (en) | 1997-08-05 |
| JP2943750B2 JP2943750B2 (en) | 1999-08-30 |
Family
ID=11570351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9003910A Expired - Lifetime JP2943750B2 (en) | 1997-01-13 | 1997-01-13 | Timing pulse generation circuit |
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| Country | Link |
|---|---|
| JP (1) | JP2943750B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001218117A (en) * | 2000-01-28 | 2001-08-10 | Biitekku:Kk | Drive signal generating device for solid-state image pickup element |
| US6680751B1 (en) | 1999-03-26 | 2004-01-20 | Fuji Photo Film Co., Ltd. | Timing pulse generating apparatus |
| US6873366B2 (en) | 2000-02-21 | 2005-03-29 | Matsushita Electric Industrial Co., Ltd. | Timing generator for solid-state imaging device |
| US7420606B2 (en) | 2003-07-16 | 2008-09-02 | Matsushita Electric Industrial Co., Ltd. | Timing generator, solid-state imaging device and camera system |
-
1997
- 1997-01-13 JP JP9003910A patent/JP2943750B2/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6680751B1 (en) | 1999-03-26 | 2004-01-20 | Fuji Photo Film Co., Ltd. | Timing pulse generating apparatus |
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| US6873366B2 (en) | 2000-02-21 | 2005-03-29 | Matsushita Electric Industrial Co., Ltd. | Timing generator for solid-state imaging device |
| US7420606B2 (en) | 2003-07-16 | 2008-09-02 | Matsushita Electric Industrial Co., Ltd. | Timing generator, solid-state imaging device and camera system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2943750B2 (en) | 1999-08-30 |
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