JP2825489B2 - Timing pulse generation circuit - Google Patents

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。DETAILED DESCRIPTION OF THE INVENTION The present invention will be described in the following order.

Ａ 産業上の利用分野 Ｂ 発明の概要 Ｃ 従来の技術 Ｄ 発明が解決しようとする課題 Ｅ 課題を解決するための手段（第１図） Ｆ 作用 Ｇ 実施例 Ｈ 発明の効果 Ａ 産業上の利用分野 本発明は、CCD撮像装置の動作を制御するタイミング
パルスを発生するタイミングパルス発生回路に関する。A Industrial Field of Use B Summary of the Invention C Prior Art D Problems to be Solved by the Invention E Means for Solving the Problems (FIG. 1) F Function G Embodiment H Effect of the Invention A Field of Industrial Use The present invention relates to a timing pulse generation circuit that generates a timing pulse for controlling an operation of a CCD imaging device.

Ｂ 発明の概要 本発明は、CCD撮像素子の水平出力レジスタを駆動す
る水平転送クロックと、CCD撮像素子から得られる撮像
信号の信号部分をサンプリングホールドして出力信号を
得るサンプルホールド回路に供給されるサンプリングパ
ルスとを少なくとも発生するタイミングパルス発生回路
において、水平出力レジスタを駆動する水平クロックド
ライバを、水平転送クロックの発生回路及びサンプリン
グパルスの発生回路と共に、同一集積回路内に構成する
ようにしたことにより、CCD撮像素子から得られる撮像
信号の信号部分を正確にサンプリングできるようにした
ものである。B. Outline of the Invention The present invention is supplied to a horizontal transfer clock for driving a horizontal output register of a CCD image sensor, and a sample and hold circuit for sampling and holding a signal portion of an image signal obtained from the CCD image sensor to obtain an output signal. In the timing pulse generating circuit that generates at least the sampling pulse, the horizontal clock driver that drives the horizontal output register is configured together with the horizontal transfer clock generating circuit and the sampling pulse generating circuit in the same integrated circuit. , The signal portion of the image signal obtained from the CCD image sensor can be accurately sampled.

Ｃ 従来の技術 第13図はCCD固体撮像装置の一例を示すものである。
同図例は、インターライン転送方式の例である。FIG. 13 shows an example of a CCD solid-state imaging device.
The example shown in the figure is an example of an interline transfer method.

同図において、（１）はCCD装置であり、（２）は電
荷検出信号の出力端子である。また、CCD装置（１）に
おいて、（３）はCCD固体撮像素子であり、（４）は受
光部、（５）は転送ゲート、（６）は垂直シフトレジス
タ、（７）は水平シフトレジスタ、（８）は電荷検出部
である。In the figure, (1) is a CCD device, and (2) is an output terminal of a charge detection signal. In the CCD device (1), (3) is a CCD solid-state imaging device, (4) is a light receiving unit, (5) is a transfer gate, (6) is a vertical shift register, (7) is a horizontal shift register, (8) is a charge detection unit.

垂直シフトレジスタ（６）には、端子（９）より、第
14図Ｋ〜Ｎに示すような４相の垂直転送クロックV1〜V4
が供給され、受光部（４）に蓄積された信号電荷の垂直
シフトレジスタ（６）への転送及び、このように垂直シ
フトレジスタ（６）に転送された信号電荷の水平シフト
レジスタ（７）への転送が行なわれる。即ち垂直転送ク
ロックV1及びV3は、レベルV_L,V_H,V_Tを持った３値レベル
クロックであり、垂直転送クロックV2及びV4は、レベル
V_L,V_Hを持った２値レベルクロックである。垂直転送ク
ロックV1がレベルV_Tとなるのは奇数フィールドの最初の
垂直帰線期間内であり、垂直転送クロックV3がレベルV_T
となるのは偶数フィールドの最初の垂直帰線期間内であ
る。なお、第14図Ａ及びＢは、夫々垂直同期パルスVD及
び水平同期パルスHDを示している。The vertical shift register (6) has a terminal (9)
14 Four-phase vertical transfer clocks V1 to V4 as shown in FIGS.
Is supplied to the vertical shift register (6) to transfer the signal charges accumulated in the light receiving unit (4), and to the horizontal shift register (7) of the signal charges thus transferred to the vertical shift register (6). Is performed. That vertical transfer clocks V1 and V3, the level V _L, V _H, a ternary-level clock with a V _T, the vertical transfer clock V2 and V4, level
V _L, is a binary-level clock with a V _H. The vertical transfer clock V1 becomes the level V _T is in the first vertical blanking period of the odd field, the vertical transfer clock V3 level V _T
During the first vertical retrace interval of the even field. 14A and 14B show a vertical synchronization pulse VD and a horizontal synchronization pulse HD, respectively.

第15図は、受光部（４）、転送ゲート（５）及び垂直
シフトレジスタ（６）の関係を示したものである。同図
に示すように、垂直シフトレジスタ（６）には、受光部
（４）の受光素子SA,SBの半分のピッチで電極Va,Vb,Vc,
Vdが形成される。この場合垂直シフトレジスタ（６）の
電極Vb及びVdは、夫々受光部（４）の受光素子SB及びSA
に対応するように配置され、一方、垂直シフトレジスタ
（６）の電極Va及びVcは、夫々受光部（４）の受光素子
SA及びSBの双方に跨るように配置される。そして、この
垂直シフトレジスタ（６）の電極Va〜Vdに上述した４相
の垂直転送クロックV1〜V4が供給される。FIG. 15 shows the relationship between the light receiving section (4), the transfer gate (5) and the vertical shift register (6). As shown in the figure, the vertical shift register (6) has electrodes Va, Vb, Vc, and Vc at half the pitch of the light receiving elements SA and SB of the light receiving section (4).
Vd is formed. In this case, the electrodes Vb and Vd of the vertical shift register (6) are connected to the light receiving elements SB and SA of the light receiving section (4), respectively.
, While the electrodes Va and Vc of the vertical shift register (6) are respectively connected to the light receiving elements of the light receiving section (4).
It is arranged so as to straddle both SA and SB. The above-described four-phase vertical transfer clocks V1 to V4 are supplied to the electrodes Va to Vd of the vertical shift register (6).

このような構成において、奇数フィールドの最初の垂
直帰線期間内で垂直転送クロックV1がレベルV_Tとなる期
間に、受光素子SA及びSBに蓄積された信号電荷は、転送
ゲート（５）を介して垂直シフトレジスタ（６）の電極
Vaに対応する部分に転送される。そののち、垂直シフト
レジスタ（６）によって水平シフトレジスタ（７）に１
走査線分ずつ転送される。第16図Ａ〜Ｆは、第17図Ａ〜
Ｄに示す垂直転送クロックV1〜V4の時点t₁〜t₆における
信号電荷の転送位置を示したものであるが、この図から
も明らかなように、順次電位の井戸が移るようになさ
れ、垂直シフトレジスタ（６）の電極Vaの部分に転送さ
れた信号電荷（で図示）は垂直方向に転送される。ま
た、偶数フィールドの最初の垂直帰線期間内で垂直転送
クロックV3がレベルV_Tとなる期間に、受光素子SB及びSA
に蓄積された信号電荷は、転送ゲート（５）を介して垂
直シフトレジスタ（６）の電極Vcに対応する部分に転送
される。そののち、上述した奇数フィールドの場合と同
様に、垂直シフトレジスタ（６）によって１走査線分ず
つ転送される。In such a configuration, the period in which the vertical transfer clock V1 in the first vertical blanking period of the odd field is level V _T, the signal charges accumulated in the light receiving elements SA and SB are via the transfer gate (5) Of vertical shift register (6)
Transferred to the part corresponding to Va. After that, 1 is added to the horizontal shift register (7) by the vertical shift register (6).
The data is transferred for each scanning line. FIGS. 16A to 16F show FIGS.
But shows the transfer position of the signal charge at the time t ₁ ~t ₆ vertical transfer clock V1~V4 shown in D, as is apparent from this figure, adapted to wells sequentially potential shifts, vertical The signal charges (illustrated) transferred to the electrode Va of the shift register (6) are transferred in the vertical direction. Further, during a period in which the vertical transfer clock V3 within the first vertical blanking period of the even field is level V _T, the light receiving element SB and SA
Is transferred to a portion corresponding to the electrode Vc of the vertical shift register (6) via the transfer gate (5). After that, as in the case of the odd field described above, the data is transferred one scanning line at a time by the vertical shift register (6).

第13図に戻って、水平シフトレジスタ（７）には、端
子（10），（11）より、第18図A,Bに示すような１画素
周期、例えば70ns周期の２相の水平転送クロックH1,H2
が供給され、信号電荷は、電荷検出部（８）を介して順
次取り出される。Returning to FIG. 13, the horizontal shift register (7) is supplied from the terminals (10) and (11) with a two-phase horizontal transfer clock of one pixel cycle, for example, a 70 ns cycle as shown in FIGS. H1, H2
Is supplied, and the signal charges are sequentially taken out via the charge detection section (8).

また、電荷検出部（８）の出力端は、コンデンサ（1
2）を介して接地されると共に、FET（13）のソースに接
続され、そのドレインには直流電圧E_Rが供給される。ま
た、このFET（13）のゲートには、端子（14）より水平
転送クロックH1,H2に同期したリセットパルスPG（第18
図Ｄに図示）がコンデンサ（15）を介して供給される。
また、電荷検出部（８）及びコンデンサ（12）の接続点
はFET（16）のゲートに接続され、このFET（16）のドレ
インには直流電圧Ｅが供給され、そのソースは出力端子
（２）に接続される。The output terminal of the charge detection unit (8) is connected to a capacitor (1
2) it is grounded via a connected to the source of the FET (13), to the drain supplied DC voltage E _R. The gate of the FET (13) has a reset pulse PG (18th signal) synchronized with the horizontal transfer clocks H1 and H2 from a terminal (14).
(Illustrated in FIG. D) is supplied via a capacitor (15).
The connection point between the charge detection unit (8) and the capacitor (12) is connected to the gate of the FET (16). The DC voltage E is supplied to the drain of the FET (16), and the source is connected to the output terminal (2). ).

以上の構成において、リセットパルスPGが高レベルで
ある期間には、FET（13）はオンとなり、コンデンサ（1
2）は電圧E_Rまで充電され、リセットレベルとなる。一
方、リセットパルスPGが低レベルである期間には、FET
（13）はオフとなり、電荷検出部（８）からの信号電荷
に応じてコンデンサ（12）の両端電圧が低下する。その
ため、出力端子（２）には第18図Ｅに示すような電荷検
出出力電圧V₀が出力される。この第18図ＥにおいてEpは
プリチャージレベルであり、このプリチャージレベルに
続くレベルが信号レベルとなる。In the above configuration, while the reset pulse PG is at a high level, the FET (13) is turned on and the capacitor (1
2) is charged to a voltage E _R, the reset level. On the other hand, during the period when the reset pulse PG is low, the FET
(13) is turned off, and the voltage across the capacitor (12) decreases in accordance with the signal charge from the charge detection unit (8). Therefore, the charge detection output voltage V ₀ as shown in FIG. 18 E is output to the output terminal (2). In FIG. 18E, Ep is a precharge level, and a level following this precharge level is a signal level.

また、出力電圧V₀より出力信号S₀を検出して出力する
のに以下のように処理され、信号レベル部分にのってい
るリセット毎に異なるレベルとなるリセットノイズN_Rが
除去される。つまり、信号レベル部分にリセットノイズ
N_Rがのるとき、プリチャージレベル部分にも同レベルの
リセットノイズN_Rがのることに着目したものである。第
18図Ｅにおいて、破線はリセットノイズN_Rがのっている
状態を示している。Further, the output voltage by detecting the output signal S ₀ from V ₀ is treated as follows to output the reset noise N _R comprising different level for each reset riding on the signal level portion is removed. In other words, reset noise appears at the signal level
When N _R rests, is obtained by paying attention to be reset noise N _R of the same level take a precharge level portion. No.
In Figure 18 E, a broken line indicates a state where reset noise N _R is riding.

第13図において、出力端子（２）からの出力電圧V₀は
出力回路（20）を構成するサンプルホールド回路（21）
に供給される。このサンプルホールド回路（21）には、
端子（26）より、信号レベル期間に対応したサンプリン
グパルスSHD（第18図Ｇに図示）が供給されて出力電圧V
₀の信号レベル部分がサンプリングホールドされる。そ
して、そのホールド出力Hsはオペアンプ（22）の反転入
力端子に供給される。In FIG. 13, an output voltage V ₀ from an output terminal (2) is a sample and hold circuit (21) constituting an output circuit (20).
Supplied to This sample and hold circuit (21)
The sampling pulse SHD (shown in FIG. 18G) corresponding to the signal level period is supplied from the terminal (26), and the output voltage V
The signal level portion of ₀ is sampled and held. Then, the hold output Hs is supplied to the inverting input terminal of the operational amplifier (22).

また、出力電圧V₀はサンプルホールド回路（23）に供
給される。このサンプルホールド回路（23）には、端子
（27）よりプリチャージレベル期間に対応したサンプリ
ングパルスSHP（第18図Ｆに図示）が供給されて、出力
電圧V₀のプリチャージレベル部分がサンプリングホール
ドされる。そして、そのホールド出力H_N1は、さらにサ
ンプルホールド回路（24）に供給される。このサンプル
ホールド回路（24）には、端子（26）よりサンプリング
パルスSHDが供給されて、ホールド出力H_N1がサンプリン
グホールドされる。そして、そのホールド出力H_N2はオ
ペアンプ（22）の非反転入力端子に供給される。Further, the output voltage V ₀ is supplied to the sample-and-hold circuit (23). The sample-hold circuit (23), pin (27) than the sampling pulse corresponding to the precharge level period SHP (shown in FIG. 18 F) is supplied with the precharge level portion of the output voltage V ₀ is sampled and held Is done. Then, the hold output H _N1 is further supplied to the sample and hold circuit (24). The sampling pulse SHD is supplied to the sample and hold circuit (24) from the terminal (26), and the hold output _HN1 is sampled and held. Then, the hold output H _N2 is supplied to the non-inverting input terminal of the operational amplifier (22).

ここで、ホールド出力Hs,H_N1,H_N2には、夫々サンプリ
ングパルスに対応して飛び込みパルスが出現する。Here, jump pulses appear on the hold outputs Hs, H _N1 , and H _N2 corresponding to the sampling pulses, respectively.

以上の構成において、出力電圧V₀に第18図Ｅの破線に
示すように各リセット毎に異なるレベルのリセットノイ
ズN_Rがのっているときには、図示せずもサンプルホール
ド回路（21），（23），（24）のホールド出力Hs,H_N1,H
_N2にも、リセットノイズN_Rがのっている。したがって、
ホールド出力HsとH_N1との差をとることによりリセット
ノイズN_Rを除去することができる。しかし、ホールド出
力HsとH_N1とは出力電圧V₀の異なる時点でのサンプリン
グによるものであるから、飛び込みパルスの出現時点に
位相差を生じ、単にホールド出力H_SとH_N1との差をとる
と、飛び込みパルスがそのまま現われる。この例では、
上述したようにホールド出力H_N1がサンプリングパルスS
HDによってさらにサンプルホールドされるので、そのホ
ールド出力H_N2中の飛び込みパルスは、ホールド出力Hs
中の飛び込みパルスと同相となる。In the above configuration, when the reset noise N _R different levels for each reset rests as shown in the broken line in FIG. 18 E the output voltage V ₀ is also the sample-and-hold circuit not shown (21), ( 23), (24) hold output Hs, H _N1 , H
To _N2, it is riding the reset noise N _R. Therefore,
It is possible to remove a reset noise N _R by taking the difference between the hold output Hs and H _N1. However, since the hold outputs Hs and H _N1 are based on sampling at different points in time of the output voltage V ₀ , a phase difference occurs at the point of time of the dive pulse, and the difference between the hold outputs H _S and H _N1 is simply taken. Then, the dive pulse appears as it is. In this example,
As described above, the hold output H _N1 is the sampling pulse S
Since the sample is further held by HD, the dive pulse in the hold output H _N2 is the hold output Hs
It is in phase with the dive pulse inside.

したがって、オペアンプ（22）より導出された出力端
子（25）には、リセットノイズN_Rが除去されると共に、
サンプリングホールド時における飛び込みパルスも十分
に抑圧された出力信号S₀が得られる。Thus, the operational amplifier (22) than is derived an output terminal (25), the reset noise N _R is removed,
Output signals S ₀ to jump pulse was also sufficiently suppressed at the time of sampling hold is obtained.

この第13図の撮像装置に供給される垂直転送クロック
V1〜V4、水平転送クロックH1,H2、リセットパルスPG、
サンプリングパルスSHD,SHPは、第19図に示すような構
成をもって形成される。即ち、（31）はタイミング発生
回路であり、このタイミング発生回路（31）には、水晶
発振器（32）より、例えば8fsc（fscは色副搬送波周波
数でNTSC方式では3.58MHz）の周波数を有する周波数信
号S1が供給される。そして、このタイミング発生回路
（31）より4fscの周波数を有する周波数信号S2が発生さ
れ、この周波数信号S2は同期信号発生器（33）に供給さ
れる。この同期信号発生器（33）では、周波数信号S2に
基づいて垂直同期パルスVD及び水平同期パルスHD（第14
図Ａ及びＢに図示）が形成され、これら同期パルスVD及
びHDは、タイミング発生回路（31）に供給される。Vertical transfer clock supplied to the image pickup device of FIG.
V1 to V4, horizontal transfer clocks H1, H2, reset pulse PG,
The sampling pulses SHD and SHP are formed with a configuration as shown in FIG. That is, (31) is a timing generation circuit. The timing generation circuit (31) is provided with a frequency having a frequency of, for example, 8 fsc (fsc is a color subcarrier frequency and 3.58 MHz in the NTSC system) from the crystal oscillator (32). A signal S1 is provided. Then, a frequency signal S2 having a frequency of 4 fsc is generated from the timing generation circuit (31), and the frequency signal S2 is supplied to the synchronization signal generator (33). In the synchronization signal generator (33), based on the frequency signal S2, the vertical synchronization pulse VD and the horizontal synchronization pulse HD (14th
FIGS. A and B) are formed, and the synchronization pulses VD and HD are supplied to the timing generation circuit (31).

タイミング発生回路（31）からは、CCD固体撮像素子
（３）の受光部（４）より垂直シフトレジスタ（６）に
信号電荷を転送する期間（読み出し期間）を特定するセ
ンサーゲート信号XSG（第14図Ｆに図示）及び垂直転送
クロックV1′〜V4′（第14図Ｇ〜Ｊに図示）が発生さ
れ、夫々垂直クロックドライバ（34）に供給される。そ
して、この垂直クロックドライバ（34）より、垂直転送
クロックV1〜V4（第14図Ｋ〜Ｎに図示）がCCD装置
（１）の端子（９）に供給される。また、タイミング発
生回路（31）からは、パルスXPG（第18図Ｃに図示）が
発生されてインバータより構成されるリセットパルスド
ライバ（35）に供給され、このリセットパルスドライバ
（35）より、リセットパルスPG（第18図Ｄに図示）がCC
D装置（１）の端子（14）に供給される。また、タイミ
ング発生回路（31）からは、水平転送クロックH1,H2
（第18図A,Bに図示）が発生され、この水平転送クロッ
クH1,H2は水平クロックドライバ（36）を介してCCD装置
（１）の端子（10），（11）に供給される。さらに、タ
イミング発生回路（31）からは、サンプリングパルスSH
D,SHP（第18図F,Gに図示）が発生されて、出力回路（2
0）の端子（26），（27）に供給される。なお、第18図
において、T_PGは、リセットパルスドライバ（35）によ
る遅延時間、T_IM1,T_IM2は、CCD装置（１）による遅延時
間を示している。From the timing generation circuit (31), a sensor gate signal XSG (14th period) for specifying a period (reading period) for transferring signal charges from the light receiving section (4) of the CCD solid-state imaging device (3) to the vertical shift register (6). F) and vertical transfer clocks V1 'to V4' (shown in FIGS. 14G to 14J) are generated and supplied to the vertical clock driver (34), respectively. Then, the vertical clock driver (34) supplies the vertical transfer clocks V1 to V4 (shown in FIGS. 14K to N) to the terminal (9) of the CCD device (1). A pulse XPG (shown in FIG. 18C) is generated from the timing generation circuit (31) and supplied to a reset pulse driver (35) composed of an inverter. The pulse PG (shown in Fig. 18D) is CC
It is supplied to the terminal (14) of the D device (1). In addition, the timing generation circuit (31) outputs the horizontal transfer clocks H1, H2
(Shown in FIGS. 18A and 18B) are generated, and the horizontal transfer clocks H1 and H2 are supplied to the terminals (10) and (11) of the CCD device (1) via the horizontal clock driver (36). Further, the timing generation circuit (31) outputs the sampling pulse SH
D and SHP (shown in FIGS. 18F and G) are generated, and the output circuit (2
0) are supplied to the terminals (26) and (27). In FIG. 18, _TPG indicates a delay time by the reset pulse driver (35), and _TIM1 and _TIM2 indicate delay times by the CCD device (1).

Ｄ 発明が解決しようとする課題 このような撮像装置においては、出力端子（２）に得
られる出力電圧V₀（第18図Ｅに図示）に対して、サンプ
リングパルスSHP,SHD（第18図F,G）は、一定の位相関係
におかれる必要がある。即ち、サンプリングパルスSHP
は、出力電圧V₀のプリチャージレベル（E_p）の部分に、
サンプリングパルスSHDは出力電圧V₀の信号レベル部分
に、夫々対応していなければならない。そうでなけれ
ば、出力電圧V₀のプリチャージレベル及び信号レベルを
適切にサンプリングホールドできなくなり、出力端子
（25）に得られる出力信号S₀の振幅が減少したり、出力
回路（20）でリセットノイズN_Rの除去を充分に行なうこ
とができなくなる。D Problems to be Solved by the Invention In such an image pickup apparatus, sampling pulses SHP and SHD (FIG. 18F) are applied to an output voltage V ₀ (shown in FIG. 18E) obtained at the output terminal (2). , G) need to be in a certain phase relationship. That is, the sampling pulse SHP
Represents the precharge level (E _p ) of the output voltage V ₀ ,
Sampling pulse SHD the signal level portion of the output voltage V _0, it must be respectively correspond. Otherwise, the precharge level and the signal level of the output voltage V ₀ cannot be appropriately sampled and held, and the amplitude of the output signal S ₀ obtained at the output terminal (25) decreases or the output circuit (20) resets the output signal S _0. the removal of the noise N _R can not be sufficiently performed.

この場合、出力電圧V₀の位相は、水平転送クロックH
1,H2（第18図A,Bに図示）の位相で決まるため、出力電
圧V₀に対して、サンプリングパルスSHP,SHDが上述した
ように一定の位相関係となるためには、水平転送クロッ
クH1,H2に対してサンプリングパルスSHP,SHDが一定位相
関係におかれる必要がある。In this case, the phase of the output voltage V ₀ is equal to the horizontal transfer clock H
1, H2 determined depending on a phase of (Fig. 18 A, shown in B), the output voltage V _0, for sampling pulses SHP, SHD is constant phase relationship as described above, the horizontal transfer clock Sampling pulses SHP and SHD need to be in a fixed phase relationship with H1 and H2.

しかしながら、上述の撮像装置においては、第19図に
示すように、タイミング発生回路（31）より発生される
サンプリングパルスSHP,SHDは直接出力回路（20）に供
給されるものであるが、このタイミング発生回路（31）
より出力される水平転送クロックH₁,H₂は、タイミング
発生回路（31）とは別のIC（集積回路）として存在する
水平クロックドライバ（36）を介してCCD装置（１）に
供給されるものであり、この水平クロックドライバ（3
6）のばらつき，温度特性の影響で、水平転送クロックH
₁,H₂とサンプリングパルスSHP,SHDとの位相関係がずれ
てしまい、出力信号S₀の振幅が減少したり、出力回路
（20）でリセットノイズN_Rの除去を充分に行なうことが
できなくなるおそれがあった。However, in the above-described imaging apparatus, as shown in FIG. 19, the sampling pulses SHP and SHD generated by the timing generation circuit (31) are supplied directly to the output circuit (20). Generation circuit (31)
The horizontal transfer clocks H ₁ and H ₂ output from the timing generator (31) are supplied to the CCD device (1) via a horizontal clock driver (36) existing as an IC (integrated circuit) separate from the timing generating circuit (31). This horizontal clock driver (3
6) The horizontal transfer clock H
_1, H ₂ and the sampling pulses SHP, deviates the phase relationship between the SHD, or amplitude is reduced in the output signal S _0, can not be performed sufficiently to remove the reset noise N _R at the output circuit (20) There was a fear.

CCD固体撮像素子（３）の水平方向の画素の少ないも
のにおいては１画素周期が長いので、このようなことは
それほど問題とならないが、水平方向の画素の多い高解
像度のものにおいては、重要な問題である。In a CCD solid-state imaging device (3) having a small number of pixels in the horizontal direction, one pixel period is long, so this is not so much a problem. However, in a high-resolution one having a large number of pixels in the horizontal direction, it is important. It is a problem.

なお、上述したように出力電圧V₀は、CCD装置（１）
による遅延時間T_IM1,T_IM2をもって出力される。この遅
延時間T_IM1,T_IM2は、CCD装置（１）のばらつきによって
変動するため、これによっても、出力電圧V₀とサンプリ
ングパルスSHP,SHDとの位相関係がずれるが、CCD装置
（１）のばらつきは、水平クロックドライバ（36）のば
らつきに比べるとはるかに小さく、CCD装置（１）のば
らつきによる出力電圧V₀とサンプリングパルスSHP,SHD
との位相関係のずれは少ない。Note that, as described above, the output voltage V ₀ is determined by the CCD device (1).
_Are output with delay times T _IM1 and T _IM2 . Since the delay times T _IM1 and T _IM2 fluctuate due to variations in the CCD device (1), the phase relationship between the output voltage V ₀ and the sampling pulses SHP and SHD also shifts. variation is much smaller than the variation of the horizontal clock driver (36), the variation due to the output voltage V ₀ and the sampling pulses SHP of the CCD device (1), SHD
And the shift in the phase relationship between the two is small.

このように、出力電圧V₀とサンプリングパルスSHP,SH
Dとの位相関係がずれると、出力信号S₀の振幅が減少し
たり、リセットノイズN_Rの除去を充分に行なうことがで
きなくなる。そこで従来、例えば特開昭61−273079号公
報に記載されるように、サンプリングパルスSHP,SHDの
位相調整を行なって、位相関係のずれをなくすことが知
られている。Thus, the output voltage V ₀ and the sampling pulses SHP, SH
When the phase relationship between the D is shifted, amplitude of the output signal S ₀ is or decreased, can not be performed sufficiently to remove the reset noise N _R. Therefore, conventionally, as described in, for example, JP-A-61-273079, it has been known that the phase of sampling pulses SHP and SHD is adjusted to eliminate a shift in the phase relationship.

本発明はこのような点を考慮し、CCD撮像素子から得
られる撮像信号の信号部分を正確にサンプリングできる
ようにすることを目的とするものである。The present invention has been made in view of the above circumstances, and has as its object to accurately sample a signal portion of an image signal obtained from a CCD image sensor.

Ｅ 課題を解決するための手段 本発明は、CCD撮像素子の水平出力レジスタを駆動す
る水平転送クロックと、CCD撮像素子から得られた撮像
信号のプリチャージレベル部分及び信号レベル部分を夫
々対応した複数のサンプリングパルスによりサンプリン
グホールドして出力信号を得るサンプルホールド回路に
供給されるサンプリングパルスとを少なくとも発生する
タイミングパルス発生回路において、水平出力レジスタ
を駆動する水平クロックドライバを、水平転送クロック
の発生回路及びサンプリングパルスの発生回路と共に、
同一集積回路内に形成するようにしたタイミングパルス
発生回路である。E Means for Solving the Problems The present invention provides a plurality of horizontal transfer clocks for driving a horizontal output register of a CCD image sensor, and a plurality of precharge level portions and signal level portions of an image signal obtained from the CCD image sensor, which correspond to the horizontal transfer clock. A timing pulse generating circuit that generates at least a sampling pulse supplied to a sample and hold circuit that obtains an output signal by sampling and holding with the sampling pulse of the horizontal clock driver that drives the horizontal output register; Along with the sampling pulse generation circuit,
This is a timing pulse generation circuit formed in the same integrated circuit.

Ｆ 作用 かかる本発明によれば、水平出力レジスタを駆動する
水平クロックドライバを、水平転送クロックの発生回路
及びサンプリングパルスの発生回路と共に、同一集積回
路内に形成するようにしたことにより、温度特性やICの
ばらつきに対しても、水平転送クロックとサンプリング
パルスとの位相関係は一定となり、CCD撮像素子から得
られた撮像信号のプリチャージレベル部分及び信号レベ
ル部分の正確なサンプリングが行なわれる。According to the present invention, the horizontal clock driver for driving the horizontal output register is formed in the same integrated circuit together with the horizontal transfer clock generation circuit and the sampling pulse generation circuit, so that temperature characteristics and temperature characteristics can be improved. The phase relationship between the horizontal transfer clock and the sampling pulse is constant with respect to the variation of the IC, and accurate sampling of the precharge level portion and the signal level portion of the imaging signal obtained from the CCD imaging device is performed.

Ｇ 実施例 以下、図面を参照しながら本発明の一実施例について
説明する。G Example Hereinafter, an example of the present invention will be described with reference to the drawings.

第１図はタイミング発生回路を示すものである。同図
において、（51）は発振器であり、この発振器（51）か
らの、例えば8fscの周波数の周波数信号S1は、タイミン
グ発生回路（60）の端子（61）に供給される。また、タ
イミング発生回路（60）の端子（62）及び（63）には、
同期信号発生器（図示せず）より、夫々垂直同期パルス
VD及び水平同期パルスHDが供給され、これら同期パルス
VD,HD（第14図A,Bに図示）は、同期回路（64）に供給さ
れる。FIG. 1 shows a timing generation circuit. In the figure, reference numeral (51) denotes an oscillator, and a frequency signal S1 having a frequency of, for example, 8 fsc from the oscillator (51) is supplied to a terminal (61) of a timing generation circuit (60). Also, the terminals (62) and (63) of the timing generation circuit (60)
From the sync signal generator (not shown), each vertical sync pulse
VD and horizontal sync pulse HD are supplied.
VD and HD (shown in FIGS. 14A and 14B) are supplied to a synchronization circuit (64).

また、（65）は水平ROM回路である。端子（61）に供
給される周波数信号S1は、分周器（66）を介して分周器
（67）に供給され、この分周器（67）より出力される2f
scの周波数信号は、クロックCLKHとして水平ROM回路（6
5）に供給される。また、同期回路（64）からは、水平
周期のリセットパルスP_RHが発生され、このリセットパ
ルスP_RHは水平ROM回路（65）に供給される。そしてこの
水平ROM回路（65）からは、第14図Ｃ及びＤに示すよう
な水平方向に繰り返すパルスS_H1及びS_H2が出力されると
共に垂直転送期間であり、水平転送クロックH1,H2を出
力しない期間を特定するパルスS_H3が出力される。(65) is a horizontal ROM circuit. The frequency signal S1 supplied to the terminal (61) is supplied to the frequency divider (67) via the frequency divider (66), and 2f output from the frequency divider (67)
The frequency signal of sc is used as the clock CLKH as the horizontal ROM circuit (6
Supplied to 5). A reset pulse P _RH having a horizontal cycle is generated from the synchronization circuit (64), and the reset pulse P _RH is supplied to the horizontal ROM circuit (65). And from the horizontal ROM circuit (65), a vertical transfer period with pulses S _H1 and S _H2 repeated in the horizontal direction as shown in FIG. 14 C and D is output, the output horizontal transfer clock H1, H2 A pulse _SH3 that specifies a non-period is output.

この水平ROM回路（65）は、例えば第２図に示すよう
に構成される。同図において、（651）はアドレスカウ
ンタを構成する７ビットカウンタである。このカウンタ
（651）のクロック端子CKにクロックCLKHが供給される
と共に、そのリセット端子REにリセットパルスP_RHが供
給される。このカウンタ（651）の７ビットのカウント
出力はROM（652）にアドレス信号として供給される。こ
のROM（652）の各アドレスには、水平方向に繰り返すタ
イミングパルスのデータが書き込まれている。NTSC方式
の場合、2fsc＝455f_Hの関係があるので、クロックCLKH
の周波数は2fscであるから本来１個のタイミングパルス
を発生させるデータは、455ビットとなる。しかし、ビ
デオ信号へのノイズを考慮して、タイミングパルスのほ
とんどは水平帰線期間内で変化するので、本例において
は、このように変化する前後のデータのみがROM（652）
に書き込まれる。例えば、１個のタイミングパルスを発
生させるためにROM（652）に書き込まれるデータは128
ビットとされる。このように、水平方向に繰り返す１個
のタイミングパルスを発生させるためにROM（652）に書
き込まれるデータが128ビットであるので、アドレスカ
ウンタは128のアドレスを指定できれば足り、上述した
ように７ビットカウンタ（651）で構成される。なお、R
OM（652）には、タイミングパルスが変化する前後のデ
ータのみが書き込まれるので、このデータを対応するタ
イミングで読み出して出力させるために、図示せずも例
えば同期回路（64）より発生される制御信号によってカ
ウンタ（651）のカウント動作が制御される。This horizontal ROM circuit (65) is configured, for example, as shown in FIG. In the figure, reference numeral (651) denotes a 7-bit counter constituting an address counter. The clock CLKH is supplied to the clock terminal CK of the counter (651), and the reset pulse P _RH is supplied to the reset terminal RE. The 7-bit count output of the counter (651) is supplied to the ROM (652) as an address signal. At each address of the ROM (652), data of a timing pulse repeated in the horizontal direction is written. In the case of the NTSC system, since there is a relationship between the 2fsc = 455f _H, clock CLKH
Has a frequency of 2 fsc, the data for originally generating one timing pulse is 455 bits. However, in consideration of noise in the video signal, most of the timing pulses change within the horizontal blanking period. In this example, only the data before and after such a change is stored in the ROM (652).
Is written to. For example, the data written to the ROM (652) to generate one timing pulse is 128
Bit. As described above, since the data written to the ROM (652) is 128 bits in order to generate one timing pulse that repeats in the horizontal direction, the address counter only needs to be able to specify 128 addresses. It consists of a counter (651). Note that R
Since only the data before and after the timing pulse changes are written into the OM (652), in order to read and output this data at the corresponding timing, a control (not shown) generated by, for example, a synchronization circuit (64) is performed. The signal controls the counting operation of the counter (651).

また、水平ROM回路（65）は、例えば第３図に示すよ
うに構成される。同図において、（651′）は８ビット
カウンタである。このカウンタ（651′）のクロック端
子CKには、クロックCLKHが供給されると共に、そのリセ
ット端子REには、リセットパルスP_RHが供給される。ま
た、このカウンタ（651′）にはインターバルを決定す
る、クロックCLKHの個数ｎを示すデータDCKが供給さ
れ、このカウンタ（651′）はｎ進カウンタにセットさ
れる。Further, the horizontal ROM circuit (65) is configured, for example, as shown in FIG. In the figure, (651 ') is an 8-bit counter. The clock terminal CK of the counter (651 '), the clock CLKH is supplied to its reset terminal RE, a reset pulse P _RH is supplied. The counter (651 ') is supplied with data DCK which determines the interval and indicates the number n of clocks CLKH, and the counter (651') is set to an n-ary counter.

また、（652′）は５ビットカウンタである。このカ
ウンタ（652′）のクロック端子CKには、カウンタ（65
1′）のキャリー（桁上げ出力）が供給され、そのリセ
ット端子REには、リセットパルスP_RHが供給される。こ
のカウンタ（652′）の５ビットのカウント出力はアド
レスROM（653′）及びデータROM（654′）にアドレス信
号として供給される。(652 ') is a 5-bit counter. The clock terminal CK of this counter (652 ') has a counter (65'
The carry (carry output) of 1 ′) is supplied, and the reset terminal RE thereof is supplied with a reset pulse P _RH . The 5-bit count output of the counter (652 ') is supplied to the address ROM (653') and the data ROM (654 ') as address signals.

アドレスROM（653′）の各アドレスには、タイミング
パルスが変化するある時点から次の時点までのインター
バルを決定するクロックCLKHの個数ｎを示すデータDCK
が書き込まれている。また、データROM（654′）の各ア
ドレスには、タイミングパルスのデータのうち、変化時
点のデータのみが書き込まれている。In each address of the address ROM (653 '), data DCK indicating the number n of the clock CLKH that determines an interval from one point in time when the timing pulse changes to the next point in time.
Is written. In each address of the data ROM (654 '), only the data at the time of change out of the timing pulse data is written.

データROM（654′）からは、実際にはパルスS_H1〜S_H3
が出力されるのであるが、ここでは説明を簡略化するた
め、第４図Ａ及びＢに示すようなタイミングパルスP1及
びP2を発生させるとする。この場合、アドレスROM（65
3′）のアドレスX,X＋1,X＋２には、第５図に示すよう
に、データDCKとして「10」，「15」，「６」が書き込
まれている。また、データROM（654′）のアドレスX,X
＋1,X＋２には、第６図に示すように、パルスP1用のデ
ータとして、「１」，「１」，「０」が書き込まれると
共に、パルスP2用のデータとして「１」，「０」，
「０」が書き込まれている。From the data ROM (654 ′), the pulses S _{H1 to} S _H3 are actually
Is output. Here, for the sake of simplicity, assume that timing pulses P1 and P2 as shown in FIGS. 4A and 4B are generated. In this case, the address ROM (65
As shown in FIG. 5, "10", "15", and "6" are written as data DCK at addresses X, X + 1, and X + 2 in 3 '). Also, the addresses X, X of the data ROM (654 ')
As shown in FIG. 6, "1", "1", and "0" are written in +1 and X + 2 as data for pulse P1, and "1" and "0" are used as data for pulse P2. ,
“0” is written.

また、アドレスROM（653′）より出力されるデータDC
Kは上述した８ビットカウンタ（651′）に供給される。The data DC output from the address ROM (653 ')
K is supplied to the above-mentioned 8-bit counter (651 ').

この第３図に示すような構成において、時点T₁で例え
ばリセットされて、５ビットカウンタ（652′）のカウ
ント出力は「Ｘ」となり、アドレスROM（653′）より出
力されるデータDCKは「10」となるので、８ビットカウ
ンタ（651′）は10進カウンタにセットされると共に、
データROM（654′）より出力されるタイミングパルスP1
及びP2は、夫々高レベル“1"及び高レベル“1"となる。
つぎに、８ビットカウンタ（651′）は10進カウンタに
セットされているので、クロックCLKHが10個供給される
時点T₂で８ビットカウンタ（651′）よりキャリーが出
力され、この時点T₂で５ビットカウンタ（652′）のカ
ウント出力は「Ｘ＋１」となり、アドレスROM（653′）
より出力されるデータDCKは「15」となるので、８ビッ
トカウンタ（651′）は15進カウンタにセットされると
共に、データROM（654′）より出力されるタイミングパ
ルスP1及びP2は、夫々高レベル“1"及び低レベル“0"と
なる。つぎに、８ビットカウンタ（651′）は、15進カ
ウンタにセットされているので、クロックCLKHが15個供
給される時点T₃で８ビットカウンタ（651′）よりキャ
リーが出力され、この時点T₃で５ビットカウンタ（65
2′）のカウント出力は「Ｘ＋２」となり、アドレスROM
（653′）より出力されるデータDCKは「６」となるの
で、８ビットカウンタ（651′）は６進カウンタにセッ
トされると共に、データROM（654′）より出力されるタ
イミングパルスP1及びP2は、夫々低レベル“0"及び低レ
ベル“0"となる。以下、上述したと同様に繰り返し動作
する。したがって、データROM（654′）からは、第４図
Ａ及びＢに示すようなタイミングパルスP1及びP2が得ら
れる。つまり、この第３図例のように、水平ROM回路（6
5）を構成しても、パルスS_H1〜S_H3が得られる。In the configuration as shown in Figure 3, is a time T ₁ for example reset, 5-bit counter (652 ') count output of the "X" and the address ROM (653' data DCK output from) the " 10 ", the 8-bit counter (651 ') is set to the decimal counter, and
Timing pulse P1 output from data ROM (654 ')
And P2 are at high level “1” and high level “1”, respectively.
Next, 'so is set to a decimal counter, clock CLKH is 8-bit counter at a time point T ₂ that is 10 supplied (651 8-bit counter (651)' output from the carry), which point T ₂ The count output of the 5-bit counter (652 ') becomes "X + 1" and the address ROM (653')
Since the output data DCK is "15", the 8-bit counter (651 ') is set to a decimal counter, and the timing pulses P1 and P2 output from the data ROM (654') are high. The level is “1” and the low level is “0”. Then, 8-bit counter (651 '), so is set to 15 binary counter, clock CLKH is 8-bit counter at a time point T ₃ is 15 supplied (651' output from the carry), this point T ₃ is a 5-bit counter (65
The count output of 2 ') is "X + 2" and the address ROM
Since the data DCK output from (653 ') is "6", the 8-bit counter (651') is set to a hexadecimal counter and the timing pulses P1 and P2 output from the data ROM (654 ') are set. Become low level “0” and low level “0”, respectively. Hereinafter, the operation is repeated as described above. Accordingly, timing pulses P1 and P2 as shown in FIGS. 4A and 4B are obtained from the data ROM (654 '). That is, as shown in FIG. 3, the horizontal ROM circuit (6
Even with the configuration of 5), pulses S _{H1 to} S _H3 can be obtained.

さらに、水平ROM回路（65）は例えば第７図に示すよ
うに構成される。同図において、（651″）は８ビット
カウンタである。このカウンタ（651″）のクロック端
子CKには、クロックCLKHが供給されると共に、そのリセ
ット端子REには、リセットパルスP_RHが供給される。そ
して、このカウンタ（651″）の８ビットのカウント出
力は比較器（655″）に供給される。また、この比較器
（655″）にはアドレスROM（653′）より出力されるデ
ータDCKが供給される。そして、この比較器（655″）か
らは、カウンタ（655″）のカウント出力がデータDCKと
一致するとき一致検出パルスが出力され、この一致検出
パルスは５ビットカウンタ（652′）のクロック端子CK
に供給される。なお、この一致検出パルスが出力される
毎にカウンタ（651″）はリセットされる。その他は、
第３図例と同様に構成される。Further, the horizontal ROM circuit (65) is configured, for example, as shown in FIG. In the figure, reference numeral (651 ") denotes an 8-bit counter. A clock CLK is supplied to a clock terminal CK of the counter (651"), and a reset pulse P _RH is supplied to a reset terminal RE thereof. You. The 8-bit count output of the counter (651 ") is supplied to a comparator (655"). Data DCK output from the address ROM (653 ') is supplied to the comparator (655 "). The count output of the counter (655") is output from the comparator (655 "). When the signal coincides with DCK, a coincidence detection pulse is output, and this coincidence detection pulse is output to the clock terminal CK of the 5-bit counter (652 ').
Supplied to The counter (651 ″) is reset each time the coincidence detection pulse is output.
The configuration is the same as in the example of FIG.

この第７図例においても、その構成より明らかなよう
に、第３図例と同様の動作をする。In the example of FIG. 7, the same operation as in the example of FIG.

第１図に戻って、（69）は垂直ROM回路である。同期
回路（64）からは、水平周期のクロックCLKV及びフレー
ム周期のリセットパルスP_RVが発生され、これらクロッ
クCLKV及びリセットパルスP_RVは、垂直ROM回路（69）に
供給される。そして、この垂直ROM回路（69）からは、
第14図Ｅに示すように、奇数フィールド及び偶数フィー
ルドでのCCD固体撮像素子（３）の読み出し期間に対応
して低レベルとなる垂直方向に繰り返すパルスS_V1が出
力される。Returning to FIG. 1, (69) is a vertical ROM circuit. From the synchronization circuit (64), a reset pulse P _RV clock CLKV and frame period of the horizontal period are generated, these clocks CLKV and reset pulse P _RV is supplied to the vertical ROM circuit (69). And from this vertical ROM circuit (69),
As shown in FIG. 14E, a pulse _SV1 that repeats in the vertical direction and goes low in response to the readout period of the CCD solid-state imaging device (3) in the odd and even fields is output.

この垂直ROM回路（69）は、例えば第８図に示すよう
に構成される。同図において、（691）はアドレスカウ
ンタを構成する５ビットカウンタである。このカウンタ
（691）のクロック端子CKにクロックCLKVが供給される
と共に、そのリセット端子REにリセットパルスP_RVが供
給される。このカウンタ（691）の５ビットのカウント
出力はROM（692）にアドレス信号として供給される。こ
のROM（692）の各アドレスには、垂直方向に繰り返すタ
イミングパルスのデータが書き込まれている。NTSC方式
の場合、525ライン／フレームの関係があるので、本来
１個のタイミングパルスを発生させるデータは、525ビ
ットとなる。しかし、ビデオ信号へのノイズを考慮し
て、タイミングパルスのほとんどは垂直帰線期間内で変
化するので、本例においては、このように変化する前後
のデータのみがROM（692）に書き込まれる。例えば、１
個のタイミングパルスを発生させるためにROM（692）に
書き込まれるデータは32ビットとされる。このように、
垂直方向に繰り返す１個のタイミングパルスを発生させ
るためにROM（692）に書き込まれるデータが32ビットで
あるので、アドレスカウンタは32のアドレスを指定でき
れば足り、上述したように５ビットカウンタ（691）で
構成される。なお、ROM（692）には、タイミングパルス
が変化する前後のデータのみが書き込まれるので、この
データを対応するタイミングで読み出して出力させるた
めに、図示せずも例えば同期回路（64）より発生される
制御信号によってカウンタ（691）のカウント動作が制
御される。This vertical ROM circuit (69) is configured, for example, as shown in FIG. In the figure, reference numeral (691) denotes a 5-bit counter constituting an address counter. The clock CLKV is supplied to the clock terminal CK of the counter (691), the reset pulse P _RV is supplied to the reset terminal RE. The 5-bit count output of the counter (691) is supplied to the ROM (692) as an address signal. At each address of the ROM (692), data of a timing pulse repeated in the vertical direction is written. In the case of the NTSC system, since there is a relationship of 525 lines / frame, data for generating one timing pulse is originally 525 bits. However, in consideration of noise in the video signal, most of the timing pulses change in the vertical blanking period. In this example, only data before and after such a change is written to the ROM (692). For example, 1
The data written to the ROM (692) to generate the number of timing pulses is 32 bits. in this way,
Since the data written to the ROM (692) for generating one timing pulse that repeats in the vertical direction is 32 bits, it is sufficient that the address counter can specify 32 addresses, and as described above, the 5-bit counter (691) It consists of. Since only data before and after the timing pulse changes are written into the ROM (692), the data is generated by, for example, a synchronization circuit (64) (not shown) in order to read and output the data at the corresponding timing. The counting operation of the counter (691) is controlled by the control signal.

また、第１図に戻って、水平ROM回路（65）より出力
されるパルスS_H1及びS_H2及び垂直ROM回路（69）より出
力されるパルスS_V1は垂直クロック回路（68）に供給さ
れ、この垂直クロック回路（68）においては垂直転送ク
ロックV1′〜V4′（第14図Ｇ〜Ｊに図示）及びセンサー
ゲート信号XSG（第14図Ｆに図示）が形成され、夫々端
子（70）及び（71）に供給される。Further, returning to FIG. 1, a pulse S _V1 output from the pulse S _H1 and S _H2 and vertical ROM circuit (69) output from the horizontal ROM circuit (65) is supplied to a vertical clock circuit (68), In this vertical clock circuit (68), vertical transfer clocks V1 'to V4' (shown in FIGS. 14G to J) and a sensor gate signal XSG (shown in FIG. 14F) are formed, and the terminals (70) and (70) are respectively provided. (71).

また、端子（61）に供給される周波数信号S1は分周器
（72）で4fscの周波数を有する周波数信号S2′とされた
のち、ゲート回路（73）を介して位相調整回路（74）に
供給される。このゲート回路（73）には、水平ROM回路
（65）より出力されるパルスS_H3がゲートパルスとして
供給されるので、位相調整回路（74）には、垂直転送期
間であり、水平転送クロックH1,H2を出力しない期間で
周波数信号S2′が供給されないようになされる。The frequency signal S1 supplied to the terminal (61) is converted into a frequency signal S2 'having a frequency of 4 fsc by the frequency divider (72), and then sent to the phase adjustment circuit (74) via the gate circuit (73). Supplied. The gate circuit (73) is supplied with the pulse _SH3 output from the horizontal ROM circuit (65) as a gate pulse, so that the phase adjustment circuit (74) is in the vertical transfer period and the horizontal transfer clock H1 , H2 are not output, so that the frequency signal S2 'is not supplied.

この位相調整回路（74）では、周波数信号S2′より水
平転送クロックH1,H2（第18図A,Bに図示）、リセットパ
ルスXPG（第18図Ｃに図示）、サンプリングパルスSHP,S
HD（第18図F,Gに図示）が形成され、夫々位相調整され
る。この場合、水平転送クロックH1,H2の位相調整は、
後述する水平クロックドライバでの群遅延をも考慮して
行なわれる。In this phase adjusting circuit (74), the horizontal transfer clocks H1 and H2 (shown in FIGS. 18A and B), the reset pulse XPG (shown in FIG. 18C), and the sampling pulses SHP and S
HD (shown in FIGS. 18F and G) are formed and their phases are adjusted respectively. In this case, the phase adjustment of the horizontal transfer clocks H1 and H2 is
This is performed in consideration of a group delay in a horizontal clock driver described later.

位相調整部は、第９図に示すようにインバータ（91）
が直列接続されたインバータ列を用いて行なわれる。つ
まり、インバータの遅延時間（プロパゲーションディレ
イタイム）を利用するものである。この場合、遅延時間
を安定して再現するため、各インバータ（91）の特性は
全く同一の特性のものとされると共に、各インバータ
（91）間の配線長は同一にされて各インバータ（91）の
出力につく容量（遅延時間を決める要素である）が一定
となるようにされる。このとき、プロセスのばらつき
（特に配線の容量のばらつき）を解消するために、配線
は最短とされる。また、各インバータ列はインバータ
（91）のレイアウト及びインバータ（91）間の配線長を
含めて１つのセルとして取り扱われる。即ち、各インバ
ータ列は、相互に同一形状で、同一の特性で近接配置さ
れる。このような各インバータ列において、出力を取り
出す点を変更することで位相調整が行なわれる。第９図
において、（92）は出力バッファである。The phase adjuster includes an inverter (91) as shown in FIG.
Is performed by using a series of inverters connected in series. That is, the delay time of the inverter (propagation delay time) is used. In this case, in order to stably reproduce the delay time, the characteristics of the respective inverters (91) are made to have exactly the same characteristics, and the wiring length between the respective inverters (91) is made the same so that the respective inverters (91) are made identical. ) Is fixed so that the capacitance (which is a factor that determines the delay time) attached to the output of () is constant. At this time, the wiring is made the shortest in order to eliminate the variation in the process (particularly the variation in the capacitance of the wiring). Each inverter row is treated as one cell including the layout of the inverter (91) and the wiring length between the inverters (91). That is, the inverter rows have the same shape and are arranged close to each other with the same characteristics. In each of the inverter trains, the phase is adjusted by changing the point at which the output is taken out. In FIG. 9, reference numeral (92) denotes an output buffer.

なお、上述していないが、タイミング発生回路（60）
の全体は同一基板上でIC化されて形成され、その配線は
多層配線とされる。この位相調整部の配線は最上層の配
線とされ、いわゆる2Alで行なわれる。したがって、2Al
マスク１枚の変更により、外部回路条件に合った位相に
調整される。Although not described above, the timing generation circuit (60)
Are formed as ICs on the same substrate, and the wiring is a multilayer wiring. The wiring of this phase adjustment unit is the uppermost wiring, and is made of so-called 2Al. Therefore, 2Al
By changing one mask, the phase is adjusted to the phase that meets the external circuit conditions.

また、位相調整回路（74）で位相調整されたリセット
パルスXPG、サンプリングパルスSHP,SHDは、夫々端子
（75），（76），（77）に供給される。また、位相調整
回路（74）で位相調整された水平転送クロックH1,H2
は、夫々水平クロックドライバ（781）及び（782）を介
して端子（79），（80）に供給される。この場合、水平
クロックドライバ（781），（782）は、夫々第10図に示
すように、インバータI₁〜I₅が直列接続されて構成され
る。この場合、インバータI₁〜I₅は、夫々第11図に示す
ように、ＰチャンネルMOSFETQ_PとＮチャンネルMOSFETQ_N
とが接続されて構成されるが、インバータI₁からI₅とな
るに従って、FETQ_P,Q_N共にチャンネル幅が約３倍ずつ増
加されて形成され（チャンネル長は略一定）、ドライブ
能力が徐々に高められるようになされる。The reset pulse XPG and the sampling pulses SHP and SHD whose phases have been adjusted by the phase adjustment circuit (74) are supplied to terminals (75), (76) and (77), respectively. The horizontal transfer clocks H1 and H2 whose phases have been adjusted by the phase adjustment circuit (74)
Are supplied to terminals (79) and (80) via horizontal clock drivers (781) and (782), respectively. In this case, the horizontal clock driver (781), (782), as shown respectively Figure 10, composed of inverters I ₁ ~I ₅ are connected in series. In this case, as shown in FIG. 11, the inverters I _{1 to} I _{5 respectively} include a P-channel MOSFET Q _P and an N-channel MOSFET Q _N
Preparative there is formed is connected, according to the inverter I ₁ becomes I _5, FETQ _P, Q _N are both formed by increasing the channel width by about 3-fold (channel length is substantially constant), the drive capacity is gradually To be enhanced.

また、第１図に戻って、分周器（66）より出力される
4fscの周波数の周波数信号S2は端子（81）に供給され
る。Returning to FIG. 1, the signal is output from the frequency divider (66).
The frequency signal S2 having a frequency of 4fsc is supplied to the terminal (81).

第12図は、第１図例のタイミング発生回路（60）を用
いた場合のCCD固体撮像装置を示したものであり、第19
図と対応する部分には同一符号を付して示している。FIG. 12 shows a CCD solid-state imaging device using the timing generation circuit (60) shown in FIG.
Parts corresponding to those in the figure are denoted by the same reference numerals.

このように本例によれば、水平方向の繰り返しパルス
S_H1〜S_H3を水平ROM回路（65）より得ると共に、垂直方
向の繰り返しパルスS_V1を垂直ROM回路（69）より得るよ
うにしているので、これら水平ROM回路（65）及び垂直R
OM回路（69）のROM（652）（653′）（654′）（692）
に書き込まれるデータ量は少なくなり、使用するROMの
容量を小さくすることができる。Thus, according to this example, the horizontal repetition pulse
With S _H1 to S _H3 to obtain the horizontal ROM circuit (65), since the repetitive pulses S _V1 in the vertical direction is to obtain from the vertical ROM circuit (69), these horizontal ROM circuit (65) and vertical R
ROM of the OM circuit (69) (652) (653 ') (654') (692)
The amount of data written to the ROM becomes smaller, and the capacity of the ROM to be used can be reduced.

また、水平ROM回路（65）及び垂直ROM回路（69）を、
夫々第２図例及び第８図例のように構成するものによれ
ば、ROM（652）及び（692）にはタイミングパルスが変
化する前後のデータのみが書き込まれるので、書き込ま
れるデータ量はさらに少なくなり、ROM（652）及び（69
2）の容量を一層小さくすることができる。Also, the horizontal ROM circuit (65) and the vertical ROM circuit (69)
According to the configuration shown in FIGS. 2 and 8, respectively, only the data before and after the timing pulse changes are written in the ROMs (652) and (692), so that the amount of data to be written is further reduced. ROM (652) and (69
2) The capacity can be further reduced.

また、水平ROM回路（65）を、第３図例及び第７図例
のように構成するものによれば、アドレスROM（653′）
には、タイミングパルスの変化時点間のインバータのデ
ータDCKが書き込まれると共に、データROM（654′）に
は、タイミングパルスの変化時点のデータのみが書き込
まれるので、書き込みデータ量は少なくなり、ROM（65
3′），（654′）の容量を小さくすることができる。According to the horizontal ROM circuit (65) configured as shown in FIGS. 3 and 7, the address ROM (653 ')
In this case, the data DCK of the inverter during the timing of the change of the timing pulse is written, and only the data at the time of the change of the timing pulse is written into the data ROM (654 '). 65
3 ′) and (654 ′) can be reduced in capacity.

また、タイミング発生回路（60）の全体は同一基板上
でIC化されて形成され、多層の配線とされる。そして、
位相調整回路（74）の配線は2Alで行なわれるので、水
平転送クロックH1,H2、リセットパルスXPG、サンプリン
グパルスSHP,SHDの位相を、2Alマスク１枚の変更により
外部回路条件に合った位相に調整することができ、位相
調整を容易に行なうことができる。Further, the entirety of the timing generation circuit (60) is formed as an IC on the same substrate, and is formed as a multilayer wiring. And
Since the wiring of the phase adjustment circuit (74) is performed with 2Al, the phases of the horizontal transfer clocks H1 and H2, the reset pulse XPG, and the sampling pulses SHP and SHD are changed to a phase that matches the external circuit conditions by changing one 2Al mask. Can be adjusted, and the phase can be easily adjusted.

また、水平クロックドライバ（781），（782）がタイ
ミング発生回路（60）と同一基板上に形成されるので、
温度特性やICのばらつきに対しても、サンプリングパル
スSHP,SHDと水平転送クロックH1,H2との位相関係は一定
となり、CCD装置（１）における遅延時間だけを考慮す
るだけで、出力回路（20）におけるサンプリングを正確
に行なわせることができる。これにより、出力信号S₀の
振幅の減少を回避できると共に、出力回路（20）でのリ
セットノイズN_Rの除去を充分に行なうことができる。Since the horizontal clock drivers (781) and (782) are formed on the same substrate as the timing generation circuit (60),
The phase relationship between the sampling pulses SHP and SHD and the horizontal transfer clocks H1 and H2 is constant with respect to temperature characteristics and variations in the IC, and the output circuit (20) can be obtained simply by considering only the delay time in the CCD device (1). ) Can be accurately performed. Thus, it is possible to avoid the amplitude reduction of the output signal S _0, it can be sufficiently to remove the reset noise N _R at the output circuit (20).

なお、プリセットパルスドライバ（35）もタイミング
発生回路（60）と同一基板上に形成することが考えられ
る。しかし、リセットパルスPGのレベルが充分でない
と、リセットが不充分となる。そこで、本例において
は、リセットパルスPGのレベルを充分とするのに、別電
源で動作する外部回路として構成した方が回路構成が簡
単となるため、あえてタイミング発生回路（60）と同一
基板上には形成していない。Note that the preset pulse driver (35) may be formed on the same substrate as the timing generation circuit (60). However, if the level of the reset pulse PG is not sufficient, the reset will be insufficient. Therefore, in this example, in order to make the level of the reset pulse PG sufficient, it is easier to configure the circuit as an external circuit that operates with a separate power supply, so that the circuit configuration is simplified. Is not formed.

Ｈ 発明の効果 上述せる本発明によれば、CCD撮像素子の水平出力レ
ジスタを駆動する水平転送クロックと、CCD撮像素子か
ら得られた撮像信号のプリチャージレベル部分及び信号
レベル部分を夫々対応した複数のサンプリングパルスに
よりサンプリングホールドして出力信号を得るサンプル
ホールド回路に供給されるサンプリングパルスとを少な
くとも発生するタイミングパルス発生回路において、水
平出力レジスタを駆動する水平クロックドライバを、水
平転送クロックの発生回路及びサンプリングパルスの発
生回路と共に、同一集積回路内に形成するようにしたの
で、各別の集積回路にて構成する場合と比べて、温度特
性やICのばらつきに対しても、水平転送クロックとサン
プリングパルスとの位相関係は一定となり、常に正確な
サンプリングを行なわせることができ、しかも水平転送
クロックとサンプリングパルスとの間の位相関係の規定
が容易となる。しかも、水平転送クロックとサンプリン
グパルスとの位相ばらつき傾向が同じであるので、ばら
つき量そのものも小さくなる。H According to the present invention described above, a plurality of horizontal transfer clocks for driving a horizontal output register of a CCD image sensor and a plurality of precharge level portions and signal level portions of an image signal obtained from the CCD image sensor corresponding to each other are provided. A timing pulse generating circuit that generates at least a sampling pulse supplied to a sample and hold circuit that obtains an output signal by sampling and holding with the sampling pulse of the horizontal clock driver that drives the horizontal output register; Since it is formed in the same integrated circuit together with the sampling pulse generation circuit, the horizontal transfer clock and sampling pulse can be used even for temperature characteristics and IC variations compared to the case where each integrated circuit is used. Phase relationship is constant, always accurate sampling And the phase relationship between the horizontal transfer clock and the sampling pulse can be easily defined. In addition, since the phase variation tendency between the horizontal transfer clock and the sampling pulse is the same, the variation itself becomes small.

例えば、同一集積回路の温度が上昇した場合、発生す
る水平転送クロックの遅延量が増加するが、同時に、サ
ンプリングパルスの遅延量も増加し、しかも、両方の遅
延量は同じになる。このため、水平転送クロックに対す
るサンプリングパルスの温度に対する位相変動を頗る小
さく抑えることができる。For example, when the temperature of the same integrated circuit increases, the delay amount of the generated horizontal transfer clock increases, but at the same time, the delay amount of the sampling pulse also increases, and both delay amounts become the same. For this reason, the phase variation with respect to the temperature of the sampling pulse with respect to the horizontal transfer clock can be suppressed very small.

又、本発明は、特に、水平方向の画素数の多い高解像
度のCCD撮像素子の場合に顕著な効果を有する。Further, the present invention has a remarkable effect particularly in the case of a high-resolution CCD image sensor having a large number of pixels in the horizontal direction.

【図面の簡単な説明】[Brief description of the drawings]

第１図は本発明の一実施例を示す構成図、第２図〜第12
図はその説明のための図、第13図〜第19図は従来例の説
明のための図である。 （60）はタイミング発生回路、（64）は同期回路、（6
5）は水平ROM回路、（68）は垂直クロック回路、（69）
は垂直ROM回路、（74）は位相調整回路、（781）及び
（782）は水平クロックドライバである。FIG. 1 is a block diagram showing an embodiment of the present invention, and FIGS.
FIGS. 13 to 19 are views for explaining the conventional example. (60) is the timing generation circuit, (64) is the synchronization circuit, (6)
5) is horizontal ROM circuit, (68) is vertical clock circuit, (69)
Is a vertical ROM circuit, (74) is a phase adjustment circuit, and (781) and (782) are horizontal clock drivers.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 真木 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (56)参考文献 特開 昭62−213484（ＪＰ，Ａ) 実開 昭61−119473（ＪＰ，Ｕ) ──────────────────────────────────────────────────続 き Continuation of the front page (72) Maki Sato, inventor, Sony Corporation, 6-7-35 Kita-Shinagawa, Shinagawa-ku, Tokyo (56) References JP-A-62-213484 (JP, A) 61-119473 (JP, U)

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】CCD撮像素子の水平出力レジスタを駆動す
る水平転送クロックと、上記CCD撮像素子から得られた
撮像信号のプリチャージレベル部分及び信号レベル部分
を夫々対応した複数のサンプリングパルスによりサンプ
リングホールドして出力信号を得るサンプルホールド回
路に供給されるサンプリングパルスとを少なくとも発生
するタイミングパルス発生回路において、 上記水平出力レジスタを駆動する水平クロックドライバ
を、上記水平転送クロックの発生回路及び上記サンプリ
ングパルスの発生回路と共に、同一集積回路内に形成す
ることを特徴とするタイミングパルス発生回路。1. A horizontal transfer clock for driving a horizontal output register of a CCD image sensor, and a plurality of sampling pulses respectively corresponding to a precharge level portion and a signal level portion of an image signal obtained from the CCD image sensor. A timing pulse generating circuit for generating at least a sampling pulse supplied to a sample and hold circuit for obtaining an output signal, comprising: a horizontal clock driver for driving the horizontal output register; A timing pulse generation circuit formed together with the generation circuit in the same integrated circuit.