JPH09205204A - 絶縁ゲート型半導体装置 - Google Patents
絶縁ゲート型半導体装置Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【課題】 プラナー型・溝堀り型共存のＩＧＴが本来意
図した通りの特性を発揮できるようにする。 【解決手段】 チャネルを形成するためのプラナー型構
造及び溝堀り型構造の２種類の構造を同一チップ内に共
存させた絶縁ゲート型半導体装置において、プラナー型
構造形成部１１である第１導電形の自己分離領域１２内
に、拡散自己整合層として第２導電型のエミッタ層１３
を形成し、該エミッタ層１３内に第１導電形の高濃度層
１４を形成し、第３の閾値電圧（Ｖthp'）を生じせし
め、プラナー型構造における閾値電圧（Ｖthp）及び溝
堀り型構造における閾値電圧（Ｖthg）との間に、Ｖthp
＜Ｖthg＜Ｖthp'の関係を成立させることにより、プラ
ナー型構造及び溝堀り型構造のＩＧＴの電流に対する寄
与度を自由に制御可能とする。
図した通りの特性を発揮できるようにする。 【解決手段】 チャネルを形成するためのプラナー型構
造及び溝堀り型構造の２種類の構造を同一チップ内に共
存させた絶縁ゲート型半導体装置において、プラナー型
構造形成部１１である第１導電形の自己分離領域１２内
に、拡散自己整合層として第２導電型のエミッタ層１３
を形成し、該エミッタ層１３内に第１導電形の高濃度層
１４を形成し、第３の閾値電圧（Ｖthp'）を生じせし
め、プラナー型構造における閾値電圧（Ｖthp）及び溝
堀り型構造における閾値電圧（Ｖthg）との間に、Ｖthp
＜Ｖthg＜Ｖthp'の関係を成立させることにより、プラ
ナー型構造及び溝堀り型構造のＩＧＴの電流に対する寄
与度を自由に制御可能とする。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁ゲート型半導
体装置（以下、ＩＧＴと略記する）の中でも特にプラナ
ー型及び溝堀り型が同一の半導体チップ内に共存してい
るＩＧＴに関し、両ＭＯＳ ＦＥＴチャネル部の閾値電
圧の相互関係を自由に制御することを目的に、Ｐ型自己
分離領域内に設けたＰ↑＋層を所望の形状にしたＩＧＴ
に関するものである。
体装置（以下、ＩＧＴと略記する）の中でも特にプラナ
ー型及び溝堀り型が同一の半導体チップ内に共存してい
るＩＧＴに関し、両ＭＯＳ ＦＥＴチャネル部の閾値電
圧の相互関係を自由に制御することを目的に、Ｐ型自己
分離領域内に設けたＰ↑＋層を所望の形状にしたＩＧＴ
に関するものである。
【０００２】
【従来の技術】従来のこの種のＩＧＴの構造を図９及び
図１０を参照して説明する。これらの図に示されたＩＧ
Ｔは、プラナー型及び溝堀り型共存の構造を備えてい
る。図９では溝堀り部をいわゆるＵ字状溝１とした構造
であり、また、図１０では該溝堀り部がいわゆるトレン
チ構造２をしている。ところで、いずれもこれらの溝堀
り型構造をあえてプラナー（平面）型構造と共存させる
のは、その目的において共通点がある。即ち、本来製法
の行い易さ、不純物濃度の制御のし易さからすると、プ
ラナー型そのものが優れていることは言うまでもない
が、現在一般に広く普及しているかかるプラナー型にも
溝堀り型に比べてどうしても劣る面がある。
図１０を参照して説明する。これらの図に示されたＩＧ
Ｔは、プラナー型及び溝堀り型共存の構造を備えてい
る。図９では溝堀り部をいわゆるＵ字状溝１とした構造
であり、また、図１０では該溝堀り部がいわゆるトレン
チ構造２をしている。ところで、いずれもこれらの溝堀
り型構造をあえてプラナー（平面）型構造と共存させる
のは、その目的において共通点がある。即ち、本来製法
の行い易さ、不純物濃度の制御のし易さからすると、プ
ラナー型そのものが優れていることは言うまでもない
が、現在一般に広く普及しているかかるプラナー型にも
溝堀り型に比べてどうしても劣る面がある。
【０００３】これを図９を参照して説明する。プラナー
型装置のＰ型自己分離領域（以下、Ｐ−ウエルと呼ぶ）
相互間には、ＩＧＴがオンモードを開始した後、図示の
ような空乏層２が両Ｐ−ウエル３，３側からＮ↑−層エ
ピタキシャル層４側に張り出して形成されるため、該Ｉ
ＧＴのオン電流はこの両空乏層２，２により狭められた
狭い通路を経て、チャネル、ソースにと流れる（経路
）。この時、この狭い通路の部分にＲJFET抵抗分が発
生し、このＲJFETと電流ＩONとの積がこの部分で浪費さ
れる電圧降下分を発生させる。即ち、ΔＶRJFET＝ＩON
・ＲJFET・・・・・（１）で示される電圧降下が生じ
る。他の学術文献等の資料によれば、上記ΔＶRJFETの
値は、６００Ｖ系半導体装置における定格電流におい
て、約０．２Ｖ程度であると言われ、これがプラナー型
のどうしても避けることができない欠点として残る。
型装置のＰ型自己分離領域（以下、Ｐ−ウエルと呼ぶ）
相互間には、ＩＧＴがオンモードを開始した後、図示の
ような空乏層２が両Ｐ−ウエル３，３側からＮ↑−層エ
ピタキシャル層４側に張り出して形成されるため、該Ｉ
ＧＴのオン電流はこの両空乏層２，２により狭められた
狭い通路を経て、チャネル、ソースにと流れる（経路
）。この時、この狭い通路の部分にＲJFET抵抗分が発
生し、このＲJFETと電流ＩONとの積がこの部分で浪費さ
れる電圧降下分を発生させる。即ち、ΔＶRJFET＝ＩON
・ＲJFET・・・・・（１）で示される電圧降下が生じ
る。他の学術文献等の資料によれば、上記ΔＶRJFETの
値は、６００Ｖ系半導体装置における定格電流におい
て、約０．２Ｖ程度であると言われ、これがプラナー型
のどうしても避けることができない欠点として残る。
【０００４】一方、このようなプラナー型ＩＧＴに、該
ＩＧＴのスイッチング速度を改善することを目的として
重金属、特に金（Ａｕ）を用いると、図１１に示すよう
にコレクタ・エミッタ間の電流（ＩCE）の立上り部に負
性モードＭｎを有するようになり、これが特定用途での
使用で問題となる。これを避け初期のスムーズな電流の
立ち上がりを得るために提唱された構造が、前記図９及
び図１０に概略図示した特開平２−３１２２８１号公報
記載のプラナー型・溝堀り型共存のＩＧＴである。
ＩＧＴのスイッチング速度を改善することを目的として
重金属、特に金（Ａｕ）を用いると、図１１に示すよう
にコレクタ・エミッタ間の電流（ＩCE）の立上り部に負
性モードＭｎを有するようになり、これが特定用途での
使用で問題となる。これを避け初期のスムーズな電流の
立ち上がりを得るために提唱された構造が、前記図９及
び図１０に概略図示した特開平２−３１２２８１号公報
記載のプラナー型・溝堀り型共存のＩＧＴである。
【０００５】図９及び図１０の従来構造であるプラナー
型・溝堀り型共存のＩＧＴが本来意図するところは、概
略以下の通りである。即ち、ＲJFET効果を、特に立ち上
がり時において避ける、あるいは軽減する目的をもっ
て、図９及び図１０における経路にはＲJFETが本来存
在しないことから、特に立ち上がり時の電流の一部を経
路から経路へと、その一部あるいは全てを回し、分
散させることである。なお、全てが経路である場合は
完全な溝堀り型に相当し、この場合は本発明の対象外で
あるため、ここではその説明を省略する。
型・溝堀り型共存のＩＧＴが本来意図するところは、概
略以下の通りである。即ち、ＲJFET効果を、特に立ち上
がり時において避ける、あるいは軽減する目的をもっ
て、図９及び図１０における経路にはＲJFETが本来存
在しないことから、特に立ち上がり時の電流の一部を経
路から経路へと、その一部あるいは全てを回し、分
散させることである。なお、全てが経路である場合は
完全な溝堀り型に相当し、この場合は本発明の対象外で
あるため、ここではその説明を省略する。
【０００６】上記の結果、初期のスムーズな立ち上がり
特性を得、ＩＧＴが一旦オンした後は、経路に十分な
通路が形成されるようになるので、その後は、ＲJFET効
果以外は特性上においても、殆ど全ての点、例えばチャ
ネル特性、耐量等で勝るプラナー型の経路を主に電流
を負担させることを意図していると考察される。一方、
実際のＩＧＴに上記の構造を適用して見ると、本来意図
した通りに該ＩＧＴが動作しないことが判明した。即
ち、従来構造のプラナー型・溝堀り型共存装置のままで
は実際には以下のような問題点が発生する。
特性を得、ＩＧＴが一旦オンした後は、経路に十分な
通路が形成されるようになるので、その後は、ＲJFET効
果以外は特性上においても、殆ど全ての点、例えばチャ
ネル特性、耐量等で勝るプラナー型の経路を主に電流
を負担させることを意図していると考察される。一方、
実際のＩＧＴに上記の構造を適用して見ると、本来意図
した通りに該ＩＧＴが動作しないことが判明した。即
ち、従来構造のプラナー型・溝堀り型共存装置のままで
は実際には以下のような問題点が発生する。
【０００７】図８はＤＳＡ（拡散自己整合）窓５を通し
て２種類の不純物をＤＳＡ拡散した場合の縦方向、横方
向での不純物濃度分布を説明するための図である。この
図において、分布は、Ｐ−ウエル３及びＮ↑＋ソース
層６の拡散後の縦方向分布（Gaussian分布）を示す。ま
た、分布は上記拡散における図のＢ点から右のＸ方向
の分布（Complementaly-Error-function分布）を表わし
たものである。ここで、縦方向分布（分布）を数式で
表わせば以下の（２）式のようになる。
て２種類の不純物をＤＳＡ拡散した場合の縦方向、横方
向での不純物濃度分布を説明するための図である。この
図において、分布は、Ｐ−ウエル３及びＮ↑＋ソース
層６の拡散後の縦方向分布（Gaussian分布）を示す。ま
た、分布は上記拡散における図のＢ点から右のＸ方向
の分布（Complementaly-Error-function分布）を表わし
たものである。ここで、縦方向分布（分布）を数式で
表わせば以下の（２）式のようになる。
【０００８】
【数１】
【０００９】また、横方向分布（分布）を数式で表わ
せば以下の（３）式のようになる。
せば以下の（３）式のようになる。
【００１０】
【数２】
【００１１】次に、ある拡散条件の下でＤＳＡ拡散を行
った時の分布の一例を図１３に示す。次に、閾値電圧の
基本式を以下の（４）式に示す。
った時の分布の一例を図１３に示す。次に、閾値電圧の
基本式を以下の（４）式に示す。
【００１２】
【数３】
【００１３】上記（４）式より閾値電圧Ｖthp（プラナ
ー型）及び閾値電圧Ｖthg（溝堀り型）を求める。この
場合、上記（４）式中のＮａmaxに図１３のＮａmaxと
Ｎａmaxを代入して上記のＶthpとＶthgとする。その
結果、Ｖthp＝６．０６３（Ｖ）、Ｖthg＝１３．９
３７（Ｖ）となった。また、Ｎａmax＝７．５×１０
↑17（１／ｃｍ↑3）、Ｎａmax＝１．６×１０↑17
（１／ｃｍ↑3）と仮定した時、単純計算によれば、Δ
Ｖth（閾値電圧の差）は以下の（５）式のようになる。 ΔＶth＝｜Ｖthg−Ｖthp｜＝｜１３．９４−６．０６｜＝７．８８（Ｖ）・・ ・・・・・（５）
ー型）及び閾値電圧Ｖthg（溝堀り型）を求める。この
場合、上記（４）式中のＮａmaxに図１３のＮａmaxと
Ｎａmaxを代入して上記のＶthpとＶthgとする。その
結果、Ｖthp＝６．０６３（Ｖ）、Ｖthg＝１３．９
３７（Ｖ）となった。また、Ｎａmax＝７．５×１０
↑17（１／ｃｍ↑3）、Ｎａmax＝１．６×１０↑17
（１／ｃｍ↑3）と仮定した時、単純計算によれば、Δ
Ｖth（閾値電圧の差）は以下の（５）式のようになる。 ΔＶth＝｜Ｖthg−Ｖthp｜＝｜１３．９４−６．０６｜＝７．８８（Ｖ）・・ ・・・・・（５）
【００１４】以上のことから例えば図１３場合、プラナ
ー型と溝堀り型では明かにＶthg＞Ｖthpとなっているこ
とが分かる。さらにはＵ字状溝形成面は、〈１００〉結
晶ウェーハを用いると、異方性エッチング後〈１１１〉
面となっているため、Ｕ−ＭＯＳ ＦＥＴのチャネル
は、Ｄ−ＭＯＳ ＦＥＴのチャネルの約１．５倍長とな
ること、また、結晶面の酸化速度差によりゲート酸化膜
厚は約１３００オングストローム（Ｄ−ＭＯＳ ＦＥＴ
の場合、１０００オングストローム）となるため、余計
にＶthgを増大させるという結果になる。
ー型と溝堀り型では明かにＶthg＞Ｖthpとなっているこ
とが分かる。さらにはＵ字状溝形成面は、〈１００〉結
晶ウェーハを用いると、異方性エッチング後〈１１１〉
面となっているため、Ｕ−ＭＯＳ ＦＥＴのチャネル
は、Ｄ−ＭＯＳ ＦＥＴのチャネルの約１．５倍長とな
ること、また、結晶面の酸化速度差によりゲート酸化膜
厚は約１３００オングストローム（Ｄ−ＭＯＳ ＦＥＴ
の場合、１０００オングストローム）となるため、余計
にＶthgを増大させるという結果になる。
【００１５】
【発明が解決しようとする課題】上記した従来のＩＧＴ
には概略次のような解決しようとする課題がある。 （１）閾値電圧Ｖthp（プラナー型）＜閾値電圧Ｖthg
（溝堀り型）となっているため、通常ＶthpでＩＧＴが
まずオンし、続いてＶthgで、ある運転条件が満たされ
た時にオンする。 （２）結果として、このままでは意図したような初期の
スムーズな運転開始時のコレクタ・エミッタ間電流の立
ち上がり特性を期待できない。即ち、依然としてプラナ
ー構造の狭い通路が主電流通路となり、本来期待した効
果が得られない。 （３）上記のことを防ぐためには溝堀りの途中でエッチ
ングを中断し、濃度補償用のＮ型不純物を溝底部のＰ型
層に導入後再エッチングするとか、あるいは表面の局所
にのみ注入しておいた後、エッチングする等の手段が必
要なため、工程が複雑で、かつ、閾値電圧Ｖthgはあく
までもエッチング後の〈１１１〉表面濃度により決まる
ものであるから、結果的に閾値電圧の制御が困難とな
る。
には概略次のような解決しようとする課題がある。 （１）閾値電圧Ｖthp（プラナー型）＜閾値電圧Ｖthg
（溝堀り型）となっているため、通常ＶthpでＩＧＴが
まずオンし、続いてＶthgで、ある運転条件が満たされ
た時にオンする。 （２）結果として、このままでは意図したような初期の
スムーズな運転開始時のコレクタ・エミッタ間電流の立
ち上がり特性を期待できない。即ち、依然としてプラナ
ー構造の狭い通路が主電流通路となり、本来期待した効
果が得られない。 （３）上記のことを防ぐためには溝堀りの途中でエッチ
ングを中断し、濃度補償用のＮ型不純物を溝底部のＰ型
層に導入後再エッチングするとか、あるいは表面の局所
にのみ注入しておいた後、エッチングする等の手段が必
要なため、工程が複雑で、かつ、閾値電圧Ｖthgはあく
までもエッチング後の〈１１１〉表面濃度により決まる
ものであるから、結果的に閾値電圧の制御が困難とな
る。
【００１６】
【発明の目的】本発明は、上記のような課題を解決する
ためになされたもので、プラナー型・溝堀り型共存のＩ
ＧＴが本来意図した通りの特性を発揮し得るＩＧＴを提
供することを目的とする。
ためになされたもので、プラナー型・溝堀り型共存のＩ
ＧＴが本来意図した通りの特性を発揮し得るＩＧＴを提
供することを目的とする。
【００１７】
【課題を解決するための手段】本発明のＩＧＴは、チャ
ネルを形成するためのプラナー型構造及び溝堀り型構造
の２種類の構造を同一チップ内に共存させた絶縁ゲート
型半導体装置において、プラナー型構造形成部である第
１導電形の自己分離領域内に、拡散自己整合層として第
２導電型のエミッタ層を形成し、該エミッタ層内に第１
導電形の高濃度層を形成し、第３の閾値電圧（Ｖthp'）
を生じせしめ、プラナー型構造における閾値電圧（Ｖth
p）及び溝堀り型構造における閾値電圧（Ｖthg）との間
に、Ｖthp＜Ｖthg＜Ｖthp'の関係を成立させることによ
り、プラナー型構造及び溝堀り型構造のＩＧＴの電流に
対する寄与度を自由に制御可能とする。
ネルを形成するためのプラナー型構造及び溝堀り型構造
の２種類の構造を同一チップ内に共存させた絶縁ゲート
型半導体装置において、プラナー型構造形成部である第
１導電形の自己分離領域内に、拡散自己整合層として第
２導電型のエミッタ層を形成し、該エミッタ層内に第１
導電形の高濃度層を形成し、第３の閾値電圧（Ｖthp'）
を生じせしめ、プラナー型構造における閾値電圧（Ｖth
p）及び溝堀り型構造における閾値電圧（Ｖthg）との間
に、Ｖthp＜Ｖthg＜Ｖthp'の関係を成立させることによ
り、プラナー型構造及び溝堀り型構造のＩＧＴの電流に
対する寄与度を自由に制御可能とする。
【００１８】
【発明の実施の形態】本発明は、ＩＧＴの表面側にある
閾値電圧Ｖthp（プラナー型）を制御することの方が閾
値電圧Ｖthg（溝堀り型）を制御するよりはるかに簡単
であることに着眼し、このＶthp形成部の一部を、より
閾値電圧の高いＶthp’が存在するようにし、ＶthgとＶ
thp'の形成比率をＰ↑＋層不純物導入パターン、あるい
はその深さを適切化することによって、より特性の優れ
た構造のＩＧＴを得るようにしたものである。以下に本
発明の実施例を図１乃至図４を参照して説明する。
閾値電圧Ｖthp（プラナー型）を制御することの方が閾
値電圧Ｖthg（溝堀り型）を制御するよりはるかに簡単
であることに着眼し、このＶthp形成部の一部を、より
閾値電圧の高いＶthp’が存在するようにし、ＶthgとＶ
thp'の形成比率をＰ↑＋層不純物導入パターン、あるい
はその深さを適切化することによって、より特性の優れ
た構造のＩＧＴを得るようにしたものである。以下に本
発明の実施例を図１乃至図４を参照して説明する。
【００１９】
【実施例】図１は本発明の構造を備えたＩＧＴの平面図
であり、図２〜図５は図１の各パターンを示す配置図で
ある。また、図６は図１のＡ−Ａ線に沿う断面図、図７
は図２のＢ−Ｂ線に沿う断面図である。本発明は、チャ
ネルを形成するためのプラナー型構造及び溝堀り型構造
の２種類の構造を同一チップ内に共存させたＩＧＴにお
いて、プラナー型構造形成部１１である第１導電形、例
えばＰ型の自己分離領域１２内に、拡散自己整合層とし
て第２導電型、例えばＮ↑＋型のエミッタ層１３を形成
し、該エミッタ層１３内に第１導電形、例えばＰ↑＋型
の高濃度層１４を形成したことを特徴とする。
であり、図２〜図５は図１の各パターンを示す配置図で
ある。また、図６は図１のＡ−Ａ線に沿う断面図、図７
は図２のＢ−Ｂ線に沿う断面図である。本発明は、チャ
ネルを形成するためのプラナー型構造及び溝堀り型構造
の２種類の構造を同一チップ内に共存させたＩＧＴにお
いて、プラナー型構造形成部１１である第１導電形、例
えばＰ型の自己分離領域１２内に、拡散自己整合層とし
て第２導電型、例えばＮ↑＋型のエミッタ層１３を形成
し、該エミッタ層１３内に第１導電形、例えばＰ↑＋型
の高濃度層１４を形成したことを特徴とする。
【００２０】前記高濃度層１４は、前記自己分離領域１
２の横方向拡散端がプラナー形構造形成部１１のゲート
Ｇ１側下部では前記エミッタ層１３よりも外側に形成さ
れている。また、溝堀り形構造１５のゲートＧ２側下部
では前記エミッタ層１３の内側に位置するように形成さ
れている。一方、前記高濃度層１４の深さは、前記エミ
ッタ層１３の深さよりも深く形成されている。また、前
記高濃度層１４全体の平面形状は図１に示したように、
櫛歯状に凹凸に形成され、凸部１４ａの歯幅をＬ’、凹
部１４ｂの溝幅をＬとしたときに、Ｌ／（Ｌ’＋Ｌ）＝
０〜０．５の範囲にあるのように形成されている。かか
る範囲内でその数値は目的に応じて適宜選定される。
２の横方向拡散端がプラナー形構造形成部１１のゲート
Ｇ１側下部では前記エミッタ層１３よりも外側に形成さ
れている。また、溝堀り形構造１５のゲートＧ２側下部
では前記エミッタ層１３の内側に位置するように形成さ
れている。一方、前記高濃度層１４の深さは、前記エミ
ッタ層１３の深さよりも深く形成されている。また、前
記高濃度層１４全体の平面形状は図１に示したように、
櫛歯状に凹凸に形成され、凸部１４ａの歯幅をＬ’、凹
部１４ｂの溝幅をＬとしたときに、Ｌ／（Ｌ’＋Ｌ）＝
０〜０．５の範囲にあるのように形成されている。かか
る範囲内でその数値は目的に応じて適宜選定される。
【００２１】図８は本発明と従来の構造を比較して示し
た上記高濃度層１４の平面パターン形状の例を示したも
のである。図８（ａ）はＬ’／（Ｌ’＋Ｌ）＝０．５と
したもの、図８はＬ’／（Ｌ’＋Ｌ）＝０としたもの、
また、図８（ｃ）は従来構造を示すものでＬ／（Ｌ’＋
Ｌ）＝１となっている。
た上記高濃度層１４の平面パターン形状の例を示したも
のである。図８（ａ）はＬ’／（Ｌ’＋Ｌ）＝０．５と
したもの、図８はＬ’／（Ｌ’＋Ｌ）＝０としたもの、
また、図８（ｃ）は従来構造を示すものでＬ／（Ｌ’＋
Ｌ）＝１となっている。
【００２２】
【発明の効果】本発明のＩＧＴは上記のような構造とし
たので、概略次のような効果がある。 （１）プラナー型構造形成部である第１導電形の自己分
離領域内に、拡散自己整合層として第２導電型のエミッ
タ層を形成し、該エミッタ層内に第１導電形の高濃度層
を形成し、第３の閾値電圧（Ｖthp'）を生じせしめ、プ
ラナー型構造における閾値電圧（Ｖthp）及び溝堀り型
構造における閾値電圧（Ｖthg）との間に、Ｖthp＜Ｖth
g＜Ｖthp'の関係を成立させることにより、プラナー型
構造及び溝堀り型構造のＩＧＴの電流に対する寄与度が
自由に制御可能となる。 （２）Ｌ／（Ｌ’＋Ｌ）の比率を自由に制御することに
よりプラナー型か溝堀り型を自由に制御可能となる。 （３）溝堀りの途中で注入するというような従来技術で
行っていた複雑な工程を採用することなく、制御し易い
ＩＧＴの表面側で処理できる利点がある。 （４）高濃度層を設けることは通常の例えばＩＧＢＴ構
造で行われており、特別工程を追加する必要がなく、製
造原価を増加させることもない。
たので、概略次のような効果がある。 （１）プラナー型構造形成部である第１導電形の自己分
離領域内に、拡散自己整合層として第２導電型のエミッ
タ層を形成し、該エミッタ層内に第１導電形の高濃度層
を形成し、第３の閾値電圧（Ｖthp'）を生じせしめ、プ
ラナー型構造における閾値電圧（Ｖthp）及び溝堀り型
構造における閾値電圧（Ｖthg）との間に、Ｖthp＜Ｖth
g＜Ｖthp'の関係を成立させることにより、プラナー型
構造及び溝堀り型構造のＩＧＴの電流に対する寄与度が
自由に制御可能となる。 （２）Ｌ／（Ｌ’＋Ｌ）の比率を自由に制御することに
よりプラナー型か溝堀り型を自由に制御可能となる。 （３）溝堀りの途中で注入するというような従来技術で
行っていた複雑な工程を採用することなく、制御し易い
ＩＧＴの表面側で処理できる利点がある。 （４）高濃度層を設けることは通常の例えばＩＧＢＴ構
造で行われており、特別工程を追加する必要がなく、製
造原価を増加させることもない。
【図１】本発明のＩＧＴの概略構造を示す平面図であ
る。
る。
【図２】図１のＩＧＴを形成する場合の第１のパターン
を示す配置図である。
を示す配置図である。
【図３】図１のＩＧＴを形成する場合の第２のパターン
を示す配置図である。
を示す配置図である。
【図４】図１のＩＧＴを形成する場合の第３のパターン
を示す配置図である。
を示す配置図である。
【図５】図１のＩＧＴを形成する場合の第４のパターン
を示す配置図である。
を示す配置図である。
【図６】図１のＡ−Ａ線に沿う断面図である。
【図７】図１のＢ−Ｂ線に沿う断面図である。
【図８】本発明構造（ａ），（ｂ）と従来構造（ｃ）を
比較して示した平面図である。
比較して示した平面図である。
【図９】従来のＩＧＴにおける溝堀り構造を示す断面図
である。
である。
【図１０】従来のＩＧＴにおけるトレンチ構造を示す断
面図である。
面図である。
【図１１】従来のＩＧＴにおけるコレクタ・エミッタ間
電流の立ち上がり波形図である。
電流の立ち上がり波形図である。
【図１２】二酸化シリコンのＤＳＡ窓を通して２種類の
不純物をＤＳＡ拡散した場合の縦方向・横方向での不純
物濃度分布を説明するための図である。
不純物をＤＳＡ拡散した場合の縦方向・横方向での不純
物濃度分布を説明するための図である。
【図１３】特定条件下でＤＳＡ拡散を行った場合の分布
の例を示す図である。
の例を示す図である。
１０ ＩＧＴ １１ プラナー構造形成部 １２ 自己分離領域 １３ エミッタ層 １４ 高濃度層 １４ａ 凸部 １４ｂ 凹部 １５ 溝堀り構造 １６ ポリシリコンゲート
Claims (4)
- 【請求項１】 チャネルを形成するためのプラナー型構
造及び溝堀り型構造の２種類の構造を同一チップ内に共
存させた絶縁ゲート型半導体装置において、プラナー型
構造形成部である第１導電形の自己分離領域内に、拡散
自己整合層として第２導電型のエミッタ層を形成し、該
エミッタ層内に第１導電形の高濃度層を形成したことを
特徴とする絶縁ゲート型半導体装置。 - 【請求項２】 前記高濃度層は、前記自己分離領域の横
方向拡散端がプラナー形構造のゲート側下部では前記エ
ミッタ層よりも外側に形成され、かつ、溝堀り形構造の
ゲート側下部では前記エミッタ層の内側に位置するよう
に形成したことを特徴とする請求項１に記載の絶縁ゲー
ト型半導体装置。 - 【請求項３】 前記高濃度層の深さは、前記エミッタ層
の深さよりも深く形成したことを特徴とする請求項２に
記載の絶縁ゲート型半導体装置。 - 【請求項４】 前記高濃度層の平面形状は櫛歯状に凹凸
に形成され、凸部の歯幅をＬ’、凹部の溝幅をＬとした
ときに、Ｌ／（Ｌ’＋Ｌ）＝０〜０．５の範囲にあるの
ように、前記凹凸部を形成したことを特徴とする請求項
１乃至請求項３のいずれかに記載の絶縁ゲート型半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8031376A JPH09205204A (ja) | 1996-01-25 | 1996-01-25 | 絶縁ゲート型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8031376A JPH09205204A (ja) | 1996-01-25 | 1996-01-25 | 絶縁ゲート型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09205204A true JPH09205204A (ja) | 1997-08-05 |
Family
ID=12329543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8031376A Pending JPH09205204A (ja) | 1996-01-25 | 1996-01-25 | 絶縁ゲート型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09205204A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004032243A1 (en) * | 2002-10-04 | 2004-04-15 | Koninklijke Philips Electronics N.V. | Power semiconductor devices |
| EP1703566A1 (en) * | 2005-03-18 | 2006-09-20 | AMI Semiconductor Belgium BVBA | MOS device having at least two channel regions |
| US7372088B2 (en) | 2004-01-27 | 2008-05-13 | Matsushita Electric Industrial Co., Ltd. | Vertical gate semiconductor device and method for fabricating the same |
| JP2008166775A (ja) * | 2006-12-27 | 2008-07-17 | Dongbu Hitek Co Ltd | 半導体素子及びその製造方法 |
| US7626229B2 (en) | 2004-02-16 | 2009-12-01 | Panasonic Corporation | Semiconductor device and method for fabricating the same |
| JP2014508409A (ja) * | 2011-02-12 | 2014-04-03 | フリースケール セミコンダクター インコーポレイテッド | 半導体素子及び関連する形成方法 |
-
1996
- 1996-01-25 JP JP8031376A patent/JPH09205204A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004032243A1 (en) * | 2002-10-04 | 2004-04-15 | Koninklijke Philips Electronics N.V. | Power semiconductor devices |
| US7372088B2 (en) | 2004-01-27 | 2008-05-13 | Matsushita Electric Industrial Co., Ltd. | Vertical gate semiconductor device and method for fabricating the same |
| US7626229B2 (en) | 2004-02-16 | 2009-12-01 | Panasonic Corporation | Semiconductor device and method for fabricating the same |
| EP1703566A1 (en) * | 2005-03-18 | 2006-09-20 | AMI Semiconductor Belgium BVBA | MOS device having at least two channel regions |
| JP2008166775A (ja) * | 2006-12-27 | 2008-07-17 | Dongbu Hitek Co Ltd | 半導体素子及びその製造方法 |
| JP2014508409A (ja) * | 2011-02-12 | 2014-04-03 | フリースケール セミコンダクター インコーポレイテッド | 半導体素子及び関連する形成方法 |
| US9105495B2 (en) | 2011-02-12 | 2015-08-11 | Freescale Semiconductor, Inc. | Semiconductor device and related fabrication methods |
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