JPH09204295A - スティッキービット検出回路 - Google Patents
スティッキービット検出回路Info
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- JPH09204295A JPH09204295A JP8012645A JP1264596A JPH09204295A JP H09204295 A JPH09204295 A JP H09204295A JP 8012645 A JP8012645 A JP 8012645A JP 1264596 A JP1264596 A JP 1264596A JP H09204295 A JPH09204295 A JP H09204295A
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Abstract
(57)【要約】
【課題】 丸め処理を伴なう浮動小数点加減算回路にお
いて、右シフトする仮数部の最下位ビットからのビット
列とシフト量に注目して高速にスティッキービットを生
成するスティッキービット検出回路を提供する。 【解決手段】 入力オペランドの指数部を比較してその
小さい方の仮数部の最下位ビットから０の続く数を数え
るリーディングゼロ回路５０と、小さい方の指数部を有
するオペランドを大きい方の指数部に桁合わせを行うた
めの仮数部右シフト量を算出する比較減算回路１０と、
前記リーディングゼロ回路５０の出力と前記仮数部右シ
フト量とを比較し右シフト量が大きいときにスティッキ
ービット“１”を送出する比較回路５１とから構成され
る。
いて、右シフトする仮数部の最下位ビットからのビット
列とシフト量に注目して高速にスティッキービットを生
成するスティッキービット検出回路を提供する。 【解決手段】 入力オペランドの指数部を比較してその
小さい方の仮数部の最下位ビットから０の続く数を数え
るリーディングゼロ回路５０と、小さい方の指数部を有
するオペランドを大きい方の指数部に桁合わせを行うた
めの仮数部右シフト量を算出する比較減算回路１０と、
前記リーディングゼロ回路５０の出力と前記仮数部右シ
フト量とを比較し右シフト量が大きいときにスティッキ
ービット“１”を送出する比較回路５１とから構成され
る。
Description
【０００１】
【発明の属する技術分野】本発明はスティッキービット
検出回路に関し、特に丸め処理を行なう浮動小数点加減
算回路に組込まれるスティッキービット検出回路に関す
る。なお、スティッキービットとは、浮動小数点表示さ
れた２数について指数部を大きい方の数に一致させると
き小さい方の数の仮数部を右シフトしてあふれるビット
の論理和のことである。
検出回路に関し、特に丸め処理を行なう浮動小数点加減
算回路に組込まれるスティッキービット検出回路に関す
る。なお、スティッキービットとは、浮動小数点表示さ
れた２数について指数部を大きい方の数に一致させると
き小さい方の数の仮数部を右シフトしてあふれるビット
の論理和のことである。
【０００２】
【従来の技術】従来、浮動小数点演算を高速に実行する
ために種々な手段が工夫されている。たとえば、特開平
３−１７１２２８号公報によれば、丸め処理に伴なう桁
上がりの伝搬時間を減少させることにより高速化を実現
する浮動小数点演算装置が開示されている。また、上記
したスティッキービットを生成するタイミングを早める
ことによっても効果的な高速演算処理を実現できる。
ために種々な手段が工夫されている。たとえば、特開平
３−１７１２２８号公報によれば、丸め処理に伴なう桁
上がりの伝搬時間を減少させることにより高速化を実現
する浮動小数点演算装置が開示されている。また、上記
したスティッキービットを生成するタイミングを早める
ことによっても効果的な高速演算処理を実現できる。
【０００３】従来の浮動小数点演算におけるスティッキ
ービットの検出は、入力オペランドの指数部を比較し、
最も大きい指数部に小さい指数部を合わせるように小さ
い指数部を有する仮数部を指数部の差だけ右側（下位ビ
ット側）にシフトした後、仮数部からシフトアウトする
ビットの全ての論理和をとることによって行なってい
る。
ービットの検出は、入力オペランドの指数部を比較し、
最も大きい指数部に小さい指数部を合わせるように小さ
い指数部を有する仮数部を指数部の差だけ右側（下位ビ
ット側）にシフトした後、仮数部からシフトアウトする
ビットの全ての論理和をとることによって行なってい
る。
【０００４】上記のようなスティッキービットを検出す
るための回路は、例えば、図３のように構成されたもの
がある。同図において、第１オペランドと第２オペラン
ドのそれぞれの指数部を比較し、第１オペランドと第２
オペランドのそれぞれの指数部の大きい方から小さい方
を減算する比較減算回路１０は、比較信号１１とシフト
量信号１２を出力する。
るための回路は、例えば、図３のように構成されたもの
がある。同図において、第１オペランドと第２オペラン
ドのそれぞれの指数部を比較し、第１オペランドと第２
オペランドのそれぞれの指数部の大きい方から小さい方
を減算する比較減算回路１０は、比較信号１１とシフト
量信号１２を出力する。
【０００５】また、仮数部選択回路２０は、比較信号１
１より入力オペランドの指数部が大きい方の仮数部を絶
対値加減算回路６０へ、指数部が小さい方の仮数部をシ
フト回路３０へ出力するように選択する。さらに、シフ
ト回路３０は、シフト量信号１２に従って指数部が小さ
い方の仮数部を右へシフトさせて桁合わせを行い、シフ
ト結果を絶対値加減算回路６０へ、右シフト後仮数部か
らシフトアウトするビットの全てをＯＲ回路４０へ出力
する。
１より入力オペランドの指数部が大きい方の仮数部を絶
対値加減算回路６０へ、指数部が小さい方の仮数部をシ
フト回路３０へ出力するように選択する。さらに、シフ
ト回路３０は、シフト量信号１２に従って指数部が小さ
い方の仮数部を右へシフトさせて桁合わせを行い、シフ
ト結果を絶対値加減算回路６０へ、右シフト後仮数部か
らシフトアウトするビットの全てをＯＲ回路４０へ出力
する。
【０００６】そして、ＯＲ回路４０は、シフト回路３０
からの仮数部からシフトアウトするビットの全ての論理
和をとることによってスティッキービットを検出し、絶
対値加減算回路６０へ出力する。なお、絶対値加減算回
路６０は、指数部の大きい方の仮数部と、桁合わせ後の
仮数部およびスティッキービットとを絶対値加減算処理
する。
からの仮数部からシフトアウトするビットの全ての論理
和をとることによってスティッキービットを検出し、絶
対値加減算回路６０へ出力する。なお、絶対値加減算回
路６０は、指数部の大きい方の仮数部と、桁合わせ後の
仮数部およびスティッキービットとを絶対値加減算処理
する。
【０００７】例えば、第１オペランドの指数部の方が大
きい場合、比較減算回路１０では指数部同士の比較か
ら、第１オペランドの指数部から第２オペランドの指数
部を減算し、減算結果をシフト量信号１２としてシフト
回路３０へ出力する。
きい場合、比較減算回路１０では指数部同士の比較か
ら、第１オペランドの指数部から第２オペランドの指数
部を減算し、減算結果をシフト量信号１２としてシフト
回路３０へ出力する。
【０００８】また、仮数部選択回路２０は比較信号１１
によって、第２オペランドの仮数部をシフト回路３０へ
出力し、第１オペランドの仮数部を絶対値加減算回路６
０へ出力する。さらに、シフト回路３０は第２オペラン
ドの仮数部を、シフト量信号１２に従って右シフトす
る。そして仮数部のビット幅から右にシフトアウトされ
る全ビットをＯＲ回路４０に入力して論理和をとりステ
ィッキービットを検出する。
によって、第２オペランドの仮数部をシフト回路３０へ
出力し、第１オペランドの仮数部を絶対値加減算回路６
０へ出力する。さらに、シフト回路３０は第２オペラン
ドの仮数部を、シフト量信号１２に従って右シフトす
る。そして仮数部のビット幅から右にシフトアウトされ
る全ビットをＯＲ回路４０に入力して論理和をとりステ
ィッキービットを検出する。
【０００９】ここで第１オペランドの仮数部と桁合わせ
後の第２オペランドの仮数部と上記のスティッキービッ
トとの絶対値加算処理を開始することができる。
後の第２オペランドの仮数部と上記のスティッキービッ
トとの絶対値加算処理を開始することができる。
【００１０】
【発明が解決しようとする課題】上記のように、従来の
スティッキービットの検出には、比較減算処理，右シフ
ト処理，ＯＲ処理の３段階、あるいは比較減算処理，仮
数部選択処理，右シフト処理，ＯＲ処理の４段階が必要
となる。すなわち、３段階または４段階の処理を逐次に
実行しているので、本命の加減算処理までに多くの時間
を費やしている。
スティッキービットの検出には、比較減算処理，右シフ
ト処理，ＯＲ処理の３段階、あるいは比較減算処理，仮
数部選択処理，右シフト処理，ＯＲ処理の４段階が必要
となる。すなわち、３段階または４段階の処理を逐次に
実行しているので、本命の加減算処理までに多くの時間
を費やしている。
【００１１】本発明の目的は、右シフトする仮数部の最
下位ビットからのビット列とシフト量に注目して高速に
スティッキービットを生成するスティッキービット検出
回路を提供することにある。
下位ビットからのビット列とシフト量に注目して高速に
スティッキービットを生成するスティッキービット検出
回路を提供することにある。
【００１２】
【課題を解決するための手段】本発明のスティッキービ
ット検出回路は、丸め処理を行なう浮動小数点加減算回
路のスティッキービット検出回路において、被演算数ま
たは演算数である２数のうち大きい方の第一の数の指数
部に小さい方の第二の数の指数部を一致させるときに前
記第二の数の仮数部を右シフトするシフト量と、前記第
二の数の仮数部の最下位ビットから続く０の数をカウン
トしたリーディングゼロ量とを比較し、前記リーディン
グゼロ量よりも前記シフト量が大きいときスティッキー
ビットを１とするようにして構成される。
ット検出回路は、丸め処理を行なう浮動小数点加減算回
路のスティッキービット検出回路において、被演算数ま
たは演算数である２数のうち大きい方の第一の数の指数
部に小さい方の第二の数の指数部を一致させるときに前
記第二の数の仮数部を右シフトするシフト量と、前記第
二の数の仮数部の最下位ビットから続く０の数をカウン
トしたリーディングゼロ量とを比較し、前記リーディン
グゼロ量よりも前記シフト量が大きいときスティッキー
ビットを１とするようにして構成される。
【００１３】また、本発明のスティッキービット検出回
路は、加減算する２数の大小を比較した比較信号と前記
２数のうち大きい方の数に桁合せするとき小さい方の数
の仮数部を右シフトするシフト量信号とを浮動小数点加
減算回路から受取り、前記比較信号に従って前記２数の
うち小さい方の数の仮数部を入力しその最下位ビットか
ら続く０の数をカウントしてリーディングゼロ量信号と
して送出するリーディングゼロ計数回路と、前記シフト
量信号と前記リーディングゼロ量信号とを入力し前記リ
ーディングゼロ量信号よりも前記シフト量信号が大きい
ときスティッキービットを１として前記浮動小数点加減
算回路へ送出する比較回路とを具備して構成される。
路は、加減算する２数の大小を比較した比較信号と前記
２数のうち大きい方の数に桁合せするとき小さい方の数
の仮数部を右シフトするシフト量信号とを浮動小数点加
減算回路から受取り、前記比較信号に従って前記２数の
うち小さい方の数の仮数部を入力しその最下位ビットか
ら続く０の数をカウントしてリーディングゼロ量信号と
して送出するリーディングゼロ計数回路と、前記シフト
量信号と前記リーディングゼロ量信号とを入力し前記リ
ーディングゼロ量信号よりも前記シフト量信号が大きい
ときスティッキービットを１として前記浮動小数点加減
算回路へ送出する比較回路とを具備して構成される。
【００１４】さらに、本発明のスティッキービット検出
回路は、第１オペランドおよび第２オペランドの指数部
をそれぞれ入力して比較し小さい方のオペランドを示す
比較信号と大小の差を示すシフト量信号とを送出する比
較減算回路と、前記比較信号に従って前記小さい方のオ
ペランドの仮数部を入力し前記仮数部の最下位ビットか
ら続く０の数を計数してリーディングゼロ量信号として
送出するリーディングゼロ計数回路と、前記シフト量信
号および前記リーディングゼロ量信号を入力して比較し
前記シフト量信号が前記リーディングゼロ量信号よりも
大きいときスティッキービットを１として送出する比較
回路とを有して構成される。
回路は、第１オペランドおよび第２オペランドの指数部
をそれぞれ入力して比較し小さい方のオペランドを示す
比較信号と大小の差を示すシフト量信号とを送出する比
較減算回路と、前記比較信号に従って前記小さい方のオ
ペランドの仮数部を入力し前記仮数部の最下位ビットか
ら続く０の数を計数してリーディングゼロ量信号として
送出するリーディングゼロ計数回路と、前記シフト量信
号および前記リーディングゼロ量信号を入力して比較し
前記シフト量信号が前記リーディングゼロ量信号よりも
大きいときスティッキービットを１として送出する比較
回路とを有して構成される。
【００１５】すなわち、本発明によれば、リーディング
ゼロの計数およびその後の比較処理によってスティッキ
ービットを検出するまでの間に、浮動小数点加減算回路
では桁合わせのシフト処理並行して実行できる。そし
て、このシフト処理の終了と同時にスティッキービット
を得て加減算処理に移ることができる。
ゼロの計数およびその後の比較処理によってスティッキ
ービットを検出するまでの間に、浮動小数点加減算回路
では桁合わせのシフト処理並行して実行できる。そし
て、このシフト処理の終了と同時にスティッキービット
を得て加減算処理に移ることができる。
【００１６】
【発明の実施の形態】次に、本発明について図面を参照
しながら説明する。
しながら説明する。
【００１７】図１は本発明の実施の一形態を示すブロッ
ク図である。同図では、本発明によるスティッキービッ
ト検出回路と共に、浮動小数点加減算回路の桁合わせ処
理の部分を示している。また、図２は処理されるオペラ
ンドの仮数部のフォーマットを示す説明図である。すな
わち、図１に示すブロック図はＩＥＥＥ規格Ｐ７５４に
準拠した浮動小数点加減算回路の一部であり、図２に示
す仮数部のスティッキービットを検出する。
ク図である。同図では、本発明によるスティッキービッ
ト検出回路と共に、浮動小数点加減算回路の桁合わせ処
理の部分を示している。また、図２は処理されるオペラ
ンドの仮数部のフォーマットを示す説明図である。すな
わち、図１に示すブロック図はＩＥＥＥ規格Ｐ７５４に
準拠した浮動小数点加減算回路の一部であり、図２に示
す仮数部のスティッキービットを検出する。
【００１８】図２において、仮数部は５６ビットからな
り、最上位ビット（ＭＳＢ、ビット０）を隠れビット，
ビット１〜ビット５２を有効桁としている。また、仮数
部の最下位ビットの１ビット下位にはガードビットＧ，
ガードビットＧの１ビット下位には丸めビットＲ，丸め
ビットＲより下位の全てのビットの論理和を表すスティ
ッキービットＳが、拡張されている。
り、最上位ビット（ＭＳＢ、ビット０）を隠れビット，
ビット１〜ビット５２を有効桁としている。また、仮数
部の最下位ビットの１ビット下位にはガードビットＧ，
ガードビットＧの１ビット下位には丸めビットＲ，丸め
ビットＲより下位の全てのビットの論理和を表すスティ
ッキービットＳが、拡張されている。
【００１９】図１において、比較減算回路１０は、第１
オペランドと第２オペランドのそれぞれの指数部Ｅ１，
Ｅ２を入力し比較を行い、第１オペランドと第２オペラ
ンドのそれぞれの指数部の大きい方から小さい方を減算
する。これにより、Ｅ１＞Ｅ２のとき“１”，Ｅ１≦Ｅ
２のとき“０”となる比較信号１１と減算結果であるシ
フト量信号１２とを出力する。
オペランドと第２オペランドのそれぞれの指数部Ｅ１，
Ｅ２を入力し比較を行い、第１オペランドと第２オペラ
ンドのそれぞれの指数部の大きい方から小さい方を減算
する。これにより、Ｅ１＞Ｅ２のとき“１”，Ｅ１≦Ｅ
２のとき“０”となる比較信号１１と減算結果であるシ
フト量信号１２とを出力する。
【００２０】仮数部選択回路２０は、比較信号１１が
“１”のとき第１オペランドの仮数部を絶対値加減算回
路６０へ、第２オペランドの仮数部をシフト回路３０へ
それぞれ出力する。また、比較信号１１が“０”のとき
第２オペランドの仮数部を絶対値加減算回路６０へ、第
１オペランドの仮数部をシフト回路３０へそれぞれ出力
する。
“１”のとき第１オペランドの仮数部を絶対値加減算回
路６０へ、第２オペランドの仮数部をシフト回路３０へ
それぞれ出力する。また、比較信号１１が“０”のとき
第２オペランドの仮数部を絶対値加減算回路６０へ、第
１オペランドの仮数部をシフト回路３０へそれぞれ出力
する。
【００２１】シフト回路３０は、仮数部選択回路２０か
ら入力される仮数部をシフト量信号１２に従って最下位
ビット側の右へシフトし、指数部Ｅ１と指数部Ｅ２が同
じになるように指数部が小さい方の仮数部を指数部が大
きい方の仮数部に桁合わせを行う。シフト結果は絶対値
加減算回路６０へ出力する。
ら入力される仮数部をシフト量信号１２に従って最下位
ビット側の右へシフトし、指数部Ｅ１と指数部Ｅ２が同
じになるように指数部が小さい方の仮数部を指数部が大
きい方の仮数部に桁合わせを行う。シフト結果は絶対値
加減算回路６０へ出力する。
【００２２】ＬＺＣ回路（リーディングゼロ計数回路。
以下、ＬＺＣ回路という。）５０は、上記の比較信号１
１に従って第１オペランドと第２オペランドの指数部の
小さい方の仮数部を選択し、その最下位ビットから上位
ビット方向に、０の続く数を数えるリーディングゼロ処
理を行い、リーディングゼロ量信号１３を比較回路５１
へ出力する。リーディングゼロ処理対象の仮数部は入力
オペランドの仮数部であり、ガードビットＧと丸めビッ
トＲの拡張前のものである。そこでガードビットＧと丸
めビットＲの２ビット分に“０”をシフトインし、ビッ
ト５２からビット１までをリーディングゼロ処理する。
以下、ＬＺＣ回路という。）５０は、上記の比較信号１
１に従って第１オペランドと第２オペランドの指数部の
小さい方の仮数部を選択し、その最下位ビットから上位
ビット方向に、０の続く数を数えるリーディングゼロ処
理を行い、リーディングゼロ量信号１３を比較回路５１
へ出力する。リーディングゼロ処理対象の仮数部は入力
オペランドの仮数部であり、ガードビットＧと丸めビッ
トＲの拡張前のものである。そこでガードビットＧと丸
めビットＲの２ビット分に“０”をシフトインし、ビッ
ト５２からビット１までをリーディングゼロ処理する。
【００２３】比較回路５１は、ＬＺＣ回路５０が送出す
るリーディングゼロ量信号１３とシフト量信号１２とを
入力して比較処理を行い、リーディングゼロ量信号１３
がシフト量信号１２以上のとき“０”，シフト量信号１
２がリーディングゼロ量信号１３より大きいときに
“１”となるスティッキービット信号１４を送出する。
また、これはスティッキービットＳとして絶対値加減算
回路６０へ入力される。
るリーディングゼロ量信号１３とシフト量信号１２とを
入力して比較処理を行い、リーディングゼロ量信号１３
がシフト量信号１２以上のとき“０”，シフト量信号１
２がリーディングゼロ量信号１３より大きいときに
“１”となるスティッキービット信号１４を送出する。
また、これはスティッキービットＳとして絶対値加減算
回路６０へ入力される。
【００２４】スティッキービットは、桁合わせの仮数部
右シフト後に丸めビットＲより下位の全てのビットの論
理和を表すものであり、シフト量信号１２がリーディン
グゼロ量信号１３より大きければシフトアウトしたビッ
ト列に、少なくとも“１”が存在し、スティッキービッ
トを検出できることは明かである。
右シフト後に丸めビットＲより下位の全てのビットの論
理和を表すものであり、シフト量信号１２がリーディン
グゼロ量信号１３より大きければシフトアウトしたビッ
ト列に、少なくとも“１”が存在し、スティッキービッ
トを検出できることは明かである。
【００２５】次に、上記のスティッキービット検出回路
の動作について説明する。
の動作について説明する。
【００２６】２つのオペランドはそれぞれ仮数部が仮数
部選択回路２０とＬＺＣ回路５０へ、指数部が比較減算
回路１０へ入力される。
部選択回路２０とＬＺＣ回路５０へ、指数部が比較減算
回路１０へ入力される。
【００２７】そして、比較減算回路１０では、たとえば
第１オペランドの指数部の方が大きい場合、指数部同士
の比較から比較信号１１が“１”となり、第１オペラン
ドの指数部から第２オペランドの指数部を減算し、減算
結果をシフト量信号１２としてシフト回路３０へ出力す
る。
第１オペランドの指数部の方が大きい場合、指数部同士
の比較から比較信号１１が“１”となり、第１オペラン
ドの指数部から第２オペランドの指数部を減算し、減算
結果をシフト量信号１２としてシフト回路３０へ出力す
る。
【００２８】また、仮数部選択回路２０は比較信号１１
の“１”によって、第２オペランドの仮数部をシフト回
路３０へ出力し、第１オペランドの仮数部を絶対値加減
算回路６０へ出力する。
の“１”によって、第２オペランドの仮数部をシフト回
路３０へ出力し、第１オペランドの仮数部を絶対値加減
算回路６０へ出力する。
【００２９】ＬＺＣ回路５０は比較信号１１の“１”に
よって第２オペランドの仮数部の最下位ビットからＧの
続く数を数えるリーディングゼロ処理を行い、リーディ
ングゼロ量信号１３を比較回路５１へ出力する。
よって第２オペランドの仮数部の最下位ビットからＧの
続く数を数えるリーディングゼロ処理を行い、リーディ
ングゼロ量信号１３を比較回路５１へ出力する。
【００３０】比較回路５１はリーディングゼロ量信号１
３とシフト量信号１２の比較処理を行い、比較結果をス
ティッキービットＳ（スティッキービット信号１４）と
して絶対値加減算回路６０へ出力する。
３とシフト量信号１２の比較処理を行い、比較結果をス
ティッキービットＳ（スティッキービット信号１４）と
して絶対値加減算回路６０へ出力する。
【００３１】例えば、仮数部がすべて“１”のときには
リーディングゼロ量は“２”であり、桁合わせの仮数部
右シフト量が“２”より大きければシフトアウトされる
ビットには必ず“１”があるのでスティッキービットは
“１”となる。また、桁合わせの仮数部右シフト量が
“２”以下のときは、スティッキービットは“０”であ
る。
リーディングゼロ量は“２”であり、桁合わせの仮数部
右シフト量が“２”より大きければシフトアウトされる
ビットには必ず“１”があるのでスティッキービットは
“１”となる。また、桁合わせの仮数部右シフト量が
“２”以下のときは、スティッキービットは“０”であ
る。
【００３２】シフト回路３０は第２オペランドの仮数部
を、シフト量信号１２に従って右シフトする。シフト結
果にはガードビットＧと丸めビットＲと比較回路５１か
らのスティッキービットＳを拡張して絶対値加減算回路
６０に入力する。そして第１オペランドの仮数部と桁合
わせされたシフト回路からの仮数部とは絶対値加減算回
路６０で加減算処理され、正規化処理および丸め処理を
経て解が得られる。
を、シフト量信号１２に従って右シフトする。シフト結
果にはガードビットＧと丸めビットＲと比較回路５１か
らのスティッキービットＳを拡張して絶対値加減算回路
６０に入力する。そして第１オペランドの仮数部と桁合
わせされたシフト回路からの仮数部とは絶対値加減算回
路６０で加減算処理され、正規化処理および丸め処理を
経て解が得られる。
【００３３】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、丸め処理を行う浮動小数点加減算回路におい
て、入力オペランドの最下位ビットから０の続く数を数
えた値と指数部桁合わせのための仮数部の右シフト量と
を比較し、右シフト量の方が大きいときにスティッキー
ビットが存在することを示す回路を設けたので、仮数部
の右シフト後に仮数部からシフトアウトする全ビットの
論理和をとらずに済む。したがって、スティッキービッ
トの検出時間を削減し、浮動小数点加減算を高速化でき
るという効果がある。
よれば、丸め処理を行う浮動小数点加減算回路におい
て、入力オペランドの最下位ビットから０の続く数を数
えた値と指数部桁合わせのための仮数部の右シフト量と
を比較し、右シフト量の方が大きいときにスティッキー
ビットが存在することを示す回路を設けたので、仮数部
の右シフト後に仮数部からシフトアウトする全ビットの
論理和をとらずに済む。したがって、スティッキービッ
トの検出時間を削減し、浮動小数点加減算を高速化でき
るという効果がある。
【図１】本発明の実施の一形態を示すブロック図であ
る。
る。
【図２】浮動小数点演算される仮数部のフォーマットを
示す説明図である。
示す説明図である。
【図３】従来のスティッキービット検出回路の一例を示
すブロック図である。
すブロック図である。
１０ 比較減算回路 １１ 比較信号 １２ シフト量信号 １３ リーディングゼロ量信号 １４ スティッキービット信号 ２０ 仮数部選択回路 ３０ シフト回路 ５０ ＬＺＣ回路 ５１ 比較回路 ６０ 絶対値加減算回路
Claims (3)
- 【請求項１】 丸め処理を行なう浮動小数点加減算回路
のスティッキービット検出回路において、被演算数また
は演算数である２数のうち大きい方の第一の数の指数部
に小さい方の第二の数の指数部を一致させるときに前記
第二の数の仮数部を右シフトするシフト量と、前記第二
の数の仮数部の最下位ビットから続く０の数をカウント
したリーディングゼロ量とを比較し、前記リーディング
ゼロ量よりも前記シフト量が大きいときスティッキービ
ットを１とすることを特徴とするスティッキービット検
出回路。 - 【請求項２】 加減算する２数の大小を比較した比較信
号と前記２数のうち大きい方の数に桁合せするとき小さ
い方の数の仮数部を右シフトするシフト量信号とを浮動
小数点加減算回路から受取り、前記比較信号に従って前
記２数のうち小さい方の数の仮数部を入力しその最下位
ビットから続く０の数をカウントしてリーディングゼロ
量信号として送出するリーディングゼロ計数回路と、前
記シフト量信号と前記リーディングゼロ量信号とを入力
し前記リーディングゼロ量信号よりも前記シフト量信号
が大きいときスティッキービットを１として前記浮動小
数点加減算回路へ送出する比較回路とを具備することを
特徴とするスティッキービット検出回路。 - 【請求項３】 第１オペランドおよび第２オペランドの
指数部をそれぞれ入力して比較し小さい方のオペランド
を示す比較信号と大小の差を示すシフト量信号とを送出
する比較減算回路と、前記比較信号に従って前記小さい
方のオペランドの仮数部を入力し前記仮数部の最下位ビ
ットから続く０の数を計数してリーディングゼロ量信号
として送出するリーディングゼロ計数回路と、前記シフ
ト量信号および前記リーディングゼロ量信号を入力して
比較し前記シフト量信号が前記リーディングゼロ量信号
よりも大きいときスティッキービットを１として送出す
る比較回路とを有することを特徴とするスティッキービ
ット検出回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8012645A JPH09204295A (ja) | 1996-01-29 | 1996-01-29 | スティッキービット検出回路 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8012645A JPH09204295A (ja) | 1996-01-29 | 1996-01-29 | スティッキービット検出回路 |
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| Publication Number | Publication Date |
|---|---|
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ID=11811111
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- 1997-01-29 US US08/788,445 patent/US5931896A/en not_active Expired - Fee Related
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|---|---|
| US5931896A (en) | 1999-08-03 |
| EP0786721A1 (en) | 1997-07-30 |
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Legal Events
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|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980714 |