JPH09204294A - ３入力浮動小数点加算装置 - Google Patents
３入力浮動小数点加算装置Info
- Publication number
- JPH09204294A JPH09204294A JP8012658A JP1265896A JPH09204294A JP H09204294 A JPH09204294 A JP H09204294A JP 8012658 A JP8012658 A JP 8012658A JP 1265896 A JP1265896 A JP 1265896A JP H09204294 A JPH09204294 A JP H09204294A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- rounding
- sticky
- result
- addition
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】
【課題】 丸め処理を伴なう多入力の浮動小数点演算を
高速化する３入力浮動小数点加算装置を提供する。 【解決手段】 ３個のオペランドの中で最大の指数部を
持つオペランドに他の２個のオペランドをそれぞれ桁合
わせする場合に加算時に発生するおそれのあるスティッ
キービット同士の桁上りを収容するビットを設けて桁合
わせ結果を送出する桁合わせ手段１５と、前記桁合わせ
結果を入力して絶対値加算し加算中間結果を送出する加
算手段２５と、前記加算中間結果を入力して正規化し前
記スティッキービット同士の桁上りを含む丸めビット未
満のすべての下位ビットおよび前記スティッキービット
の論理和を新たなスティッキービットとする中間結果を
送出する正規化手段３０と、前記中間結果を入力して指
定された丸めモードに従って丸め処理を実行し演算結果
を送出する丸め手段４０とを有する。
高速化する３入力浮動小数点加算装置を提供する。 【解決手段】 ３個のオペランドの中で最大の指数部を
持つオペランドに他の２個のオペランドをそれぞれ桁合
わせする場合に加算時に発生するおそれのあるスティッ
キービット同士の桁上りを収容するビットを設けて桁合
わせ結果を送出する桁合わせ手段１５と、前記桁合わせ
結果を入力して絶対値加算し加算中間結果を送出する加
算手段２５と、前記加算中間結果を入力して正規化し前
記スティッキービット同士の桁上りを含む丸めビット未
満のすべての下位ビットおよび前記スティッキービット
の論理和を新たなスティッキービットとする中間結果を
送出する正規化手段３０と、前記中間結果を入力して指
定された丸めモードに従って丸め処理を実行し演算結果
を送出する丸め手段４０とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は３入力浮動小数点加
算装置に関し、特に丸め処理を伴なう３入力浮動小数点
加算装置に関する。
算装置に関し、特に丸め処理を伴なう３入力浮動小数点
加算装置に関する。
【０００２】
【従来の技術】浮動小数点データ形式には、例えばＩＥ
ＥＥ規格Ｐ７５４の倍精度Ｄ（６４ビット）があり、以
下のように示される。
ＥＥ規格Ｐ７５４の倍精度Ｄ（６４ビット）があり、以
下のように示される。
【０００３】
【数１】
【０００４】ここで、符号Ｓは１ビットで仮数部の符号
であり、Ｄが正のとき０，負のとき１となる。仮数部Ｆ
は５２ビットあり、隠れビットとなる整数部が１となる
ように正規化されている小数部である。指数部Ｅは１１
ビットであり、１０２３のバイアス値が加算されている
整数として表される。
であり、Ｄが正のとき０，負のとき１となる。仮数部Ｆ
は５２ビットあり、隠れビットとなる整数部が１となる
ように正規化されている小数部である。指数部Ｅは１１
ビットであり、１０２３のバイアス値が加算されている
整数として表される。
【０００５】このようなデータ形式についての従来の浮
動小数点加減算の丸め方式は２つの入力オペランドを対
象に演算するもので、以下のような手順で行っていた。
動小数点加減算の丸め方式は２つの入力オペランドを対
象に演算するもので、以下のような手順で行っていた。
【０００６】まず、２つの入力オペランドの指数部を比
較し、大きい方の指数部に小さい方の指数部を合わせる
よう、小さい指数部を有する仮数部を指数部の差だけ右
側（下位ビット側）にシフトして桁合わせを行う。桁合
わせ後の仮数部は最下位ビットＬの１ビット下位にはガ
ードビットＧ、ガードビットＧの更に１ビット下位には
丸めビットＲ、丸めビットＲ未満の全ての下位ビットの
論理和を表すスティッキービットＳｔが拡張される。
較し、大きい方の指数部に小さい方の指数部を合わせる
よう、小さい指数部を有する仮数部を指数部の差だけ右
側（下位ビット側）にシフトして桁合わせを行う。桁合
わせ後の仮数部は最下位ビットＬの１ビット下位にはガ
ードビットＧ、ガードビットＧの更に１ビット下位には
丸めビットＲ、丸めビットＲ未満の全ての下位ビットの
論理和を表すスティッキービットＳｔが拡張される。
【０００７】次に、指数部の大きい方の仮数部と桁合わ
せ後の「仮数部−Ｇ−Ｒ−Ｓｔ」のビット列との絶対値
加減算処理を行い、加算中間結果を算出する。
せ後の「仮数部−Ｇ−Ｒ−Ｓｔ」のビット列との絶対値
加減算処理を行い、加算中間結果を算出する。
【０００８】加算中間結果は、演算結果として整数部が
１となるように仮数部を上位側あるいは、下位側にシフ
トさせ正規化を行う。そして正規化後、改めて「仮数部
−Ｒ−Ｓｔ」として、符号Ｓと丸めモードに従い丸め処
理を行う。
１となるように仮数部を上位側あるいは、下位側にシフ
トさせ正規化を行う。そして正規化後、改めて「仮数部
−Ｒ−Ｓｔ」として、符号Ｓと丸めモードに従い丸め処
理を行う。
【０００９】図３は２入力の浮動小数点加算装置の例を
示すブロック図、図４は各処理過程での仮数部のフォー
マットを示す説明図である。
示すブロック図、図４は各処理過程での仮数部のフォー
マットを示す説明図である。
【００１０】図３および図４を参照して、２つのオペラ
ンドＤａ，Ｄｂを入力すると、桁合わせ手段１０はＤａ
とＤｂの指数部ＥａとＥｂを減算し、減算結果の値だけ
仮数部Ｆｂを右シフトさせて桁合わせを行う。また、右
シフトのとき最下位ビットＬｂの下位にはガードビット
Ｇｂ，丸めビットＲｂ，およびスティッキービットＳｔ
ｂ（丸めビットＲｂ未満のシフトアウトされる全ビット
の論理和）を拡張して桁合わせ後の仮数部を示す桁合わ
せ信号１２と、Ｄａの仮数部Ｆａである桁合わせ信号１
１とを出力する。
ンドＤａ，Ｄｂを入力すると、桁合わせ手段１０はＤａ
とＤｂの指数部ＥａとＥｂを減算し、減算結果の値だけ
仮数部Ｆｂを右シフトさせて桁合わせを行う。また、右
シフトのとき最下位ビットＬｂの下位にはガードビット
Ｇｂ，丸めビットＲｂ，およびスティッキービットＳｔ
ｂ（丸めビットＲｂ未満のシフトアウトされる全ビット
の論理和）を拡張して桁合わせ後の仮数部を示す桁合わ
せ信号１２と、Ｄａの仮数部Ｆａである桁合わせ信号１
１とを出力する。
【００１１】加算手段２０は桁合わせ信号１１と１２を
絶対値加減算し、桁あふれＶを含めた５７ビットの加算
中間結果２１を算出する。
絶対値加減算し、桁あふれＶを含めた５７ビットの加算
中間結果２１を算出する。
【００１２】正規化手段３０は、演算結果における整数
部が１になるように加算中間結果２１を、シフトさせて
正規化し、改めて「仮数部−丸めビットＲ−スティッキ
ービットＳｔ」のビット順として中間結果３１を出力す
る。このときスティッキービットＳｔは、正規化まえに
桁あふれＶが存在する（Ｖが１のとき）と１ビット右シ
フトして正規化するのでＲｂとＳｔｂの論理和となり、
左シフトして正規化するときはＳＴｂが有効となる。
部が１になるように加算中間結果２１を、シフトさせて
正規化し、改めて「仮数部−丸めビットＲ−スティッキ
ービットＳｔ」のビット順として中間結果３１を出力す
る。このときスティッキービットＳｔは、正規化まえに
桁あふれＶが存在する（Ｖが１のとき）と１ビット右シ
フトして正規化するのでＲｂとＳｔｂの論理和となり、
左シフトして正規化するときはＳＴｂが有効となる。
【００１３】丸め手段４０は丸めモードに従って中間結
果３１の仮数部最下位ビットＬ，丸めビットＲ，スティ
ッキービットＳｔと符号Ｓから、必要に応じて仮数部最
下位ビットＬのビット位置に＋１を行い演算結果４１を
出力する。
果３１の仮数部最下位ビットＬ，丸めビットＲ，スティ
ッキービットＳｔと符号Ｓから、必要に応じて仮数部最
下位ビットＬのビット位置に＋１を行い演算結果４１を
出力する。
【００１４】上記においては、２入力の演算について説
明したが、３入力以上の場合には上記の２入力演算を繰
返して実現する。
明したが、３入力以上の場合には上記の２入力演算を繰
返して実現する。
【００１５】
【発明が解決しようとする課題】上記のように、従来の
浮動小数点の加減算においては同時に２つのオペランド
に対して処理している。したがって多数のオペランド加
算する総和演算では処理時間が非常に長くなり、演算処
理の高速化の妨げとなっている。特に、科学技術分野に
おける計算はより高精度で高速な加減算処理が要求され
ており、浮動小数点演算は高速化のネックとなってい
る。
浮動小数点の加減算においては同時に２つのオペランド
に対して処理している。したがって多数のオペランド加
算する総和演算では処理時間が非常に長くなり、演算処
理の高速化の妨げとなっている。特に、科学技術分野に
おける計算はより高精度で高速な加減算処理が要求され
ており、浮動小数点演算は高速化のネックとなってい
る。
【００１６】本発明の目的は、丸め処理を伴なう多入力
の浮動小数点演算を高速化する３入力浮動小数点加算装
置を提供し、上記の欠点を改善することにある。
の浮動小数点演算を高速化する３入力浮動小数点加算装
置を提供し、上記の欠点を改善することにある。
【００１７】
【課題を解決するための手段】本発明の３入力浮動小数
点加算装置は、３個のオペランドの中で最大の指数部を
持つオペランドに他の２個のオペランドをそれぞれ桁合
わせする場合に加算時に発生するおそれのあるスティッ
キービット同士の桁上りを収容するビットを設けて桁合
わせ結果を送出する桁合わせ手段と、前記桁合わせ結果
を入力して絶対値加算し加算中間結果を送出する加算手
段と、前記加算中間結果を入力して正規化し前記スティ
ッキービット同士の桁上りを含む丸めビット未満のすべ
ての下位ビットおよび前記スティッキービットの論理和
を新たなスティッキービットとする中間結果を送出する
正規化手段と、前記中間結果を入力して指定された丸め
モードに従って丸め処理を実行し演算結果を送出する丸
め手段とを有して構成される。
点加算装置は、３個のオペランドの中で最大の指数部を
持つオペランドに他の２個のオペランドをそれぞれ桁合
わせする場合に加算時に発生するおそれのあるスティッ
キービット同士の桁上りを収容するビットを設けて桁合
わせ結果を送出する桁合わせ手段と、前記桁合わせ結果
を入力して絶対値加算し加算中間結果を送出する加算手
段と、前記加算中間結果を入力して正規化し前記スティ
ッキービット同士の桁上りを含む丸めビット未満のすべ
ての下位ビットおよび前記スティッキービットの論理和
を新たなスティッキービットとする中間結果を送出する
正規化手段と、前記中間結果を入力して指定された丸め
モードに従って丸め処理を実行し演算結果を送出する丸
め手段とを有して構成される。
【００１８】また、本発明の３入力浮動小数点加算装置
において、前記桁合わせ手段は最大の指数部を持つオペ
ランドに桁合わせする他のオペランドの仮数部を右シフ
トしたときシフトアウトしたビットを左からガードビッ
トＧ，丸めビットＲ，および丸めビットＲ未満のすべて
の下位ビットの論理和を示すスティッキービットＳｔと
し、前記加算手段によって絶対値加算するときスティッ
キービット同士の桁上りを収容するビット０を前記丸め
ビットＲと前記スティッキービットＳとの間に設け、
「仮数部−Ｇ−Ｒ−０（１ビット以上）−Ｓｔ」のビッ
ト順に桁合わせするようにして構成される。
において、前記桁合わせ手段は最大の指数部を持つオペ
ランドに桁合わせする他のオペランドの仮数部を右シフ
トしたときシフトアウトしたビットを左からガードビッ
トＧ，丸めビットＲ，および丸めビットＲ未満のすべて
の下位ビットの論理和を示すスティッキービットＳｔと
し、前記加算手段によって絶対値加算するときスティッ
キービット同士の桁上りを収容するビット０を前記丸め
ビットＲと前記スティッキービットＳとの間に設け、
「仮数部−Ｇ−Ｒ−０（１ビット以上）−Ｓｔ」のビッ
ト順に桁合わせするようにして構成される。
【００１９】さらに、本発明の３入力浮動小数点加算装
置において、前記正規化手段は前記加算手段が送出する
加算中間結果の仮数部の最上位ビットが１となるように
正規化し、改めて「仮数部Ｆ−丸めビットＲ−丸めビッ
トＲ未満のすべての下位ビットおよび前記桁合わせ手段
が生成するすべてのスティッキービットの論理和を示す
スティッキービットＳｔ」を中間結果として送出するよ
うにして構成される。
置において、前記正規化手段は前記加算手段が送出する
加算中間結果の仮数部の最上位ビットが１となるように
正規化し、改めて「仮数部Ｆ−丸めビットＲ−丸めビッ
トＲ未満のすべての下位ビットおよび前記桁合わせ手段
が生成するすべてのスティッキービットの論理和を示す
スティッキービットＳｔ」を中間結果として送出するよ
うにして構成される。
【００２０】すなわち、本発明では３個のオペランドに
対し同時に浮動小数点演算を施し、高精度に丸め処理を
行なっている。
対し同時に浮動小数点演算を施し、高精度に丸め処理を
行なっている。
【００２１】
【発明の実施の形態】以下、本発明について図面を参照
しながら説明する。
しながら説明する。
【００２２】図１は本発明の実施の一形態を示すブロッ
ク図、図２は各処理過程での仮数部のフォーマットを示
す説明図である。特に、図１は３オペランドを同時に入
力とする浮動小数点加算装置の仮数部の加算処理部分を
示すブロック図である。
ク図、図２は各処理過程での仮数部のフォーマットを示
す説明図である。特に、図１は３オペランドを同時に入
力とする浮動小数点加算装置の仮数部の加算処理部分を
示すブロック図である。
【００２３】また、この実施の形態はＩＥＥＥ規格Ｐ７
５４に準拠しており、仮数部は５６ビットからなり、最
上位ビット（ＭＳＢ、ビット０）を隠れビット，ビット
１〜ビット５２を有効桁としている。さらに、仮数部の
最下位ビットの１ビット下位にはガードビットＧ，ガー
ドビットＧの更に１ビット下位には丸めビットＲ，丸め
ビットＲ未満の全ての下位ビットの論理和を表すスティ
ッキービットＳｔが拡張されている。
５４に準拠しており、仮数部は５６ビットからなり、最
上位ビット（ＭＳＢ、ビット０）を隠れビット，ビット
１〜ビット５２を有効桁としている。さらに、仮数部の
最下位ビットの１ビット下位にはガードビットＧ，ガー
ドビットＧの更に１ビット下位には丸めビットＲ，丸め
ビットＲ未満の全ての下位ビットの論理和を表すスティ
ッキービットＳｔが拡張されている。
【００２４】図１および図２を参照すると、桁合わせ手
段１５は、３つの入力オペランドＤａ，Ｄｂ，Ｄｃの指
数部を比較し、最大の指数部に残りの２つの指数部を合
わせるように、最大値以外の指数部を有する２つのオペ
ランドの仮数部をそれぞれ最大値の指数部から減算し、
減算結果の値だけ右シフトして桁合わせを行なう。そし
て右シフトのときに２つのオペランドの仮数部につい
て、最下位ビットＬの１ビット下位にはガードビット
Ｇ，ガードビットＧの更に１ビット下位には丸めビット
Ｒ，丸めビットＲの更に１ビット下位に０，更に１ビッ
ト下位に丸めビットＲ未満の全ての下位ビットの論理和
を表すスティッキービットＳｔを拡張し出力する。
段１５は、３つの入力オペランドＤａ，Ｄｂ，Ｄｃの指
数部を比較し、最大の指数部に残りの２つの指数部を合
わせるように、最大値以外の指数部を有する２つのオペ
ランドの仮数部をそれぞれ最大値の指数部から減算し、
減算結果の値だけ右シフトして桁合わせを行なう。そし
て右シフトのときに２つのオペランドの仮数部につい
て、最下位ビットＬの１ビット下位にはガードビット
Ｇ，ガードビットＧの更に１ビット下位には丸めビット
Ｒ，丸めビットＲの更に１ビット下位に０，更に１ビッ
ト下位に丸めビットＲ未満の全ての下位ビットの論理和
を表すスティッキービットＳｔを拡張し出力する。
【００２５】加算手段２５は、桁合わせ手段１５からの
指数部の最大の仮数部と、桁合わせ後の２つの「仮数部
−Ｇ−Ｒ−０−Ｓｔ」とを絶対値加減算し、桁あふれＶ
０，Ｖ１を含めた５９ビットの加算中間結果２６を出力
する。
指数部の最大の仮数部と、桁合わせ後の２つの「仮数部
−Ｇ−Ｒ−０−Ｓｔ」とを絶対値加減算し、桁あふれＶ
０，Ｖ１を含めた５９ビットの加算中間結果２６を出力
する。
【００２６】正規化手段３０は、加算中間結果２６を演
算結果（解）における整数部が１になるようにシフトさ
せて正規化し、改めて「仮数部−丸めビットＲ−スティ
ッキービットＳｔ」として中間結果３１を出力する。こ
のときのスティッキービットＳｔは、桁合わせのときの
２オペランドで有する可能性のあるスティッキービット
ＳｔｂおよびＳｔｃと、正規化後に改めて拡張された丸
めビットＲ未満の全ての下位ビットとの論理和である。
算結果（解）における整数部が１になるようにシフトさ
せて正規化し、改めて「仮数部−丸めビットＲ−スティ
ッキービットＳｔ」として中間結果３１を出力する。こ
のときのスティッキービットＳｔは、桁合わせのときの
２オペランドで有する可能性のあるスティッキービット
ＳｔｂおよびＳｔｃと、正規化後に改めて拡張された丸
めビットＲ未満の全ての下位ビットとの論理和である。
【００２７】丸め手段４０は、丸めモードに従って中間
結果３１の仮数部最下位ビットＬ，丸めビットＲ，ステ
ィッキービットＳｔと符号Ｓの値から、必要に応じて仮
数部最下位ビットＬのビット位置に＋１を行い演算結果
４１を出力する。
結果３１の仮数部最下位ビットＬ，丸めビットＲ，ステ
ィッキービットＳｔと符号Ｓの値から、必要に応じて仮
数部最下位ビットＬのビット位置に＋１を行い演算結果
４１を出力する。
【００２８】図１において、例えば３つの入力オペラン
ドＤａ，Ｄｂ，Ｄｃを入力し、それぞれの指数部がＥａ
＞Ｅｂ＞Ｅｃの関係にあったとすると、桁合わせ手段１
５は、３つのオペランドの指数部Ｅａ，Ｅｂ，Ｅｃを比
較し、最大値がＥａであることから（Ｅａ−Ｅｂ），
（Ｅａ−Ｅｃ）を行う。この減算結果に従い、仮数部Ｆ
ｂを（Ｅａ−Ｅｂ）だけ右シフトし、仮数部Ｆｃを（Ｅ
ａ−Ｅｃ）だけ右シフトさせて桁合わせを行う。
ドＤａ，Ｄｂ，Ｄｃを入力し、それぞれの指数部がＥａ
＞Ｅｂ＞Ｅｃの関係にあったとすると、桁合わせ手段１
５は、３つのオペランドの指数部Ｅａ，Ｅｂ，Ｅｃを比
較し、最大値がＥａであることから（Ｅａ−Ｅｂ），
（Ｅａ−Ｅｃ）を行う。この減算結果に従い、仮数部Ｆ
ｂを（Ｅａ−Ｅｂ）だけ右シフトし、仮数部Ｆｃを（Ｅ
ａ−Ｅｃ）だけ右シフトさせて桁合わせを行う。
【００２９】また、桁合わせ結果は、最大値Ｅａの仮数
部Ｆａはそのまま桁合わせ信号１６とし、仮数部Ｆｂは
最下位ビットから下位に「ガードビットＧｂ−丸めビッ
トＲｂ−０−丸めビット以下の全ての論理和をとったス
ティッキービットＳｔｂ」を拡張して桁合わせ信号１７
とし、仮数部Ｆｃも同様に最下位ビットから下位に「ガ
ードビットＧｃ−丸めビットＲｃ−０−丸めビット未満
の全ての下位ビットの論理和をとったスティッキービッ
トＳｔｃ」を拡張して桁合わせ信号１８とし、それぞれ
加算手段２５に出力する。
部Ｆａはそのまま桁合わせ信号１６とし、仮数部Ｆｂは
最下位ビットから下位に「ガードビットＧｂ−丸めビッ
トＲｂ−０−丸めビット以下の全ての論理和をとったス
ティッキービットＳｔｂ」を拡張して桁合わせ信号１７
とし、仮数部Ｆｃも同様に最下位ビットから下位に「ガ
ードビットＧｃ−丸めビットＲｃ−０−丸めビット未満
の全ての下位ビットの論理和をとったスティッキービッ
トＳｔｃ」を拡張して桁合わせ信号１８とし、それぞれ
加算手段２５に出力する。
【００３０】３つの桁合わせ後の仮数部である桁合わせ
信号１６（Ｆａ），１７（Ｆｂ−Ｇｂ−Ｒｂ−０−Ｓｔ
ｂ），１８（Ｆｃ−Ｇｃ−Ｒｃ−０−Ｓｔｃ）は、それ
ぞれの入力時の符合に従い加算手段２５によって絶対値
加算され、５９ビットの加算中間結果２６（Ｖ０−Ｖ１
−Ｆ−Ｇ−Ｒ−Ｓｔ′−Ｓｔ）として正規化手段３０へ
出力される。ここで、桁合わせ信号１７，１８のＳｔ
ｂ，Ｓｔｃが両方とも１で同符合の加算のときはＳｔ′
−Ｓｔ＝１０となり、スティッキービット同士の加算に
よる仮数部への桁上がりを防ぐ。また、異符合の加算で
あればＳｔ′−Ｓｔ＝００となり、相殺されて加算中間
結果に反映される。
信号１６（Ｆａ），１７（Ｆｂ−Ｇｂ−Ｒｂ−０−Ｓｔ
ｂ），１８（Ｆｃ−Ｇｃ−Ｒｃ−０−Ｓｔｃ）は、それ
ぞれの入力時の符合に従い加算手段２５によって絶対値
加算され、５９ビットの加算中間結果２６（Ｖ０−Ｖ１
−Ｆ−Ｇ−Ｒ−Ｓｔ′−Ｓｔ）として正規化手段３０へ
出力される。ここで、桁合わせ信号１７，１８のＳｔ
ｂ，Ｓｔｃが両方とも１で同符合の加算のときはＳｔ′
−Ｓｔ＝１０となり、スティッキービット同士の加算に
よる仮数部への桁上がりを防ぐ。また、異符合の加算で
あればＳｔ′−Ｓｔ＝００となり、相殺されて加算中間
結果に反映される。
【００３１】加算中間結果２６は正規化手段３０によっ
て隠しビットを含めた５３ビットの仮数部の最上位ビッ
トが１となるように正規化され、改めて「仮数部Ｆ（５
３ビット）−丸めビットＲ−スティッキービットＳｔ」
とし、中間結果３１として丸め手段４０に出力される。
このスティッキービットＳｔは正規化後の丸めビットＲ
未満の全ての下位ビットの論理和とＳｔｂとＳｔｃとの
論理和をとって生成し、桁合わせの右シフトのときに少
なくとも１ビット以上のビット落ちが有ったことを示
す。
て隠しビットを含めた５３ビットの仮数部の最上位ビッ
トが１となるように正規化され、改めて「仮数部Ｆ（５
３ビット）−丸めビットＲ−スティッキービットＳｔ」
とし、中間結果３１として丸め手段４０に出力される。
このスティッキービットＳｔは正規化後の丸めビットＲ
未満の全ての下位ビットの論理和とＳｔｂとＳｔｃとの
論理和をとって生成し、桁合わせの右シフトのときに少
なくとも１ビット以上のビット落ちが有ったことを示
す。
【００３２】中間結果３１は、丸め手段４０によって、
丸めモードと中間結果３１の仮数部の最下位ビット，丸
めビットＲ，スティッキービットＳｔと符号から、丸め
ビット以下を切り捨てるか、あるいは最下位ビットに＋
１処理されて演算結果４１となる。
丸めモードと中間結果３１の仮数部の最下位ビット，丸
めビットＲ，スティッキービットＳｔと符号から、丸め
ビット以下を切り捨てるか、あるいは最下位ビットに＋
１処理されて演算結果４１となる。
【００３３】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、丸めビットＲとスティッキービットＳｔの間に
１ビット以上の０を入れて加算しているので、最大２オ
ペランドにおいてスティッキービットＳｔが同符合であ
れば桁上がりを防ぎ、異符合であればスティッキービッ
ト同士で相殺され演算精度を低下させることがない。し
たがって、３オペランドを同時に浮動小数点加算し丸め
処理を実行できるという効果がある。
よれば、丸めビットＲとスティッキービットＳｔの間に
１ビット以上の０を入れて加算しているので、最大２オ
ペランドにおいてスティッキービットＳｔが同符合であ
れば桁上がりを防ぎ、異符合であればスティッキービッ
ト同士で相殺され演算精度を低下させることがない。し
たがって、３オペランドを同時に浮動小数点加算し丸め
処理を実行できるという効果がある。
【図１】本発明の実施の一形態を示すブロック図であ
る。
る。
【図２】図１の各処理過程における仮数部のフォーマッ
トを示す説明図である。
トを示す説明図である。
【図３】従来例を示すブロック図である。
【図４】図３の各処理過程における仮数部のフォーマッ
トを示す説明図である。
トを示す説明図である。
１５ 桁合わせ手段 １６〜１８ 桁合わせ信号 ２５ 加算手段 ２６ 加算中間結果 ３０ 正規化手段 ３１ 中間結果 ４０ 丸め手段 ４１ 演算結果
Claims (3)
- 【請求項１】 ３個のオペランドの中で最大の指数部を
持つオペランドに他の２個のオペランドをそれぞれ桁合
わせする場合に加算時に発生するおそれのあるスティッ
キービット同士の桁上りを収容するビットを設けて桁合
わせ結果を送出する桁合わせ手段と、前記桁合わせ結果
を入力して絶対値加算し加算中間結果を送出する加算手
段と、前記加算中間結果を入力して正規化し前記スティ
ッキービット同士の桁上りを含む丸めビット未満のすべ
ての下位ビットおよび前記スティッキービットの論理和
を新たなスティッキービットとする中間結果を送出する
正規化手段と、前記中間結果を入力して指定された丸め
モードに従って丸め処理を実行し演算結果を送出する丸
め手段とを有することを特徴とする３入力浮動小数点加
算装置。 - 【請求項２】 請求項１記載の３入力浮動小数点加算装
置において、前記桁合わせ手段は最大の指数部を持つオ
ペランドに桁合わせする他のオペランドの仮数部を右シ
フトしたときシフトアウトしたビットを左からガードビ
ットＧ，丸めビットＲ，および丸めビットＲ未満のすべ
ての下位ビットの論理和を示すスティッキービットＳｔ
とし、前記加算手段によって絶対値加算するときスティ
ッキービット同士の桁上りを収容するビット０を前記丸
めビットＲと前記スティッキービットＳとの間に設け、
「仮数部−Ｇ−Ｒ−０（１ビット以上）−Ｓｔ」のビッ
ト順に桁合わせすることを特徴とする３入力浮動小数点
加算装置。 - 【請求項３】 請求項１または２記載の３入力浮動小数
点加算装置において、前記正規化手段は前記加算手段が
送出する加算中間結果の仮数部の最上位ビットが１とな
るように正規化し、改めて「仮数部Ｆ−丸めビットＲ−
丸めビットＲ未満のすべての下位ビットおよび前記桁合
わせ手段が生成するすべてのスティッキービットの論理
和を示すスティッキービットＳｔ」を中間結果として送
出することを特徴とする３入力浮動小数点加算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8012658A JP2747267B2 (ja) | 1996-01-29 | 1996-01-29 | ３入力浮動小数点加算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8012658A JP2747267B2 (ja) | 1996-01-29 | 1996-01-29 | ３入力浮動小数点加算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09204294A true JPH09204294A (ja) | 1997-08-05 |
| JP2747267B2 JP2747267B2 (ja) | 1998-05-06 |
Family
ID=11811467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8012658A Expired - Fee Related JP2747267B2 (ja) | 1996-01-29 | 1996-01-29 | ３入力浮動小数点加算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2747267B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8185570B2 (en) | 2006-12-14 | 2012-05-22 | Hitachi, Ltd. | Three-term input floating-point adder-subtractor |
| JP2015518610A (ja) * | 2012-04-20 | 2015-07-02 | 華為技術有限公司Ｈｕａｗｅｉ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ． | デジタルシグナルプロセッサにおける信号処理のためのシステムおよび方法 |
| JP2017515177A (ja) * | 2014-03-26 | 2017-06-08 | インテル・コーポレーション | ３ソースオペランド浮動小数点加算プロセッサ、方法、システム、及び命令 |
| JP2022533850A (ja) * | 2019-05-24 | 2022-07-26 | グーグル エルエルシー | 多入力浮動小数点加算器 |
-
1996
- 1996-01-29 JP JP8012658A patent/JP2747267B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8185570B2 (en) | 2006-12-14 | 2012-05-22 | Hitachi, Ltd. | Three-term input floating-point adder-subtractor |
| JP2015518610A (ja) * | 2012-04-20 | 2015-07-02 | 華為技術有限公司Ｈｕａｗｅｉ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ． | デジタルシグナルプロセッサにおける信号処理のためのシステムおよび方法 |
| US9274750B2 (en) | 2012-04-20 | 2016-03-01 | Futurewei Technologies, Inc. | System and method for signal processing in digital signal processors |
| JP2017515177A (ja) * | 2014-03-26 | 2017-06-08 | インテル・コーポレーション | ３ソースオペランド浮動小数点加算プロセッサ、方法、システム、及び命令 |
| JP2022533850A (ja) * | 2019-05-24 | 2022-07-26 | グーグル エルエルシー | 多入力浮動小数点加算器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2747267B2 (ja) | 1998-05-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4941120A (en) | Floating point normalization and rounding prediction circuit | |
| US4999803A (en) | Floating point arithmetic system and method | |
| US6381624B1 (en) | Faster multiply/accumulator | |
| EP0483864A2 (en) | Hardware arrangement for floating-point addition and subtraction | |
| JPH02294820A (ja) | 浮動小数点数演算処理装置および演算処理方法 | |
| US7499962B2 (en) | Enhanced fused multiply-add operation | |
| CN116594590A (zh) | 一种浮点数据的多功能运算装置及方法 | |
| US20070038693A1 (en) | Method and Processor for Performing a Floating-Point Instruction Within a Processor | |
| US7552165B2 (en) | Method and system to implement an improved floating point adder with integrated adding and rounding | |
| US5931896A (en) | Floating point addition and subtraction arithmetic circuit performing preprocessing of addition or subtraction operation rapidly | |
| JPH09204294A (ja) | ３入力浮動小数点加算装置 | |
| US5117384A (en) | Method and apparatus for exponent adder | |
| US7080112B2 (en) | Method and apparatus for computing an approximation to the reciprocal of a floating point number in IEEE format | |
| JP2558669B2 (ja) | 浮動小数点演算装置 | |
| JP2919386B2 (ja) | 浮動小数点数検出装置および浮動小数点数検出回路 | |
| JP3174974B2 (ja) | 浮動小数点演算装置および方法 | |
| JPS62128331A (ja) | 情報処理装置 | |
| US6654776B1 (en) | Method and apparatus for computing parallel leading zero count with offset | |
| JPH05204606A (ja) | 浮動小数点演算方式および装置 | |
| JPS63158626A (ja) | 演算処理装置 | |
| JPH03100722A (ja) | 精度変換命令の処理方式 | |
| JPS5960637A (ja) | 浮動小数点演算装置 | |
| EP0438962A2 (en) | Method and apparatus for exponent adder | |
| JP2002215384A (ja) | 多入力加減算回路 | |
| JP3124286B2 (ja) | 浮動小数点数演算装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980113 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080213 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090213 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100213 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |