JPH09204294A - Three-input floating point adder - Google Patents
Three-input floating point adderInfo
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- JPH09204294A JPH09204294A JP8012658A JP1265896A JPH09204294A JP H09204294 A JPH09204294 A JP H09204294A JP 8012658 A JP8012658 A JP 8012658A JP 1265896 A JP1265896 A JP 1265896A JP H09204294 A JPH09204294 A JP H09204294A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は３入力浮動小数点加
算装置に関し、特に丸め処理を伴なう３入力浮動小数点
加算装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a 3-input floating-point adder, and more particularly to a 3-input floating-point adder with rounding processing.
【０００２】[0002]
【従来の技術】浮動小数点データ形式には、例えばＩＥ
ＥＥ規格Ｐ７５４の倍精度Ｄ（６４ビット）があり、以
下のように示される。Floating point data formats include, for example, IE.
There is a double precision D (64 bits) of EE standard P754 and is shown as follows.
【０００３】[0003]
【数１】 [Equation 1]
【０００４】ここで、符号Ｓは１ビットで仮数部の符号
であり、Ｄが正のとき０，負のとき１となる。仮数部Ｆ
は５２ビットあり、隠れビットとなる整数部が１となる
ように正規化されている小数部である。指数部Ｅは１１
ビットであり、１０２３のバイアス値が加算されている
整数として表される。Here, the sign S is a 1-bit sign of the mantissa part, and is 0 when D is positive and 1 when D is negative. Mantissa F
Is a fractional part which has 52 bits and is normalized so that the integer part which becomes a hidden bit becomes 1. Exponent E is 11
Bits, represented as an integer with a bias value of 1023 added.
【０００５】このようなデータ形式についての従来の浮
動小数点加減算の丸め方式は２つの入力オペランドを対
象に演算するもので、以下のような手順で行っていた。The conventional floating-point addition / subtraction rounding method for such a data format operates on two input operands, and the procedure is as follows.
【０００６】まず、２つの入力オペランドの指数部を比
較し、大きい方の指数部に小さい方の指数部を合わせる
よう、小さい指数部を有する仮数部を指数部の差だけ右
側（下位ビット側）にシフトして桁合わせを行う。桁合
わせ後の仮数部は最下位ビットＬの１ビット下位にはガ
ードビットＧ、ガードビットＧの更に１ビット下位には
丸めビットＲ、丸めビットＲ未満の全ての下位ビットの
論理和を表すスティッキービットＳｔが拡張される。First, the exponents of two input operands are compared, and the mantissa having a smaller exponent is set to the right (lower bit side) by the difference between the exponents so that the larger exponent matches the smaller exponent. Shift to and align digits. The mantissa part after digit alignment is a sticky bit G that is one bit lower than the least significant bit L, a rounding bit R is one bit lower than the guard bit G, and a sticky representing the logical OR of all the lower bits less than the rounding bit R. Bit St is extended.
【０００７】次に、指数部の大きい方の仮数部と桁合わ
せ後の「仮数部−Ｇ−Ｒ−Ｓｔ」のビット列との絶対値
加減算処理を行い、加算中間結果を算出する。Next, an absolute value addition / subtraction process is performed between the mantissa part having the larger exponent part and the bit string of "mantissa part-GR-St" after digit alignment to calculate an intermediate addition result.
【０００８】加算中間結果は、演算結果として整数部が
１となるように仮数部を上位側あるいは、下位側にシフ
トさせ正規化を行う。そして正規化後、改めて「仮数部
−Ｒ−Ｓｔ」として、符号Ｓと丸めモードに従い丸め処
理を行う。The intermediate result of addition is normalized by shifting the mantissa part to the upper side or the lower side so that the integer part becomes 1 as the operation result. After normalization, the rounding process is performed again as "mantissa-R-St" according to the code S and the rounding mode.
【０００９】図３は２入力の浮動小数点加算装置の例を
示すブロック図、図４は各処理過程での仮数部のフォー
マットを示す説明図である。FIG. 3 is a block diagram showing an example of a 2-input floating point adder, and FIG. 4 is an explanatory diagram showing the format of the mantissa part in each processing step.
【００１０】図３および図４を参照して、２つのオペラ
ンドＤａ，Ｄｂを入力すると、桁合わせ手段１０はＤａ
とＤｂの指数部ＥａとＥｂを減算し、減算結果の値だけ
仮数部Ｆｂを右シフトさせて桁合わせを行う。また、右
シフトのとき最下位ビットＬｂの下位にはガードビット
Ｇｂ，丸めビットＲｂ，およびスティッキービットＳｔ
ｂ（丸めビットＲｂ未満のシフトアウトされる全ビット
の論理和）を拡張して桁合わせ後の仮数部を示す桁合わ
せ信号１２と、Ｄａの仮数部Ｆａである桁合わせ信号１
１とを出力する。With reference to FIGS. 3 and 4, when two operands Da and Db are input, the digit alignment means 10 outputs Da.
The exponents Ea and Eb of Db and Db are subtracted, and the mantissa Fb is right-shifted by the value of the subtraction result to perform digit alignment. In the right shift, the guard bit Gb, the rounding bit Rb, and the sticky bit St are placed below the least significant bit Lb.
The digit alignment signal 12 indicating the mantissa part after digit alignment by expanding b (logical sum of all bits shifted out less than the rounding bit Rb) and the digit alignment signal 1 which is the mantissa portion Fa of Da.
1 and are output.
【００１１】加算手段２０は桁合わせ信号１１と１２を
絶対値加減算し、桁あふれＶを含めた５７ビットの加算
中間結果２１を算出する。The adding means 20 adds and subtracts the digit alignment signals 11 and 12 in absolute value to calculate a 57-bit addition intermediate result 21 including the digit overflow V.
【００１２】正規化手段３０は、演算結果における整数
部が１になるように加算中間結果２１を、シフトさせて
正規化し、改めて「仮数部−丸めビットＲ−スティッキ
ービットＳｔ」のビット順として中間結果３１を出力す
る。このときスティッキービットＳｔは、正規化まえに
桁あふれＶが存在する（Ｖが１のとき）と１ビット右シ
フトして正規化するのでＲｂとＳｔｂの論理和となり、
左シフトして正規化するときはＳＴｂが有効となる。The normalization means 30 shifts and normalizes the addition intermediate result 21 so that the integer part in the operation result becomes 1, and again sets the bit order of "mantissa part-rounding bit R-sticky bit St" to the intermediate value. The result 31 is output. At this time, the sticky bit St is right-shifted by 1 bit and normalized when there is a digit overflow V (when V is 1) before normalization, and is therefore the logical sum of Rb and Stb,
STb is valid when left-shifting and normalizing.
【００１３】丸め手段４０は丸めモードに従って中間結
果３１の仮数部最下位ビットＬ，丸めビットＲ，スティ
ッキービットＳｔと符号Ｓから、必要に応じて仮数部最
下位ビットＬのビット位置に＋１を行い演算結果４１を
出力する。The rounding means 40 performs +1 on the bit position of the least significant bit L of the mantissa part, if necessary, from the least significant bit L of the mantissa part, the rounding bit R, the sticky bit St and the sign S of the intermediate result 31 according to the rounding mode. The calculation result 41 is output.
【００１４】上記においては、２入力の演算について説
明したが、３入力以上の場合には上記の２入力演算を繰
返して実現する。In the above description, the 2-input operation is explained. However, in the case of 3-input or more, the 2-input operation is repeatedly realized.
【００１５】[0015]
【発明が解決しようとする課題】上記のように、従来の
浮動小数点の加減算においては同時に２つのオペランド
に対して処理している。したがって多数のオペランド加
算する総和演算では処理時間が非常に長くなり、演算処
理の高速化の妨げとなっている。特に、科学技術分野に
おける計算はより高精度で高速な加減算処理が要求され
ており、浮動小数点演算は高速化のネックとなってい
る。As described above, in the conventional floating point addition / subtraction, two operands are processed at the same time. Therefore, the processing time becomes very long in the sum calculation of adding a large number of operands, which hinders the speeding up of the calculation processing. In particular, calculation in the field of science and technology requires high-precision addition and subtraction processing at high speed, and floating-point arithmetic is a bottleneck in speeding up.
【００１６】本発明の目的は、丸め処理を伴なう多入力
の浮動小数点演算を高速化する３入力浮動小数点加算装
置を提供し、上記の欠点を改善することにある。An object of the present invention is to provide a 3-input floating-point adder which speeds up multi-input floating-point arithmetic involving rounding processing, and to improve the above drawbacks.
【００１７】[0017]
【課題を解決するための手段】本発明の３入力浮動小数
点加算装置は、３個のオペランドの中で最大の指数部を
持つオペランドに他の２個のオペランドをそれぞれ桁合
わせする場合に加算時に発生するおそれのあるスティッ
キービット同士の桁上りを収容するビットを設けて桁合
わせ結果を送出する桁合わせ手段と、前記桁合わせ結果
を入力して絶対値加算し加算中間結果を送出する加算手
段と、前記加算中間結果を入力して正規化し前記スティ
ッキービット同士の桁上りを含む丸めビット未満のすべ
ての下位ビットおよび前記スティッキービットの論理和
を新たなスティッキービットとする中間結果を送出する
正規化手段と、前記中間結果を入力して指定された丸め
モードに従って丸め処理を実行し演算結果を送出する丸
め手段とを有して構成される。A three-input floating-point adder according to the present invention, when adding two other operands to the operand having the largest exponent part among the three operands, performs addition at the time of addition. Digit alignment means for transmitting a digit alignment result by providing a bit for accommodating carry between sticky bits that may occur, and addition means for inputting the digit alignment result, adding absolute values, and transmitting an intermediate result of addition. , A normalization means for inputting and normalizing the addition intermediate result, and sending an intermediate result in which a logical sum of all the lower bits less than a rounding bit including a carry between the sticky bits and the sticky bit is a new sticky bit And rounding means for inputting the intermediate result, executing a rounding process according to a specified rounding mode, and sending out a calculation result. It is made.
【００１８】また、本発明の３入力浮動小数点加算装置
において、前記桁合わせ手段は最大の指数部を持つオペ
ランドに桁合わせする他のオペランドの仮数部を右シフ
トしたときシフトアウトしたビットを左からガードビッ
トＧ，丸めビットＲ，および丸めビットＲ未満のすべて
の下位ビットの論理和を示すスティッキービットＳｔと
し、前記加算手段によって絶対値加算するときスティッ
キービット同士の桁上りを収容するビット０を前記丸め
ビットＲと前記スティッキービットＳとの間に設け、
「仮数部−Ｇ−Ｒ−０（１ビット以上）−Ｓｔ」のビッ
ト順に桁合わせするようにして構成される。Further, in the 3-input floating-point adder of the present invention, the digit aligning means shifts out the bits shifted out from the left when the mantissa of the other operand which aligns with the operand having the maximum exponent is right shifted. The guard bit G, the rounding bit R, and a sticky bit St indicating the logical sum of all the lower bits less than the rounding bit R are used, and the bit 0 for accommodating carry between sticky bits when the absolute value is added by the adding means is the aforesaid bit 0. Provided between the rounding bit R and the sticky bit S,
The digits are aligned in the bit order of "mantissa part-GR-0 (1 bit or more) -St".
【００１９】さらに、本発明の３入力浮動小数点加算装
置において、前記正規化手段は前記加算手段が送出する
加算中間結果の仮数部の最上位ビットが１となるように
正規化し、改めて「仮数部Ｆ−丸めビットＲ−丸めビッ
トＲ未満のすべての下位ビットおよび前記桁合わせ手段
が生成するすべてのスティッキービットの論理和を示す
スティッキービットＳｔ」を中間結果として送出するよ
うにして構成される。Further, in the three-input floating-point addition apparatus of the present invention, the normalizing means normalizes the most significant bit of the mantissa part of the intermediate addition result sent by the adding means to be 1, and newly re-generates the "mantissa part". F-Rounding bit R-Sticky bit St "indicating the logical sum of all the lower bits less than the rounding bit R and all the sticky bits generated by the digit alignment means is sent out as an intermediate result.
【００２０】すなわち、本発明では３個のオペランドに
対し同時に浮動小数点演算を施し、高精度に丸め処理を
行なっている。That is, according to the present invention, the floating-point operation is simultaneously performed on the three operands, and the rounding process is performed with high precision.
【００２１】[0021]
【発明の実施の形態】以下、本発明について図面を参照
しながら説明する。DETAILED DESCRIPTION OF THE INVENTION The present invention will be described below with reference to the drawings.
【００２２】図１は本発明の実施の一形態を示すブロッ
ク図、図２は各処理過程での仮数部のフォーマットを示
す説明図である。特に、図１は３オペランドを同時に入
力とする浮動小数点加算装置の仮数部の加算処理部分を
示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the present invention, and FIG. 2 is an explanatory diagram showing the format of the mantissa part in each processing step. In particular, FIG. 1 is a block diagram showing an addition processing part of the mantissa part of a floating point addition device which inputs three operands simultaneously.
【００２３】また、この実施の形態はＩＥＥＥ規格Ｐ７
５４に準拠しており、仮数部は５６ビットからなり、最
上位ビット（ＭＳＢ、ビット０）を隠れビット，ビット
１〜ビット５２を有効桁としている。さらに、仮数部の
最下位ビットの１ビット下位にはガードビットＧ，ガー
ドビットＧの更に１ビット下位には丸めビットＲ，丸め
ビットＲ未満の全ての下位ビットの論理和を表すスティ
ッキービットＳｔが拡張されている。Further, this embodiment is based on the IEEE standard P7.
54, the mantissa consists of 56 bits, the most significant bit (MSB, bit 0) is a hidden bit, and bits 1 to 52 are significant digits. Further, a guard bit G is located 1 bit below the least significant bit of the mantissa part, and a rounding bit R is located 1 bit below the guard bit G, and a sticky bit St representing the logical sum of all the lower bits less than the rounding bit R. It has been extended.
【００２４】図１および図２を参照すると、桁合わせ手
段１５は、３つの入力オペランドＤａ，Ｄｂ，Ｄｃの指
数部を比較し、最大の指数部に残りの２つの指数部を合
わせるように、最大値以外の指数部を有する２つのオペ
ランドの仮数部をそれぞれ最大値の指数部から減算し、
減算結果の値だけ右シフトして桁合わせを行なう。そし
て右シフトのときに２つのオペランドの仮数部につい
て、最下位ビットＬの１ビット下位にはガードビット
Ｇ，ガードビットＧの更に１ビット下位には丸めビット
Ｒ，丸めビットＲの更に１ビット下位に０，更に１ビッ
ト下位に丸めビットＲ未満の全ての下位ビットの論理和
を表すスティッキービットＳｔを拡張し出力する。Referring to FIGS. 1 and 2, the digit aligning means 15 compares the exponent parts of the three input operands Da, Db, Dc and aligns the remaining two exponent parts with the maximum exponent part. The mantissa parts of the two operands having exponents other than the maximum value are subtracted from the exponent part of the maximum value,
Digit adjustment is performed by right shifting by the value of the subtraction result. In the right shift, the mantissa parts of the two operands are the guard bit G 1 bit lower than the least significant bit L, the rounding bit R 1 bit lower than the guard bit G, and the further 1 bit lower than the rounding bit R. 0, and the sticky bit St, which represents the logical sum of all the lower bits less than the rounding bit R, is expanded to 0, and is further output by 1 bit.
【００２５】加算手段２５は、桁合わせ手段１５からの
指数部の最大の仮数部と、桁合わせ後の２つの「仮数部
−Ｇ−Ｒ−０−Ｓｔ」とを絶対値加減算し、桁あふれＶ
０，Ｖ１を含めた５９ビットの加算中間結果２６を出力
する。The adding means 25 adds and subtracts the absolute value of the maximum mantissa part of the exponent part from the digit aligning means 15 and the two "mantissa part-GR-0-St" after digit alignment to overflow the digit. V
The 59-bit addition intermediate result 26 including 0 and V1 is output.
【００２６】正規化手段３０は、加算中間結果２６を演
算結果（解）における整数部が１になるようにシフトさ
せて正規化し、改めて「仮数部−丸めビットＲ−スティ
ッキービットＳｔ」として中間結果３１を出力する。こ
のときのスティッキービットＳｔは、桁合わせのときの
２オペランドで有する可能性のあるスティッキービット
ＳｔｂおよびＳｔｃと、正規化後に改めて拡張された丸
めビットＲ未満の全ての下位ビットとの論理和である。The normalizing means 30 shifts and normalizes the addition intermediate result 26 so that the integer part in the operation result (solution) becomes 1, and newly obtains the intermediate result as "mantissa part-rounding bit R-sticky bit St". 31 is output. The sticky bit St at this time is the logical sum of the sticky bits Stb and Stc that may be included in the two operands at the time of digit alignment and all the lower bits less than the rounding bit R expanded after normalization. .
【００２７】丸め手段４０は、丸めモードに従って中間
結果３１の仮数部最下位ビットＬ，丸めビットＲ，ステ
ィッキービットＳｔと符号Ｓの値から、必要に応じて仮
数部最下位ビットＬのビット位置に＋１を行い演算結果
４１を出力する。The rounding means 40 sets the mantissa least significant bit L, the rounding bit R, the sticky bit St and the value of the sign S of the intermediate result 31 to the bit position of the mantissa least significant bit L as necessary according to the rounding mode. +1 is performed and the calculation result 41 is output.
【００２８】図１において、例えば３つの入力オペラン
ドＤａ，Ｄｂ，Ｄｃを入力し、それぞれの指数部がＥａ
＞Ｅｂ＞Ｅｃの関係にあったとすると、桁合わせ手段１
５は、３つのオペランドの指数部Ｅａ，Ｅｂ，Ｅｃを比
較し、最大値がＥａであることから（Ｅａ−Ｅｂ），
（Ｅａ−Ｅｃ）を行う。この減算結果に従い、仮数部Ｆ
ｂを（Ｅａ−Ｅｂ）だけ右シフトし、仮数部Ｆｃを（Ｅ
ａ−Ｅｃ）だけ右シフトさせて桁合わせを行う。In FIG. 1, for example, three input operands Da, Db, Dc are input, and their exponents are Ea.
If there is a relation of>Eb> Ec, the digit alignment means 1
5 compares the exponents Ea, Eb, and Ec of the three operands, and the maximum value is Ea (Ea-Eb),
(Ea-Ec) is performed. According to the result of this subtraction, the mantissa part F
b is right-shifted by (Ea-Eb), and the mantissa Fc is (E
a-Ec) is right-shifted to perform digit alignment.
【００２９】また、桁合わせ結果は、最大値Ｅａの仮数
部Ｆａはそのまま桁合わせ信号１６とし、仮数部Ｆｂは
最下位ビットから下位に「ガードビットＧｂ−丸めビッ
トＲｂ−０−丸めビット以下の全ての論理和をとったス
ティッキービットＳｔｂ」を拡張して桁合わせ信号１７
とし、仮数部Ｆｃも同様に最下位ビットから下位に「ガ
ードビットＧｃ−丸めビットＲｃ−０−丸めビット未満
の全ての下位ビットの論理和をとったスティッキービッ
トＳｔｃ」を拡張して桁合わせ信号１８とし、それぞれ
加算手段２５に出力する。In the digit alignment result, the mantissa part Fa of the maximum value Ea is used as the digit alignment signal 16 as it is, and the mantissa part Fb is arranged from the least significant bit to the least significant "guard bit Gb-rounding bit Rb-0-rounding bit or less. The digit alignment signal 17 is obtained by expanding the sticky bit Stb which is the logical sum of all.
Similarly, the mantissa part Fc is also expanded from the least significant bit to the lower order by expanding the "guard bit Gc-rounding bit Rc-0-sticky bit Stc obtained by ORing all lower bits less than the rounding bit". 18 and outputs to 18 respectively.
【００３０】３つの桁合わせ後の仮数部である桁合わせ
信号１６（Ｆａ），１７（Ｆｂ−Ｇｂ−Ｒｂ−０−Ｓｔ
ｂ），１８（Ｆｃ−Ｇｃ−Ｒｃ−０−Ｓｔｃ）は、それ
ぞれの入力時の符合に従い加算手段２５によって絶対値
加算され、５９ビットの加算中間結果２６（Ｖ０−Ｖ１
−Ｆ−Ｇ−Ｒ−Ｓｔ′−Ｓｔ）として正規化手段３０へ
出力される。ここで、桁合わせ信号１７，１８のＳｔ
ｂ，Ｓｔｃが両方とも１で同符合の加算のときはＳｔ′
−Ｓｔ＝１０となり、スティッキービット同士の加算に
よる仮数部への桁上がりを防ぐ。また、異符合の加算で
あればＳｔ′−Ｓｔ＝００となり、相殺されて加算中間
結果に反映される。Digit alignment signals 16 (Fa) and 17 (Fb-Gb-Rb-0-St) which are mantissas after three digit alignments.
b) and 18 (Fc-Gc-Rc-0-Stc) are subjected to absolute value addition by the adding means 25 according to the sign at the time of input, and a 59-bit addition intermediate result 26 (V0-V1).
-F-G-R-St'-St) is output to the normalizing means 30. Here, St of the digit alignment signals 17 and 18
If b and Stc are both 1 and the same sign is added, St '
-St = 10 is set, and carry to the mantissa part due to addition of sticky bits is prevented. In addition, if the addition has a different sign, St'-St = 00, which is offset and reflected in the intermediate addition result.
【００３１】加算中間結果２６は正規化手段３０によっ
て隠しビットを含めた５３ビットの仮数部の最上位ビッ
トが１となるように正規化され、改めて「仮数部Ｆ（５
３ビット）−丸めビットＲ−スティッキービットＳｔ」
とし、中間結果３１として丸め手段４０に出力される。
このスティッキービットＳｔは正規化後の丸めビットＲ
未満の全ての下位ビットの論理和とＳｔｂとＳｔｃとの
論理和をとって生成し、桁合わせの右シフトのときに少
なくとも１ビット以上のビット落ちが有ったことを示
す。The intermediate addition result 26 is normalized by the normalizing means 30 so that the most significant bit of the 53-bit mantissa part including hidden bits becomes 1, and the mantissa part F (5
3 bits) -Rounding bit R-Sticky bit St "
Then, the intermediate result 31 is output to the rounding means 40.
This sticky bit St is a rounding bit R after normalization.
It is generated by taking the logical sum of all lower bits below and the logical sum of Stb and Stc, and indicates that there was at least one bit loss when shifting the digits to the right.
【００３２】中間結果３１は、丸め手段４０によって、
丸めモードと中間結果３１の仮数部の最下位ビット，丸
めビットＲ，スティッキービットＳｔと符号から、丸め
ビット以下を切り捨てるか、あるいは最下位ビットに＋
１処理されて演算結果４１となる。The intermediate result 31 is obtained by the rounding means 40.
From the rounding mode and the least significant bit of the mantissa part of the intermediate result 31, the rounding bit R, the sticky bit St and the sign, the rounding bits or less are truncated or the least significant bit is +
One processing is performed to obtain a calculation result 41.
【００３３】[0033]
【発明の効果】以上、詳細に説明したように、本発明に
よれば、丸めビットＲとスティッキービットＳｔの間に
１ビット以上の０を入れて加算しているので、最大２オ
ペランドにおいてスティッキービットＳｔが同符合であ
れば桁上がりを防ぎ、異符合であればスティッキービッ
ト同士で相殺され演算精度を低下させることがない。し
たがって、３オペランドを同時に浮動小数点加算し丸め
処理を実行できるという効果がある。As described above in detail, according to the present invention, since one bit or more of 0 is put between the rounding bit R and the sticky bit St and the addition is performed, the sticky bit can be used in the maximum of two operands. If St has the same sign, carry is prevented, and if different signs, the sticky bits do not cancel each other and the calculation accuracy does not deteriorate. Therefore, there is an effect that three operands can be simultaneously added to the floating point and rounding processing can be executed.
【図１】本発明の実施の一形態を示すブロック図であ
る。FIG. 1 is a block diagram showing an embodiment of the present invention.
【図２】図１の各処理過程における仮数部のフォーマッ
トを示す説明図である。FIG. 2 is an explanatory diagram showing a format of a mantissa part in each process of FIG.
【図３】従来例を示すブロック図である。FIG. 3 is a block diagram showing a conventional example.
【図４】図３の各処理過程における仮数部のフォーマッ
トを示す説明図である。FIG. 4 is an explanatory diagram showing a format of a mantissa part in each process of FIG.
１５ 桁合わせ手段 １６〜１８ 桁合わせ信号 ２５ 加算手段 ２６ 加算中間結果 ３０ 正規化手段 ３１ 中間結果 ４０ 丸め手段 ４１ 演算結果 15 digit aligning means 16-18 digit aligning signal 25 adding means 26 adding intermediate result 30 normalizing means 31 intermediate result 40 rounding means 41 calculation result
Claims (3)
持つオペランドに他の２個のオペランドをそれぞれ桁合
わせする場合に加算時に発生するおそれのあるスティッ
キービット同士の桁上りを収容するビットを設けて桁合
わせ結果を送出する桁合わせ手段と、前記桁合わせ結果
を入力して絶対値加算し加算中間結果を送出する加算手
段と、前記加算中間結果を入力して正規化し前記スティ
ッキービット同士の桁上りを含む丸めビット未満のすべ
ての下位ビットおよび前記スティッキービットの論理和
を新たなスティッキービットとする中間結果を送出する
正規化手段と、前記中間結果を入力して指定された丸め
モードに従って丸め処理を実行し演算結果を送出する丸
め手段とを有することを特徴とする３入力浮動小数点加
算装置。1. A bit for accommodating carry between sticky bits that may occur during addition when the other two operands are aligned with the operand having the largest exponent part among the three operands. A digit aligning means for transmitting a digit aligning result, adding means for inputting the digit aligning result, adding an absolute value and transmitting an intermediate addition result, and inputting and normalizing the intermediate addition result for sticky bits Normalizing means for sending an intermediate result in which the logical sum of all the lower bits less than the rounding bit including the carry of the sticky bit and the sticky bit is a new sticky bit; and inputting the intermediate result according to a specified rounding mode. A three-input floating-point adder having rounding means for executing rounding processing and sending out a calculation result.
置において、前記桁合わせ手段は最大の指数部を持つオ
ペランドに桁合わせする他のオペランドの仮数部を右シ
フトしたときシフトアウトしたビットを左からガードビ
ットＧ，丸めビットＲ，および丸めビットＲ未満のすべ
ての下位ビットの論理和を示すスティッキービットＳｔ
とし、前記加算手段によって絶対値加算するときスティ
ッキービット同士の桁上りを収容するビット０を前記丸
めビットＲと前記スティッキービットＳとの間に設け、
「仮数部−Ｇ−Ｒ−０（１ビット以上）−Ｓｔ」のビッ
ト順に桁合わせすることを特徴とする３入力浮動小数点
加算装置。2. The three-input floating-point adder according to claim 1, wherein the digit aligning means shifts out a bit shifted out when a mantissa of another operand which aligns with an operand having a maximum exponent is right-shifted. Sticky bit St indicating the logical sum of guard bit G, rounding bit R, and all lower bits less than rounding bit R from the left
And a bit 0 for accommodating carry between sticky bits when the absolute value is added by the adding means is provided between the rounding bit R and the sticky bit S.
A 3-input floating-point addition device characterized in that digits are aligned in the order of "mantissa-GR-0 (1 bit or more) -St".
点加算装置において、前記正規化手段は前記加算手段が
送出する加算中間結果の仮数部の最上位ビットが１とな
るように正規化し、改めて「仮数部Ｆ−丸めビットＲ−
丸めビットＲ未満のすべての下位ビットおよび前記桁合
わせ手段が生成するすべてのスティッキービットの論理
和を示すスティッキービットＳｔ」を中間結果として送
出することを特徴とする３入力浮動小数点加算装置。3. The three-input floating point adder according to claim 1, wherein the normalizing means normalizes the most significant bit of the mantissa part of the intermediate addition result sent by the adding means to be 1, Once again, "mantissa F-rounding bit R-
A three-input floating-point adder, which sends as an intermediate result a sticky bit St "indicating the logical sum of all the lower bits less than the rounding bit R and all the sticky bits generated by the digit alignment means.
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| JP (1) | JP2747267B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8185570B2 (en) | 2006-12-14 | 2012-05-22 | Hitachi, Ltd. | Three-term input floating-point adder-subtractor |
| JP2015518610A (en) * | 2012-04-20 | 2015-07-02 | 華為技術有限公司Ｈｕａｗｅｉ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ． | System and method for signal processing in a digital signal processor |
| JP2017515177A (en) * | 2014-03-26 | 2017-06-08 | インテル・コーポレーション | Three source operand floating point addition processor, method, system, and instruction |
| JP2022533850A (en) * | 2019-05-24 | 2022-07-26 | グーグル エルエルシー | Multi-input floating point adder |
-
1996
- 1996-01-29 JP JP8012658A patent/JP2747267B2/en not_active Expired - Fee Related
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| US9274750B2 (en) | 2012-04-20 | 2016-03-01 | Futurewei Technologies, Inc. | System and method for signal processing in digital signal processors |
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