JPH09200023A - Power supply voltage detection circuit - Google Patents
Power supply voltage detection circuitInfo
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- JPH09200023A JPH09200023A JP8003250A JP325096A JPH09200023A JP H09200023 A JPH09200023 A JP H09200023A JP 8003250 A JP8003250 A JP 8003250A JP 325096 A JP325096 A JP 325096A JP H09200023 A JPH09200023 A JP H09200023A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、電源電圧検出回路
に関し、特に複数電源電圧混在半導体チップに用いて好
適な電源電圧検出回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power supply voltage detecting circuit, and more particularly to a power supply voltage detecting circuit suitable for use in a semiconductor chip having a plurality of mixed power supply voltages.
【０００２】[0002]
【従来の技術】近年、パソコンを始めとする情報関連機
器製品のボードの低電圧化及びＬＳＩデバイスの微細化
による低電圧化等の影響で、電源電圧として３．３Ｖ
（又は３．０Ｖ）が主流になってきている。一方、メモ
リやアナログ等、電源電圧として５Ｖを必要とする半導
体チップ（以下適宜単にチップという）も同じボード上
に混在するために、これら互いに異なる複数の電源で動
作するチップ間をインターフェイスする所謂複数電源電
圧混在チップの要求が増えてきている。2. Description of the Related Art In recent years, a power supply voltage of 3.3V has been exerted due to the influence of lowering the voltage of boards of information related equipment products such as personal computers and the miniaturization of LSI devices.
(Or 3.0V) is becoming mainstream. On the other hand, since semiconductor chips (hereinafter simply referred to as “chips”) that require a power supply voltage of 5 V, such as memory and analog, coexist on the same board, so-called multiple interfaces for interfacing between these chips operating with different power supplies. The demand for mixed power supply chips is increasing.
【０００３】一般に半導体チップは図５（ａ）の概念図
に示すように内部コア領域１と周辺Ｉ／Ｏ領域２に分け
られ、内部コア領域１、周辺Ｉ／Ｏ領域２の電源電圧は
同じ１系統に固定されている。これに対し、前記のよう
な複数電源電圧混在チップは、消費電力や動作スピード
の制約から、図５（ｂ）の概念図に示すように、内部コ
ア領域１の電源電圧は固定されるが、周辺Ｉ／Ｏ領域２
はインターフェイス先のチップ（（ａ）に示すような）
の電源電圧に対応して夫々異なる電源電圧を印加される
Ｉ／Ｏブロック２Ａに分けられる。すなわち各Ｉ／Ｏブ
ロック２Ａの電源電圧は、そのインターフェイス先のチ
ップ（図示せず）の電源電圧に従って５Ｖであったり
３．３Ｖであったりする。Generally, a semiconductor chip is divided into an internal core region 1 and a peripheral I / O region 2 as shown in the conceptual diagram of FIG. 5A, and the power supply voltage of the internal core region 1 and the peripheral I / O region 2 is the same. It is fixed to one system. On the other hand, in the above-described mixed power supply voltage chip, the power supply voltage of the internal core region 1 is fixed as shown in the conceptual diagram of FIG. Peripheral I / O area 2
Is the interface destination chip (as shown in (a))
Of the I / O blocks 2A to which different power supply voltages are respectively applied according to the power supply voltage of. That is, the power supply voltage of each I / O block 2A may be 5V or 3.3V depending on the power supply voltage of the chip (not shown) at the interface destination.
【０００４】このような複数電源電圧混在チップとして
は、複数のＩ／Ｏブロック２Ａの各々についてアプリケ
ーションにより所望の電源電圧を選択できるユニバーサ
ルＩ／Ｏタイプのものが多用されている。かかるタイプ
のものは、図６の回路図に例示するように、Ｉ／Ｏブロ
ック２Ａ毎に該ブロック内のＩ／Ｏバッファ３のＩ／Ｏ
特性を選択する選択信号Ｓを必要とする。尚図６におい
てＩＮは入力端子、ＯＵＴは出力端子、ＥＮＬはイネー
ブル信号である。As such a plural power supply voltage mixed chip, a universal I / O type chip in which a desired power supply voltage can be selected according to an application is often used for each of the plurality of I / O blocks 2A. In this type, as shown in the circuit diagram of FIG. 6, I / O of the I / O buffer 3 in each I / O block 2A is I / O block 2A.
A selection signal S for selecting the characteristic is required. In FIG. 6, IN is an input terminal, OUT is an output terminal, and ENL is an enable signal.
【０００５】従来は、この選択信号Ｓを外部から与える
という手法があった。そのため、複数電源電圧混在チッ
プには専用の外部ピンが必要となり、ピン数の制約から
顧客の使用できる信号ピンをかかる専用の外部ピン分削
減せざるを得ないという問題があった。又、顧客にとっ
ては、電源を投入したのち更に各Ｉ／Ｏブロック２Ａ毎
に、この選択信号Ｓをいちいち与えなければならず、使
い勝手が必ずしもよくないという問題もあった。さらに
別の手法として、アナログ的に電源電圧を検知し選択信
号Ｓを生成する場合もあるが、この際には電圧検出回路
である程度の消費電力が発生することが避けられなかっ
た。Conventionally, there has been a method of externally applying the selection signal S. Therefore, a chip having a mixed power supply voltage requires a dedicated external pin, and there is a problem that the number of signal pins that can be used by the customer must be reduced by the dedicated external pin due to the number of pins. Further, for the customer, after the power is turned on, the selection signal S must be given to each I / O block 2A, and the usability is not necessarily good. As another method, there is a case where the power supply voltage is detected in an analog manner and the selection signal S is generated, but in this case, it is unavoidable that a certain amount of power consumption occurs in the voltage detection circuit.
【０００６】[0006]
【発明が解決しようとする課題】上記従来技術の問題に
鑑み本発明は、内部コア領域の電源電圧が固定で周辺Ｉ
／Ｏ領域の電源電圧をＩ／Ｏブロック毎に任意に選択で
きる複数電源電圧混在半導体チップ内で、各Ｉ／Ｏブロ
ックに与えられた電源電圧を検出しそれに合わせて同ブ
ロックのＩ／Ｏ特性を選択する選択信号を生成し、選択
後の消費電力を実質的に無視できるレベルに低減する電
源電圧検出回路を提供することを課題とする。SUMMARY OF THE INVENTION In view of the above-mentioned problems of the prior art, the present invention is directed to a peripheral I with a fixed power supply voltage in the internal core region.
The power supply voltage applied to each I / O block is detected in the semiconductor chip in which a plurality of power supply voltages are mixed so that the power supply voltage of the I / O area can be arbitrarily selected for each I / O block, and the I / O characteristic of the same block is detected accordingly. It is an object of the present invention to provide a power supply voltage detection circuit that generates a selection signal for selecting, and reduces power consumption after selection to a level that can be substantially ignored.
【０００７】[0007]
【課題を解決するための手段】本発明は、内部コア領域
の電源電圧が固定で周辺Ｉ／Ｏ領域の電源電圧をＩ／Ｏ
ブロック毎に任意に選択できる複数電源電圧混在半導体
チップに内蔵される電源電圧検出回路であって、自走回
路と該自走回路の出力から基準信号を生成する基準信号
生成手段とからなり電源投入とともに起動するクロック
生成部と、各Ｉ／Ｏブロックに配置され該Ｉ／Ｏブロッ
クと電源電圧を共有する遅延回路と該遅延回路に前記基
準信号を与えて電源電圧による伝播遅延時間の違いを検
出し該検出結果からそのＩ／ＯブロックのＩ／Ｏ特性を
選択するための選択信号を生成する遅延検出手段とから
なる選択信号生成部と、で構成されることを特徴とする
電源電圧検出回路である。According to the present invention, the power supply voltage in the internal core area is fixed and the power supply voltage in the peripheral I / O area is set to I / O.
A power supply voltage detection circuit incorporated in a semiconductor chip having a plurality of power supply voltages that can be arbitrarily selected for each block, comprising a free-running circuit and reference signal generation means for generating a reference signal from the output of the free-running circuit. A clock generator that is activated together with the delay circuit, which is arranged in each I / O block and shares a power supply voltage with the I / O block, and the reference signal is given to the delay circuit to detect a difference in propagation delay time due to the power supply voltage. And a selection signal generation section including delay detection means for generating a selection signal for selecting the I / O characteristic of the I / O block from the detection result. Is.
【０００８】本発明は更に、前記クロック生成部が、基
準信号生成後に自走回路を停止させるための停止信号を
生成する停止信号生成手段と該停止信号を受けて自走回
路を停止する停止手段とを有することを特徴とする。又
本発明においては、前記クロック生成部は内部コア領域
周辺又は周辺Ｉ／Ｏ領域の基準電源となることが確定し
ているブロック内に配置されるのが好ましく、前記遅延
回路は周辺Ｉ／Ｏ領域における各Ｉ／Ｏブロックの空き
領域に配置されるのが好ましい。In the present invention, the clock generator further includes a stop signal generating means for generating a stop signal for stopping the free running circuit after generating the reference signal, and a stopping means for receiving the stop signal and stopping the free running circuit. And having. Further, in the present invention, it is preferable that the clock generation unit is arranged in a block which is determined to serve as a reference power source around the internal core area or the peripheral I / O area, and the delay circuit is provided in the peripheral I / O area. It is preferably arranged in an empty area of each I / O block in the area.
【０００９】[0009]
【発明の実施の形態】図１は本発明の電源電圧検出回路
を示すブロック図である。図１において、４はクロック
生成部、５は選択信号生成部、６は自走回路、７は基準
信号生成手段、８は遅延回路、９は遅延検出手段、10Ａ
は停止信号生成手段、10Ｂは停止手段、Ａは自走回路の
出力、Ｂは停止信号、Ｋは基準信号、Ｖdd−I/O はＩ／
Ｏブロックの電源電圧である。尚前掲図５，図６と同一
部材には同一符号を付し説明を省略する。1 is a block diagram showing a power supply voltage detection circuit of the present invention. In FIG. 1, 4 is a clock generator, 5 is a selection signal generator, 6 is a free-running circuit, 7 is a reference signal generator, 8 is a delay circuit, 9 is a delay detector, and 10A.
Is a stop signal generation means, 10B is a stop means, A is the output of the free running circuit, B is a stop signal, K is a reference signal, and Vdd-I / O is I / O.
This is the power supply voltage of the O block. The same members as those shown in FIGS. 5 and 6 are designated by the same reference numerals and the description thereof will be omitted.
【００１０】本発明の電源電圧検出回路は、図５（ｂ）
に示すような内部コア領域１の電源電圧が固定で周辺Ｉ
／Ｏ領域２の電源電圧をＩ／Ｏブロック２Ａ毎に任意に
選択できる複数電源電圧混在半導体チップに内蔵され
る。そして図１に示すように、本発明の電源電圧検出回
路は、自走回路６と該自走回路６の出力Ａから基準信号
Ｋを生成する基準信号生成手段７とからなり電源投入と
ともに起動するクロック生成部４と、各Ｉ／Ｏブロック
２Ａに配置され該Ｉ／Ｏブロック２Ａと電源電圧Ｖdd−
I/O を共有する遅延回路８と該遅延回路８に前記基準信
号Ｋを与えて電源電圧Ｖdd−I/O による伝播遅延時間の
違いを検出し該検出結果からそのＩ／Ｏブロック２Ａの
Ｉ／Ｏ特性を選択するための選択信号Ｓを生成する遅延
検出手段９とからなる選択信号生成部５と、で構成され
ることを特徴とする。The power supply voltage detection circuit of the present invention is shown in FIG.
The power supply voltage of the inner core region 1 as shown in
The power supply voltage of the / O region 2 is incorporated in a semiconductor chip having a plurality of power supply voltages in which each I / O block 2A can be arbitrarily selected. As shown in FIG. 1, the power supply voltage detection circuit of the present invention comprises a free-running circuit 6 and a reference signal generating means 7 for generating a reference signal K from an output A of the free-running circuit 6, and is activated when the power is turned on. The clock generator 4 and the I / O blocks 2A arranged in each I / O block 2A and the power supply voltage Vdd-
The reference signal K is applied to the delay circuit 8 sharing the I / O and the delay circuit 8 to detect the difference in the propagation delay time due to the power supply voltage Vdd-I / O, and from the detection result, the I / O of the I / O block 2A is detected. And a selection signal generating section 5 including a delay detecting means 9 for generating a selection signal S for selecting the / O characteristic.
【００１１】尚Ｉ／ＯブロックのＩ／Ｏ特性を選択する
とは、図６に一例を示したように、同Ｉ／Ｏブロック内
のトランジスタサイズを調整する等してＩ／Ｏバッファ
３の駆動能力を制御することを意味する。本発明は、上
記構成としたので、チップの電源投入後に各Ｉ／Ｏブロ
ック２Ａへ電源電圧Ｖdd−I/O が印加された時点でこの
電圧を検出し、前述のＩ／Ｏ特性を印加電源電圧Ｖdd−
I/O に合わせて選択するための選択信号Ｓをチップ内部
で生成して各Ｉ／Ｏブロックに与えることができる。そ
れゆえ本発明によれば、複数電源電圧混在半導体チップ
から余計な外部ピンが削減でき、更にアプリケーション
が変わることによる選択信号Ｓの再設定も自動化でき
る。To select the I / O characteristic of the I / O block, the I / O buffer 3 is driven by adjusting the transistor size in the I / O block as shown in FIG. It means controlling ability. Since the present invention has the above-mentioned configuration, when the power supply voltage Vdd-I / O is applied to each I / O block 2A after the power supply of the chip is turned on, this voltage is detected and the above-mentioned I / O characteristic is applied to the power supply. Voltage Vdd-
A selection signal S for selecting according to I / O can be generated inside the chip and given to each I / O block. Therefore, according to the present invention, it is possible to reduce extra external pins from a semiconductor chip in which a plurality of power supply voltages are mixed, and also to automatically reset the selection signal S due to a change in application.
【００１２】本発明は更に、前記クロック生成手段４
が、基準信号Ａ生成後に自走回路６を停止させるための
停止信号Ｂを生成する停止信号生成手段10Ａと該停止信
号Ｂを受けて自走回路６を停止する停止手段10Ｂとを有
することを特徴とする。この形態によれば、自走回路６
はそれに基づいてＩ／Ｏブロック２ＡのＩ／Ｏ特性が選
択されるべき基準信号Ａを生成したのち停止し、余計な
電力消費を抑制できるためより一層好ましい。The present invention further includes the clock generating means 4
Has a stop signal generating means 10A for generating a stop signal B for stopping the free running circuit 6 after the reference signal A is generated, and a stop means 10B for receiving the stop signal B and stopping the free running circuit 6. Characterize. According to this aspect, the self-propelled circuit 6
Is more preferable since the I / O characteristic of the I / O block 2A is generated on the basis of the reference signal A to be selected and then stopped, thereby suppressing unnecessary power consumption.
【００１３】又本発明においては、動作電源電圧を確保
するため前記クロック生成部４は内部コア領域１周辺又
は周辺Ｉ／Ｏ領域２の基準電源となることが確定してい
るブロック内に配置されるのが好ましい。そして省スペ
ースのために前記遅延回路８は周辺Ｉ／Ｏ領域２におけ
る各Ｉ／Ｏブロック２Ａの空き領域に配置されるのが好
ましい。かかる空き領域としては、電源用パッド領域の
一部又は使用されないまま残された信号用のパッド領域
が利用できる。Further, according to the present invention, in order to secure the operating power supply voltage, the clock generation unit 4 is arranged in a block which is determined to be a reference power supply in the periphery of the internal core area 1 or the peripheral I / O area 2. Is preferred. In order to save space, it is preferable that the delay circuit 8 is arranged in the empty area of each I / O block 2A in the peripheral I / O area 2. As such an empty area, a part of the power supply pad area or a signal pad area left unused may be used.
【００１４】[0014]
【実施例】クロック生成部４及び選択信号生成部５の具
体的構成を実施例を挙げて説明する。尚この実施例では
内部コア領域１の電源電圧は３．３Ｖ、周辺Ｉ／Ｏ領域
２の電源電圧は５Ｖと３．３Ｖとが混在する。Ｉ／Ｏブ
ロック２Ａは周辺Ｉ／Ｏ領域２が４ブロックに分割され
たもので、それぞれ独立して５Ｖ又は３．３Ｖを与えら
れるようになっている。EXAMPLES Specific configurations of the clock generation section 4 and the selection signal generation section 5 will be described by way of examples. In this embodiment, the power supply voltage of the internal core area 1 is 3.3V, and the power supply voltage of the peripheral I / O area 2 is 5V and 3.3V. The peripheral I / O area 2 of the I / O block 2A is divided into four blocks, and 5V or 3.3V can be independently applied to each block.
【００１５】図２はクロック生成部４の実施例を示す回
路図である。このクロック生成部４は内部コア領域１に
設けた。図２において、11はパワーオンクリア回路（Ｐ
ＯＣ）、12はＴ型のフリップフロップ、13は２入力のＮ
ＡＮＤ回路、14は４入力のＮＡＮＤ回路、15はＸＯＲ回
路、20はインバータ、Ｒはリセット信号（但しフリップ
フロップ12内の符号Ｒはリセット端子）である。尚前掲
図１と同一部材には同一符号を付し説明を省略する。FIG. 2 is a circuit diagram showing an embodiment of the clock generator 4. The clock generator 4 is provided in the internal core area 1. In FIG. 2, 11 is a power-on clear circuit (P
OC), 12 is a T-type flip-flop, and 13 is a 2-input N
An AND circuit, 14 is a 4-input NAND circuit, 15 is an XOR circuit, 20 is an inverter, and R is a reset signal (however, symbol R in the flip-flop 12 is a reset terminal). The same members as those shown in FIG. 1 are designated by the same reference numerals and the description thereof will be omitted.
【００１６】図３は選択信号生成部５の実施例を示す回
路図である。図３において16はラッチ回路、17はレベル
シフタ（Ｌ／Ｓ）、18はＮＯＲ回路、19はＤ−ラッチ、
Ｘはラッチ回路16のラッチ出力、Ｙは遅延回路８の遅延
出力である。尚前掲図２と同一部材には同一符号を付し
説明を省略する。図４は、実施例の電源電圧検出回路の
動作を示すタイミングチャートである。図４において、
Ｔpdは遅延回路８の伝播遅延時間である。尚前掲図３と
同一部材には同一符号を付し説明を省略する。FIG. 3 is a circuit diagram showing an embodiment of the selection signal generator 5. In FIG. 3, 16 is a latch circuit, 17 is a level shifter (L / S), 18 is a NOR circuit, 19 is a D-latch,
X is a latch output of the latch circuit 16, and Y is a delay output of the delay circuit 8. The same members as those shown in FIG. 2 are designated by the same reference numerals and the description thereof is omitted. FIG. 4 is a timing chart showing the operation of the power supply voltage detection circuit of the embodiment. In FIG.
Tpd is a propagation delay time of the delay circuit 8. The same members as those shown in FIG. 3 are designated by the same reference numerals and the description thereof will be omitted.
【００１７】図２に示すように、自走回路６には、内部
コア領域１の一部に構成した奇数段のインバータ20から
なるリングオシレータが充当できる。尚リングオシレー
タには、停止信号Ｂを受け出力Ａのレベルを固定して自
走回路６の自走を停止させるためのＮＡＮＤ回路13から
なる停止手段10Ｂを介在させた。基準信号生成手段７
は、自走回路６の出力Ａを分周（周波数分割）するため
にダウンエッジトリガ式のフリップフロップ12を多段直
列配置し（本実施例では４段。尚初段〜最終段のフリッ
プフロップ12の出力を夫々Ｑ１〜Ｑ４と記す。）、そし
て分周された出力（ここでは出力Ｑ３）のアップエッジ
及びダウンエッジとその分岐遅延信号とをＸＯＲ回路15
により合成し２回のアクティブ“Ｈ”（Active High ）
からなる基準信号Ｋ（図４参照）を生成するように構成
した。As shown in FIG. 2, the free-running circuit 6 can be provided with a ring oscillator composed of an odd number of stages of inverters 20 formed in a part of the internal core region 1. The ring oscillator includes a stop means 10B including a NAND circuit 13 for receiving the stop signal B and fixing the level of the output A to stop the free running of the free running circuit 6. Reference signal generating means 7
In order to divide (frequency-divide) the output A of the free-running circuit 6, multi-stage down-edge trigger type flip-flops 12 are arranged in series (four stages in this embodiment. The outputs are referred to as Q1 to Q4, respectively, and the up-edge and down-edge of the frequency-divided output (the output Q3 in this case) and the branch delay signal thereof are XOR circuit 15.
Synthesized by 2 times active "H" (Active High)
Is configured to generate a reference signal K (see FIG. 4).
【００１８】又、電源投入時にフリップフロップ12群の
リセット端にリセット信号Ｒを印加するためにＰＯＣ11
を備えた。尚リセット信号Ｒは、ＰＯＣ11に代えてシス
テムリセット回路から供給するようにしてもよい。図４
に示すように、電源が投入されるとＰＯＣ11がリセット
信号Ｒを立ち上げ、これを受けてフリップフロップ12群
はゼロクリアされるがその直後にリセット解除となり、
それ以降、出力Ａ，Ｑ１〜Ｑ４及び基準信号Ｋは夫々図
示のような波形で推移する。Further, in order to apply the reset signal R to the reset terminal of the flip-flop 12 group when the power is turned on, the POC 11
Equipped with. The reset signal R may be supplied from the system reset circuit instead of the POC 11. FIG.
As shown in, when the power is turned on, the POC 11 raises the reset signal R, and the flip-flop 12 group is cleared to zero in response to this, but immediately after that, the reset is released,
After that, the outputs A, Q1 to Q4, and the reference signal K change in the waveforms shown in the figure.
【００１９】尚停止信号Ｂは、Ｑ３が“Ｈ”から“Ｌ”
に変化して基準信号Ｋが生成された後に、停止信号生成
手段10Ａで生成される。本実施例ではこの停止信号生成
手段10Ａを、Ｑ１，Ｑ２バー，Ｑ３バー，Ｑ４を入力と
するＮＡＮＤ回路14で構成した。これにより、基準信号
Ｋの生成終了後，ＮＡＮＤ回路14の入力が全部“Ｈ”に
なると停止信号Ｂが“Ｌ”となり、停止手段10Ｂが自走
回路６の出力Ａを“Ｈ”に固定し、自走回路６の自走が
停止する。In the stop signal B, Q3 is from "H" to "L".
And the reference signal K is generated, and then generated by the stop signal generation means 10A. In this embodiment, the stop signal generating means 10A is composed of the NAND circuit 14 having Q1, Q2 bar, Q3 bar and Q4 as inputs. As a result, when all the inputs of the NAND circuit 14 become "H" after the generation of the reference signal K, the stop signal B becomes "L", and the stopping means 10B fixes the output A of the free-running circuit 6 at "H". , The free-running of the free-running circuit 6 is stopped.
【００２０】上記のようにして生成された２回のアクテ
ィブ“Ｈ”からなる基準信号Ｋは、図１に示したように
選択信号生成部５の遅延検出手段９に入力される。この
実施例の遅延検出手段９は、図３に示すように、遅延回
路８の前段にＮＯＲ回路18からなるラッチ回路16を、後
段にＤ−ラッチ19を夫々配置し、ラッチ回路16のラッチ
出力Ｘを遅延回路８に入力し、遅延回路８の遅延出力Ｙ
をＤ−ラッチ19のＤ入力とし、ラッチ回路16の一方の入
力に反転リセット信号Ｒバーを取り込み、基準信号Ｋを
ラッチ回路16及びＤ−ラッチ19のトリガ信号として与
え、Ｄ−ラッチ19でラッチした値を選択信号ＳとしてＩ
／Ｏバッファ３に供給できるように構成した。The reference signal K composed of the active "H" generated twice as described above is inputted to the delay detecting means 9 of the selection signal generating section 5 as shown in FIG. As shown in FIG. 3, the delay detecting means 9 of this embodiment has a latch circuit 16 composed of a NOR circuit 18 in the front stage of the delay circuit 8 and a D-latch 19 in the rear stage thereof, and the latch output of the latch circuit 16 is outputted. X is input to the delay circuit 8 and the delay output Y of the delay circuit 8 is input.
Is taken as the D input of the D-latch 19, the inverted reset signal R bar is taken into one input of the latch circuit 16, the reference signal K is given as the trigger signal of the latch circuit 16 and the D-latch 19, and latched by the D-latch 19. I as the selected signal S
The O / O buffer 3 can be supplied.
【００２１】尚、内部コア領域１の電位がＩ／Ｏブロッ
ク２Ａの電位より低い可能性がある場合にはレベルシフ
タ（Ｌ／Ｓ）17が必要となる。このように構成したこと
により、図４に示すように、ラッチ出力Ｘは基準信号Ｋ
の１回目のアクティブ“Ｈ”をトリガ信号として“Ｈ”
となり、選択信号Ｓは基準信号Ｋの２回目のアクティブ
“Ｈ”をトリガ信号として遅延出力Ｙをラッチした値と
なるから、遅延信号Ｙが“Ｈ”に変わる時点と２回目の
アクティブ“Ｈ”が立ち上がる時点との前後関係からＴ
pdの大小を検出でき、その大小に対応したレベルをもつ
選択信号Ｓを生成し且つラッチすることができる。If there is a possibility that the potential of the internal core region 1 is lower than that of the I / O block 2A, the level shifter (L / S) 17 is required. With this configuration, as shown in FIG. 4, the latch output X is the reference signal K.
The first active "H" of the trigger signal "H"
Therefore, the selection signal S has a value obtained by latching the delayed output Y by using the second active "H" of the reference signal K as a trigger signal, so that the time when the delayed signal Y changes to "H" and the second active "H". T from the context of when
The magnitude of pd can be detected, and the selection signal S having a level corresponding to the magnitude can be generated and latched.
【００２２】従って、１回目と２回目のアクティブ
“Ｈ”の期間内に、遅延の小さいほうの電源系（５Ｖ
系）の遅延出力Ｙの“Ｈ”のアップエッジだけが納まる
ように、遅延回路８の遅延量（或いは出力Ｑ３の“Ｈ”
の期間等）を調整することにより、その遅延回路８が配
置されているＩ／Ｏブロックの電源電圧を判別できる。
上記説明から明らかなように、本発明では、各Ｉ／Ｏブ
ロック２Ａに配置した遅延回路８の伝播遅延時間が電源
電圧によって大きく変わる（例えば３．３Ｖ系では５Ｖ
系の約１．６倍）ことを利用しており、本発明に係る遅
延検出手段９は、基準信号Ｋとしての２回のアクティブ
“Ｈ”の期間内で遅延(High レベル) が伝播したＩ／Ｏ
ブロック２Ａは５Ｖ系、伝播しなかったＩ／Ｏブロック
２Ａは３．３Ｖ系と判断して選択信号Ｓを生成し且つこ
れをラッチする機能をもつ。Therefore, during the first and second active "H" periods, the power supply system (5V) having the smaller delay is
The delay amount of the delay circuit 8 (or “H” of the output Q3) is set so that only the “H” up edge of the delayed output Y of the system) is accommodated.
Of the I / O block in which the delay circuit 8 is arranged can be determined.
As is apparent from the above description, in the present invention, the propagation delay time of the delay circuit 8 arranged in each I / O block 2A greatly changes depending on the power supply voltage (for example, 5V in 3.3V system).
The delay detecting means 9 according to the present invention utilizes the delay time (high level) within two active "H" periods as the reference signal K. / O
The block 2A determines that it is a 5V system and the I / O block 2A that has not propagated is a 3.3V system, and has a function of generating the selection signal S and latching it.
【００２３】遅延回路８は、プロセスや温度の変動に依
存して遅延量が変わるが、リングオシレータ等からなる
自走回路６を含むクロック生成部４で生成する基準信号
Ｋ自身が同様に変動するため、電源電圧として５Ｖと
３．３Ｖ程度の差があれば確実に両者の遅延差を検出で
きる。更に内部コア領域１が５Ｖ系の場合も同様にして
遅延回路８の調整をすれば同様の作用効果を実現でき
る。Although the delay amount of the delay circuit 8 changes depending on the process and temperature fluctuations, the reference signal K itself generated by the clock generation unit 4 including the free-running circuit 6 including a ring oscillator also fluctuates in the same manner. Therefore, if there is a difference between the power supply voltage of about 5 V and about 3.3 V, the delay difference between the two can be reliably detected. Further, even when the internal core region 1 is a 5V system, the same effect can be realized by adjusting the delay circuit 8 in the same manner.
【００２４】この実施例では、図４に示すように、Ｉ／
Ｏブロック２Ａが５Ｖ系であると認識された場合は
“Ｈ”が、３．３Ｖ系と認識された場合“Ｌ”がラッチ
される。よってこのラッチされた選択信号Ｓを利用する
ことにより、出力バッファに対しては最終段のドライバ
のトランジスタサイズを選択して電源電圧Ｖddに応じた
ドライブ電流値を与え、又、入力バッファに対してはそ
のスイッチングレベル（ＴＴＬ（トランジスタ・トラン
ジスタ・ロジック），ＰＣＩ（ペリフェラル・コンポー
ネント・インターコネクト）等）の電源電圧に応じた調
整を行うことができる。In this embodiment, as shown in FIG.
When the O block 2A is recognized as a 5V system, "H" is latched, and when it is recognized as a 3.3V system, "L" is latched. Therefore, by utilizing the latched selection signal S, the transistor size of the driver at the final stage is selected for the output buffer to give the drive current value according to the power supply voltage Vdd, and for the input buffer. Can adjust its switching level (TTL (transistor transistor logic), PCI (peripheral component interconnect), etc.) according to the power supply voltage.
【００２５】又、基準信号Ｋ生成後は電源電圧検出用回
路での電力消費を防ぐ為に、クロック生成部４は、自走
回路６の自走を止めるための停止信号Ｂを同時に生成
し、２回のアクティブ“Ｈ”を作り出した後に自分自身
の動作を停止させる。従って、電源投入後のみ電源電圧
検出回路での電力消費が発生するが、電圧検出後は自走
回路６の出力Ａ，基準信号Ｋ，及び選択信号Ｓは固定と
なったままで全ての回路は停止し、選択信号Ｓはラッチ
時の値を保つことができる。After the reference signal K is generated, the clock generator 4 simultaneously generates the stop signal B for stopping the free running of the free running circuit 6 in order to prevent power consumption in the power supply voltage detecting circuit. Stops its own motion after creating two active "H" s. Therefore, power consumption occurs in the power supply voltage detection circuit only after the power is turned on, but after the voltage detection, the output A of the free-running circuit 6, the reference signal K, and the selection signal S remain fixed and all circuits are stopped. However, the selection signal S can maintain the value at the time of latching.
【００２６】[0026]
【発明の効果】本発明によれば、Ｉ／Ｏ部の電源電圧を
アプリケーションにより切り換える複数電源電圧混在半
導体チップにおいて、電源選択用の外部信号ピンを必要
とせずに、各Ｉ／Ｏブロックにつきボード上で与えられ
た電源電圧に見合う適正なＩ／Ｏ特性を持つＩ／Ｏバッ
ファが自動的に選択され、しかもその選択用の電力は電
源投入直後のみわずかに消費されるだけであるという格
段の効果を奏する。According to the present invention, in a plurality of power supply voltage mixed semiconductor chips in which the power supply voltage of the I / O section is switched depending on the application, a board is provided for each I / O block without requiring an external signal pin for power supply selection. The I / O buffer with appropriate I / O characteristics that matches the power supply voltage given above is automatically selected, and the power for that selection is only slightly consumed immediately after the power is turned on. Produce an effect.
【図１】本発明の電源電圧検出回路を示すブロック図で
ある。FIG. 1 is a block diagram showing a power supply voltage detection circuit of the present invention.
【図２】クロック生成部の実施例を示す回路図である。FIG. 2 is a circuit diagram showing an embodiment of a clock generation unit.
【図３】選択信号生成部の実施例を示す回路図である。FIG. 3 is a circuit diagram showing an embodiment of a selection signal generation unit.
【図４】実施例の電源電圧検出回路の動作を示すタイミ
ングチャートである。FIG. 4 is a timing chart showing the operation of the power supply voltage detection circuit of the embodiment.
【図５】半導体チップの概念図である。FIG. 5 is a conceptual diagram of a semiconductor chip.
【図６】ユニバーサルＩ／ＯタイプのＩ／Ｏブロックの
例を示す回路図である。FIG. 6 is a circuit diagram showing an example of a universal I / O type I / O block.
１ 内部コア領域 ２ 周辺Ｉ／Ｏ領域 ２Ａ Ｉ／Ｏブロック ３ Ｉ／Ｏバッファ ４ クロック生成部 ５ 選択信号生成部 ６ 自走回路 ７ 基準信号生成手段 ８ 遅延回路 ９ 遅延検出手段 10Ａ 停止信号生成手段 10Ｂ 停止手段 11 パワーオンクリア回路（ＰＯＣ） 12 フリップフロップ 13，14 ＮＡＮＤ回路 15 ＸＯＲ回路 16 ラッチ回路 17 レベルシフタ 18 ＮＯＲ回路 19 Ｄ−ラッチ 20 インバータ Ａ 自走回路の出力 Ｂ 停止信号 ＥＮＬ イネーブル信号 ＩＮ 入力端子 ＯＵＴ 出力端子 Ｒ リセット信号 Ｓ 選択信号 Ｋ 基準信号 Ｖdd−I/O Ｉ／Ｏブロックの電源電圧 Ｘ ラッチ出力 Ｙ 遅延出力 1 Internal Core Area 2 Peripheral I / O Area 2A I / O Block 3 I / O Buffer 4 Clock Generation Section 5 Selection Signal Generation Section 6 Free-Running Circuit 7 Reference Signal Generation Means 8 Delay Circuit 9 Delay Detection Means 10A Stop Signal Generation Means 10B Stopping means 11 Power-on-clear circuit (POC) 12 Flip-flops 13, 14 NAND circuit 15 XOR circuit 16 Latch circuit 17 Level shifter 18 NOR circuit 19 D-latch 20 Inverter A Free-running circuit output B Stop signal ENL enable signal IN input Terminal OUT Output terminal R Reset signal S Select signal K Reference signal Vdd-I / O I / O block power supply voltage X Latch output Y Delay output
Claims (4)
／Ｏ領域の電源電圧をＩ／Ｏブロック毎に任意に選択で
きる複数電源電圧混在半導体チップに内蔵される電源電
圧検出回路であって、自走回路と該自走回路の出力から
基準信号を生成する基準信号生成手段とからなり電源投
入とともに起動するクロック生成部と、各Ｉ／Ｏブロッ
クに配置され該Ｉ／Ｏブロックと電源電圧を共有する遅
延回路と該遅延回路に前記基準信号を与えて電源電圧に
よる伝播時間の違いを検出し該検出結果からそのＩ／Ｏ
ブロックのＩ／Ｏ特性を選択するための選択信号を生成
する遅延検出手段とからなる選択信号生成部と、で構成
されることを特徴とする電源電圧検出回路。1. The power supply voltage of the internal core region is fixed and the peripheral area I
A power supply voltage detection circuit incorporated in a plurality of power supply voltage mixed semiconductor chips capable of arbitrarily selecting the power supply voltage of the / O region for each I / O block, and generating a reference signal from a free-running circuit and an output of the free-running circuit. A clock signal generating unit which is activated when power is turned on, a delay circuit which is arranged in each I / O block and shares a power supply voltage with the I / O block, and which supplies the reference signal to the delay circuit. The difference in propagation time due to the power supply voltage is detected, and the I / O
2. A power supply voltage detection circuit, comprising: a selection signal generation section including delay detection means for generating a selection signal for selecting an I / O characteristic of a block.
走回路を停止させるための停止信号を生成する停止信号
生成手段と該停止信号を受けて自走回路を停止する停止
手段とを有することを特徴とする請求項１記載の電源電
圧検出回路。2. The clock generation unit has stop signal generation means for generating a stop signal for stopping the free running circuit after generating the reference signal, and stop means for receiving the stop signal and stopping the free running circuit. The power supply voltage detection circuit according to claim 1, wherein
周辺Ｉ／Ｏ領域の基準電源となることが確定しているブ
ロック内に配置されてなることを特徴とする請求項１又
は２に記載の電源電圧検出回路。3. The clock generation unit is arranged in a block which is determined to be a reference power source in the periphery of the internal core region or the peripheral I / O region, according to claim 1 or 2. Power supply voltage detection circuit.
／Ｏブロックの空き領域に配置されてなることを特徴と
する請求項１，２又は３に記載の電源電圧検出回路。4. A delay circuit is provided for each I in the peripheral I / O area.
4. The power supply voltage detection circuit according to claim 1, wherein the power supply voltage detection circuit is arranged in an empty area of the / O block.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8003250A JPH09200023A (en) | 1996-01-11 | 1996-01-11 | Power supply voltage detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8003250A JPH09200023A (en) | 1996-01-11 | 1996-01-11 | Power supply voltage detection circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09200023A true JPH09200023A (en) | 1997-07-31 |
Family
ID=11552225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8003250A Pending JPH09200023A (en) | 1996-01-11 | 1996-01-11 | Power supply voltage detection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09200023A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006121345A (en) * | 2004-10-20 | 2006-05-11 | Rohm Co Ltd | Ic, interface system between ics, module, mobile electronic equipment, and electronic equipment |
| JP2009031093A (en) * | 2007-07-26 | 2009-02-12 | Seiko Instruments Inc | Voltage detecting circuit, voltage stabilizing circuit, battery state monitoring circuit, and battery device, and trimming method |
-
1996
- 1996-01-11 JP JP8003250A patent/JPH09200023A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006121345A (en) * | 2004-10-20 | 2006-05-11 | Rohm Co Ltd | Ic, interface system between ics, module, mobile electronic equipment, and electronic equipment |
| JP4573620B2 (en) * | 2004-10-20 | 2010-11-04 | ローム株式会社 | IC, inter-IC interface system, module, portable electronic device and electronic device |
| JP2009031093A (en) * | 2007-07-26 | 2009-02-12 | Seiko Instruments Inc | Voltage detecting circuit, voltage stabilizing circuit, battery state monitoring circuit, and battery device, and trimming method |
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