JPH09199565A - Process monitor circuit - Google Patents
Process monitor circuitInfo
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- JPH09199565A JPH09199565A JP618596A JP618596A JPH09199565A JP H09199565 A JPH09199565 A JP H09199565A JP 618596 A JP618596 A JP 618596A JP 618596 A JP618596 A JP 618596A JP H09199565 A JPH09199565 A JP H09199565A
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- Japan
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- test
- pads
- scribe line
- process monitoring
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- Semiconductor Integrated Circuits (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、集積回路ウエハ
の製造プロセスの監視に用いて好適なプロセス監視回路
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a process monitoring circuit suitable for monitoring the manufacturing process of integrated circuit wafers.
【０００２】[0002]
【従来の技術】従来より、集積回路のウエハを製造する
場合には、各種抵抗器やトランジスタ等のテスト素子を
ウエハのスクライブライン内に形成し、その特性を測定
することによってウエハのプロセス状態を監視してい
た。そのプロセス監視回路の詳細を図３に示す。図にお
いて１はテスト用トランジスタであり、その各端子はテ
スト用パッド（電極）２，２，・・・・に接続されている。
これらテスト用パッド２，２，・・・・はスクライブライン
に沿って配列されていた。そして、スクライブラインに
は、アラインメント・セルや、プロセス監視用パターン
等をさらに配置する必要があった。2. Description of the Related Art Conventionally, when manufacturing integrated circuit wafers, test elements such as various resistors and transistors are formed in a scribe line of the wafer, and the characteristics of the test elements are measured to determine the process state of the wafer. I was watching. Details of the process monitoring circuit are shown in FIG. In the figure, reference numeral 1 is a test transistor, and its terminals are connected to test pads (electrodes) 2, 2, ...
These test pads 2, 2, ... Are arranged along the scribe line. Then, it was necessary to further arrange an alignment cell, a process monitoring pattern, etc. in the scribe line.
【０００３】[0003]
【発明が解決しようとする課題】ところで、近年は集積
回路の高集積化が進行しており、プロセス監視回路につ
いても小型化が要求されている。しかも、高集積化に伴
ってテスト項目も増加するため、プロセス監視回路の数
も増大し、必要な回路を全てスクライブライン上に形成
することが困難になった。また、テスト用パッド２，
２，・・・・を２列にすると、スクライブラインの幅が太く
なりすぎ、ウエハを有効利用できないという問題が生じ
る。この発明は上述した事情に鑑みてなされたものであ
り、占有面積をきわめて小さくできるプロセス監視回路
を提供することを目的とする。By the way, in recent years, the degree of integration of integrated circuits has been increasing, and there is a demand for downsizing of process monitoring circuits. Moreover, as the number of test items increases as the degree of integration increases, the number of process monitoring circuits also increases, making it difficult to form all necessary circuits on the scribe lines. Also, the test pad 2,
If 2, 2, ... Are arranged in two rows, the width of the scribe line becomes too thick, and there arises a problem that the wafer cannot be effectively used. The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a process monitoring circuit that can occupy an extremely small area.
【０００４】[0004]
【課題を解決するための手段】上記課題を解決するため
この発明にあっては、集積回路ウエハの製造プロセスの
監視に用いられるプロセス監視回路であって、プロセス
監視用素子と、該プロセス監視用素子に接続されるとと
もに、前記集積回路ウエハのスクライブライン上に設け
られ、千鳥状に配置された複数のパッドとを具備するこ
とを特徴とする。In order to solve the above problems, according to the present invention, there is provided a process monitoring circuit used for monitoring a manufacturing process of an integrated circuit wafer, comprising a process monitoring element and a process monitoring element. A plurality of pads that are connected to the device, are provided on the scribe line of the integrated circuit wafer, and are arranged in a zigzag pattern.
【０００５】[0005]
【発明の実施の形態】以下、この発明の一実施形態のプ
ロセス監視回路について説明する。まず図１において、
略正方形状のテスト用パッド２，２，・・・・はスクライブ
ライン５に沿って、千鳥状に配置されている。また、テ
スト用パッド２，２，・・・・の頂部のうちスクライブライ
ン５の周縁部に対向するものは切り欠かれ、これによっ
てテスト用パッド２，２，・・・・全体の所要幅が削減され
ている。DETAILED DESCRIPTION OF THE INVENTION A process monitoring circuit according to an embodiment of the present invention will be described below. First, in FIG.
The substantially square test pads 2, 2, ... Are arranged in a zigzag pattern along the scribe line 5. Further, of the tops of the test pads 2, 2, ..., Those facing the peripheral edge of the scribe line 5 are cut out, whereby the required width of the entire test pads 2, 2 ,. Has been reduced.
【０００６】次に、テスト用トランジスタ１は、テスト
用パッド２，２，・・・・に接続されるとともに、これらの
下方に設けられている。その詳細を図２を参照し説明す
る。図において半導体基板にはテスト用トランジスタ１
が形成されており、その各端子に第１の金属層４，４，
・・・・が接合されている。テスト用トランジスタ１および
金属層４，４，・・・・は、ＳｉＯ2層３，３，・・・・によっ
て周囲から絶縁されている。Next, the test transistor 1 is connected to the test pads 2, 2, ... And is provided below them. The details will be described with reference to FIG. In the figure, the test transistor 1 is shown
Are formed, and the first metal layers 4, 4, are formed on the respective terminals.
... are joined. The test transistor 1 and the metal layers 4, 4, ... Are insulated from the surroundings by the SiO 2 layers 3, 3 ,.
【０００７】また、ＳｉＯ2層３，３，・・・・および金属
層４，４，・・・・の上方には第２の金属層が形成され、こ
の第２の金属層によってテスト用パッド２，２，・・・・が
形成されている。そして、テスト用パッド２，２，・・・・
は、第１の金属層４，４，・・・・に接合されている。これ
により、テスト用パッド２，２，・・・・に電圧を印加し、
あるいは電流を流すと、テスト用トランジスタ１の特性
に応じた電圧または電流が得られ、ウエハのプロセス状
態を監視することができる。A second metal layer is formed above the SiO 2 layers 3, 3, ... And the metal layers 4, 4 ,. 2, 2, ... Are formed. And the test pads 2, 2, ...
Are joined to the first metal layers 4, 4, ... As a result, a voltage is applied to the test pads 2, 2, ...
Alternatively, when a current is passed, a voltage or current according to the characteristics of the test transistor 1 is obtained, and the process state of the wafer can be monitored.
【０００８】なお、本実施形態のプロセス監視回路にお
いてはプロセス監視用素子としてテスト用トランジスタ
を用いたが、プロセス監視用素子はこれに限定されるも
のではない。すなわち、抵抗器等、プロセス状態に応じ
て特性の変動するものであれば、全てプロセス監視用素
子として用いることができる。また、テスト用トランジ
スタ１等のプロセス監視素子は、必ずしもスクライブラ
イン５内に設ける必要はなく、集積回路内に設けてもよ
い。Although the test transistor is used as the process monitoring element in the process monitoring circuit of this embodiment, the process monitoring element is not limited to this. That is, any device such as a resistor whose characteristics vary depending on the process state can be used as a process monitoring element. Further, the process monitoring element such as the test transistor 1 does not necessarily have to be provided in the scribe line 5 and may be provided in the integrated circuit.
【０００９】[0009]
【発明の効果】以上説明したように、この発明のプロセ
ス監視回路によれば、スクライブライン上に設けるべき
パッドを千鳥状に配置したから、パッド間のピッチを小
とすることができ、回路全体の占有面積を小とすること
ができる。As described above, according to the process monitoring circuit of the present invention, the pads to be provided on the scribe line are arranged in a staggered pattern, so that the pitch between the pads can be made small and the entire circuit can be obtained. The occupying area can be reduced.
【図１】 一実施形態のプロセス監視回路の回路図であ
る。FIG. 1 is a circuit diagram of a process monitoring circuit according to an embodiment.
【図２】 一実施形態のプロセス監視回路の断面図であ
る。FIG. 2 is a cross-sectional view of a process monitoring circuit according to an embodiment.
【図３】 従来のプロセス監視回路の回路図である。FIG. 3 is a circuit diagram of a conventional process monitoring circuit.
１ テスト用トランジスタ（プロセス監視用素子） ２ テスト用パッド（パッド） 1 Test transistor (process monitoring element) 2 Test pad (pad)
Claims (1)
用いられるプロセス監視回路であって、 プロセス監視用素子と、 該プロセス監視用素子に接続されるとともに、前記集積
回路ウエハのスクライブライン上に設けられ、千鳥状に
配置された複数のパッドとを具備することを特徴とする
プロセス監視回路。1. A process monitoring circuit used for monitoring a manufacturing process of an integrated circuit wafer, comprising a process monitoring element, a process monitoring element connected to the process monitoring element, and provided on a scribe line of the integrated circuit wafer. And a plurality of pads arranged in a zigzag pattern.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP618596A JPH09199565A (en) | 1996-01-17 | 1996-01-17 | Process monitor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP618596A JPH09199565A (en) | 1996-01-17 | 1996-01-17 | Process monitor circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09199565A true JPH09199565A (en) | 1997-07-31 |
Family
ID=11631506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP618596A Pending JPH09199565A (en) | 1996-01-17 | 1996-01-17 | Process monitor circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09199565A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009170927A (en) * | 2009-02-20 | 2009-07-30 | Renesas Technology Corp | Method of manufacturing semiconductor device |
| US8211716B2 (en) | 2008-03-27 | 2012-07-03 | Renesas Electronics Corporation | Manufacturing method of a semiconductor device, a semiconductor wafer, and a test method |
-
1996
- 1996-01-17 JP JP618596A patent/JPH09199565A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8211716B2 (en) | 2008-03-27 | 2012-07-03 | Renesas Electronics Corporation | Manufacturing method of a semiconductor device, a semiconductor wafer, and a test method |
| JP2009170927A (en) * | 2009-02-20 | 2009-07-30 | Renesas Technology Corp | Method of manufacturing semiconductor device |
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