JPH09186175A - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
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- JPH09186175A JPH09186175A JP34339795A JP34339795A JPH09186175A JP H09186175 A JPH09186175 A JP H09186175A JP 34339795 A JP34339795 A JP 34339795A JP 34339795 A JP34339795 A JP 34339795A JP H09186175 A JPH09186175 A JP H09186175A
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Abstract
(57)【要約】
【課題】 キャップアニール用の絶縁膜を用いながら工
程を進めることにより、ＧａＡｓＭＥＳＦＥＴ装置のソ
ース・ドレイン抵抗（Ｒｓ、Ｒｄ）とそのばらつきを低
減する。 【解決手段】 Ｎ＋コンタクト層１３を形成する不純物
をイオン注入し、その表面を絶縁膜１４で被覆してキャ
ップアニールを行う。絶縁膜１４を残しつつ、ホトレジ
スト層を形成し、そのリフトオフによりソース・ドレイ
ン電極１６、１７とゲート電極２４を形成する。ホトレ
ジストの除去工程においては、Ｎ＋コンタクト層１３の
表面は絶縁層１４によって保護されている。
程を進めることにより、ＧａＡｓＭＥＳＦＥＴ装置のソ
ース・ドレイン抵抗（Ｒｓ、Ｒｄ）とそのばらつきを低
減する。 【解決手段】 Ｎ＋コンタクト層１３を形成する不純物
をイオン注入し、その表面を絶縁膜１４で被覆してキャ
ップアニールを行う。絶縁膜１４を残しつつ、ホトレジ
スト層を形成し、そのリフトオフによりソース・ドレイ
ン電極１６、１７とゲート電極２４を形成する。ホトレ
ジストの除去工程においては、Ｎ＋コンタクト層１３の
表面は絶縁層１４によって保護されている。
Description
【０００１】
【発明の属する技術分野】本発明は、ＧａＡｓ ＭＥＳ
ＦＥＴ（Metal Semiconductor Field EffectTransis
tor）等の化合物半導体装置の製造方法に係る。
ＦＥＴ（Metal Semiconductor Field EffectTransis
tor）等の化合物半導体装置の製造方法に係る。
【０００２】
【従来の技術】シリコン基板に代わってＧａＡｓ基板を
用いるＭＥＳＦＥＴは、電子の移動度が高く、超高速、
超高周波用途のデバイスとして好適であり、近年携帯電
話、ＰＨＳなどの用途に広く用いられている。図５は従
来のＭＥＳＦＥＴ、特にゲート電極部分の製造方法を示
す断面図である。図５（Ａ）を参照して、半絶縁性のＧ
ａＡｓ基板１を出発点とし、その上方からＮ型のチャン
ネル層２を形成するＳｉをイオン注入、アニールし続い
てＮ＋型のコンタクト層３を形成するＳｉをイオン注入
し、次いでソース・ドレイン電極４、５を形成し、上に
ホトレジスト層６とメタルマスク７を形成し、メタルマ
スク７の開口をマスクにしてホトレジスト層６をエッチ
ングする。
用いるＭＥＳＦＥＴは、電子の移動度が高く、超高速、
超高周波用途のデバイスとして好適であり、近年携帯電
話、ＰＨＳなどの用途に広く用いられている。図５は従
来のＭＥＳＦＥＴ、特にゲート電極部分の製造方法を示
す断面図である。図５（Ａ）を参照して、半絶縁性のＧ
ａＡｓ基板１を出発点とし、その上方からＮ型のチャン
ネル層２を形成するＳｉをイオン注入、アニールし続い
てＮ＋型のコンタクト層３を形成するＳｉをイオン注入
し、次いでソース・ドレイン電極４、５を形成し、上に
ホトレジスト層６とメタルマスク７を形成し、メタルマ
スク７の開口をマスクにしてホトレジスト層６をエッチ
ングする。
【０００３】図５（Ｂ）を参照して、ホトレジスト層６
の開口をマスクとしてＧａＡｓ基板１表面をエッチング
することによりリセス８を形成する。リセス８は、コン
タクト層３を貫通してチャンネル層２が露出するまで行
う。図５（Ｃ）を参照して、上方からゲート電極材料を
堆積し、ホトレジスト層７を除去することにより前記ゲ
ート電極材料をリフトオフして、リセス８表面にショッ
トキー接触するゲート電極９を形成する。
の開口をマスクとしてＧａＡｓ基板１表面をエッチング
することによりリセス８を形成する。リセス８は、コン
タクト層３を貫通してチャンネル層２が露出するまで行
う。図５（Ｃ）を参照して、上方からゲート電極材料を
堆積し、ホトレジスト層７を除去することにより前記ゲ
ート電極材料をリフトオフして、リセス８表面にショッ
トキー接触するゲート電極９を形成する。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
製造工程ではＧａＡｓ基板１表面に直接ホトレジスト処
理その他の処理を行うので、５００オングストロームの
如き薄く形成したコンタクト層３が少なからず影響を受
け、その効果を失うことがある。前記コンタクト層２
は、ソース・ドレイン電極４、５との良好なオーミック
接触を得るという目的の他に、ゲート電極９（チャンネ
ル部）とソース・ドレイン電極４、５間のソース・ドレ
イン抵抗（Ｒｓ、Ｒｄ）を低減するという役割をも果た
している。その為、前記コンタクト層２が薄くなると、
ソース・ドレイン抵抗（Ｒｓ、Ｒｄ）がばらついたり増
大したりして、ＭＥＳＦＥＴの特性を悪化させるという
欠点があった。
製造工程ではＧａＡｓ基板１表面に直接ホトレジスト処
理その他の処理を行うので、５００オングストロームの
如き薄く形成したコンタクト層３が少なからず影響を受
け、その効果を失うことがある。前記コンタクト層２
は、ソース・ドレイン電極４、５との良好なオーミック
接触を得るという目的の他に、ゲート電極９（チャンネ
ル部）とソース・ドレイン電極４、５間のソース・ドレ
イン抵抗（Ｒｓ、Ｒｄ）を低減するという役割をも果た
している。その為、前記コンタクト層２が薄くなると、
ソース・ドレイン抵抗（Ｒｓ、Ｒｄ）がばらついたり増
大したりして、ＭＥＳＦＥＴの特性を悪化させるという
欠点があった。
【０００５】
【課題を解決するための手段】本発明は上記従来の課題
に鑑みなされたもので、イオン注入した不純物の上を絶
縁膜で被覆してキャップアニールを行うと共に、前記絶
縁膜を残したままでゲート電極の形成を行うことによ
り、コンタクト層を高濃度に、且つその後の工程で層の
厚みが左右されることのない、ＭＥＳＦＥＴの製造方法
を提供するものである。
に鑑みなされたもので、イオン注入した不純物の上を絶
縁膜で被覆してキャップアニールを行うと共に、前記絶
縁膜を残したままでゲート電極の形成を行うことによ
り、コンタクト層を高濃度に、且つその後の工程で層の
厚みが左右されることのない、ＭＥＳＦＥＴの製造方法
を提供するものである。
【０００６】
【発明の実施の形態】以下に本発明の一つの実施の形態
を図面を参照しながら詳細に説明する。図１〜図４は本
発明の製造方法を示す断面図である。先ず図１（Ａ）に
示すように、半絶縁性のＧａＡｓ基板１１を準備し、基
板１１の上方からＳｉをイオン注入してＮ型のチャンネ
ル領域１２を形成し、続いて再度上方から、Ｎ＋型コン
タクト層１３を形成するＳｉをイオン注入する。
を図面を参照しながら詳細に説明する。図１〜図４は本
発明の製造方法を示す断面図である。先ず図１（Ａ）に
示すように、半絶縁性のＧａＡｓ基板１１を準備し、基
板１１の上方からＳｉをイオン注入してＮ型のチャンネ
ル領域１２を形成し、続いて再度上方から、Ｎ＋型コン
タクト層１３を形成するＳｉをイオン注入する。
【０００７】図１（Ｂ）を参照して、ＧａＡｓ基板１１
の上に減圧ＣＶＤ法等の手法により膜厚が５００〜８０
０オングストロームの絶縁膜１４、例えばシリコン窒化
膜（ＳｉＮ）を形成する。このほかにはＳｉ３Ｎ４、Ｓ
ｉＯＮなどを用いることができる。その後、９００℃数
秒間の熱処理によりイオン注入した不純物を活性化させ
てＮ型チャンネル領域１２にＮ＋コンタクト層１３を形
成する。この工程は表面を絶縁膜１４で被覆した状態で
熱処理を行うキャップアニール（Rapied Thermal Ann
eal）であるので、イオン注入した不純物が雰囲気中に
飛散することが無く、そのため高不純物濃度の拡散領域
をばらつき少なく形成することができる。
の上に減圧ＣＶＤ法等の手法により膜厚が５００〜８０
０オングストロームの絶縁膜１４、例えばシリコン窒化
膜（ＳｉＮ）を形成する。このほかにはＳｉ３Ｎ４、Ｓ
ｉＯＮなどを用いることができる。その後、９００℃数
秒間の熱処理によりイオン注入した不純物を活性化させ
てＮ型チャンネル領域１２にＮ＋コンタクト層１３を形
成する。この工程は表面を絶縁膜１４で被覆した状態で
熱処理を行うキャップアニール（Rapied Thermal Ann
eal）であるので、イオン注入した不純物が雰囲気中に
飛散することが無く、そのため高不純物濃度の拡散領域
をばらつき少なく形成することができる。
【０００８】次いで図１（Ｃ）を参照して、絶縁膜１４
の上にホトレジスト層を塗布、露光、現像してソース・
ドレイン電極のオーミックコンタクト予定部分を除く領
域にホトレジスト膜１６を残し、該ホトレジスト層１６
をマスクとしてＣＦ４ガスのプラズマエッチングにより
絶縁膜１４を除去する。続いて、ホトレジスト膜１５の
上にＡｕＧｅ／Ｎｉ／Ａｕを順次蒸着法で堆積すること
によりソース・ドレイン電極１６、１７を形成する。
の上にホトレジスト層を塗布、露光、現像してソース・
ドレイン電極のオーミックコンタクト予定部分を除く領
域にホトレジスト膜１６を残し、該ホトレジスト層１６
をマスクとしてＣＦ４ガスのプラズマエッチングにより
絶縁膜１４を除去する。続いて、ホトレジスト膜１５の
上にＡｕＧｅ／Ｎｉ／Ａｕを順次蒸着法で堆積すること
によりソース・ドレイン電極１６、１７を形成する。
【０００９】図２（Ａ）を参照して、ホトレジスト層１
５をアセトンなどのリムーバで除去するリフトオフ法に
より、ホトレジスト層１５上の余分な金属層を除去す
る。即ち絶縁膜１４のパターニングとソース・ドレイン
電極１６、１７のパターニングとはセルフアライン的な
工程となる。また、リフトオフ工程ではＮ＋コンタクト
層１３の表面が絶縁膜１４で覆われているので、Ｎ＋コ
ンタクト層１３がホトレジスト層１５のリムーバに曝さ
れることが無く、従ってコンタクト層１３の層の厚みが
減少することも消滅することも無い。この後、基板１１
全体に３５０から４００℃の熱処理（アロイ）を行って
ソース・ドレイン電極１６、１７とＮ＋コンタクト層１
３とのオーミック接触を形成する。
５をアセトンなどのリムーバで除去するリフトオフ法に
より、ホトレジスト層１５上の余分な金属層を除去す
る。即ち絶縁膜１４のパターニングとソース・ドレイン
電極１６、１７のパターニングとはセルフアライン的な
工程となる。また、リフトオフ工程ではＮ＋コンタクト
層１３の表面が絶縁膜１４で覆われているので、Ｎ＋コ
ンタクト層１３がホトレジスト層１５のリムーバに曝さ
れることが無く、従ってコンタクト層１３の層の厚みが
減少することも消滅することも無い。この後、基板１１
全体に３５０から４００℃の熱処理（アロイ）を行って
ソース・ドレイン電極１６、１７とＮ＋コンタクト層１
３とのオーミック接触を形成する。
【００１０】図２（Ｂ）を参照して、全面に平坦化レジ
ストＳＡＬ（商品名）を塗布して下層レジスト１８と
し、その上にポジ型レジストＡＺ５２００（商品名）を
塗布、露光、現像を行って上層レジスト１９を形成す
る。上層レジスト１９の上にメタルマスク２０となる膜
厚１０００〜１４００オングストロームのアルミニウム
層を蒸着手法により堆積する。
ストＳＡＬ（商品名）を塗布して下層レジスト１８と
し、その上にポジ型レジストＡＺ５２００（商品名）を
塗布、露光、現像を行って上層レジスト１９を形成す
る。上層レジスト１９の上にメタルマスク２０となる膜
厚１０００〜１４００オングストロームのアルミニウム
層を蒸着手法により堆積する。
【００１１】図２（Ｃ）を参照して、上層レジスト１９
を除去するリフトオフ法によりメタルマスク２０に開口
部２１を形成する。開口部２１の線幅は０．５〜０．８
μである。図３（Ａ）を参照して、メタルマスク２０の
開口部２１から酸素ガスのＲＩＥ手法により下層レジス
ト１８を開口する。異方性モードでのオーバーエッチン
グにより、下層レジスト１８の開口の端はメタルマスク
２０の開口部２１の端より０．４〜０．８μ後退する。
を除去するリフトオフ法によりメタルマスク２０に開口
部２１を形成する。開口部２１の線幅は０．５〜０．８
μである。図３（Ａ）を参照して、メタルマスク２０の
開口部２１から酸素ガスのＲＩＥ手法により下層レジス
ト１８を開口する。異方性モードでのオーバーエッチン
グにより、下層レジスト１８の開口の端はメタルマスク
２０の開口部２１の端より０．４〜０．８μ後退する。
【００１２】図３（Ｂ）を参照して、下層レジスト１８
の開口をマスクとしてＣＦ４ガスのプラズマエッチング
により絶縁膜１４を開口する。図３（Ｃ）を参照して、
露出したＧａＡｓ基板１１の表面を１０００オングスト
ローム程度エッチングすることによりリセス２２を形成
する。リセス２２はＮ＋コンタクト層１３を貫通し、Ｎ
型のチャンネル層１２の表面を露出させる。
の開口をマスクとしてＣＦ４ガスのプラズマエッチング
により絶縁膜１４を開口する。図３（Ｃ）を参照して、
露出したＧａＡｓ基板１１の表面を１０００オングスト
ローム程度エッチングすることによりリセス２２を形成
する。リセス２２はＮ＋コンタクト層１３を貫通し、Ｎ
型のチャンネル層１２の表面を露出させる。
【００１３】図４（Ａ）を参照して、蒸着法により膜厚
が６０００〜８０００オングストローム程度のＴｉ／Ａ
ｌ層２３を堆積する。Ｔｉ／Ａｌ層２３はメタルマスク
２０により開口部２１下のリセス２２表面に選択的に堆
積し、ゲート電極２４を形成する。図４（Ｂ）を参照し
て、下層レジスト１８を除去することによりメタルマス
ク２０とその上の余分なＴｉ／Ａｌ層２３をリフトオフ
除去する。絶縁膜１４はそのまま残存させているので、
該リフトオフ工程においてもＮ＋型のコンタクト層１３
は絶縁膜１４により保護されている。この後、保護用の
絶縁膜の形成と、外部接続用のゲート電極パッド、ソー
ス・ドレイン電極パッドを形成し、チップをパッケージ
ングして素子が完成する。
が６０００〜８０００オングストローム程度のＴｉ／Ａ
ｌ層２３を堆積する。Ｔｉ／Ａｌ層２３はメタルマスク
２０により開口部２１下のリセス２２表面に選択的に堆
積し、ゲート電極２４を形成する。図４（Ｂ）を参照し
て、下層レジスト１８を除去することによりメタルマス
ク２０とその上の余分なＴｉ／Ａｌ層２３をリフトオフ
除去する。絶縁膜１４はそのまま残存させているので、
該リフトオフ工程においてもＮ＋型のコンタクト層１３
は絶縁膜１４により保護されている。この後、保護用の
絶縁膜の形成と、外部接続用のゲート電極パッド、ソー
ス・ドレイン電極パッドを形成し、チップをパッケージ
ングして素子が完成する。
【００１４】以上に説明した本実施の形態に依れば、Ｎ
＋コンタクト層１３のイオン注入直後にＧａＡｓ基板１
１表面を絶縁膜１４で被覆し、絶縁膜１４を用いたキャ
ップアニールによりＮ＋コンタクト層１３を形成するの
で、イオン注入した不純物が雰囲気中に飛散することが
無く、その為Ｎ＋コンタクト層を従来より高不純物濃度
の拡散領域として形成することができる。よってソース
・ドレイン電極１６、１７とのオーミックコンタクト抵
抗とリセス２２の脇からソース・ドレイン電極１６、１
７の各々までの抵抗成分を低減できる。
＋コンタクト層１３のイオン注入直後にＧａＡｓ基板１
１表面を絶縁膜１４で被覆し、絶縁膜１４を用いたキャ
ップアニールによりＮ＋コンタクト層１３を形成するの
で、イオン注入した不純物が雰囲気中に飛散することが
無く、その為Ｎ＋コンタクト層を従来より高不純物濃度
の拡散領域として形成することができる。よってソース
・ドレイン電極１６、１７とのオーミックコンタクト抵
抗とリセス２２の脇からソース・ドレイン電極１６、１
７の各々までの抵抗成分を低減できる。
【００１５】さらに、キャップアニールに用いた絶縁膜
１４を残したままでホトレジスト処理を行うので、レジ
ストのリムーバからＮ＋コンタクト層１３の表面を保護
することができる。そのためＮ＋コンタクト層１４が浸
食を受けて厚みが減少することも、層自体が消滅するこ
ともない。従ってリセス２２の脇からソース・ドレイン
電極１６、１７の各々まで確実にＮ＋コンタクト層１３
を延在させることができるので、ソース・ドレイン抵抗
（Ｒｓ、Ｒｄ）を更に低下させることができ、そのばら
つきを低減できる。
１４を残したままでホトレジスト処理を行うので、レジ
ストのリムーバからＮ＋コンタクト層１３の表面を保護
することができる。そのためＮ＋コンタクト層１４が浸
食を受けて厚みが減少することも、層自体が消滅するこ
ともない。従ってリセス２２の脇からソース・ドレイン
電極１６、１７の各々まで確実にＮ＋コンタクト層１３
を延在させることができるので、ソース・ドレイン抵抗
（Ｒｓ、Ｒｄ）を更に低下させることができ、そのばら
つきを低減できる。
【００１６】
【発明の効果】以上に説明した通り、本発明によれば、
絶縁膜１４を用いたキャップアニールによりＮ＋コンタ
クト層１３の不純物濃度を上げることができるので、電
極とのコンタクト抵抗を下げ、更にゲート電極２４近傍
のチャンネル部からソース・ドレイン電極１６、１７ま
での抵抗成分を下げることができる。
絶縁膜１４を用いたキャップアニールによりＮ＋コンタ
クト層１３の不純物濃度を上げることができるので、電
極とのコンタクト抵抗を下げ、更にゲート電極２４近傍
のチャンネル部からソース・ドレイン電極１６、１７ま
での抵抗成分を下げることができる。
【００１７】さらに、絶縁膜１４をそのままレジストリ
ムーバに対する保護膜として機能させる工程としたの
で、Ｎ＋コンタクト層１３の層の厚みの減少も、その消
滅もない。従って、先のチャンネル部からソース・ドレ
イン電極１６、１７までの抵抗成分を更に低減できるほ
か、そのばらつきをも低減できる。従って本発明によれ
ば、ＧａＡｓＭＥＳＦＥＴのソース・ドレイン抵抗（Ｒ
ｓ、Ｒｄ）を大幅に低減しそのばらつきを低減できる利
点を有する。このことはＧａＡｓＭＥＳＦＥＴの諸特性
を大幅に向上することができることを意味する。
ムーバに対する保護膜として機能させる工程としたの
で、Ｎ＋コンタクト層１３の層の厚みの減少も、その消
滅もない。従って、先のチャンネル部からソース・ドレ
イン電極１６、１７までの抵抗成分を更に低減できるほ
か、そのばらつきをも低減できる。従って本発明によれ
ば、ＧａＡｓＭＥＳＦＥＴのソース・ドレイン抵抗（Ｒ
ｓ、Ｒｄ）を大幅に低減しそのばらつきを低減できる利
点を有する。このことはＧａＡｓＭＥＳＦＥＴの諸特性
を大幅に向上することができることを意味する。
【００１８】しかも、絶縁膜１４がキャップアニール用
の膜とレジストリムーバに対する保護膜としての２つの
機能を持つので、製造工程を合理的、機能的に進めるこ
とができるものである。
の膜とレジストリムーバに対する保護膜としての２つの
機能を持つので、製造工程を合理的、機能的に進めるこ
とができるものである。
【図１】本発明を説明するための断面図である。
【図２】本発明を説明するための断面図である。
【図３】本発明を説明するための断面図である。
【図４】本発明を説明するための断面図である。
【図５】従来例を説明するための平面図である。
Claims (2)
- 【請求項１】 半絶縁性の基板の表面に不純物をイオン
注入する工程と、 前記基板の表面を絶縁膜で被覆する工程と、 前記絶縁膜で基板表面を被覆した状態で前記イオン注入
した不純物をアニールする工程と、 前記絶縁膜の上にレジスト層を形成する工程と、 前記レジスト層の上にマスクパターンを形成する工程
と、 前記マスクパターンをマスクにして前記レジスト層を開
口し、更に前記絶縁膜を開口して前記基板の表面を露出
する工程と、 前記基板の表面をリセスエッチングする工程と、 ゲート電極材料を堆積する工程と、 前記レジスト層を除去してゲート電極を形成する工程
と、を具備することを特徴とする化合物半導体装置の製
造方法。 - 【請求項２】 前記絶縁膜がシリコン窒化膜であること
を特徴とする請求項１記載の化合物半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34339795A JPH09186175A (ja) | 1995-12-28 | 1995-12-28 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34339795A JPH09186175A (ja) | 1995-12-28 | 1995-12-28 | 化合物半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09186175A true JPH09186175A (ja) | 1997-07-15 |
Family
ID=18361205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34339795A Pending JPH09186175A (ja) | 1995-12-28 | 1995-12-28 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09186175A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007518265A (ja) * | 2004-01-16 | 2007-07-05 | クリー インコーポレイテッド | 保護層および低損傷陥凹部を備える窒化物ベースのトランジスタならびにその製作方法 |
-
1995
- 1995-12-28 JP JP34339795A patent/JPH09186175A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007518265A (ja) * | 2004-01-16 | 2007-07-05 | クリー インコーポレイテッド | 保護層および低損傷陥凹部を備える窒化物ベースのトランジスタならびにその製作方法 |
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