JPH09181191A - 差動対トランジスタを有する回路装置 - Google Patents
差動対トランジスタを有する回路装置Info
- Publication number
- JPH09181191A JPH09181191A JP7341048A JP34104895A JPH09181191A JP H09181191 A JPH09181191 A JP H09181191A JP 7341048 A JP7341048 A JP 7341048A JP 34104895 A JP34104895 A JP 34104895A JP H09181191 A JPH09181191 A JP H09181191A
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- JP
- Japan
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- differential pair
- silicon substrate
- circuit device
- transistors
- bipolar transistors
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- Pending
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Abstract
(57)【要約】
【課題】 オペアンプ等の、差動対を有するトランジス
タを有する回路において低ドリフト化を図る。 【解決手段】 差動対のバイポーラトランジスタ１ａ、
１ｂ、２ａ、２ｂを有するオペアンプにおいて、｛１１
０｝面を有するＳｉ基板に、差動対のバイポーラトラン
ジスタ１ａ、１ｂ、２ａ、２ｂを、主電流方向が＜１０
０＞方向になるように配置形成した。
タを有する回路において低ドリフト化を図る。 【解決手段】 差動対のバイポーラトランジスタ１ａ、
１ｂ、２ａ、２ｂを有するオペアンプにおいて、｛１１
０｝面を有するＳｉ基板に、差動対のバイポーラトラン
ジスタ１ａ、１ｂ、２ａ、２ｂを、主電流方向が＜１０
０＞方向になるように配置形成した。
Description
【０００１】
【発明の属する技術分野】本発明は、オペアンプのよう
に、差動対のバイポーラトランジスタをシリコン基板に
形成してなる回路装置に関する。
に、差動対のバイポーラトランジスタをシリコン基板に
形成してなる回路装置に関する。
【０００２】
【発明が解決しようとする課題】従来、オペアンプにお
いて、低ドリフトのものが要求されている。しかしなが
ら、オペアンプはその製造段階での保護膜の応力や組付
応力等が残留し、低ドリフト化が困難となっている。本
発明は上記問題に鑑みたもので、低ドリフト化を図るこ
とを目的とする。
いて、低ドリフトのものが要求されている。しかしなが
ら、オペアンプはその製造段階での保護膜の応力や組付
応力等が残留し、低ドリフト化が困難となっている。本
発明は上記問題に鑑みたもので、低ドリフト化を図るこ
とを目的とする。
【０００３】
【課題を解決するための手段】上記目的を達成するた
め、本発明者は以下の検討を行った。｛１１０｝面を有
するシリコン基板を用いた場合、ピエゾ抵抗係数は図７
に示す特性を有している。この特性を用い、半導体圧力
センサでは、ピエゾ抵抗係数の大きい方向に歪ゲージを
配置して圧力検出を行っているのであるが、このこと
は、バイポーラトランジスタにおいてピエゾ抵抗係数の
大きい方向ほど応力に対する感度が高くなり、バイポー
ラトランジスタに悪影響を与えることを意味している。
め、本発明者は以下の検討を行った。｛１１０｝面を有
するシリコン基板を用いた場合、ピエゾ抵抗係数は図７
に示す特性を有している。この特性を用い、半導体圧力
センサでは、ピエゾ抵抗係数の大きい方向に歪ゲージを
配置して圧力検出を行っているのであるが、このこと
は、バイポーラトランジスタにおいてピエゾ抵抗係数の
大きい方向ほど応力に対する感度が高くなり、バイポー
ラトランジスタに悪影響を与えることを意味している。
【０００４】特に、オペアンプにおける差動対のバイポ
ーラトランジスタを、ピエゾ抵抗係数の大きい方向に配
置すると、僅かな応力でペア特性がズレてオフセットが
発生し、増幅度が高ければその影響が大きくなる。逆に
言えば、差動対のバイポーラトランジスタをピエゾ抵抗
係数の小さい方向に配置すれば、応力に対する感度を低
下させ、低ドリフト化を図ることができる。
ーラトランジスタを、ピエゾ抵抗係数の大きい方向に配
置すると、僅かな応力でペア特性がズレてオフセットが
発生し、増幅度が高ければその影響が大きくなる。逆に
言えば、差動対のバイポーラトランジスタをピエゾ抵抗
係数の小さい方向に配置すれば、応力に対する感度を低
下させ、低ドリフト化を図ることができる。
【０００５】本発明は上記検討を基になされたもので、
シリコン基板として｛１１０｝面を有するものを用い、
差動対のトランジスタを、主電流方向が＜１００＞方向
になるように配置形成したことを特徴としている。図７
において、＜１００＞方向は最もピエゾ抵抗係数が小さ
い方向になっている。従って、その方向に主電流が流れ
るように差動対のトランジスタを配置すれば、応力によ
るオフセットズレを軽減することができ、低ドリフト化
を図ることができる。
シリコン基板として｛１１０｝面を有するものを用い、
差動対のトランジスタを、主電流方向が＜１００＞方向
になるように配置形成したことを特徴としている。図７
において、＜１００＞方向は最もピエゾ抵抗係数が小さ
い方向になっている。従って、その方向に主電流が流れ
るように差動対のトランジスタを配置すれば、応力によ
るオフセットズレを軽減することができ、低ドリフト化
を図ることができる。
【０００６】また、差動対のバイポーラトランジスタの
それぞれに一対の抵抗が直列接続されている場合には、
その一対の抵抗も電流方向が＜１００＞方向になるよう
に配置形成すれば、抵抗部分での応力によるオフセット
ズレも軽減することができるため、低ドリフト化を図る
ことができる。
それぞれに一対の抵抗が直列接続されている場合には、
その一対の抵抗も電流方向が＜１００＞方向になるよう
に配置形成すれば、抵抗部分での応力によるオフセット
ズレも軽減することができるため、低ドリフト化を図る
ことができる。
【０００７】
【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。図１に、種々のバイポーラトランジ
スタ（以下、Ｔｒという）の配置方向を示す。（ａ）は
ＮＰＮＴｒ、（ｂ）はラテラルのＰＮＰＴｒ、（ｃ）は
バーティカルのＰＮＰＴｒである。また、Ｂはベース、
Ｃはコレクタ、Ｅはエミッタである。これらのＴｒを、
｛１１０｝面を有するシリコン（Ｓｉ）基板に図に示す
ように配置すれば、Ｔｒの主電流方向を＜１００＞方向
にすることができ、応力による影響を小さくすることが
できる。
について説明する。図１に、種々のバイポーラトランジ
スタ（以下、Ｔｒという）の配置方向を示す。（ａ）は
ＮＰＮＴｒ、（ｂ）はラテラルのＰＮＰＴｒ、（ｃ）は
バーティカルのＰＮＰＴｒである。また、Ｂはベース、
Ｃはコレクタ、Ｅはエミッタである。これらのＴｒを、
｛１１０｝面を有するシリコン（Ｓｉ）基板に図に示す
ように配置すれば、Ｔｒの主電流方向を＜１００＞方向
にすることができ、応力による影響を小さくすることが
できる。
【０００８】図２に一般的なオペアンプの回路例を示
す。オペアンプは、差動対のＴｒを有する回路１０を備
えており、その回路１０において、ＰＮＰＴｒ１ａ、１
ｂおよびＮＰＮＴｒ２ａ、２ｂがそれぞれ差動対をなす
Ｔｒを構成している。そこで、それらのＴｒを、図３に
示すように、主電流方向が＜１００＞方向になるように
｛１１０｝面を有するＳｉ基板に配置形成する。さらに
図２に示すように、一対の抵抗３ａ、３ｂが形成されて
いる場合には、その電流方向が＜１００＞方向になるよ
うにＳｉ基板に配置形成する。このような配置形成によ
り、応力によるオフセットズレを軽減し、高精度かつ低
ドリフトのオペアンプを構成することができる。
す。オペアンプは、差動対のＴｒを有する回路１０を備
えており、その回路１０において、ＰＮＰＴｒ１ａ、１
ｂおよびＮＰＮＴｒ２ａ、２ｂがそれぞれ差動対をなす
Ｔｒを構成している。そこで、それらのＴｒを、図３に
示すように、主電流方向が＜１００＞方向になるように
｛１１０｝面を有するＳｉ基板に配置形成する。さらに
図２に示すように、一対の抵抗３ａ、３ｂが形成されて
いる場合には、その電流方向が＜１００＞方向になるよ
うにＳｉ基板に配置形成する。このような配置形成によ
り、応力によるオフセットズレを軽減し、高精度かつ低
ドリフトのオペアンプを構成することができる。
【０００９】なお、図２、図３に示す構成において、Ｐ
ＮＰＴｒ１ａ、１ｂおよびＮＰＮＴｒ２ａ、２ｂを、そ
れぞれ２つの対のＴｒとしてそれらをいわゆるクロス配
置した構成としてもよい。また、上記した差動対のＴｒ
を有する回路１０としては、図４〜図６に示す構成のも
のを用いることができる。なお、図６は、出力が２本
で、ダブルエンドで取り出している例である。これら
は、公知のものであるため、その説明は省略する。
ＮＰＴｒ１ａ、１ｂおよびＮＰＮＴｒ２ａ、２ｂを、そ
れぞれ２つの対のＴｒとしてそれらをいわゆるクロス配
置した構成としてもよい。また、上記した差動対のＴｒ
を有する回路１０としては、図４〜図６に示す構成のも
のを用いることができる。なお、図６は、出力が２本
で、ダブルエンドで取り出している例である。これら
は、公知のものであるため、その説明は省略する。
【００１０】さらに、本発明はオペアンプに限らず、差
動対のＴｒを有する回路装置であれば他のものにも適用
でき、例えば差動対のＴｒを有するカレントミラー回路
にも適用することができる。また、使用するＴｒも、適
用する回路に応じ図１に示すものを選択的に用いること
ができる。
動対のＴｒを有する回路装置であれば他のものにも適用
でき、例えば差動対のＴｒを有するカレントミラー回路
にも適用することができる。また、使用するＴｒも、適
用する回路に応じ図１に示すものを選択的に用いること
ができる。
【図１】｛１１０｝面を有するＳｉ基板に、ＮＰＮＴ
ｒ、ラテラルのＰＮＰＴｒ、バーティカルのＰＮＰＴｒ
を配置する方向を示す図である。
ｒ、ラテラルのＰＮＰＴｒ、バーティカルのＰＮＰＴｒ
を配置する方向を示す図である。
【図２】オペアンプの回路構成を示す図である。
【図３】図２に示すＰＮＰＴｒ１ａ、１ｂおよびＮＰＮ
Ｔｒ２ａ、２ｂを、｛１１０｝面を有するＳｉ基板に配
置形成した状態を示す図である。
Ｔｒ２ａ、２ｂを、｛１１０｝面を有するＳｉ基板に配
置形成した状態を示す図である。
【図４】オペアンプの差動対を構成する他の回路構成を
示す図である。
示す図である。
【図５】オペアンプの差動対を構成するさらに他の回路
構成を示す図である。
構成を示す図である。
【図６】オペアンプの差動対を構成するさらに他の回路
構成を示す図である。
構成を示す図である。
【図７】｛１１０｝面を有するＳｉ基板におけるピエゾ
抵抗係数の特性図である。
抵抗係数の特性図である。
１ａ、１ｂ…差動対をなすＰＮＰＴｒ ２ａ、２ｂ…差動対をなすＮＰＮＴｒ
Claims (2)
- 【請求項１】 差動対のバイポーラトランジスタ（１
ａ、１ｂ、２ａ、２ｂ）をシリコン基板に形成してなる
回路装置において、 前記シリコン基板は｛１１０｝面を有するものであり、
前記差動対の全てのトランジスタを、主電流方向が＜１
００＞方向になるように配置形成したことを特徴とする
差動対トランジスタを有する回路装置。 - 【請求項２】 前記差動対のバイポーラトランジスタの
それぞれに直列接続された一対の抵抗（３ａ、３ｂ）を
有し、この一対の抵抗を電流方向が＜１００＞方向にな
るように前記シリコン基板に配置形成したことを特徴と
する請求項１に記載の差動対トランジスタを有する回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7341048A JPH09181191A (ja) | 1995-12-27 | 1995-12-27 | 差動対トランジスタを有する回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7341048A JPH09181191A (ja) | 1995-12-27 | 1995-12-27 | 差動対トランジスタを有する回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09181191A true JPH09181191A (ja) | 1997-07-11 |
Family
ID=18342758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7341048A Pending JPH09181191A (ja) | 1995-12-27 | 1995-12-27 | 差動対トランジスタを有する回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09181191A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003110367A (ja) * | 2001-09-28 | 2003-04-11 | Denso Corp | センサ用半導体集積回路装置 |
| WO2003049283A1 (en) * | 2001-12-06 | 2003-06-12 | Infineon Technologies Ag | A differential transistor pair |
| JP2009290431A (ja) * | 2008-05-28 | 2009-12-10 | Denso Corp | 半導体集積回路 |
| US20160025539A1 (en) * | 2013-03-08 | 2016-01-28 | Hitachi Automotive Systems, Ltd. | Thermal Type Air Flow Sensor |
-
1995
- 1995-12-27 JP JP7341048A patent/JPH09181191A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003110367A (ja) * | 2001-09-28 | 2003-04-11 | Denso Corp | センサ用半導体集積回路装置 |
| WO2003049283A1 (en) * | 2001-12-06 | 2003-06-12 | Infineon Technologies Ag | A differential transistor pair |
| US7023053B2 (en) | 2001-12-06 | 2006-04-04 | Infineon Technologies Ag | Differential transistor pair |
| JP2009290431A (ja) * | 2008-05-28 | 2009-12-10 | Denso Corp | 半導体集積回路 |
| US20160025539A1 (en) * | 2013-03-08 | 2016-01-28 | Hitachi Automotive Systems, Ltd. | Thermal Type Air Flow Sensor |
| US10386216B2 (en) * | 2013-03-08 | 2019-08-20 | Hitachi Automotive Systems, Ltd. | Thermal type air flow sensor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040420 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040629 |