JPH09172777A - Controller for resonance type converter - Google Patents
Controller for resonance type converterInfo
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- JPH09172777A JPH09172777A JP33072995A JP33072995A JPH09172777A JP H09172777 A JPH09172777 A JP H09172777A JP 33072995 A JP33072995 A JP 33072995A JP 33072995 A JP33072995 A JP 33072995A JP H09172777 A JPH09172777 A JP H09172777A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、いわゆる電圧共振
型コンバータに用いられる制御装置にかかり、特に高効
率で安定動作を実現するように発振周波数をほぼ一定に
調整する場合に、この発振周波数を容易に調整できる改
良に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a control device used in a so-called voltage resonance type converter, and particularly when the oscillation frequency is adjusted to be substantially constant so as to realize stable operation with high efficiency, this oscillation frequency is controlled. For improvements that can be easily adjusted.
【０００２】[0002]
【従来の技術】本出願人は、特開平３−１８２７４号公
報に開示されているに、電流が流れない期間を持つ不連
続モードの電流共振型コンバータ用制御装置を提案して
いる。このような回路構成においては、フライバックコ
ンバータ方式スイッチング電源における不連続モード時
に、スイッチ素子の持つ出力寄生容量とトランスのイン
ダクタンスでスイッチ素子に印加する電圧が共振するこ
とを利用している。そして、スイッチング電源のスイッ
チング損失を低減するために、電圧又は電流のどちらか
が零のときターンオン／オフを行うようにしている。2. Description of the Related Art The applicant of the present invention has proposed a control device for a discontinuous mode current resonant converter having a period in which no current flows, as disclosed in Japanese Patent Laid-Open No. 3-18274. In such a circuit configuration, the output parasitic capacitance of the switch element and the inductance of the transformer resonate the voltage applied to the switch element in the discontinuous mode of the flyback converter type switching power supply. In order to reduce the switching loss of the switching power supply, the turn-on / off is performed when either the voltage or the current is zero.
【０００３】[0003]
【発明が解決しようとする課題】しかし、従来の構成に
よると入力電圧や負荷の変動により発振周波数が大きく
変動してしまい、安定動作を確保するのが困難になると
いう課題があった。例えば、軽負荷状態では共振の最初
の零電圧でスイッチ素子をターンオフすると、発振周波
数が著しく高くなる。他方、起動時や過負荷状態では、
負荷側に供給すべきエネルギが増大することから、電流
ピーク値を一定とするとパルス幅を拡げる必要が生じ
て、発振周波数が極端に低下する。However, according to the conventional structure, the oscillation frequency fluctuates greatly due to the fluctuations of the input voltage and the load, and it is difficult to secure stable operation. For example, in a light load state, when the switch element is turned off at the first zero voltage of resonance, the oscillation frequency becomes extremely high. On the other hand, at startup or overload,
Since the energy to be supplied to the load side increases, if the current peak value is kept constant, it becomes necessary to widen the pulse width, and the oscillation frequency drops extremely.
【０００４】そこで、本出願人は特願平７−２９６５２
８号明細書で、スイッチ素子の持つ出力寄生容量とトラ
ンスのインダクタンスでスイッチ素子に印加する電圧が
共振することを利用してスイッチング損失を低減させる
と共に、入力電圧や負荷の変動しても発振周波数が安定
な共振型コンバータを提案している。本発明は、この発
明に改良を加えたもので、入力電圧や負荷の変動しても
発振周波数が安定な共振型コンバータにおいて、この発
振周波数の調整が簡便に行える制御装置を提供すること
を目的とする。Therefore, the present applicant has filed Japanese Patent Application No. 7-29652.
In the specification of No. 8, switching loss is reduced by utilizing the resonance of the voltage applied to the switch element due to the output parasitic capacitance of the switch element and the inductance of the transformer, and even if the input voltage or the load fluctuates. Has proposed a stable resonant converter. The present invention is an improvement of the present invention, and it is an object of the present invention to provide a control device that can easily adjust the oscillation frequency in a resonant converter whose oscillation frequency is stable even when the input voltage or the load fluctuates. And
【０００５】[0005]
【課題を解決するための手段】上記の目的を達成する本
発明は、一次巻線Ｎ１に印加される直流電圧を主スイッ
チング素子Ｑ１によりオンオフし、二次巻線Ｎ２に発生
するスイッチング信号を整流平滑化して主出力電圧を発
生すると共に、バイアス巻線Ｎ３を有するフライバック
形コンバータに用いられる制御装置であって、次の構成
としたものである。According to the present invention for achieving the above object, a DC voltage applied to a primary winding N1 is turned on and off by a main switching element Q1 to rectify a switching signal generated in a secondary winding N2. A control device used for a flyback converter having a bias winding N3 while smoothing to generate a main output voltage and having the following configuration.
【０００６】即ち、当該バイアス巻線に発生するスイッ
チング信号を入力して、当該主スイッチング素子に印加
される共振電圧の最も低くなる時期に一致するトリガ信
号を出力する零電圧検出部１０と、当該主スイッチング
素子の容量成分と前記一次巻線を有するトランスのイン
ダクタンスとの間で生じる共振数の最小値を定める期間
τ１のマスク信号を発生する軽負荷オン時設定部２１
と、当該共振数の最小値からの変動数を定める期間τ２
の共振数変動幅信号を出力する重負荷オン時設定部２３
と、この軽負荷オン時設定部の出力するマスク信号と当
該重負荷オン時設定部の出力する共振数変動幅信号を交
互に出力するモード切替え部２４と、この軽負荷オン時
設定部の出力するマスク信号が有効な間、当該トリガ信
号を無効にすると共に、このマスク信号が有効な期間の
経過後は当該トリガ信号又は当該共振数変動幅信号のタ
イムアップの何れか先に有効となる時期に前記主スイッ
チング素子をターンオンさせるオン期間制御部３０と、
前記主出力電圧を基準電圧と比較して、当該主出力電圧
を所定電圧に安定化するように前記主スイッチング素子
がターンオフする時期を定めるパルス幅制御部４０とを
具備している。That is, the zero voltage detector 10 which inputs the switching signal generated in the bias winding and outputs the trigger signal which coincides with the time when the resonance voltage applied to the main switching element becomes the lowest, The light load on-time setting unit 21 that generates a mask signal for a period τ1 that determines the minimum value of the resonance number that occurs between the capacitance component of the main switching element and the inductance of the transformer having the primary winding.
And the period τ2 that determines the number of fluctuations of the resonance number from the minimum value.
Setting section 23 when heavy load is ON, which outputs the resonance frequency fluctuation range signal
And a mode switching unit 24 that alternately outputs the mask signal output from the light load on-time setting unit and the resonance number fluctuation width signal output from the heavy load on-time setting unit, and the output from the light load on-time setting unit. While the mask signal is valid, the trigger signal is invalidated, and after the mask signal is valid, the trigger signal or the resonance frequency fluctuation range signal is timed up, whichever is first. An ON period control unit 30 for turning on the main switching element,
A pulse width control unit 40 is provided for comparing the main output voltage with a reference voltage and determining a timing at which the main switching element is turned off so as to stabilize the main output voltage to a predetermined voltage.
【０００７】そして、前記軽負荷オン時設定部の期間を
定める第１の調整手段（Ｒ７，Ｃ５）と、前記重負荷オ
ン時設定部の期間を定める第２の調整手段（Ｒ７，Ｃ
６）とを備えることを特徴としている。Then, a first adjusting means (R7, C5) for determining the period of the light load on-time setting section, and a second adjusting means (R7, C5) for determining the period of the heavy load on-time setting section.
6) and are provided.
【０００８】本発明の構成によれば、零電圧検出部１０
は、スイッチング損失を極小化するターンオン時期に対
応するトリガ信号を出力する。軽負荷オン時設定部２１
は、スイッチング素子とトランスのＬＣ共振数の最小値
を定めるマスク信号を発生して、発振周波数の上限を定
めている。重負荷オン時設定部２３は、ＬＣ共振数の変
動幅を定める共振数変動幅信号を発生して、発振数の変
動幅を定めている。モード切替え部２４は、マスク信号
の後に共振数変動幅信号を出力することで、実質的に発
振周波数の下限を定めている。According to the configuration of the present invention, the zero voltage detector 10
Outputs a trigger signal corresponding to the turn-on time that minimizes the switching loss. Light load ON setting unit 21
Generates a mask signal that determines the minimum value of the LC resonance numbers of the switching element and the transformer, and determines the upper limit of the oscillation frequency. The heavy load on-time setting unit 23 generates a resonance number fluctuation width signal that determines the fluctuation width of the LC resonance number, and determines the fluctuation width of the oscillation number. The mode switching unit 24 outputs the resonance number fluctuation width signal after the mask signal, thereby substantially defining the lower limit of the oscillation frequency.
【０００９】オン期間制御部３０は、マスク信号が有効
な間はトリガ信号を無効にして、発振周波数が徒に高く
なるのを防止して、マスク信号の定める期間の経過後は
トリガ信号又は共振数変動幅信号のタイムアップの何れ
か先に有効となるもの従って主スイッチング素子をター
ンオンする。ここで、トリガ信号が先着の場合は不連続
モードと呼ばれるもので、零電圧検出部１０によりスイ
ッチング損失が極小化され、共振数変動幅信号のタイム
アップが先着の場合は連続モードと呼ばれるもので、発
振周期がマスク信号と共振数変動幅信号を加算した期間
という上限に制限される。パルス幅制御部４０は、主ス
イッチング素子をターンオフする時期を定め、主出力電
圧を安定化する。第１及び第２の調整手段は、マスク信
号と共振数変動幅信号の期間を調整するもので、これに
より様々の共振型コンバータに適合する汎用性の高い制
御装置となる。The ON period control unit 30 invalidates the trigger signal while the mask signal is valid to prevent the oscillation frequency from becoming excessively high, and after the period defined by the mask signal elapses, trigger signal or resonance is generated. The main switching element is turned on according to whichever of the time fluctuations of the number fluctuation width signal becomes valid first. Here, when the trigger signal is the first arrival, it is called the discontinuous mode, and when the zero voltage detection unit 10 minimizes the switching loss and the resonance frequency fluctuation width signal reaches the first arrival, it is called the continuous mode. The oscillation cycle is limited to the upper limit of the period in which the mask signal and the resonance number fluctuation width signal are added. The pulse width control unit 40 stabilizes the main output voltage by determining when to turn off the main switching element. The first and second adjusting means adjust the periods of the mask signal and the resonance number fluctuation width signal, and thereby become a highly versatile controller adapted to various resonance type converters.
【００１０】[0010]
【発明の実施の形態】以下図面を用いて、本発明を説明
する。図１は本発明の一実施例を示す構成ブロック図で
ある。図において、商用の交流電源は、入力フィルタを
介してダイオードブリッジＤＢと接続される。入力フィ
ルタは供給される交流電流にノイズ成分が重畳するのを
防止する。ダイオードブリッジＤＢで整流された電流
は、入力コンデンサＣ１により平滑化されて、トランス
の一次巻線Ｎ１に印加される。主スイッチング素子Ｑ１
は、ここではＦＥＴが用いられ、ゲート端子に加えられ
るオンオフ制御信号に従ってドレイン端子ソース端子間
をオンオフする。寄生容量Ｃ０は、ＦＥＴのドレイン端
子ソース端子間に製造上発生するもので、トランスのイ
ンダクタンスとＬＣ共振する。抵抗Ｒ２は、ＦＥＴのソ
ース端子を接地する電流検出抵抗である。DETAILED DESCRIPTION OF THE INVENTION The present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention. In the figure, a commercial AC power supply is connected to a diode bridge DB via an input filter. The input filter prevents noise components from being superimposed on the supplied alternating current. The current rectified by the diode bridge DB is smoothed by the input capacitor C1 and applied to the primary winding N1 of the transformer. Main switching element Q1
Here, a FET is used here to turn on / off between the drain terminal and the source terminal according to an on / off control signal applied to the gate terminal. The parasitic capacitance C0 is generated between the drain terminal and the source terminal of the FET during manufacturing, and has LC resonance with the inductance of the transformer. The resistor R2 is a current detection resistor that grounds the source terminal of the FET.
【００１１】トランスの二次巻線Ｎ２には、スイッチン
グ信号が誘起されるので、ダイオードＤ２で整流し、出
力コンデンサＣ２で平滑化して主出力電圧Ｖoutを得て
いる。バイアス巻線Ｎ３にも、スイッチング信号が誘起
されるので、ダイオードＤ３で整流し、コンデンサＣ３
で平滑化して補助電源電圧Ｖccを得ている。起動抵抗Ｒ
gは、入力コンデンサＣ１とコンデンサＣ３とを接続す
るもので、共振型コンバータが起動するのに必要なエネ
ルギーを供給している。ここで、トランスの一次巻線Ｎ
１とバイアス巻線Ｎ３は一次側ＰＲＭであり、二次巻線
Ｎ２は二次側ＳＥＣとなっている。Since a switching signal is induced in the secondary winding N2 of the transformer, it is rectified by the diode D2 and smoothed by the output capacitor C2 to obtain the main output voltage Vout. Since a switching signal is also induced in the bias winding N3, it is rectified by the diode D3, and the capacitor C3 is rectified.
To obtain the auxiliary power supply voltage Vcc. Starting resistance R
g connects the input capacitor C1 and the capacitor C3, and supplies the energy required for starting the resonant converter. Here, the primary winding N of the transformer
1 and the bias winding N3 are the primary side PRM, and the secondary winding N2 is the secondary side SEC.
【００１２】零電圧検出部１０は、バイアス巻線Ｎ３に
発生するスイッチング信号を入力して、主スイッチング
素子Ｑ１に印加される共振電圧の最も低くなる時期に一
致するトリガ信号を出力する。ここでは、バイアス巻線
Ｎ３にダイオードＤ４のアノード端子を接続し、カソー
ド端子を抵抗Ｒ５を介してトランジスタＱ２のベース端
子に接続する。コンデンサＣ４はトランジスタＱ２のコ
レクタ端子とエミッタ端子間に接続され、抵抗Ｒ６は一
端がトランジスタＱ２のコレクタ端子と接続され、他端
が基準電圧源Ｖref3と接続されている。コンデンサＣ４
と抵抗Ｒ６の時定数は、共振周期の四半分だけ遅延させ
る。これは、バイアス巻線Ｎ３に現れる電圧は、共振振
幅の1/2の点がグランドとなるため、トランジスタＱ２
が零電圧を検出してターンオフするタイミングは、主ス
イッチング素子Ｑ１に印加する共振電圧の最下点より四
半周期早くなるから、これを補償するためである。The zero voltage detector 10 inputs the switching signal generated in the bias winding N3 and outputs a trigger signal which coincides with the time when the resonance voltage applied to the main switching element Q1 becomes the lowest. Here, the anode terminal of the diode D4 is connected to the bias winding N3, and the cathode terminal is connected to the base terminal of the transistor Q2 via the resistor R5. The capacitor C4 is connected between the collector terminal and the emitter terminal of the transistor Q2, one end of the resistor R6 is connected to the collector terminal of the transistor Q2, and the other end is connected to the reference voltage source Vref3. Capacitor C4
And the time constant of the resistor R6 is delayed by a quarter of the resonance period. This is because the voltage appearing in the bias winding N3 is at the point where 1/2 of the resonance amplitude is the ground, so the transistor Q2
This is because the timing at which the zero voltage is detected and turned off is earlier than the lowest point of the resonance voltage applied to the main switching element Q1 by a quarter cycle, and this is compensated.
【００１３】コントロールＩＣ５０は、零電圧検出回路
１０と接続されるトリガー端子ＴＲＧと基準電圧端子Ｖ
refを有している。また、マスク信号と共振数変動幅信
号の期間を調整する端子として、電流設定抵抗Ｒ７を接
続するＲＴ端子と、マスク信号の期間を調整するコンデ
ンサＣ５を接続するＣＴ端子と、共振数変動幅信号を調
整するコンデンサＣ６を接続するＣＵ端子を有してい
る。また出力電圧に関連する信号をバイアス巻線Ｎ３か
ら得て分圧抵抗Ｒ３，Ｒ４により分圧して、この分圧信
号を入力するＩＮ−端子と、この分圧信号をコンデンサ
Ｃ７を通じて入力する帰還端子ＦＢと、バイアス巻線Ｎ
３の発生する補助電源電圧を入力するＶc端子と、この
補助電源電圧のグランド電位を与える一次側グランド端
子ＰＧndを有している。さらに、スイッチング制御信号
を抵抗Ｒ１を介して主スイッチング素子Ｑ１に送る出力
端子ＯＵＴと、電流検出抵抗Ｒ２に接続して負荷電流を
検出するＩs端子を有している。The control IC 50 has a trigger terminal TRG connected to the zero voltage detection circuit 10 and a reference voltage terminal V.
have a ref. Further, as terminals for adjusting the period of the mask signal and the resonance frequency fluctuation width signal, an RT terminal for connecting the current setting resistor R7, a CT terminal for connecting a capacitor C5 for adjusting the mask signal time period, and a resonance frequency fluctuation width signal. It has a CU terminal to which a capacitor C6 for adjusting is connected. Further, a signal related to the output voltage is obtained from the bias winding N3 and is divided by the voltage dividing resistors R3 and R4, and an IN- terminal for inputting the divided voltage signal and a feedback terminal for inputting the divided voltage signal through the capacitor C7. FB and bias winding N
3 has a Vc terminal for inputting the auxiliary power supply voltage generated by No. 3 and a primary side ground terminal PGnd for applying the ground potential of this auxiliary power supply voltage. Further, it has an output terminal OUT for sending a switching control signal to the main switching element Q1 via the resistor R1, and an Is terminal for connecting to the current detection resistor R2 to detect a load current.
【００１４】次に、このコントロールＩＣの内部構成を
具体的に説明する。図２はコントロールＩＣの詳細を説
明する構成ブロック図である。図において、軽負荷オン
時設定部２１、重負荷オン時設定部２３並びにモード切
替え部２４は、主スイッチング素子Ｑ１の寄生容量Ｃ０
と一次巻線Ｎ１を有するトランスのインダクタンスとの
間で生じるＬＣ共振数の範囲を定めるもので、ここでは
軽負荷オン時設定部２１のマスク信号がＬＣ共振数の最
小値を定め、重負荷オン時設定部２３の共振数変動幅信
号がＬＣ共振数の変動幅を定め、モード切替え部２４は
マスク信号の後に共振数変動幅信号を出力することで、
発振周期の最大値を定めている。ここで、ＬＣ共振数と
は、ターンオフ期間のある時間内のＬＣ共振の波数であ
り、共振周波数とは、１秒間のＬＣ共振の波数である。
また、発振周波数とは、１秒間の主スイッチング素子Ｑ
１のスイッチング回数を言い、この発振の一周期は［タ
ーンオン期間］＋［ターンオフ期間］となる。Next, the internal structure of the control IC will be specifically described. FIG. 2 is a block diagram illustrating the details of the control IC. In the figure, the light load on-time setting unit 21, the heavy load on-time setting unit 23, and the mode switching unit 24 indicate the parasitic capacitance C0 of the main switching element Q1.
And the inductance of the transformer having the primary winding N1 determine the range of the LC resonance number. Here, the mask signal of the light load on-time setting unit 21 determines the minimum value of the LC resonance number and the heavy load on. The resonance number variation width signal of the time setting unit 23 determines the variation width of the LC resonance number, and the mode switching unit 24 outputs the resonance number variation width signal after the mask signal,
It defines the maximum value of the oscillation cycle. Here, the LC resonance number is the LC resonance wave number within a certain time of the turn-off period, and the resonance frequency is the LC resonance wave number for 1 second.
The oscillation frequency is the main switching element Q for 1 second.
The number of switching times is 1, and one cycle of this oscillation is [turn-on period] + [turn-off period].
【００１５】軽負荷オン時設定部２１には、電流値を可
変できる定電流源ＣＣ１が設けられ、ＲＴ端子を介して
バイアス部２１１に接続される電流設定抵抗Ｒ７により
定電流値が設定される。ＦＥＴＱ３は、ドレイン端子が
定電流源ＣＣ１と接続されたもので、ＦＥＴＱ３がオフ
すると定電流源ＣＣ１により、ＣＴ端子に接続されたコ
ンデンサＣ５を充電する。コンパレータＣＰ１は、コン
デンサＣ５の電圧を基準電圧Ｖref1と比較するもので、
充電電圧が基準電圧Ｖref1より高くなると、出力をＨに
する。定電流源ＣＣ１によりコンデンサＣ５を基準電圧
Ｖref1まで充電する時間により、トリガマスク期間を定
めているから、コンデンサＣ５の容量によりトリガマク
ス期間を調整できる。The light load on-time setting unit 21 is provided with a constant current source CC1 whose current value can be varied, and the constant current value is set by the current setting resistor R7 connected to the bias unit 211 via the RT terminal. . The FET Q3 has a drain terminal connected to the constant current source CC1, and when the FET Q3 is turned off, the constant current source CC1 charges the capacitor C5 connected to the CT terminal. The comparator CP1 compares the voltage of the capacitor C5 with the reference voltage Vref1, and
When the charging voltage becomes higher than the reference voltage Vref1, the output is set to H. Since the trigger mask period is determined by the time for charging the capacitor C5 to the reference voltage Vref1 by the constant current source CC1, the trigger max period can be adjusted by the capacity of the capacitor C5.
【００１６】重負荷オン時設定部２３には、電流値を可
変できる定電流源ＣＣ２が設けられ、バイアス部２１１
とＲＴ端子に接続される電流設定抵抗Ｒ７は軽負荷オン
時設定部２１と共通になっている。ＦＥＴＱ４は、ドレ
イン端子が定電流源ＣＣ２と接続されたもので、ＦＥＴ
Ｑ４がオフすると定電流源ＣＣ２により，ＣＵ端子に接
続されたコンデンサＣ６を充電する。コンパレータＣＰ
２は、コンデンサＣ６の電圧を基準電圧Ｖref2と比較す
るもので、充電電圧が基準電圧Ｖref2より高くなると、
出力をＨにする。定電流源ＣＣ２によりコンデンサＣ６
を基準電圧Ｖref2まで充電する時間により、共振数変動
幅信号の期間を定めているから、コンデンサＣ６の容量
により共振数変動幅期間を調整できる。The heavy load on-time setting unit 23 is provided with a constant current source CC2 whose current value can be varied, and a bias unit 211.
And the current setting resistor R7 connected to the RT terminal are common to the light load on-time setting unit 21. The FET Q4 has a drain terminal connected to the constant current source CC2, and is a FET
When Q4 is turned off, the constant current source CC2 charges the capacitor C6 connected to the CU terminal. Comparator CP
2 compares the voltage of the capacitor C6 with the reference voltage Vref2. When the charging voltage becomes higher than the reference voltage Vref2,
Set the output to H. Capacitor C6 by constant current source CC2
Since the period of the resonance number fluctuation width signal is determined by the time for charging the voltage to the reference voltage Vref2, the resonance number fluctuation width period can be adjusted by the capacitance of the capacitor C6.
【００１７】モード切替え部２４は、ＲＳフリップフロ
ップ２４１、オア回路２４２、遅延回路２４３、インバ
ータ回路２４４並びにオア回路２４５を有している。Ｒ
Ｓフリップフロップ２４１は、Ｓ端子にコンパレータＣ
Ｐ１の出力信号が入力され、Ｒ端子にはオア回路２４５
の論理和信号が入力され、Ｑ端子はＦＥＴＱ３のゲート
端子と接続されている。オア回路２４２は、Ｄ型フリッ
プフロップ３１のＱ出力信号とＲＳフリップフロップ２
４１のＱ出力信号との論理和をとって、遅延回路２４３
に出力する。遅延回路２４３は、コンデンサＣ５の放電
時間に見合う時間信号を遅延させるもので、例えば１０
０ｎＳ遅延させる。インバータ回路２４４は、ＲＳフリ
ップフロップ２４１のＱ出力信号の否定演算を行うもの
で、ＦＥＴＱ４のゲート端子と接続されている。このイ
ンバータ回路２４４によって、ＦＥＴＱ３，Ｑ４とが交
互にオンするので、タイマ信号τ１と共振数変動幅信号
τ２とがそれぞれ設定される。オア回路２４５は、Ｄ型
フリップフロップ３１のＱ出力信号とコンパレータＣＰ
２の出力信号の論理和をとる。The mode switching section 24 has an RS flip-flop 241, an OR circuit 242, a delay circuit 243, an inverter circuit 244 and an OR circuit 245. R
The S flip-flop 241 has a comparator C at the S terminal.
The output signal of P1 is input, and the OR circuit 245 is connected to the R terminal.
Is input, and the Q terminal is connected to the gate terminal of the FET Q3. The OR circuit 242 receives the Q output signal from the D-type flip-flop 31 and the RS flip-flop 2
The delay circuit 243 is ORed with the Q output signal of 41.
Output to The delay circuit 243 delays the time signal corresponding to the discharge time of the capacitor C5, and is, for example, 10
Delay 0 nS. The inverter circuit 244 performs a negative operation on the Q output signal of the RS flip-flop 241 and is connected to the gate terminal of the FET Q4. By the inverter circuit 244, the FETs Q3 and Q4 are alternately turned on, so that the timer signal τ1 and the resonance number fluctuation width signal τ2 are set respectively. The OR circuit 245 includes a Q output signal of the D flip-flop 31 and the comparator CP.
The output signal of 2 is ORed.
【００１８】オン期間制御部３０は、軽負荷オン時設定
部２１で発生するマスク信号が有効な間、零電圧検出部
１０の出力するトリガ信号を無効にすると共に、このマ
スク信号が有効な期間の経過後はトリガ信号又は共振数
変動幅信号のタイムアップの何れか先に有効となる時期
に、主スイッチング素子Ｑ１をターンオンさせるもので
ある。ここでは、Ｄ型フリップフロップ３１のクロック
端子にトリガ端子を介してトリガ信号が入力され、Ｓ端
子にはコンパレータＣＰ２の出力する共振数変動幅信号
が入力され、Ｑ出力はアンプを介してＯＵＴ端子と接続
され、このＯＵＴ端子は抵抗Ｒ１を介して主スイッチン
グ素子Ｑ１のベース端子と接続されている。またＤ端子
には、遅延回路２４３の出力するマスク信号が入力さ
れ、Ｒ端子には最大オン期間設定部４３の出力端子が接
続されている。さらに、Ｑ出力はオア回路２４２，２４
５の入力端子とも接続されている。The ON period control unit 30 invalidates the trigger signal output from the zero voltage detection unit 10 while the mask signal generated in the light load ON time setting unit 21 is valid, and the period during which the mask signal is valid. After the passage of, the main switching element Q1 is turned on at the time when the trigger signal or the resonance frequency fluctuation width signal is timed up, whichever comes first. Here, a trigger signal is input to the clock terminal of the D-type flip-flop 31 via the trigger terminal, the resonance number fluctuation width signal output from the comparator CP2 is input to the S terminal, and the Q output is output via the amplifier to the OUT terminal. This OUT terminal is connected to the base terminal of the main switching element Q1 via the resistor R1. The mask signal output from the delay circuit 243 is input to the D terminal, and the output terminal of the maximum on-period setting unit 43 is connected to the R terminal. Further, the Q output is OR circuits 242, 24.
5 is also connected to the input terminal.
【００１９】パルス幅制御部４０は、主出力電圧Ｖout
を基準電圧Ｖref2と比較して、主出力電圧Ｖoutを所定
電圧に安定化するように主スイッチング素子Ｑ１がター
ンオフする時期を定めるものである。ここでは、トラン
スの一次側と二次側との絶縁を確保するために、主出力
電圧Ｖoutに比例する値となる補助電源電圧Ｖccを分圧
抵抗Ｒ３，Ｒ４で分圧して、ＩＮ−端子に供給してい
る。エラーアンプ４１では、ＩＮ−端子の分圧電圧と基
準電圧Ｖref2と比較している。エラーアンプ４１のマイ
ナス端子と出力端子は、ＦＢ端子を介してコンデンサＣ
７で接続されている。なお、このコンデンサＣ７はエラ
ーアンプ４１の位相補償のために用いられるもので、こ
のコンデンサＣ７に対して直列又は並列に抵抗を接続す
る場合もある。補正回路４２は、エラーアンプ４１の出
力信号を補正するもので、例えば誤差電圧を制限するリ
ミッタ回路や負荷電流の入力電圧依存性を低減してい
る。コンパレータＣＰ３は、補正回路４２の誤差電圧信
号と主スイッチング素子Ｑ１のソース電圧とを比較する
もので、このソース電位はＰＧnd端子に接続される。コ
ンパレータＣＰ３の出力する比較信号は、Ｄ型フリップ
フロップ３１のＲ端子に送られ、主スイッチング素子Ｑ
１をターンオフする。The pulse width control section 40 controls the main output voltage Vout.
Is compared with the reference voltage Vref2 to determine the time when the main switching element Q1 is turned off so as to stabilize the main output voltage Vout at a predetermined voltage. Here, in order to ensure insulation between the primary side and the secondary side of the transformer, the auxiliary power supply voltage Vcc having a value proportional to the main output voltage Vout is divided by the voltage dividing resistors R3 and R4, and is supplied to the IN- terminal. We are supplying. The error amplifier 41 compares the divided voltage at the IN- terminal with the reference voltage Vref2. The minus terminal and the output terminal of the error amplifier 41 are connected to the capacitor C via the FB terminal.
7 are connected. The capacitor C7 is used for phase compensation of the error amplifier 41, and a resistor may be connected in series or in parallel with the capacitor C7. The correction circuit 42 corrects the output signal of the error amplifier 41 and reduces, for example, a limiter circuit that limits the error voltage and the input voltage dependency of the load current. The comparator CP3 compares the error voltage signal of the correction circuit 42 with the source voltage of the main switching element Q1, and this source potential is connected to the PGnd terminal. The comparison signal output from the comparator CP3 is sent to the R terminal of the D-type flip-flop 31, and the main switching element Q
Turn off 1.
【００２０】ここでは、最大オン期間設定部４３をコン
パレータＣＰ３とＤ型フリップフロップ３１のＲ端子の
間に挿入して、コンパレータＣＰ３の出力信号とコンパ
レータＣＰ１の出力信号との論理和をとることで、最大
オン時間を設定している。何らかの原因でコンパレータ
ＣＰ３のプラス端子に電流波形が現れなくなる場合や、
起動時や過負荷時にオン期間が極端に長くなることで、
電源自体や接続される負荷を損壊される恐れがある。そ
こで、コンパレータＣＰ１の出力信号を用いて、トリガ
マスク時間が経過したときは、パルス幅制御部４０の動
作によらず強制的に主スイッチング素子Ｑ１がターンオ
フする。Here, the maximum ON period setting unit 43 is inserted between the comparator CP3 and the R terminal of the D-type flip-flop 31, and the logical sum of the output signal of the comparator CP3 and the output signal of the comparator CP1 is obtained. , Maximum on time is set. If the current waveform disappears at the positive terminal of the comparator CP3 for some reason,
Because the ON period becomes extremely long during startup or overload,
It may damage the power supply itself or the connected load. Therefore, using the output signal of the comparator CP1, when the trigger mask time has elapsed, the main switching element Q1 is forcibly turned off regardless of the operation of the pulse width control unit 40.
【００２１】このように構成された装置の動作を次に説
明する。軽負荷オン時設定部２１は、主スイッチング素
子Ｑ１がオンすると同時にトリガマスク期間の設定を開
始させるため、Ｄ型フリップフロップ３１のＱ出力信号
によってＲＳフリップフロップ２４１をリセットし、Ｆ
ＥＴＱ３をオフして、コンデンサＣ５の充電を開始す
る。不連続モードでは、トリガマスク期間の終了直後に
主スイッチング素子Ｑ１がターンオン状態になることが
ある。この時、コンデンサＣ５が充分放電していない状
態で再び充電を開始すると、トリガマスク期間は短くな
って発振周波数が著しく変動する。遅延回路２４３によ
って、コンデンサＣ５が充分放電して零電圧になるまで
確実に待つことで、安定した発振周波数が得られる。好
ましくは、ＦＥＴＱ３にＭＯＳＦＥＴを用いると、放電
時間が短くて済む。The operation of the thus constructed device will be described below. The light load on-time setting unit 21 resets the RS flip-flop 241 by the Q output signal of the D-type flip-flop 31 in order to start setting the trigger mask period at the same time when the main switching element Q1 is turned on.
ETQ3 is turned off to start charging the capacitor C5. In the discontinuous mode, the main switching element Q1 may be turned on immediately after the end of the trigger mask period. At this time, if charging is started again while the capacitor C5 is not sufficiently discharged, the trigger mask period becomes short and the oscillation frequency remarkably changes. The delay circuit 243 reliably waits until the capacitor C5 is fully discharged to zero voltage, so that a stable oscillation frequency can be obtained. Preferably, when MOSFET is used for FETQ3, the discharge time is short.
【００２２】重負荷オン時設定部２３は、マスク信号が
オフすると同時に共振数変動幅信号を出力させるため、
コンパレータＣＰ１の出力信号によってマスク信号がタ
イムアップするとＲＳフリップフロップ２４１をセット
し、ＦＥＴＱ４をオフして、コンデンサＣ６の充電を開
始する。即ち、モード切替え部２４によって、マスク信
号τ１と共振数変動幅信号τ２とがそれぞれ交互に設定
される。ＲＳフリップフロップ２４１の動作には、Ｓ端
子にコンパレータＣＰ１からの信号が入ると出力ＱはＨ
になり、Ｒ端子に信号が入ると出力ＱはＬになる性質が
ある。ＲＳフリップフロップ２４１の出力ＱをＦＥＴＱ
３のゲート端子と、インバータ回路２４４を通してＦＥ
ＴＱ４のゲート端子に接続することにより、Ｑ３とＱ４
は交互にオンオフするから、マスク信号τ１と共振数変
動幅信号τ２とがそれぞれ交互に設定される。Since the heavy load on-time setting unit 23 outputs the resonance number fluctuation width signal at the same time when the mask signal is turned off,
When the mask signal is timed up by the output signal of the comparator CP1, the RS flip-flop 241 is set, the FET Q4 is turned off, and the charging of the capacitor C6 is started. That is, the mode switching unit 24 alternately sets the mask signal τ1 and the resonance number fluctuation width signal τ2. In the operation of the RS flip-flop 241, when the signal from the comparator CP1 is input to the S terminal, the output Q becomes H.
When the signal enters the R terminal, the output Q has the property of becoming L. The output Q of the RS flip-flop 241 is the FET Q
FE through the gate terminal of 3 and the inverter circuit 244
By connecting to the gate terminal of TQ4, Q3 and Q4
Are alternately turned on and off, so that the mask signal τ1 and the resonance number fluctuation width signal τ2 are alternately set.
【００２３】オン期間制御部３０は、発振周波数をほぼ
一定に制御する動作をする。零電圧検出部１０のみであ
れば、常に共振を始めた最初の零電圧で主スイッチング
素子Ｑ１をターンオンさせてしまう。すると、入力電圧
や負荷が変動してスイッチング時間が大きく変動したし
た場合、それに伴って発振周波数も大きく変動する課題
がある。そこで、軽負荷オン時設定部２１の出力するマ
スク信号を用いて、発振周波数の上限を定めている。The ON period control section 30 operates to control the oscillation frequency to be substantially constant. If only the zero voltage detection unit 10 is used, the main switching element Q1 is turned on at the first zero voltage at which resonance is always started. Then, when the input voltage or the load fluctuates and the switching time largely fluctuates, the oscillation frequency also fluctuates greatly. Therefore, the upper limit of the oscillation frequency is set using the mask signal output from the light load on-time setting unit 21.
【００２４】先ず、トリガマスク期間で主スイッチング
素子Ｑ１がオフしている場合、Ｄ型フリップフロップ３
１のＤ端子はＬ状態にあるので、クロック端子にトリガ
信号が入力されても、Ｑ出力信号はＬ状態を保持する。
即ち、トリガマスク期間はトリガ信号を無効にしてい
る。トリガマスク期間が終了すると、Ｄ型フリップフロ
ップ３１のＤ端子はＨ状態に転じる。不連続モードで
は、主スイッチング素子Ｑ１に共振電圧が加わる現象が
現れるので、零電圧検出のトリガ信号の入力後に、主ス
イッチング素子Ｑ１がターンオンする。そこで、Ｄ型フ
リップフロップ３１のクロック端子にトリガ信号が入力
されると、Ｑ出力信号はＨ状態に転じて、主スイッチン
グ素子Ｑ１がターンオンする。First, when the main switching element Q1 is off during the trigger mask period, the D-type flip-flop 3
Since the D terminal of 1 is in the L state, the Q output signal holds the L state even if the trigger signal is input to the clock terminal.
That is, the trigger signal is invalid during the trigger mask period. When the trigger mask period ends, the D terminal of the D flip-flop 31 shifts to the H state. In the discontinuous mode, a phenomenon in which a resonance voltage is applied to the main switching element Q1 appears, so that the main switching element Q1 turns on after the trigger signal for zero voltage detection is input. Therefore, when a trigger signal is input to the clock terminal of the D-type flip-flop 31, the Q output signal changes to the H state and the main switching element Q1 turns on.
【００２５】続いて、連続モードについて説明する。連
続モードは、電源の起動時や過負荷状態のときに現れる
もので、主スイッチング素子Ｑ１に共振現象が現れない
ことを特色とし、主スイッチング素子Ｑ１がターンオン
直後に零電圧検出のトリガ信号が入力される。そこで、
主スイッチング素子Ｑ１がオン状態で、Ｄ型フリップフ
ロップ３１の出力ＱがＨ状態になっているとき、零電圧
検出のトリガ信号が入力されても、主スイッチング素子
Ｑ１のオン状態を維持する必要があるため、オア回路２
４２を設けている。オア回路２４２が存在しないと、主
スイッチング素子Ｑ１のターンオン直後は、Ｄ型フリッ
プフロップ３１のＤ端子はＬ状態にあるから、クロック
端子にトリガ信号が入ると、Ｑ出力はＨからＬに転じ
て、折角ターンオンした主スイッチング素子Ｑ１が直ち
にターンオフするという不都合を生じる。Next, the continuous mode will be described. The continuous mode, which appears when the power supply is started up or in an overload state, is characterized by the fact that no resonance phenomenon appears in the main switching element Q1, and a trigger signal for zero voltage detection is input immediately after the main switching element Q1 is turned on. To be done. Therefore,
When the main switching element Q1 is in the ON state and the output Q of the D-type flip-flop 31 is in the H state, it is necessary to maintain the ON state of the main switching element Q1 even if the zero voltage detection trigger signal is input. Because there is, OR circuit 2
42 is provided. If the OR circuit 242 does not exist, the D terminal of the D-type flip-flop 31 is in the L state immediately after the main switching element Q1 is turned on. Therefore, when a trigger signal is input to the clock terminal, the Q output changes from H to L. However, the inconvenience arises that the main switching element Q1 which has been turned on at all times is immediately turned off.
【００２６】今度は、流れ図と波形図を用いて電源装置
の動作を説明する。図３は図２の装置の不連続モード並
びに連続モードにおける動作の説明図である。図４は不
連続モードの波形図、図５は連続モードの波形図で、両
図４，５において、（Ａ）は主スイッチング素子Ｑ１の
ドレイン電流ＩDとドレイン・ソース間電圧ＶDS、
（Ｂ）はバイアス巻線Ｎ３に誘起される電圧ＶFB、
（Ｃ）はトリガ信号、（Ｄ）はコンデンサＣ５，Ｃ６の
充電電圧、（Ｅ）はＤ型フリップフロップ３１のＤ端
子、Ｓ端子、Ｒ端子並びにＱ出力端子信号（ＯＵＴ）を
示している。The operation of the power supply device will now be described with reference to the flow chart and the waveform chart. FIG. 3 is an explanatory view of the operation of the apparatus of FIG. 2 in the discontinuous mode and the continuous mode. FIG. 4 is a waveform diagram of the discontinuous mode, and FIG. 5 is a waveform diagram of the continuous mode. In FIGS. 4 and 5, (A) shows the drain current ID of the main switching element Q1 and the drain-source voltage V DS ,
(B) is the voltage V FB induced in the bias winding N3,
(C) shows the trigger signal, (D) shows the charging voltage of the capacitors C5 and C6, and (E) shows the D terminal, S terminal, R terminal and Q output terminal signal (OUT) of the D-type flip-flop 31.
【００２７】先ず、主スイッチング素子Ｑ１がのタイ
ミングでオフする（Ｓ１０）。次に、トランスに流れる
電流が零であれば不連続モードであり、非零であれば連
続モードであるから、零電圧検出のトリガ信号が有効に
動作するか否かの分岐をする（Ｓ１１）。先ず、不連続
モードであれば、主スイッチング素子Ｑ１のドレイン・
ソース間電圧ＶDSが、トランスの一次巻線Ｎ１と寄生容
量Ｃ０により共振する（）。そして、バイアス巻線Ｎ
３には次の電圧ＶFBが誘起される。 ＶFB＝（ｎ３／ｎ１）ｘＶDS (1) なお、バイアス巻線電圧ＶFBのグランドは、一次巻線Ｎ
１に印加される入力電圧Ｖinと、二次巻線Ｎ２の主出力
電圧Ｖoutの境界となっている（Ｓ１２）。First, the main switching element Q1 is turned off at the timing of (S10). Next, if the current flowing through the transformer is zero, the discontinuous mode is set, and if it is non-zero, the continuous mode is set. Therefore, a branch is made as to whether or not the trigger signal for zero voltage detection operates effectively (S11). . First, in the discontinuous mode, the drain of the main switching element Q1
The source-to-source voltage V DS resonates with the primary winding N1 of the transformer and the parasitic capacitance C0 (). And the bias winding N
The following voltage V FB is induced in 3. V FB = (n3 / n1) × V DS (1) The ground of the bias winding voltage V FB is the primary winding N
It is the boundary between the input voltage Vin applied to No. 1 and the main output voltage Vout of the secondary winding N2 (S12).
【００２８】続いて、トリガ信号と共振数変動幅信号τ
２の何れが先着するか比較される（Ｓ１３）。トリガ信
号は、共振による主スイッチング素子Ｑ１のドレイン・
ソース間電圧ＶDSの最下点で零電圧検出部１０からが出
力されるもので、先着であれば不連続モードである。共
振数変動幅信号τ２は、コンデンサＣ６の充電電圧がし
きい値電圧Ｖref2に到達するとコンバレータＣＰ２から
出力されるもので、先着であれば連続モードである。Subsequently, the trigger signal and the resonance number fluctuation width signal τ
It is compared which of the two arrives first (S13). The trigger signal is the drain of the main switching element Q1 due to resonance.
The voltage is output from the zero-voltage detector 10 at the lowest point of the source-to-source voltage V DS , and the first-arrival mode is the discontinuous mode. The resonance frequency fluctuation width signal τ2 is output from the converter CP2 when the charging voltage of the capacitor C6 reaches the threshold voltage Vref2, and is the continuous mode if it is the first arrival.
【００２９】トリガ信号が先着であれば、バイアス巻線
電圧ＶFBが最小電圧になると（Ｓ１４）、零電圧検出部
１０によりトランジスタＱ２がオフする（Ｓ１６）。そ
して、零電圧検出部１０ではコンデンサＣ４と抵抗Ｒ６
の作用で、２π（Ｌ1Ｃ0)1/2で表される共振周期の四半
分遅れて（）、トリガ信号がＤ型フリップフロップ３
１のクロック端子に入力される（Ｓ１８）。このとき、
Ｄ型フリップフロップ３１のＤ端子がＬ状態であればＳ
１１に戻り、不連続モードであればＨ状態になるまで待
機する（Ｓ２０）。マスク信号τ１のタイムアップは、
コンデンサＣ５の充電電圧がしきい値電圧Ｖref1に到達
するとコンバレータＣＰ１から出力されるもので、の
タイミングでＨ状態になる。ここで、トリガ信号がクロ
ック端子に入力されると、Ｄ型フリップフロップ３１の
Ｑ出力端子信号（ＯＵＴ）がＨとなり、主スイッチング
素子Ｑ１をオンする（Ｓ２２）。このとき、Ｄ端子はＨ
状態を維持する（）。When the trigger signal is first-arrival, when the bias winding voltage V FB reaches the minimum voltage (S14), the zero voltage detector 10 turns off the transistor Q2 (S16). Then, in the zero voltage detection unit 10, the capacitor C4 and the resistor R6 are
By the action of, the trigger signal is delayed by a quarter of the resonance period represented by 2π (L 1 C 0 ) 1/2 (), and the trigger signal becomes
It is input to the clock terminal 1 (S18). At this time,
If the D terminal of the D-type flip-flop 31 is in the L state, S
Returning to step 11, if the mode is discontinuous, the process waits until the H state is reached (S20). The time up of the mask signal τ1 is
When the charging voltage of the capacitor C5 reaches the threshold voltage Vref1, the voltage is output from the converter CP1, and the H state is set at the timing. Here, when the trigger signal is input to the clock terminal, the Q output terminal signal (OUT) of the D-type flip-flop 31 becomes H, and the main switching element Q1 is turned on (S22). At this time, D terminal is H
Maintain state ().
【００３０】のタイミングで、パルス幅制御回路４０
からパルスを止めるための信号が、Ｄ型フリップフロッ
プ３１のＲ端子に加わる（Ｓ２４）。すると、Ｄ型フリ
ップフロップ３１のＱ出力端子信号（ＯＵＴ）がＬとな
り（Ｓ２６）、Ｄ端子もＬ状態となって（Ｓ２８）、主
スイッチング素子Ｑ１がオフして（Ｓ３０）、１周期が
終了する。At the timing of, the pulse width control circuit 40
A signal for stopping the pulse is applied to the R terminal of the D flip-flop 31 (S24). Then, the Q output terminal signal (OUT) of the D-type flip-flop 31 becomes L (S26), the D terminal also becomes L state (S28), the main switching element Q1 is turned off (S30), and one cycle ends. To do.
【００３１】今度は、連続モードへの分岐について説明
する。Ｓ１１で連続モードに分岐すると、共振数変動幅
信号τ２がタイムアップしたか判断する（Ｓ３２）。こ
の判断は、コンデンサＣ６の充電電圧としきい値電圧Ｖ
ref2との比較による。次に、Ｄ型フリップフロップ３１
のＳ端子の電位が’のタイミングでＨに転ずる（Ｓ３
４）。すると、Ｑ出力端子信号（ＯＵＴ）がＨとなり、
主スイッチング素子Ｑ１がオンする（Ｓ３６）。なお、
Ｄ端子もＨ状態を維持する。続いて、バイアス巻線電圧
ＶFBが零になると（Ｓ３８）、トランジスタＱ２がオフ
する（Ｓ４０）。そして、零電圧検出部１０ではコンデ
ンサＣ４と抵抗Ｒ６の作用で、２π（Ｌ 1Ｃ0)1/2で表さ
れる共振周期の四半分遅れて（）、トリガ信号がＤ型
フリップフロップ３１のクロック端子に入力される（Ｓ
４２）。このとき、Ｄ型フリップフロップ３１のＤ端子
はＨ状態を維持しているので、Ｓ２４に移行する（Ｓ４
４）。Next, the branch to the continuous mode will be explained.
I do. When branching to the continuous mode in S11, the fluctuation range of the resonance number
It is determined whether the signal τ2 has timed up (S32). This
Is determined by the charging voltage of the capacitor C6 and the threshold voltage V
By comparison with ref2. Next, the D-type flip-flop 31
The potential of the S terminal of turns to H at the timing of '(S3
4). Then, the Q output terminal signal (OUT) becomes H,
The main switching element Q1 is turned on (S36). In addition,
The D terminal also maintains the H state. Then the bias winding voltage
VFBIs zero (S38), transistor Q2 is off
Yes (S40). Then, in the zero voltage detecting section 10,
By the action of the sensor C4 and the resistor R6, 2π (L 1C0)1/2Represented by
Delayed by a quarter of the resonance period (), the trigger signal is D type
Input to the clock terminal of the flip-flop 31 (S
42). At this time, the D terminal of the D-type flip-flop 31
Maintains the H state, the process proceeds to S24 (S4
4).
【００３２】図６は本発明の他の実施例を示す構成ブロ
ック図である。ここでは、図１の構成ではパルス幅制御
回路４０の出力電圧安定化にあたりバイアス巻線Ｎ３か
ら得られる補助電源電圧Ｖccを用いていたが、これに代
えて直接主出力電圧Ｖoutを帰還する構成としたもので
ある。ここでは、出力コンデンサＣ２の主出力電圧Ｖou
tを、分圧抵抗Ｒ８，Ｒ９で分圧してプログラマブル・
シャントレギュレータＵ２の制御端子に入力して、フォ
トカプラＯＣ１の発光ダイオード側を制御する。コンデ
ンサＣ８は、プログラマブル・シャントレギュレータＵ
２の位相補償のために用いる。すると、フォトカプラＯ
Ｃ１の受光トランジスタは、発光ダイオードの出力に応
じてコントロールＩＣのＦＢ端子に現れるエラーアンプ
４１の出力電圧を直接可変し、パルス幅を制御する。FIG. 6 is a block diagram showing the configuration of another embodiment of the present invention. Here, in the configuration of FIG. 1, the auxiliary power supply voltage Vcc obtained from the bias winding N3 is used for stabilizing the output voltage of the pulse width control circuit 40, but instead of this, the main output voltage Vout is directly fed back. It was done. Here, the main output voltage Vou of the output capacitor C2
Programmable by dividing t by voltage dividing resistors R8 and R9
Input to the control terminal of the shunt regulator U2 to control the light emitting diode side of the photocoupler OC1. The capacitor C8 is a programmable shunt regulator U
2 for phase compensation. Then, photo coupler O
The light receiving transistor of C1 directly changes the output voltage of the error amplifier 41 appearing at the FB terminal of the control IC according to the output of the light emitting diode, and controls the pulse width.
【００３３】[0033]
【発明の効果】以上説明したように、本発明によれば、
零電圧検出部１０によりスイッチング損失を極小化する
ターンオン時期に対応するトリガ信号を出力し、軽負荷
オン時設定部２１によりスイッチング素子とトランスの
ＬＣ共振数の最小値を定めるマスク信号を発生して、オ
ン期間制御部３０を介してマスク信号が有効な間はトリ
ガ信号を無効にしているので、発振周波数が徒に高くな
るのを防止できるという効果がある。また、重負荷オン
時設定部２２によりスイッチング素子とトランスのＬＣ
共振数の変動幅を定める共振数変動幅信号を発生し、こ
の範囲内での共振周波数の変動を許容して、通常の負荷
電流の供給にあっては不連続モードにより低損失のスイ
ッチングを実現している。As described above, according to the present invention,
The zero voltage detection unit 10 outputs a trigger signal corresponding to the turn-on timing that minimizes the switching loss, and the light load on-time setting unit 21 generates a mask signal that determines the minimum value of the LC resonance numbers of the switching element and the transformer. Since the trigger signal is invalidated while the mask signal is valid via the ON period control unit 30, it is possible to prevent the oscillation frequency from being excessively increased. In addition, when the heavy load is turned on, the setting unit 22 sets the LC of the switching element and the transformer.
Generates a resonance frequency fluctuation range signal that determines the fluctuation range of the resonance frequency, allows fluctuations in the resonance frequency within this range, and realizes low-loss switching in the discontinuous mode when supplying normal load current. doing.
【００３４】さらに、重負荷オン時設定部２２とオン期
間制御部３０によって、共振数変動幅信号がタイムアッ
プしたときはトリガ信号の入力を待たずに主スイッチン
グ素子をターンオンしてるので、発振周波数が徒に低く
なるのを防止できると共に、連続モードに移行すること
で過負荷時のオン期間が極端に長くなる場合に生ずる主
スイッチング素子の損壊を防止できるという効果もあ
る。また、コンデンサＣ５，Ｃ６並びに抵抗Ｒ７の値を
選択することで、容易にトリガマスク期間と共振数変動
幅期間を調整できるので、共振型コンバータの発振周波
数や負荷の状況に適合させることが容易に行え、コント
ロールＩＣの汎用性が高まるという効果もある。Further, since the heavy load ON time setting unit 22 and the ON period control unit 30 turn on the main switching element without waiting for the input of the trigger signal when the resonance frequency fluctuation width signal has timed up, the oscillation frequency. It is possible to prevent the power supply voltage from becoming excessively low, and it is possible to prevent the main switching element from being damaged when the ON period during overload becomes extremely long by shifting to the continuous mode. Further, by selecting the values of the capacitors C5, C6 and the resistor R7, the trigger mask period and the resonance number fluctuation width period can be easily adjusted, so that the oscillation frequency of the resonance type converter and the load condition can be easily adapted. There is also an effect that the versatility of the control IC is enhanced.
【図１】本発明の一実施例を示す構成ブロック図であ
る。FIG. 1 is a configuration block diagram showing an embodiment of the present invention.
【図２】コントロールＩＣの詳細を説明する構成ブロッ
ク図である。FIG. 2 is a configuration block diagram illustrating details of a control IC.
【図３】図２の装置の不連続モード並びに連続モードに
おける動作の説明図である。FIG. 3 is an explanatory view of the operation of the apparatus of FIG. 2 in discontinuous mode and continuous mode.
【図４】図２の装置の不連続モードにおける波形図であ
る。4 is a waveform diagram in the discontinuous mode of the apparatus of FIG.
【図５】図２の装置の連続モードにおける波形図であ
る。5 is a waveform diagram in the continuous mode of the apparatus of FIG.
【図６】本発明の他の実施例を示す構成ブロック図であ
る。FIG. 6 is a configuration block diagram showing another embodiment of the present invention.
【符号の説明】 １０ 零電圧検出部 ２１ 軽負荷オン時設定部 ２３ 重負荷オン時設定部 ２４ モード切替え部 ３０ オン期間制御部 ４０ パルス幅制御回路 ５０ コントロールＩＣ[Explanation of reference signs] 10 zero voltage detection unit 21 light load ON setting unit 23 heavy load ON setting unit 24 mode switching unit 30 ON period control unit 40 pulse width control circuit 50 control IC
Claims (1)
主スイッチング素子（Ｑ１）によりオンオフし、二次巻
線（Ｎ２）に発生するスイッチング信号を整流平滑化し
て主出力電圧を発生すると共に、バイアス巻線（Ｎ３）
を有するフライバック形コンバータに用いられる制御装
置であって、 当該バイアス巻線に発生するスイッチング信号を入力し
て、当該主スイッチング素子に印加される共振電圧の最
も低くなる時期に一致するトリガ信号を出力する零電圧
検出部（１０）と、 当該主スイッチング素子の容量成分と前記一次巻線を有
するトランスのインダクタンスとの間で生じる共振数の
最小値を定める期間（τ１）のマスク信号を発生する軽
負荷オン時設定部（２１）と、 当該共振数の最小値からの変動数を定める期間（τ２）
の共振数変動幅信号を出力する重負荷オン時設定部（２
３）と、 この軽負荷オン時設定部の出力するマスク信号と当該重
負荷オン時設定部の出力する共振数変動幅信号を交互に
出力するモード切替え部（２４）と、 この軽負荷オン時設定部の出力するマスク信号が有効な
間、当該トリガ信号を無効にすると共に、このマスク信
号が有効な期間の経過後は当該トリガ信号又は当該共振
数変動幅信号のタイムアップの何れか先に有効となる時
期に前記主スイッチング素子をターンオンさせるオン期
間制御部（３０）と、 前記主出力電圧を基準電圧と比較して、当該主出力電圧
を所定電圧に安定化するように前記主スイッチング素子
がターンオフする時期を定めるパルス幅制御部（４０）
と、 を具備すると共に、 前記軽負荷オン時設定部の期間を定める第１の調整手段
（Ｒ７，Ｃ５）と、 前記重負荷オン時設定部の期間を定める第２の調整手段
（Ｒ７，Ｃ６）と、備えることを特徴とする共振型コン
バータ用制御装置。1. A main output voltage is generated by rectifying and smoothing a DC voltage applied to a primary winding (N1) by a main switching element (Q1) and rectifying and smoothing a switching signal generated in a secondary winding (N2). Bias winding (N3)
A control device used in a flyback converter having: a trigger signal that is input when a switching signal generated in the bias winding is input and that coincides with a time when the resonance voltage applied to the main switching element is lowest. A mask signal is generated for a period (τ1) that determines the minimum value of the number of resonances generated between the output zero voltage detector (10) and the capacitance component of the main switching element and the inductance of the transformer having the primary winding. Light load ON setting section (21) and period (τ2) that determines the number of fluctuations from the minimum value of the resonance number.
Setting section (2
3), a mode switching section (24) for alternately outputting the mask signal output by the light load on setting section and the resonance number fluctuation width signal output by the heavy load on setting section, and the light load on While the mask signal output by the setting unit is valid, the trigger signal is invalidated, and after the mask signal valid period has elapsed, either the trigger signal or the resonance frequency fluctuation width signal is timed up first. An ON period control unit (30) for turning on the main switching element when it becomes effective, and the main switching element for comparing the main output voltage with a reference voltage and stabilizing the main output voltage to a predetermined voltage. Pulse width control unit (40) that determines the timing of turning off
And first adjusting means (R7, C5) for determining the period of the light load on-time setting unit, and second adjusting means (R7, C6) for determining the period of the heavy load on-time setting unit. ) And a control device for a resonance converter.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33072995A JPH09172777A (en) | 1995-12-19 | 1995-12-19 | Controller for resonance type converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33072995A JPH09172777A (en) | 1995-12-19 | 1995-12-19 | Controller for resonance type converter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09172777A true JPH09172777A (en) | 1997-06-30 |
Family
ID=18235910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33072995A Pending JPH09172777A (en) | 1995-12-19 | 1995-12-19 | Controller for resonance type converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09172777A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002078161A1 (en) * | 2001-03-23 | 2002-10-03 | Koninklijke Philips Electronics N.V. | Switch-mode power supply with autonomous primary inverter |
| JP2008228571A (en) * | 2008-06-27 | 2008-09-25 | Foster Electric Co Ltd | Switching power supply unit |
| CN104734510A (en) * | 2013-12-20 | 2015-06-24 | 比亚迪股份有限公司 | Switch power supply and control chip thereof |
-
1995
- 1995-12-19 JP JP33072995A patent/JPH09172777A/en active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2015090236A1 (en) * | 2013-12-20 | 2015-06-25 | Byd Company Limited | Integrated circuit for controlling switch power supply and switch power supply |
| US9716438B2 (en) | 2013-12-20 | 2017-07-25 | Byd Company Limited | Integrated circuit that controls switch power supply and switch power supply |
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