JPH09167092A - Storage device - Google Patents
Storage deviceInfo
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- JPH09167092A JPH09167092A JP32744195A JP32744195A JPH09167092A JP H09167092 A JPH09167092 A JP H09167092A JP 32744195 A JP32744195 A JP 32744195A JP 32744195 A JP32744195 A JP 32744195A JP H09167092 A JPH09167092 A JP H09167092A
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- address
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、プログラムを格納
するためのメモリ装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory device for storing a program.
【０００２】[0002]
【従来の技術】例えばコンピュータにおけるメモリ装置
とＣＰＵなどメモリ装置外部の装置とのやり取りは一般
に以下のようにしてなされている。すなわち、外部から
読出し要求と共にアドレス信号が出され、これに基づい
て該当のアドレスに格納のデータを読み出し、この読み
出したあるアドレスにおける格納データが分岐命令であ
った場合には、通常は分岐命令が格納されていたアドレ
スの次のアドレスに格納されている分岐先についての先
頭アドレスを指定するアドレスデータを読み出し、この
アドレスデータに基づいてＣＰＵなどが読出し要求を出
すことで分岐先の格納データの読出しがなされる。2. Description of the Related Art For example, communication between a memory device in a computer and a device outside the memory device such as a CPU is generally performed as follows. That is, when an address signal is issued from the outside together with a read request, the data stored at the corresponding address is read based on this, and if the stored data at this read address is a branch instruction, the branch instruction is normally issued. The address data designating the start address of the branch destination stored at the address next to the stored address is read, and the CPU or the like issues a read request based on this address data to read the storage data at the branch destination. Is done.
【０００３】この関係をタイミング図で示すと図３のよ
うになる。これから分かるように、アドレスデータａで
指定されるアドレスに格納の分岐命令ＪＭＰを読み出し
た後に読み出される分岐先の先頭アドレスについてのア
ドレスデータｂがＣＰＵなどから出力されるまでの間に
分岐に関係ないアドレスデータａ＋２の出力があり、こ
れに対応したアドレスにおける格納データａａａの不要
な読出しが行なわれる。つまりアドレスデータｂが出力
されて分岐先の読出しが開始するまでにアドレスデータ
ａ＋２に対応したアドレスにおける格納データａａａの
不要な読出しによる無駄な時間を生じる。このことは分
岐命令が多数含まれるプログラムを処理する場合には処
理速度に大きな影響をおよぼす。A timing diagram showing this relationship is as shown in FIG. As can be seen from this, the branch instruction JMP stored in the address specified by the address data a is read, and the address data b of the head address of the branch destination read after the read is not related to the branch until the CPU or the like outputs the address data b. The address data a + 2 is output, and unnecessary reading of the stored data aaa at the address corresponding to this is performed. That is, wasteful time is generated by unnecessary reading of the stored data aaa at the address corresponding to the address data a + 2 before the address data b is output and the reading of the branch destination is started. This greatly affects the processing speed when processing a program including a large number of branch instructions.
【０００４】[0004]
【発明が解決しようとする課題】したがって本発明の目
的は、上記のような時間の無駄を解消させることで、Ｃ
ＰＵなどの外部の装置とメモリ装置のやり取りにおける
処理時間を短縮できるようにすることにある。Therefore, an object of the present invention is to eliminate the waste of time as described above, and
Another object of the present invention is to reduce the processing time required for exchanging data between an external device such as a PU and a memory device.
【０００５】[0005]
【課題を解決するための手段】このような目的のために
本発明では、プログラムを格納するためのメモリ装置に
ついて、外部からの制御信号に基づいて選択動作を行な
うアドレス出力選択手段を設けると共に、外部からのア
ドレス信号に対応する格納データを外部からの制御信号
による制御で保持しつつ出力する第１の保持手段を設
け、そしてアドレス出力選択手段が、第１の保持手段か
らの上記出力と外部からのアドレス信号とを上記選択動
作により選択的にアドレス信号としてメモリアレイに出
力するようにし、さらに第１の保持手段からの出力をア
ドレスデータとして出力される格納データを外部からの
制御信号による制御で保持しつつ出力する第２の保持手
段を設けると共に、この第２の保持手段の出力と上記第
１の保持手段からの出力を共に入力とし、この両入力を
選択的に出力する格納データ出力選択手段を設け、この
格納データ出力選択手段が、通常時は第１の保持手段か
らの出力を外部への出力とし、あるアドレスにおける格
納データが分岐命令であった場合には、第２の保持手段
からの出力を外部への出力とすることにより、分岐命令
に対応した分岐先のアドレスにおける格納データについ
て第２の保持手段を介した出力を行なえるようにしてい
る。To this end, the present invention is provided with address output selecting means for selecting a memory device for storing a program based on a control signal from the outside. A first holding means is provided for holding and outputting stored data corresponding to an address signal from the outside under the control of a control signal from the outside, and the address output selecting means is provided with the output from the first holding means and the outside. The address signal from the first holding means is selectively output as an address signal to the memory array by the selection operation, and the stored data output from the first holding means as address data is controlled by an external control signal. A second holding means for holding and outputting is provided, and the output of the second holding means and the output from the first holding means are There is provided a stored data output selection means for inputting both forces and selectively outputting the both inputs, and the stored data output selection means normally outputs the output from the first holding means to the outside. When the stored data at the address is a branch instruction, the output from the second holding unit is output to the outside, so that the stored data at the branch destination address corresponding to the branch instruction is stored in the second holding unit. It is possible to output via.
【０００６】このメモリ装置におけるアドレス出力選択
手段の制御信号は、例えば外部からの読出し信号を用い
るのが好ましく、同様に第１、第２の各保持手段の制御
信号も外部からの読出し信号を用いるのが好ましい。ま
た格納データ出力選択手段の制御は、例えば分岐命令検
出手段を設け、この分岐命令検出手段で分岐命令の有無
を検出し、これに基づいて行なうようにすることも可能
であるし、またＣＰＵなどに分岐命令の有無を検出させ
るか、あるいは条件付分岐命令の場合であれば分岐条件
を検出させ、これに基づいて行なうようにすることも可
能である。For the control signal of the address output selecting means in this memory device, it is preferable to use a read signal from the outside, for example. Similarly, the control signal of each of the first and second holding means also uses the read signal from the outside. Is preferred. It is also possible to control the stored data output selecting means, for example, by providing a branch instruction detecting means, detecting the presence or absence of a branch instruction by this branch instruction detecting means, and performing the control based on this. It is also possible to detect the presence / absence of a branch instruction, or, in the case of a conditional branch instruction, to detect the branch condition and perform the operation based on this.
【０００７】このようなメモリ装置にあっては、外部か
らのアドレス信号で指定のアドレスにおける格納データ
は第１の保持手段に入力し、第１の保持手段の出力をア
ドレスデータとするアドレスにおける格納データは第２
の保持手段に入力する。したがって外部からのアドレス
信号に基づいて読み出した格納データに分岐命令が含ま
れ、これに対応する分岐先のアドレスについてのアドレ
スデータが含まれていれば、このアドレスデータを第１
の保持手段により外部の装置に関係なくメモリアレイに
出力することができる。つまり分岐先のアドレスをＣＰ
Ｕなどの外部の装置を介するのに比べ大幅に高速動作が
可能である第１の保持手段により与えることができる。
この結果、分岐命令を読み出した後に上記のような無駄
な読出しを行なうことなく分岐先の格納データを読み出
すことができ、特に分岐命令が多数含まれるプログラム
の処理について高速化を図れる。In such a memory device, the stored data at the address designated by the external address signal is input to the first holding means, and the output of the first holding means is stored at the address. The data is second
To the holding means of. Therefore, if the stored data read out based on the address signal from the outside includes a branch instruction and the address data of the corresponding branch destination address is included, this address data is
It is possible to output to the memory array regardless of the external device by the holding means. That is, the branch destination address is CP
It can be provided by the first holding means, which can operate at a significantly higher speed than through an external device such as U.
As a result, the stored data at the branch destination can be read without performing the above-mentioned useless reading after reading the branch instruction, and in particular, the processing speed of a program including many branch instructions can be increased.
【０００８】[0008]
【実施の形態】本発明の一実施形態によるとメモリ装置
は、図１に示すように、メモリアレイ１の周辺回路の一
部として読出し回路２を備える。読出し回路２は、アド
レス出力選択手段３、第１の保持手段４、第２の保持手
段５、格納データ出力選択手段６、及び分岐命令検出手
段７を備える。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT A memory device according to an embodiment of the present invention includes a read circuit 2 as a part of a peripheral circuit of a memory array 1, as shown in FIG. The read circuit 2 includes an address output selection unit 3, a first holding unit 4, a second holding unit 5, a stored data output selection unit 6, and a branch instruction detection unit 7.
【０００９】アドレス出力選択手段３は、ＣＰＵ８から
のアドレス信号Ａと第１の保持手段４からの出力信号Ｂ
を入力とする。そして同じくＣＰＵ８からの読出し信号
ＲＤを選択用の制御信号とし、アドレス信号Ａと出力信
号Ｂとを選択的にアドレス信号Ｃとしてメモリアレイ１
へ出力する。具体的には、図２のタイミング図に見られ
るように、読出し信号ＲＤが“ハイ”の状態でアドレス
信号Ａをアドレス信号Ｃとして出力し、読出し信号ＲＤ
が“ロウ”の状態で出力信号Ｂをアドレス信号Ｃとして
出力する。The address output selection means 3 has an address signal A from the CPU 8 and an output signal B from the first holding means 4.
Is input. Similarly, the read signal RD from the CPU 8 is used as a control signal for selection, and the address signal A and the output signal B are selectively used as the address signal C in the memory array 1.
Output to Specifically, as shown in the timing diagram of FIG. 2, the address signal A is output as the address signal C when the read signal RD is "high", and the read signal RD is output.
The output signal B is output as the address signal C in the state where is "low".
【００１０】第１の保持手段４と第２の保持手段５は、
例えばラッチ回路で形成する。これら両保持手段４、５
は、共に読出し信号ＲＤを制御信号とし、この制御の下
にメモリアレイ１からの格納データ出力Ｄを入力とす
る。そして、この入力を、第１の保持手段４はアドレス
出力選択手段３と格納データ出力選択手段６に共通に出
力し、第２の保持手段５は格納データ出力選択手段６に
出力する。具体的には、図２のタイミング図に見られる
ように、格納データ出力Ｄは、読出し信号ＲＤが“ハ
イ”の状態で第１の保持手段４に入力して出力信号Ｂと
なり、読出し信号ＲＤが“ロウ”の状態で第２の保持手
段５に入力して出力信号Ｆとなる。The first holding means 4 and the second holding means 5 are
For example, it is formed by a latch circuit. Both holding means 4, 5
Both use the read signal RD as a control signal, and the stored data output D from the memory array 1 is input under this control. Then, the first holding means 4 outputs this input commonly to the address output selecting means 3 and the stored data output selecting means 6, and the second holding means 5 outputs it to the stored data output selecting means 6. Specifically, as can be seen from the timing diagram of FIG. 2, the stored data output D is input to the first holding means 4 as the read signal RD to be the output signal B when the read signal RD is "high", and the read signal RD is output. Is in the "low" state and is input to the second holding means 5 to become the output signal F.
【００１１】つまりアドレス信号Ａによるアドレスにお
ける格納データは第１の保持手段４に入力し、第１の保
持手段４の出力信号Ｂをアドレスデータとするアドレス
における格納データは第２の保持手段５に入力する。し
たがってアドレス信号Ａに基づいて読み出した格納デー
タ出力Ｄに分岐命令ＪＭＰが含まれ、これに対応する分
岐先の先頭アドレスであるアドレスデータｂが含まれて
いれば、このアドレスデータｂを第１の保持手段４によ
りアドレス出力選択手段３を介してアドレス信号Ｃとし
てメモリアレイに出力することができる。そして、保持
手段４によるアドレスデータｂの出力は、アドレス信号
Ｃが上記のように切り換わることから、アドレス信号Ａ
に含まれる分岐に関係のないアドレスデータａ＋２がア
ドレス信号Ｃとして出力されるのに先立って出力され、
アドレスデータａ＋２で指定のアドレスに格納されてい
る格納データａａａが第１の保持手段４を介して読み出
されている間にアドレスデータｂで指定のアドレスに格
納されている格納データαを後述のようにして第２の保
持手段５を介して読み出すことができる。この結果、上
述した従来の読出し動作におけるように、アドレスデー
タａ＋２に対応したアドレスにおける格納データａａａ
の不要な読出しをせず、時間の無駄を解消することがで
きる。That is, the stored data at the address indicated by the address signal A is input to the first holding means 4, and the stored data at the address having the output signal B of the first holding means 4 as the address data is stored in the second holding means 5. input. Therefore, if the stored data output D read based on the address signal A includes the branch instruction JMP and the address data b that is the head address of the branch destination corresponding thereto is included, this address data b is set to the first address. The holding means 4 can output the address signal C to the memory array via the address output selecting means 3. The output of the address data b by the holding means 4 causes the address signal C to be switched as described above.
Is output prior to the output of the address data a + 2 not related to the branch included in
While the storage data aaa stored at the address specified by the address data a + 2 is being read via the first holding means 4, the storage data α stored at the address specified by the address data b will be described later. In this way, the data can be read out via the second holding means 5. As a result, the stored data aaa at the address corresponding to the address data a + 2 as in the conventional read operation described above.
It is possible to eliminate waste of time without performing unnecessary reading of data.
【００１２】ここで、上記のように分岐先の先頭アドレ
スに関するアドレスデータｂが第１の保持手段４により
アドレス信号Ｃとして出力されることから、ＣＰＵ８
は、そのアドレス信号Ａにアドレスデータｂを出力せず
に、分岐先のアドレスについてはアドレスデータｂ＋１
から出力する。つまりアドレスデータｂを読み込んだ
ら、これに１をプラスして出力することになる。Since the address data b relating to the head address of the branch destination is output as the address signal C by the first holding means 4 as described above, the CPU 8
Does not output the address data b to the address signal A, but does not output the address data b + 1 for the branch destination address.
Output from That is, when the address data b is read, 1 is added to this and output.
【００１３】格納データ出力選択手段６は、上記のよう
に第１の保持手段４の出力と第２の保持手段５の出力を
共に入力とする。そしてこの両入力を分岐命令検出手段
７からの選択信号Ｅに基づいて選択的に出力する。その
ために分岐命令検出手段７は、分岐命令ＪＭＰを検出
し、その出力である選択信号Ｅを所定のタイミングで所
定時間“ハイ”状態とする（図２）。そして、格納デー
タ出力選択手段６は、選択信号Ｅが“ハイ”状態である
間、第２の保持手段５からの出力を出力とし、それ以外
については第１の保持手段４からの出力を出力とする。
つまり、そのアドレス信号が第１の保持手段４の出力信
号Ｂで与えられるところの分岐先の先頭アドレスにおけ
る格納データαは、第２の保持手段５を介して出力さ
れ、ＣＰＵ８からのアドレス信号Ａにより指定されるア
ドレスからの格納データは、第１の保持手段４を介して
出力され、これら一連の出力は格納データ出力選択手段
６から格納データ出力Ｇとして出力される。なお図２に
おける格納データ出力Ｄ及び出力信号Ｆに含まれるデー
タ？や？？は出力信号Ｂをアドレス信号Ｃとした場合の
アドレスに格納されているデータを表している。これら
のデータは、第２の保持手段５に入力して格納データ出
力選択手段６へ出力されるものの格納データ出力選択手
段６における上記選択的出力によりＣＰＵ８へは出力さ
れない。The stored data output selection means 6 receives both the output of the first holding means 4 and the output of the second holding means 5 as described above. Then, both inputs are selectively output based on the selection signal E from the branch instruction detecting means 7. Therefore, the branch instruction detecting means 7 detects the branch instruction JMP and sets the output of the branch instruction JMP to the "high" state for a predetermined time at a predetermined timing (FIG. 2). Then, the stored data output selection means 6 outputs the output from the second holding means 5 while the selection signal E is in the “high” state, and outputs the output from the first holding means 4 in other cases. And
That is, the stored data α at the head address of the branch destination where the address signal is given by the output signal B of the first holding means 4 is output via the second holding means 5 and the address signal A from the CPU 8 is outputted. The stored data from the address designated by is output via the first holding means 4, and a series of these outputs are output from the stored data output selection means 6 as the stored data output G. The data included in the stored data output D and the output signal F in FIG. Huh? ? Represents the data stored at the address when the output signal B is the address signal C. Although these data are input to the second holding means 5 and output to the stored data output selection means 6, they are not output to the CPU 8 due to the selective output of the stored data output selection means 6.
【００１４】なお以上の実施形態では周辺回路中に分岐
命令検出手段７を別途で設ける形態としていたが、周辺
回路とＣＰＵの間に分岐命令検出手段７に相当する手段
を設けるようにする形態も可能であり、また上述のよう
に分岐命令検出手段７の機能をＣＰＵに負わせる形態も
可能である。In the above embodiment, the branch instruction detecting means 7 is separately provided in the peripheral circuit, but a means corresponding to the branch instruction detecting means 7 may be provided between the peripheral circuit and the CPU. This is also possible, and a form in which the function of the branch instruction detecting means 7 is assigned to the CPU as described above is also possible.
【００１５】[0015]
【発明の効果】以上説明したように本発明によると、分
岐命令が含まれるプログラムの読み出しに際しての時間
の無駄を解消させることができ、分岐命令が多数含まれ
るプログラムの処理について高速化を図れる。As described above, according to the present invention, it is possible to eliminate waste of time when reading a program including branch instructions, and speed up the processing of a program including a large number of branch instructions.
【図１】一実施形態によるメモリ装置の要部の等価回路
図。FIG. 1 is an equivalent circuit diagram of a main part of a memory device according to an embodiment.
【図２】図１のメモリ装置における読出し動作のタイミ
ング図。2 is a timing diagram of a read operation in the memory device of FIG.
【図３】従来のメモリ装置における読出し動作のタイミ
ング図。FIG. 3 is a timing diagram of a read operation in the conventional memory device.
【符号の説明】 １ メモリアレイ ３ アドレス出力選択手段 ４ 第１の保持手段 ５ 第２の保持手段 ６ 格納データ出力選択手段 ８ ＣＰＵ ＲＤ 読出し信号（制御信号）[Explanation of reference numerals] 1 memory array 3 address output selection means 4 first holding means 5 second holding means 6 stored data output selection means 8 CPU RD read signal (control signal)
Claims (1)
号に基づいて選択動作を行なうアドレス出力選択手段を
備えると共に、外部からのアドレス信号に対応する格納
データを外部からの制御信号による制御で保持しつつ出
力する第１の保持手段を備え、アドレス出力選択手段
が、第１の保持手段からの上記出力と外部からのアドレ
ス信号とを上記選択動作により選択的にアドレス信号と
してメモリアレイに出力するようになっており、さらに
第１の保持手段からの上記出力をアドレスデータとして
出力される格納データを外部からの制御信号による制御
で保持しつつ出力する第２の保持手段を備えると共に、
この第２の保持手段の出力と上記第１の保持手段からの
出力を共に入力とし、この両入力を選択的に出力する格
納データ出力選択手段を備え、この格納データ出力選択
手段が、通常時は第１の保持手段からの出力を外部への
出力とし、あるアドレスにおける格納データが分岐命令
であった場合には、第２の保持手段からの出力を外部へ
の出力とすることにより、分岐命令に対応した分岐先の
アドレスにおける格納データについて第２の保持手段を
介した出力を行なえるようになっていることを特徴とす
るメモリ装置。1. A memory device is provided with address output selection means for performing a selection operation based on a control signal from the outside, and holds stored data corresponding to the address signal from the outside by control by the control signal from the outside. The address output selecting means outputs the output from the first holding means and the address signal from the outside selectively to the memory array as an address signal by the selecting operation. And further comprising second holding means for holding and outputting the stored data output as the address data from the output from the first holding means under the control of a control signal from the outside,
The output of the second holding means and the output from the first holding means are both inputs, and storage data output selection means for selectively outputting both inputs is provided. Branches the output from the first holding means to the outside, and when the stored data at a certain address is a branch instruction, the output from the second holding means is output to the outside. A memory device, wherein stored data at a branch destination address corresponding to an instruction can be output via a second holding means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32744195A JPH09167092A (en) | 1995-12-15 | 1995-12-15 | Storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32744195A JPH09167092A (en) | 1995-12-15 | 1995-12-15 | Storage device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09167092A true JPH09167092A (en) | 1997-06-24 |
Family
ID=18199210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32744195A Pending JPH09167092A (en) | 1995-12-15 | 1995-12-15 | Storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09167092A (en) |
-
1995
- 1995-12-15 JP JP32744195A patent/JPH09167092A/en active Pending
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