JPH05324588A - Parallel computer - Google Patents
Parallel computerInfo
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- JPH05324588A JPH05324588A JP4148412A JP14841292A JPH05324588A JP H05324588 A JPH05324588 A JP H05324588A JP 4148412 A JP4148412 A JP 4148412A JP 14841292 A JP14841292 A JP 14841292A JP H05324588 A JPH05324588 A JP H05324588A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、並列計算機に関し、よ
り具体的にはそれを構成するホスト部と並列処理部とを
接続するための接続装置の機能を改善した並列計算機に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a parallel computer, and more particularly to a parallel computer in which the function of a connecting device for connecting a host unit and a parallel processing unit constituting the parallel computer is improved.
【０００２】[0002]
【従来の技術】従来の並列計算機においては、並列処理
部とホスト部とを接続する接続装置はホスト部のCPU と
バスにより接続されており、ホスト部からの命令はバス
を通じて接続装置から並列処理部へ送られている。この
ため、接続装置には並列処理部を構成する各プロセッサ
要素に与えるためのアドレスを計算する機能が必要であ
った。2. Description of the Related Art In a conventional parallel computer, a connecting device that connects a parallel processing unit and a host unit is connected to a CPU of the host unit by a bus, and an instruction from the host unit is processed in parallel from the connecting device through the bus. Sent to the department. Therefore, the connecting device needs to have a function of calculating an address to be given to each processor element forming the parallel processing unit.
【０００３】また、ホスト部のCPU で行われるロード・
ストア命令と、並列処理部で行われるロード・ストア命
令とが別の命令になり、これらの命令を同列に扱うこと
が出来ない。Also, the load / load performed by the CPU of the host unit
The store instruction and the load / store instruction executed in the parallel processing unit are different instructions, and these instructions cannot be handled in the same row.
【０００４】[0004]
【発明が解決しようとする課題】従来の技術では、ホス
ト部のCPU と並列処理部とを接続する接続装置が並列処
理部の各プロセッサ要素のためのアドレス計算を行って
いるため回路構成が複雑であり、また処理速度も低下せ
ざるを得ない。更に、接続装置はバスを介してCPU 及び
並列処理部と接続されているため、並列処理部への通信
速度が低下する。また更に、ホスト部においてCPU が行
うロード・ストア命令と並列処理部で各プロセッサ要素
がそれぞれのローカルメモリに対して行うロード・スト
ア命令とが別の命令になるため、命令体系が複雑にな
る。In the prior art, the circuit configuration is complicated because the connecting device that connects the CPU of the host unit and the parallel processing unit performs address calculation for each processor element of the parallel processing unit. In addition, the processing speed must be reduced. Furthermore, since the connection device is connected to the CPU and the parallel processing unit via the bus, the communication speed to the parallel processing unit decreases. Furthermore, since the load / store instructions executed by the CPU in the host section and the load / store instructions executed by the processor elements in the parallel processing section for their respective local memories are different instructions, the instruction system becomes complicated.
【０００５】本発明はこのような事情に鑑みてなされた
ものであり、 CPUが主記憶にアクセスする信号をバスを
介さずに取り出すことが出来る位置に接続装置を配置
し、回路構成を簡単にすることにより接続装置の並列処
理部への通信及び処理速度を高速化することと、ホスト
側のロード・ストア命令と並列処理部側のロード・スト
ア命令とを同列に扱えるようにして命令体系を簡略化し
得る並列計算機の提供を目的とする。The present invention has been made in view of the above circumstances, and a connection device is arranged at a position where a signal for accessing a main memory of a CPU can be taken out without going through a bus, and a circuit configuration is simplified. By doing so, communication and processing speed to the parallel processing unit of the connected device can be speeded up, and the load / store instruction on the host side and the load / store instruction on the parallel processing unit side can be handled in the same row, and the instruction system is The purpose is to provide a parallel computer that can be simplified.
【０００６】[0006]
【課題を解決するための手段】本発明の並列計算機は、
主記憶とCPU とを有するホスト部と、それぞれがローカ
ルメモリを具備した複数のプロセッサ要素を有する並列
処理部と、ホスト部から出力される命令を並列処理部の
各プロセッサ要素に実行させるべくホスト部と並列処理
部とを接続する接続装置とを備えた並列計算機であっ
て、主記憶はCPUにより読み出される命令信号にそれが
ホスト部への命令であるかまたは並列処理部への命令で
あるかを区別する識別子を付して出力すると共に、CPU
が演算を行う変数領域とは別に、並列処理部が演算を行
う変数が割り当てられた仮想領域を有しており、また接
続装置は、CPU が主記憶から読み出した命令信号、CPU
が主記憶へ出力したアドレス信号及びCPU が主記憶から
読み出したデータ信号が与えられており、CPU が主記憶
から読み出した命令信号がプロセッサ要素用の命令であ
るか否かを判断し、プロセッサ要素用の命令である場合
には並列処理部へ出力する命令判断部と、CPU が主記憶
へ出力したアドレス信号が並列処理部用に割り当てられ
た変数領域のアドレスである場合には、その上位ビット
を欠落させる処理によりローカルメモリのアドレスに変
換するアドレス変換部と、CPU が主記憶から読み出した
データをそのまま並列処理部へ出力する機能とを有して
いる。The parallel computer of the present invention is
A host unit having a main memory and a CPU, a parallel processing unit having a plurality of processor elements each having a local memory, and a host unit for causing each processor element of the parallel processing unit to execute an instruction output from the host unit. And a connection device for connecting the parallel processing unit to the parallel processing unit, wherein the main memory has a command signal read by the CPU, whether the command signal is to the host unit or to the parallel processing unit. Is output with an identifier that distinguishes
In addition to the variable area in which the CPU operates, it also has a virtual area to which variables for the parallel processing module are allocated.
Address signal output to the main memory by the CPU and a data signal read from the main memory by the CPU are given, and the CPU determines whether the instruction signal read from the main memory is an instruction for the processor element. If the instruction signal is for the parallel processing unit, the instruction judgment unit that outputs it to the parallel processing unit, and if the address signal output to the main memory by the CPU is the address of the variable area allocated for the parallel processing unit, its upper bits It has an address conversion unit that converts the data into addresses in the local memory by the process of deleting, and a function that outputs the data read from the main memory by the CPU to the parallel processing unit as it is.
【０００７】[0007]
【作用】本発明の並列計算機では、ホスト部のCPU が主
記憶から読み出した命令信号及びCPU が出力するアドレ
ス信号はその情報がそのまま保持された状態で分岐され
て接続装置に直接入力される。また、ホスト部のCPU が
主記憶から読み出す命令信号にはその命令信号がホスト
部への命令であるかまたは並列処理部への命令であるか
を区別する識別子が付されており、接続装置はその信号
の識別子から命令信号が並列処理部の各プロセッサ要素
用の命令であるか否かを判断し、そうであれば並列処理
部へ送信する。また、主記憶にはCPU が演算を行う変数
領域とは別に、並列処理部が演算を行う変数が割り当て
られた仮想領域が用意されているので、CPU が出力する
アドレス信号が並列処理部用に割り当てられた変数領域
のアドレスである場合には並列処理部のローカルメモリ
のアドレスになるようにアドレスの上位ビットを欠落さ
せる変換を行った上で並列処理部へ送信する。そして、
並列処理部の各プロセッサ要素はそれらの命令信号及び
アドレス信号を受け取って処理する。この際、必要であ
ればホスト部のCPU が主記憶から読み出したデータも並
列処理部に与えられる。In the parallel computer of the present invention, the instruction signal read by the CPU of the host unit from the main memory and the address signal output by the CPU are branched while the information is held as they are and directly input to the connection device. In addition, the command signal read from the main memory by the CPU of the host unit is provided with an identifier that distinguishes whether the command signal is a command to the host unit or a command to the parallel processing unit. From the signal identifier, it is determined whether the instruction signal is an instruction for each processor element of the parallel processing unit, and if so, it is transmitted to the parallel processing unit. In addition to the variable area in which the CPU operates, a virtual area to which variables for the parallel processing section are allocated is prepared in the main memory, so the address signal output by the CPU is used for the parallel processing section. When the address is the address of the assigned variable area, it is converted to the address of the local memory of the parallel processing unit so that the upper bits of the address are omitted, and then transmitted to the parallel processing unit. And
Each processor element of the parallel processing unit receives and processes the instruction signal and the address signal. At this time, if necessary, the data read from the main memory by the CPU of the host unit is also given to the parallel processing unit.
【０００８】[0008]
【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below in detail with reference to the drawings showing the embodiments.
【０００９】図１は本発明に係る並列計算機の一実施例
の構成を示すブロック図である。図１において、参照符
号100 はホスト部を、同じく300 は並列処理部を、そし
て同じく200 は接続装置をそれぞれ示している。FIG. 1 is a block diagram showing the configuration of an embodiment of a parallel computer according to the present invention. In FIG. 1, reference numeral 100 is a host unit, 300 is a parallel processing unit, and 200 is a connection device.
【００１０】ホスト部100 は主としてCPU110と主記憶12
0 とで構成されており、両者間は制御線130,データ線13
1 及びアドレス線132 で接続されている。これらの制御
線130,データ線131 及びアドレス線132 にはそれぞれ分
岐点が設けられていて、それぞれの分岐点からは分岐線
が接続装置200 へ分岐している。The host unit 100 mainly includes a CPU 110 and a main memory 12
0 and the control line 130 and the data line 13 between them.
1 and the address line 132 are connected. The control line 130, the data line 131, and the address line 132 are each provided with a branch point, and the branch line branches from the respective branch points to the connection device 200.
【００１１】ホスト部100 のCPU110が主記憶120 から読
み出す命令信号は、その命令信号の先頭側にホスト部10
0 への命令であるか、並列処理部300 への命令であるか
を区別する識別子が付されている。また主記憶120 に
は、CPU110が演算を行う変数領域とは別に、並列処理部
300 が演算を行う変数の仮想領域が割り当てられてい
る。The command signal read out from the main memory 120 by the CPU 110 of the host unit 100 has the host unit 10 at the head of the command signal.
An identifier for distinguishing between an instruction to 0 and an instruction to the parallel processing unit 300 is attached. In addition to the variable area in which the CPU 110 operates, the main memory 120 has a parallel processing unit.
The virtual area of the variable in which 300 operates is allocated.
【００１２】並列処理部300 にはそれぞれがローカルメ
モリ321, 322…32n を具備したプロセッサ要素311, 312
…31n が備えられている。各プロセッサ要素311, 312…
31nには制御線330 が、また各ローカルメモリ321, 322
…32n にはアドレス線332 がそれぞれ接続されており、
更に各プロセッサ要素311, 312…31n 及びローカルメモ
リ321, 322…32n にはデータ線331 が接続されている。The parallel processing unit 300 includes processor elements 311 and 312 each having local memories 321, 322 ... 32n.
… 31n is equipped. Each processor element 311, 312 ...
A control line 330 is provided in 31n, and each local memory 321, 322
… The address lines 332 are connected to 32n,
Further, a data line 331 is connected to each processor element 311, 312 ... 31n and local memory 321, 322 ... 32n.
【００１３】接続装置200 には命令判断部210 とアドレ
ス変換部220 とが備えられている。命令判断部210 には
ホスト部100 の制御線130 からの分岐線が、アドレス変
換部220 にはホスト部100 のアドレス線132 からの分岐
線がそれぞれ接続されている。なお、ホスト部100 のデ
ータ線131 からの分岐線は接続装置200 を通過して並列
処理部300 のデータ線331 になっている。The connection device 200 is provided with an instruction judging section 210 and an address converting section 220. A branch line from the control line 130 of the host unit 100 is connected to the instruction judging unit 210, and a branch line from the address line 132 of the host unit 100 is connected to the address conversion unit 220. The branch line from the data line 131 of the host unit 100 passes through the connection device 200 and becomes the data line 331 of the parallel processing unit 300.
【００１４】このような構成により、ホスト部100 のCP
U110が主記憶120 から読み出した信号及びCPU110が出力
する信号はその情報がそのまま保持された状態で分岐さ
れて接続装置200 に直接入力される。ホスト部のCPU110
が主記憶120 から読み出した信号は接続装置200 にも入
力される。接続装置200 では命令判断部210 がその信号
の識別子から命令信号が並列処理部300 の各プロセッサ
要素311, 312…31n 用の命令であるか否かを判断し、そ
うであれば並列処理部300 の制御線330 へ出力する。With this configuration, the CP of the host unit 100
The signal read from the main memory 120 by the U110 and the signal output by the CPU 110 are branched while the information is held as they are and directly input to the connection device 200. Host CPU 110
The signal read from the main memory 120 is also input to the connection device 200. In the connection device 200, the instruction determination unit 210 determines from the identifier of the signal whether the instruction signal is an instruction for each processor element 311, 312 ... 31n of the parallel processing unit 300, and if so, the parallel processing unit 300. Output to control line 330 of.
【００１５】また、CPU110がアドレス線132 へ出力する
アドレス信号も接続装置200 に取り込まれ、そのアドレ
スが並列処理部300 用に割り当てられた変数領域のアド
レスであるか否かがアドレス変換部220 で判別され、そ
うであればアドレス変換部220 は更に並列処理部300 の
各ローカルメモリ321, 322…32n のアドレスになるよう
にアドレスの上位ビットを欠落させる変換を行った上で
並列処理部300 のアドレス線332 へ出力する。The address signal output from the CPU 110 to the address line 132 is also taken into the connection device 200, and the address conversion unit 220 determines whether or not the address is the address of the variable area allocated for the parallel processing unit 300. If it is determined, the address conversion unit 220 further performs conversion for deleting the upper bits of the address so that it becomes the address of each local memory 321, 322 ... 32n of the parallel processing unit 300, and then the parallel processing unit 300 Output to address line 332.
【００１６】また必要な場合には、接続装置200 はホス
ト部100 のCPU110が主記憶120 からデータ線131 へ読み
出したデータの値を取り込み、そのまま並列処理部300
のデータ線331 へ出力する。If necessary, the connection device 200 takes in the value of the data read by the CPU 110 of the host unit 100 from the main memory 120 to the data line 131, and the parallel processing unit 300 as it is.
Output to the data line 331 of.
【００１７】なお、並列処理部300 の各プロセッサ要素
311, 312…31n は接続装置200 の命令判断部210 から与
えられる命令信号を制御線330 を介して受け取り、受け
取った命令を実行するか否かをそれぞれの内部状態に従
って判断して処理する。Each processor element of the parallel processing unit 300
311, 312 ... 31n receive a command signal given from the command judgment unit 210 of the connection device 200 through the control line 330, and judge whether or not to execute the received command according to their internal states and process it.
【００１８】このような構成の本発明の並列計算機の動
作は以下の如くである。なお、以下の説明では〔ローカ
ルメモリからのロード〕、〔ローカルメモリへのスト
ア〕及び〔主記憶からの並列処理部へのデータのロード
（ブロードキャスト）〕の３通りの処理について説明す
る。The operation of the parallel computer of the present invention having such a configuration is as follows. In the following description, three types of processing, [load from local memory], [store in local memory], and [load data from main memory to parallel processing unit (broadcast)] will be described.
【００１９】〔ローカルメモリからのロード〕並列処理
部300 において各プロセッサ要素311, 312…31n が各ロ
ーカルメモリ321, 322…32n からデータをロードする場
合には以下のように動作する。[Loading from Local Memory] When the processor elements 311, 312, ..., 31n in the parallel processing unit 300 load data from the local memories 321, 322, ..., 32n, they operate as follows.
【００２０】まず、ホスト部100 のCPU110が主記憶120
上のプログラム領域から制御線130を通じてロード命令
を読み込む。この際、制御線130 の分岐点から接続装置
200へもこのロード命令の命令コードが読み込まれ、命
令コードに含まれる識別子から並列処理部300 への命令
であるか否かが命令判断部210 により判断される。First, the CPU 110 of the host unit 100 makes the main memory 120
A load instruction is read from the upper program area through the control line 130. At this time, from the branch point of the control line 130 to the connection device
The instruction code of this load instruction is also read into 200, and the instruction determination unit 210 determines whether or not the instruction is the instruction to the parallel processing unit 300 from the identifier included in the instruction code.
【００２１】その後、CPU110はロードすべきデータのア
ドレスを計算してアドレス線132 に出力する。接続装置
200 はアドレス線132 の分岐点からそのアドレスを読み
取る。そのアドレスが並列処理部300 の変数領域を指す
アドレスである場合には、接続装置200 のアドレス変換
部220 はそのアドレスを並列処理部300 内のローカルメ
モリ321 〜32n 用のアドレスに上位ビットを欠落させる
ことにより変換する。そして、接続装置200 はロード命
令を制御線330 を介して各プロセッサ要素311〜31n へ
出力し、各プロセッサ要素311 〜31n がロードすべきデ
ータのデータ待ちの状態となった時点で先に変換してい
たアドレスを各ローカルメモリ321 〜32n へアドレス線
332 を介して出力する。After that, the CPU 110 calculates the address of the data to be loaded and outputs it to the address line 132. Connection device
200 reads its address from the branch point of address line 132. If the address is an address that points to the variable area of the parallel processing unit 300, the address conversion unit 220 of the connection device 200 omits the upper bit in the address for the local memories 321 to 32n in the parallel processing unit 300. To convert. Then, the connection device 200 outputs a load instruction to each of the processor elements 311 to 31n via the control line 330 and converts the load instruction first when each of the processor elements 311 to 31n is in the data waiting state for the data to be loaded. Address to the local memory 321-32n
Output via 332.
【００２２】各プロセッサ要素311 〜31n のローカルメ
モリ321 〜32n はアドレス線332 からアドレスを入力し
て対応するデータをデータ線331 に出力する。そして、
各プロセッサ要素311 〜31n は各ローカルメモリ321, 3
22…32n が出力したデータを受け取ってロード処理が完
了する。The local memories 321 to 32n of the respective processor elements 311 to 31n receive an address from the address line 332 and output corresponding data to the data line 331. And
Each processor element 311 to 31n is associated with each local memory 321, 3n.
22 ... 32n receives the data output and the loading process is completed.
【００２３】〔ローカルメモリへのストア〕並列処理部
300 において各プロセッサ要素311, 312…31n が各ロー
カルメモリ321, 322…32n にデータをストアする場合に
は以下のように動作する。[Store in Local Memory] Parallel Processing Unit
When each processor element 311, 312 ... 31n stores data in each local memory 321, 322 ... 32n in 300, it operates as follows.
【００２４】まず、ホスト部100 のCPU110が主記憶120
上のプログラム領域から制御線130を介してストア命令
を読み込む。この際、制御線130 の分岐点から接続装置
200へもこのストア命令の命令コードが読み込まれ、命
令コードに含まれる識別子から並列処理部300 への命令
であるか否かが命令判断部210 により判断される。First, the CPU 110 of the host unit 100 makes the main memory 120
A store instruction is read from the upper program area via the control line 130. At this time, from the branch point of the control line 130 to the connection device
The instruction code of this store instruction is also read into 200, and the instruction determination unit 210 determines whether or not it is an instruction to the parallel processing unit 300 from the identifier included in the instruction code.
【００２５】その後、CPU110はデータのストア先のアド
レスを計算してアドレス線132 へ出力する。接続装置20
0 はアドレス線132 の分岐点からそのアドレスを読み取
る。そのアドレスが並列処理部300 の変数領域を指すア
ドレスである場合には、接続装置200 のアドレス変換部
220 はそのアドレスを並列処理部300 内のローカルメモ
リ321 〜32n 用のアドレスに上位ビットを欠落させるこ
とにより変換する。そして、接続装置200 はストア命令
を制御線330 を介して各プロセッサ要素311 〜31n へ出
力し、各プロセッサ要素311 〜31n がストア先のアドレ
ス待ちの状態となった時点で先に変換していたアドレス
を各ローカルメモリ321 〜32n へアドレス線332 を介し
て出力する。After that, the CPU 110 calculates the address of the data storage destination and outputs it to the address line 132. Connection device 20
0 reads the address from the branch point of address line 132. If the address is an address that points to the variable area of the parallel processing unit 300, the address conversion unit of the connection device 200
220 converts the address into addresses for the local memories 321 to 32n in the parallel processing unit 300 by omitting the upper bits. Then, the connection device 200 outputs a store instruction to each processor element 311 to 31n via the control line 330, and converts each processor element 311 to 31n first when the processor element 311 to 31n is in the state of waiting the address of the store destination. The address is output to each of the local memories 321 to 32n via the address line 332.
【００２６】各プロセッサ要素311 〜31n はそのアドレ
スを受けてデータをデータ線331 へ出力する。これによ
り、各ローカルメモリ321, 322…32n は各プロセッサ要
素311, 312…31n から出力されているデータを入力して
ストア処理が完了する。Each of the processor elements 311 to 31n receives the address and outputs the data to the data line 331. As a result, the local memories 321, 322, ..., 32n receive the data output from the processor elements 311, 312, ..., 31n to complete the store processing.
【００２７】〔主記憶からの並列処理部へのデータのロ
ード（ブロードキャスト）〕まず、ホスト部100 のCPU1
10が主記憶120 上のプログラム領域から制御線130を介
してロード命令を読み込む。この際、制御線130 の分岐
点から接続装置200へもこのロード命令の命令コードが
読み込まれ、命令コードに含まれる識別子から並列処理
部300 への命令であるか否かが命令判断部210 により判
断される。並列処理部300 用の命令であれば、命令判断
部210 から並列処理部300 の各プロセッサ要素311 〜31
n に制御線330 を介してその命令が与えられ、各プロセ
ッサ要素311 〜31n はロードするデータのデータ待ちの
状態になる。[Loading of Data from Main Memory to Parallel Processing Unit (Broadcast)] First, the CPU 1 of the host unit 100
10 reads a load instruction from the program area on the main memory 120 via the control line 130. At this time, the instruction code of this load instruction is also read from the branch point of the control line 130 to the connection device 200, and the instruction determination unit 210 determines whether the instruction included in the instruction code is to the parallel processing unit 300. To be judged. If the instruction is for the parallel processing unit 300, the instruction determining unit 210 to the processor elements 311 to 31 of the parallel processing unit 300
The instruction is given to n via the control line 330, and each processor element 311 to 31n is in a data waiting state for data to be loaded.
【００２８】その後、CPU110はロードすべきデータのア
ドレスを計算して主記憶120 上からデータ線131 を介し
てロードする。この際、接続装置200 は分岐点を介して
そのデータを読み取って並列処理部300 内のデータ線33
1 へ出力する。並列処理部300 内の各プロセッサ要素31
1 〜31n がそのデータを入力することにより、ホスト部
100 の主記憶120 からのデータロードが完了する。After that, the CPU 110 calculates the address of the data to be loaded and loads it from the main memory 120 via the data line 131. At this time, the connection device 200 reads the data through the branch point and reads the data line 33 in the parallel processing unit 300.
Output to 1. Each processor element 31 in the parallel processing unit 300
1 to 31n inputs the data, and
The data load from 100 main memory 120 is completed.
【００２９】[0029]
【発明の効果】本発明によれば、接続装置が、 CPUが主
記憶へアクセスする信号を入力として取り出し、並列処
理部の各プロセッサ要素に分配することが可能となるた
め、 CPUがあたかも全ての変数が主記憶上にあるかのよ
うに振る舞うことが出来、 CPUのロード・ストア命令
と、並列処理部のロード・ストア命令とを一様に扱うこ
とが可能になるので、命令体系を簡略化した並列計算機
が実現される。According to the present invention, since the connection device can take out the signal for the CPU to access the main memory as an input and distribute the signal to each processor element of the parallel processing unit, the CPU can operate as if all the CPUs. Variables can behave as if they are in main memory, and CPU load and store instructions and parallel processing section load and store instructions can be handled uniformly, simplifying the instruction system. Parallel computer is realized.
【図１】本発明に係る並列計算機の一実施例の構成を示
すブロック図である。FIG. 1 is a block diagram showing a configuration of an embodiment of a parallel computer according to the present invention.
100 ホスト部 110 CPU 120 主記憶 200 接続装置 210 命令判断部 220 アドレス変換部 300 並列処理部 310 〜31n プロセッサ要素 320 〜32n ローカルメモリ 100 Host unit 110 CPU 120 Main memory 200 Connection device 210 Instruction judgment unit 220 Address conversion unit 300 Parallel processing unit 310 to 31n Processor element 320 to 32n Local memory
Claims (1)
れぞれがローカルメモリを具備した複数のプロセッサ要
素を有する並列処理部と、前記ホスト部から出力される
命令を前記並列処理部の各プロセッサ要素に実行させる
べく前記ホスト部と前記並列処理部とを接続する接続装
置とを備えた並列計算機において、 前記主記憶は、前記CPU により読み出される命令信号に
それがホスト部への命令であるかまたは並列処理部への
命令であるかを区別する識別子を付して出力すると共
に、前記CPU が演算を行う変数領域とは別に、前記並列
処理部が演算を行う変数が割り当てられた仮想領域を有
し、 前記接続装置は、 前記CPU が前記主記憶から読み出した命令信号、前記CP
U が前記主記憶へ出力したアドレス信号及び前記CPU が
前記主記憶から読み出したデータ信号が与えられてお
り、 前記CPU が前記主記憶から読み出した命令信号が前記プ
ロセッサ要素用の命令であるか否かを判断し、前記プロ
セッサ要素用の命令である場合には前記並列処理部へ出
力する命令判断部と、 前記CPU が前記主記憶へ出力したアドレス信号が前記並
列処理部用に割り当てられた変数領域のアドレスである
場合には、その上位ビットを欠落させる処理により前記
ローカルメモリのアドレスに変換するアドレス変換部
と、 前記CPU が前記主記憶から読み出したデータをそのまま
前記並列処理部へ出力する機能とを有することを特徴と
する並列計算機。1. A host unit having a main memory and a CPU, a parallel processing unit having a plurality of processor elements each having a local memory, and an instruction output from the host unit for each processor of the parallel processing unit. In a parallel computer provided with a connection device for connecting the host unit and the parallel processing unit to cause an element to execute, the main memory, in the instruction signal read by the CPU, is the instruction to the host unit? Or, the virtual area to which the variable to be operated by the parallel processing section is allocated is output separately from the variable area in which the CPU performs the operation while outputting with an identifier for distinguishing whether it is an instruction to the parallel processing section. The connection device has a command signal read from the main memory by the CPU, the CP
Whether an address signal output by U to the main memory and a data signal read by the CPU from the main memory are given, and whether the instruction signal read by the CPU from the main memory is an instruction for the processor element or not. Whether the instruction is for the processor element, the instruction determination unit for outputting to the parallel processing unit, and the address signal output to the main memory by the CPU from the variable assigned to the parallel processing unit. If the address is a region address, an address conversion unit that converts the upper bits of the address to an address of the local memory, and a function that outputs the data read from the main memory by the CPU to the parallel processing unit as it is. A parallel computer characterized by having.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4148412A JPH05324588A (en) | 1992-05-14 | 1992-05-14 | Parallel computer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4148412A JPH05324588A (en) | 1992-05-14 | 1992-05-14 | Parallel computer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05324588A true JPH05324588A (en) | 1993-12-07 |
Family
ID=15452218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4148412A Pending JPH05324588A (en) | 1992-05-14 | 1992-05-14 | Parallel computer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05324588A (en) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59161952A (en) * | 1983-03-07 | 1984-09-12 | Fujitsu Ltd | Establishment of communication path |
| JPS6395560A (en) * | 1986-10-13 | 1988-04-26 | Hitachi Ltd | Parallel computer |
| JPH01124039A (en) * | 1987-11-10 | 1989-05-16 | Mitsubishi Electric Corp | Memory switching device for information processor |
| JPH0232431A (en) * | 1988-07-22 | 1990-02-02 | Hitachi Ltd | Information processor |
-
1992
- 1992-05-14 JP JP4148412A patent/JPH05324588A/en active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59161952A (en) * | 1983-03-07 | 1984-09-12 | Fujitsu Ltd | Establishment of communication path |
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