JPH09162888A

JPH09162888A - セル組立方法およびセル分解方法ならびにｃｌａｄ装置

Info

Publication number: JPH09162888A
Application number: JP32181395A
Authority: JP
Inventors: Masahiro Takatori; 正浩高取; Yozo Oguri; 洋三小栗
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-12-11
Filing date: 1995-12-11
Publication date: 1997-06-20

Abstract

(57)【要約】【課題】 CLAD装置に必要なセル組立用バッファメモリ
とセル分解用バッファメモリを低コストで提供する。【解決手段】入力信号のタイムスロット順序を変換す
るチャネル順序変換回路4と、シリアル/パラレル変換部
5と、セル組立用バッファメモリ11とバッファ制御回路1
3と、ヘッダ情報用メモリ30とセレクタ21からなるセル
組立バッファ部6と、パラレル/シリアル変換部7とから
なるＡＴＭセル組立装置を有するCLAD装置において、チ
ャネル順序変換回路4が２つの連続したタイムスロット
に同一のチャネルに属する信号を出力し、これをシリア
ル／パラレル（1:2）変換した後、セル組立用バッファ
メモリ11に書き込み、ＡＴＭセルとして出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、セル組立分解用の
メモリを用いたＡＴＭ網におけるＣＬＡＤ（CellAssemb
ly Disassembly：セル組立／分解）装置およびそのセル
組立・分解方法に関し、さらに詳しくは、シングルポ−
トＲＡＭをセル組立用・セル分解用バッファメモリに適
用したＣＬＡＤ装置および任意のチャネルの組をＡＴＭ
（Asynchronous Transfer Mode）セルのペイロ−ドに配
置・伝送するセル組立・分解方法に関する。

【０００２】

【従来の技術】近年、広帯域ＩＳＤＮにおける伝送方式
として、ＡＴＭ方式の開発が実用化に向けて進められて
おり、従来の電話網の信号をＡＴＭ網に効率的に収容す
る方法について活発に研究開発がなされている。

【０００３】ＡＴＭ方式において加入者信号が収容され
る様子を図１６に示す。複数の加入者の信号は、一旦多
重処理を施され、ＣＬＡＤ機能が配備された多重回線に
より、ＡＴＭ網に収容される。ここでＣＬＡＤ機能と
は、音声等の信号（ＳＴＭ信号：Synchronous Transfer
Mode 信号）をＡＴＭセルに変換する機能、およびＡＴ
ＭセルからＳＴＭ信号に逆変換する機能をいう。

【０００４】ＣＬＡＤ装置のもつ機能のうち、まず、セ
ル組立機能について説明する。図１６に示す構成におい
て、電話端末51-1-1がＡＴＭ網52を介して他の加入者の
電話端末51-2-1と通信する場合、電話端末51-1-1の出力
ＳＴＭ信号は、多重分離装置50-1において、他の電話端
末51-1-2〜51-1-nの出力ＳＴＭ信号とともに、一旦多重
され、多重回線L2に出力される。多重回線L2において、
各電話端末51-1のＳＴＭ信号はチャネルとして認識され
る。ＣＬＡＤ装置1-1は、入力ＳＴＭ信号を、各チャネ
ル毎にＡＴＭセルに変換する。

【０００５】次にセル分解機能について説明する。目的
地において、ＣＬＡＤ装置1-2は、ＡＴＭ網52から到着
するＡＴＭセルからヘッダ部分を取り外す。そして、こ
のヘッダを解析し、該信号の宛先の加入者のチャネル番
号を識別する。このチャネル番号にしたがって、ＣＬＡ
Ｄ装置1-2は、ヘッダに後続する情報部をＣＬＡＤ装置1
-2内のメモリに書き込む。このメモリからは、ＳＴＭ信
号が１バイトずつ、多重回線L7上の対応するチャネルに
周期的に読み出される。このチャネルを用いて、上記情
報部分の信号を電話端末51-2-1に伝達する。

【０００６】この方法では、ＳＴＭ信号をＡＴＭセルに
組立てる処理およびＡＴＭ信号をＳＴＭ信号に分解する
処理は、多重された複数のチャネルのＳＴＭ信号に対し
て同時に実行する（多重処理）。多重回線L2における入
力信号の構成は、図１７の左に示すフレームS5の構成と
なる。このフレームS5にはｎ個のチャネルが多重され
る。これらのチャネルを用いて上記複数電話端末51の出
力ＳＴＭ信号が伝送される。

【０００７】ハイウェイL3においては、ＣＬＡＤ装置1-
1の出力するＡＴＭセルが連続して伝送される。ＡＴＭ
セルの構成を図１８に示す。標準化で定められているＡ
ＴＭセルは、５バイトのヘッダＳ１と48バイトの情報部
S2からなる。ヘッダS1は、ＡＴＭ網52における仮想パス
識別子（ＶＰＩ：Virtual Path Identifier）、仮想チ
ャネル識別子（ＶＣＩ：Virtual Channel Identifie
r）、ＨＥＣ（Header Error Control）などを含む。Ａ
ＴＭ網はこのＶＰＩ、ＶＣＩに基づいて該ＡＴＭセルを
ルーチングする。

【０００８】本発明に於て、装置が扱うＡＴＭセルは、
上記のＡＴＭセルに、装置内で用いる付加情報S3（１バ
イト）を付加した５４バイトのセル長を有する。この付
加情報は、装置内においてのみ用いられる。ＡＴＭセル
を伝送路に出力するときには、付加情報をはずして５３
バイト長に戻す。

【０００９】上記の機能をもつＣＬＡＤ装置は、例えば
特開平6-85836号公報に示されるようにＳＴＭ信号をＡ
ＴＭセルに変換する際は、多重化された複数の加入者線
の信号（ＳＴＭ信号）を一旦セル組立用バッファメモリ
に蓄えた後、セル組立用バッファメモリから各チャネル
ごとにＳＴＭ信号をＡＴＭセルの情報部単位で読み出し
て、ＡＴＭセルを生成し、また、ＡＴＭセルをＳＴＭ信
号に変換する際は、一旦受信ＡＴＭセルの情報部をセル
分解用バッファメモリに蓄え、そして出力側の多重化回
線にチャネルごとに対応する情報部の信号を送出する。
このセル組立用バッファメモリとセル分解用バッファメ
モリは、複数のＳＴＭ信号を多重処理によりＡＴＭセル
に変換したり、その逆変換をするため、上記複数のＳＴ
Ｍ信号の各々に対して、少なくとも48バイト分の信号を
蓄えなければならず、ＣＬＡＤ装置1が収容するチャネ
ル数に比例してその容量を大きくしなければならない。

【００１０】一般にセル組立用バッファメモリとセル分
解用バッファメモリには、ＳＲＡＭが用いられる。市販
のＳＲＡＭには、シングルポートＲＡＭ（以下、ＳＰ−
ＲＡＭと称する）とデュアルポートＲＡＭ（以下、ＤＰ
−ＲＡＭと称する）の２種類があり、両者には以下のよ
うな得失がある。ＳＰ−ＲＡＭでセル組立用バッファメ
モリとセル分解用バッファメモリを構成した場合には、
まず動作速度上のボトルネックがある。これはＳＰ−Ｒ
ＡＭがデータの書込みと読出しに、１つのポートのみを
用いて行うので、ＳＰ−ＲＡＭに要求される動作速度
が、入力回線の信号伝送速度の２倍になり、このような
高速のアクセスができないためである。具体的には現状
の市販ＳＰ−ＲＡＭのアクセス速度は20ns程度であり、
ＡＴＭ信号（155.52 Mb/s）を8ビット並列（19.44 Mb/
s）信号として処理するとすれば、ＣＬＡＤ装置は、セ
ル組立用バッファメモリであるＳＰ−ＲＡＭに、38.88
Mb/sの動作速度で書き込みアクセス、読み出しアクセス
しなけれなならないが、これは不可能である。

【００１１】この動作速度ボトルネックを解消する方法
として、入力信号をシリアル／パラレル変換する方法が
あるが、セル組立分解処理には、このシリアル／パラレ
ル変換は適用することができない。この理由を図１７を
用いて説明する。入力フレームS5の信号は、８ビット並
列（19.44 Mb/s）で伝送される。この並列信号をシリア
ル／パラレル変換回路5が16ビット並列信号（19.44 Mbp
s / 2 = 9.72 Mbps）に変換する。シリアル／パラレル
変換後のフレームS6を図１７右端に示す。つまり、シリ
アル／パラレル変換後は、異なる２つのチャネルのＳＴ
Ｍ信号が同一のタイムスロットに伝送されることにな
る。前記ＳＴＭ信号をセル組立用バッファメモリに書き
込むと、セル組立用バッファメモリ内におけるＳＴＭ信
号の配置は図１９のようになる。セル組立用バッファメ
モリ11は、複数のバンクに論理的に分けられる。各バン
クはＡＴＭセルに変換されるチャネルごとに設けられ
る。チャネル数がｎ（ｎは自然数）の場合、バンク数も
ｎとなる。そして各々のバンクに対応するチャネルのＳ
ＴＭ信号が到着順に書き込まれる。

【００１２】セル組立用バッファメモリ11から信号をＡ
ＴＭセルとして読み出す場合、書き込み速度と読み出し
速度を等しくするため、１つのチャネルのＳＴＭ信号を
同時に２バイト分、セル組立用バッファメモリ11から読
み出す必要がある。例えば、チャネル１のＳＴＭ信号を
ＡＴＭセルに組み立てるためには、制御回路13は、チャ
ネル１用のバンク（BANK for ch 1）内の２つ異なるア
ドレスに格納されているＳＴＭ信号を同時に読み出す必
要がある。しかしながら制御回路13が、セル組立用バッ
ファメモリ11の異なるアドレスに格納されている信号を
同時に読み出すことは不可能である。なお、異なるチャ
ネルの信号を２バイト読み出すことはできる。たとえ
ば、チャネル１と２の信号を１バイトずつ、セル組立用
バッファメモリ11から同時に読み出すことは可能であ
る。

【００１３】上記の例においては、各チャネルのＳＴＭ
信号伝送速度を同一としたが、異なるビットレートのＳ
ＴＭ信号を混在収容するＣＬＡＤ装置の場合、新たな問
題点がある。すなわちＣＬＡＤ装置のセル組立用バッフ
ァメモリは、各チャネルの信号速度に比例してセル組立
用バッファメモリ11内のバンクの容量を増減する必要が
ある。たとえば、64 kb/sの速度のＳＴＭ信号に、mバイ
ト分（mは自然数）の容量を割り当てる場合、128 kb/s
のＳＴＭ信号には2mバイト分の容量を割り当てる必要が
ある。このため多重回線L2に含まれるチャネルの速度の
種類が複数存在する場合、図１９のセル組立用バッファ
メモリ11の構成において、上段のバッファメモリ量と下
段のバッファメモリ量が同一になることは保証されない
ため、セル組立用バッファメモリ11の使用効率が悪くな
り、コストが増大する。

【００１４】上記問題点は、ＡＴＭセルをＳＴＭ信号に
分解し、時分割多重されたＳＴＭ信号に変換する場合に
も発生する。すなわち、前述のようにＣＬＡＤ装置1-1
は、ＡＴＭセルをＳＴＭ信号に分解するときに、セル分
解用バッファメモリにＡＴＭセルを一旦書き込む。そし
て、ＣＬＡＤ装置1-1は、図１７左端に示されるフレー
ムS5内のチャネル番号の順に、セル分解用バッファメモ
リからＳＴＭ信号を１バイト単位で読み出さねばならな
い。しかし、セル分解用バッファメモリへのアクセス
は、セル組立用バッファメモリの場合と同様、２バイト
単位でのアクセスにならざるをえない。よって、ＳＰ−
ＲＡＭを単純に使用するだけでは、大量のＳＴＭ信号を
ＡＴＭセルに変換する機能、およびＡＴＭセルをＳＴＭ
信号に変換する機能を実現することはできない。

【００１５】高速アクセス（１バイト単位アクセス、動
作速度38.88 Mb/s）を可能にするため、ＬＳＩチップ上
にＳＰ−ＲＡＭを配備（オンチップＲＡＭ、もしくはエ
ンベデッドＲＡＭのこと）して、ＲＡＭと制御回路間の
アクセス速度の制限をゆるませることも考えられるが、
ＬＳＩチップ上に配備できるＳＰ−ＲＡＭの容量は限ら
れており、大量のＳＴＭ信号を多重処理によりＡＴＭセ
ルに変換する装置には適さない。例えば、２０００チャ
ネルの信号を収容するＣＬＡＤ装置の場合、セル組立用
バッファメモリに要求される容量は、数メガビットとな
り、これをＬＳＩチップ上に配置することは現状では不
可能である。

【００１６】これに対し、セル組立用バッファメモリを
ＤＰ−ＲＡＭを用いて構成した場合は、読出し動作と書
込み動作は互いに異なる独立のポートを用いて実行され
るので上記問題点（アクセス速度ボトルネック）は発生
しない。しかし、ＤＰ−ＲＡＭは、ＳＰ−ＲＡＭに比べ
て、数倍から十倍の値段であり、またＳＰ−ＲＡＭの容
量は、1 Mbitから4 Mbit程度の容量をもつのに対して、
ＤＰ−ＲＡＭは、128kbit程度のものしかなく、1ケタの
差がある等の問題点を有する。たとえば100チャネル分
（1チャネル64kb/s）の信号をセルに変換するセル組立
用バッファメモリであれば、ＤＰ−ＲＡＭを用いて構成
することも可能であるが、2000チャネル分のセル組立用
バッファメモリ（数 Mbit）をＤＰ−ＲＡＭを用いて構
成するには、１０個以上のＤＰ−ＲＡＭが必要となる。
その結果、部品点数が増加し、コストが高くなる。この
問題点は、セル分解用バッファメモリについても同様で
ある。

【００１７】以上のようにコスト削減には、ＳＰ−ＲＡ
Ｍを用いてセル組立用バッファメモリとセル分解用バッ
ファメモリを実現することが重要である。しかしＳＰ−
ＲＡＭを用いると、多重回線L2において、複数のチャネ
ルのＳＴＭ信号が１バイト単位に時分割多重されている
のに対し、セル組立用バッファメモリ11とセル分解用バ
ッファメモリ13へのアクセスが、アクセス速度の制限か
ら、複数バイト単位にならざるをえないことから生じる
前述のような問題があった。

【００１８】

【発明が解決しようとする課題】本発明は、上記問題点
に鑑みなされたもので、ＳＰ−ＲＡＭを用いたセル組立
用バッファメモリとセル分解用バッファメモリを実現す
ることによって、低コストのＣＬＡＤ装置を提供するこ
とを目的とする。

【００１９】

【課題を解決するための手段】上記課題を解決するため
本発明に係るセル組立方法は、入力信号のタイムスロッ
ト順序を変換するチャネル順序変換回路とバッファメモ
リを連結し、チャネル順序変換回路が２つの連続したタ
イムスロットに同一のチャネルに属する信号を出力し、
これをシリアル／パラレル（1:2）変換した後、セル組
立用バッファメモリに書き込み、ＡＴＭセルとして出力
する。またセル分解方法は、前記セル組立方法と逆の処
理を行う。また本発明に係るＣＬＡＤ装置は、入力ＳＴ
Ｍ信号を複数フレーム分蓄積する容量をもつデータメモ
リと、該データメモリに蓄積されている複数のＳＴＭ信
号を任意の順番で読み出すことが可能なデータメモリ制
御手段と、セル組立用バッファメモリと、セル組立制御
手段と、セル分解用バッファメモリと、セル分解制御手
段とから構成される。

【００２０】

【発明の実施の形態】本発明に係るＣＬＡＤ装置につい
て説明する。図１は本発明のＣＬＡＤ装置の構成の一実
施例を示すブロック図である。図１に示すように、ＣＬ
ＡＤ装置1は、セル組立部2と、セル分解部3とから構成
される。セル組立部2は、チャネル順序変換部4-1と、シ
リアル／パラレル変換部5-1と、セル組立バッファ部6
と、パラレル／シリアル変換部7-1からなる。チャネル
順序変換部4-1は、データメモリ9-1と、コントロールメ
モリ17-1を有するデータメモリ制御回路10-1とから構成
される。セル組立バッファ部6は、セル組立用バッファ
メモリ11と、バッファ制御回路13と、セレクタ21-2と、
ヘッダ情報用メモリ30から構成される。セル分解部3
は、チャネル順序変換部30と、シリアル／パラレル変換
部31と、セル組立バッファ部32と、パラレル／シリアル
変換部33からなる。チャネル順序変換部30は、データメ
モリ9-2と、データメモリ制御回路10-2とから構成され
る。セル分解バッファ部32は、セル組立用バッファメモ
リ12と、バッファ制御回路14とから構成される。

【００２１】チャネル順序変換部4-1は、多重回線L2-1
から到着するＳＴＭ信号を受信し、受信した信号をデー
タメモリ制御回路10-1がデータメモリ9-1に書き込むよ
う構成される。このデータメモリ制御回路10-1は、デー
タメモリ制御回路10-1内部に保持するコントロールメモ
リ17-1に書き込まれているアドレス情報に従って、デー
タメモリ9-1から信号を読み出して、ハイウェイL9-1に
出力する。次にハイウェイL9-1に出力された信号（８ビ
ット並列信号）を、シリアル／パラレル変換部5-1が１
６ビット並列信号に変換する。したがって、信号伝送速
度も半分になる。次に該信号のチャネル番号に従って、
セル組立バッファ部6のバッファ制御回路13が、該信号
をセル組立用バッファメモリ11に書き込む。次に、バッ
ファ制御回路13内部のスケジュールテーブル28-1（図
８）に書き込まれているチャネル番号の順序にしたがっ
て、バッファ制御回路13が、ヘッダ情報用メモリ30とセ
ル組立用バッファメモリ11から信号を読み出し、ＡＴＭ
セルの形態に変換する。そしてパラレル／シリアル変換
部7-1が、セル組立バッファ部6からの出力信号（１６ビ
ット並列信号）を８ビット並列信号に変換して、ハイウ
ェイL12-1に出力する。

【００２２】図２にチャネル順序変換部4-1の詳細な構
成と多重回線L2-1およびハイウエイL9-1におけるフレー
ム構成を示す。チャネル順序変換部4-1は、データメモ
リ9-1とデータメモリ制御回路10-1から構成される。デ
ータメモリ制御回路10-1は、コントロールメモリ17-1
と、書込制御回路15-1と、読出制御回路16-1と、タイミ
ング生成回路22-1と、カウンタ２３−１から構成され
る。多重回線Ｌ２−１上のフレームは、フレーム同期パ
ターンＦ（２バイト）とｎ個（ｎは自然数）のチャネル
からなる。１つのチャネルの信号は、１バイトずつタイ
ムスロットに配置されて、８ビット並列で多重回線L2-1
上に伝送される。ここに１フレームの周期はＴである。
ＦＰｉは上記フレームの区切りを示す信号であり、ＣＬ
ＫｉはハイウェイL2-1の信号に同期しているクロックで
ある。

【００２３】ここで本発明に係るセル組立方法について
図１および図２を用いて説明する。図１において、多重
回線L2-1では時分割多重されたｎ個のチャネルのＳＴＭ
信号が伝送される。時分割多重されたＳＴＭ信号はフレ
ームと呼ばれる構成をなす。ここでフレーム周期はＴ秒
で、各チャネルの伝達する情報量は、１バイト（８ビッ
ト）である。

【００２４】本発明では、セル組立処理の場合、チャネ
ル順序変換部4-1とセル組立バッファ部6をシリアル／パ
ラレル変換部5-1を介して連結する。チャネル順序変換
部4-1は、データメモリ9-1に多重回線L2-1から到着する
信号を複数フレーム分（ａフレーム：ａは２以上の自然
数）蓄える。次に、チャネル順序変換部4-1は、データ
メモリ9-1から上記ＳＴＭ信号をハイウェイL9-1に読み
出す。このとき、前記データメモリ9-1に蓄えたＳＴＭ
信号のうち、同一のチャネルに属するＳＴＭ信号をａ個
の連続するタイムスロットに配置する。一例として、ハ
イウェイL9-1上の同一のチャネルに属するＳＴＭ信号を
２つの連続するタイムスロットに配置するタイムスロッ
ト構成を図２に示す。ただし、２つの連続するタイムス
ロットに配置された同一のチャネルの信号の各々は、上
記多重回線L2-1においては、異なるフレームに属する。

【００２５】この信号にシリアル／パラレル変換を施せ
ば、１つのタイムスロットに配置される信号は、同一の
チャネルに属することを保証できる。その詳細は後述す
る。よって、セル組立用バッファメモリ11へのアクセス
は、２バイト単位で実現できる。すなわち、メモリへの
アクセス速度のボトルネックを解消できる。

【００２６】セル組立用バッファメモリ11へのアクセス
は、各チャネル毎にアクセスアドレスを管理すれば容易
に実現できる。チャネル毎にアクセスアドレスを管理す
る方法としては、例えば(1) Takahiko Kozaki, et.al.,
"32 X 32 Shared Buffer Type ATM Switch VLSI's for
B-ISDN's," IEEE Journal on Selected Areas in Comm
unications, Vol. 9, No. 8, pp.1240, October 1991.
や、(2) 特開平2-1669号公報に示される「スイッチング
システムおよびその構成方法」等の方法が有効である。

【００２７】よって、バイト単位に多重されているＳＴ
Ｍ信号を複数バイト単位の多重フォーマットに一旦変換
することによって、複数バイト単位アクセスのセル組立
用バッファメモリ11を利用するための便宜を図れ、ＳＰ
−ＲＡＭを用いたセル組立用バッファメモリを実現する
ことできる。

【００２８】以下、セル組立部2の動作について説明す
る。チャネル順序変換部4-1のデータメモリ9-1はＤＰ−
ＲＡＭであり、４フレーム分の容量をもつ。そして、デ
ータメモリ9-1の内部は、２面（Ａ面とＢ面：各面は２
フレーム分の容量をもつ）に分割される。この様子を図
３に示す。データメモリ9-1への書込アクセスと読出ア
クセスは、互いに異なる面に対して実行される。つま
り、データメモリ9-1のＡ面に信号が書き込まれている
ときは、Ｂ面から信号が読み出される。Ａ面とＢ面への
書込みおよび読出し制御の交替は、２フレームごとに行
われる。この交替制御は、フレームパルス（周期Ｔ）を
計数するカウンタ23-1の値によって実行される。カウン
タ23-1の値が００、０１の場合、入力信号はＡ面に書き
込まれ、Ｂ面から信号が読み出される。そして、カウン
タ23-1の値が１０、１１の場合、入力信号はＢ面に書き
込まれる。この間、Ａ面から信号が読み出される。

【００２９】さらに各面は、２つに分割される。この分
割単位はバンクとよばれ、各バンクは入力フレームの１
フレーム分のチャネルを蓄積できる容量を有する。書き
込み制御回路15-1は、入力フレーム内の各チャネルのＳ
ＴＭ信号をデータメモリ9-1に書き込む。各チャネルの
ＳＴＭ信号は、図３に示すように、入力フレームにおけ
るチャネル番号順にデータメモリ9-1内に格納される。

【００３０】次にデータメモリ9-1の読出制御について
説明する。データメモリ9-1からハイウェイL9-1の各タ
イムスロットに読み出されるチャネル番号は、コントロ
ールメモリ17-1に格納される。読出制御回路16-1は、コ
ントロールメモリ17-1の若番のアドレスから上記チャネ
ル番号を順次読み出していく。よって、コントロールメ
モリ17-1のアドレスとハイウェイL2-2のタイムスロット
は、対応づけられている。このコントロールメモリ17-1
から読み出されたアドレス情報にしたがって、データメ
モリ9-1から信号が読み出される。

【００３１】次にその手順について説明する。読出制御
回路16-1は、コントロールメモリ17-1から、読み出すべ
きチャネル信号が格納されているデータメモリ9-1のア
ドレス番号を読み出し、データメモリ9-1の読み出しア
ドレスポートに与える。読出制御回路16-1からコントロ
ールメモリ17-1に渡される出力の値は、出力フレームの
タイムスロット毎にカウントアップされる。その値がコ
ントロールメモリ17-1の読み出しアドレスポートに入力
され、コントロールメモリ17-1からチャネル番号（１か
らｎ）が引き出される。ここで、読出制御回路16-1は、
ハイウェイL9-1の２つの連続するタイムスロットには同
一のチャネルに属する信号を読み出す。

【００３２】図２に示すように、フレームiのch1の信号
とフレームi+1のch1の信号が連続したタイムスロットに
出力される。図中のＦＰｉｉは、ハイウェイL9-1におけ
るフレームの区切りを示す信号である。また、ＣＬＫｉ
ｉは、ハイウェイL9-1の信号に同期しているクロックで
ある。２つの連続するタイムスロットに同一のチャネル
に属する信号を出力するために、コントロールメモリ17
-1の２つの連続するアドレスには、データメモリ９−１
に格納されている同一のチャネルに属する信号のアドレ
ス（該２つのアドレスは互いに異なる）番号が格納され
る。つまり、読出制御回路１６−１は、図３におけるＡ
面から信号を読み出している場合、まずバンク１から信
号を読み出し、次のタイムスロットではバンク２から信
号を読み出す。そしてコントロールメモリ17-1は、ハイ
ウェイL2-1における２フレーム分の読出アドレスを格納
する。

【００３３】次にチャネル順序変換部4-1の出力信号
は、シリアル／パラレル変換部5-1において、８ビット
並列信号から１６ビット並列信号に変換される。本発明
によれば、シリアル／パラレル変換前のフレーム内の２
つの連続するタイムスロットは同一のチャネルに属する
信号に占有される。よって、上記シリアル／パラレル変
換後のタイムスロットの信号も同一のチャネルに属す
る。この様子を図４に示す。そしてこの信号はセル組立
バッファ部6に入力される。

【００３４】次にセル組立バッファ部の構成について説
明する。セル組立バッファ部6の詳細な構成を図５に示
す。セル組立バッファ部6は、セル組立用バッファメモ
リ11と、ヘッダ情報用メモリ30と、バッファ制御回路13
とからなる。バッファ制御回路13は、読出制御回路226
と、書込制御回路18とセレクタ21-1とタイミング生成回
路22-2から構成される。図５においてＦＰｉｉｉはフレ
ームの区切りを示すフレーム信号、ＣＬＫｉｉｉは、チ
ャネル順序変換部4-1の出力クロックＣＬＫｉｉを２分
の１に分周したクロックであり、出力ハイウェイL11-1
のタイムスロットに同期している。またＦＰｉｖはＡＴ
Ｍセルの区切りを示すフレーム信号、ＣＬＫｉｖは出力
ハイウェイL11-1のタイムスロットに同期したクロック
である。ＣＬＫｉｖは、チャネル順序変換部4-1の出力
クロックＣＬＫｉｉを２分の１に分周したクロックであ
る。

【００３５】セル組立用バッファメモリ11の内部は、図
６に示すように各チャネルごとにバンク分けされる。す
なわち、チャネル１、チャネル２、・・・、チャネルｎ
の各々にバンクが設けられている。そして、ハイウェイ
L10-1から到着する信号が、そのチャネル番号に従っ
て、対応するバンクに書き込まれる。各バンクの構成
は、チャネル１を代表例として右側に示され、ワード番
号０〜（ｋ-1）のｋ個（２ｋバイト：ｋは自然数）を格
納する領域が設けられる。

【００３６】次に、セル組立用バッファメモリ11に対す
る書込動作について説明する。まず、バッファ制御回路
13の書込制御回路18の構成を図７に示す。書込制御回路
18は、書込アドレスワードカウンタ20-1と、チャネル情
報メモリ24と、カウンタ23-2から構成される。書込アド
レスワードカウンタ20-1は、ＲＡＭ27-1と、インクリメ
ンタ26-1から構成される。

【００３７】チャネル情報メモリ24には、ハイウェイL1
0-1の連続するタイムスロットの各々において伝送され
る信号のチャネル番号が記憶されている。カウンタ23-2
は入力フレームのタイムスロットごとにカウントアップ
され、その値がチャネル情報メモリ24の読出アドレスポ
ートに入力され、チャネル情報メモリ24からチャネル番
号（１からｎ）が引き出される。また、ハイウェイL10-
1から入力される信号のチャネル番号は、チャネル情報
メモリ24から読み出されたチャネル番号と一致する。

【００３８】チャネル情報メモリ24から引き出されたチ
ャネル番号は、図７に示すように書込書込アドレスワー
ドカウンタ20-1のＲＡＭ27-1のアドレスポートに与えら
れる。書込書込アドレスワードカウンタ20-1は、ＲＡＭ
27-1とインクリメンタ26-1により構成されているカウン
タである。ＲＡＭ27-1は、セル組立用バッファメモリ11
に格納されている信号のうち、次に到着する信号を格納
するアドレスを各チャネル毎に記憶するための領域をも
つ。

【００３９】上記引き出されたチャネル番号により、Ｒ
ＡＭ27-1内部の上記バンクの内の１つが指定される。こ
の結果、該バンクに格納されているアドレス情報を書込
アドレスとして、ハイウェイL20に送出する。この結
果、到着した信号は、セル組立用バッファメモリ11内の
上記アドレスに示される領域に書き込まれる。

【００４０】各チャネルの信号の１ワード分（２バイ
ト）がセル組立用バッファメモリ11に書き込まれるごと
に、ＲＡＭ27-1の該チャネルに対応する領域の値は、イ
ンクリメンタ26-1によりインクリメントされる。ただ
し、この加算はモジュロ（ｋ）演算で実行される。つま
り、ワードカウンタ270の値が前述の値（ｋ−１）にな
った場合、その値が次に加算されると、０に戻る。ここ
で、２ｋ＞４８であるからｋは２４より大きい値とな
る。

【００４１】次に、セル組立用バッファメモリ11の読出
動作について、セル組立用バッファメモリ11の読出制御
回路19の構成を示す図８を用いて説明する。読出制御回
路19は、読出アドレスワードカウンタ20-2と、カウンタ
23-3と、カウンタ23-6と、セレクタ21-7と、スケジュー
ルテーブル28-1とから構成される。読出アドレスワード
カウンタ20-2は、インクリメンタ26-2と、ＲＡＭ27-2か
ら構成される。

【００４２】セルの読出順序は、読出制御回路19内に設
けられた、スケジュールテーブル28-1により指定され
る。スケジュールテーブル28-1はＲＡＭから構成され、
内部の各領域には、チャネル番号が記入されている。カ
ウンタ23-3は、セルの周期（５４バイト：２バイト並列
で読み出すので、２７クロック）で、１ずつカウントア
ップされる。この値が、読出アドレスとして、スケジュ
ールテーブル28-1に与えられる。スケジュールテーブル
28-1から読み出されたチャネル番号をアドレスとして、
ヘッダ情報用メモリ30から、該チャネルに対応するヘッ
ダ６バイト（付加情報１バイト＋標準化されたヘッダ５
バイト）が２バイトずつ、順次読み出される。図１，図
５に示すセレクタ21-2はハイウェイL13を選択し、ハイ
ウェイL11-1に出力する。

【００４３】ヘッダ６バイトが出力された後、セル組立
用バッファメモリ11から該チャネル番号に対応するチャ
ネルの情報部（４８バイト）が読み出される。ここで、
セル組立用バッファメモリ11に対する読出アドレスは、
読出アドレスワードカウンタ20-2により、指定される。
読出アドレスワードカウンタ20-2は、ＲＡＭ27-2とイン
クリメンタ26-2により構成されているカウンタである。
該ＲＡＭ27-2は、セル組立用バッファメモリ11に格納さ
れている信号のうち、次に読み出すべき信号が格納され
ているアドレスを各チャネル毎に記憶するための領域を
もつ。

【００４４】上記引き出されたチャネル番号により、Ｒ
ＡＭ27-2内部の上記領域のうちの１つが指定される。該
領域に格納されているアドレス情報が読出アドレスとし
て、セル組立用バッファメモリ11に与えられる。この結
果、セル組立用バッファメモリ11から信号が読み出され
る。各チャネルの信号の１ワード分（２バイト）がセル
組立用バッファメモリ11から読み出されるごとに、ＲＡ
Ｍ27-2の上記領域の値は、インクリメンタ26-2によりイ
ンクリメントされる。ただし、この加算はモジュロ
（ｋ）演算で実行される。つまり、カウンタの値が前述
の値（ｋ−１）になった場合、その値が次にインクリメ
ントされると、０に戻る。このようにして、４８バイト
分の情報が読み出され、１つのＡＴＭセルの読出しが完
了する。１つのセルの読出しが完了すると、次のチャネ
ル番号がスケジュールテーブル28-1から指示され、同様
の処理が繰り返される。セル組立用バッファメモリ11に
対する書込動作と読出動作は、図９に示すように交互に
実行される。

【００４５】セル組立バッファ部22の出力信号（１６ビ
ット並列信号）は、パラレル／シリアル変換部23におい
て、８ビット並列信号に変換され、ハイウェイL12-1に
出力される。

【００４６】次に本発明に係るセル分解方法について説
明する。本発明におけるセル分解用バッファメモリ321
へのアクセスは、複数バイト単位である。ここでは一例
として、セル分解用バッファメモリ12に２バイト単位で
アクセスするものとして説明する。すなわち、ＡＴＭセ
ルの情報部（４８バイト）の信号は２バイトずつ、セル
分解用バッファメモリ12へ書き込まれる。これは、セル
分解用バッファメモリ12の前段にシリアル／パラレル変
換回路5-2を配置することによって、容易に実現でき
る。そして、同一のチャネルに属する２バイト分の信号
は、セル分解用バッファメモリ12から同時に読み出され
る。

【００４７】次に、読み出された信号は、パラレル／シ
リアル変換部7-2でパラレル／シリアル変換処理された
後、チャネル順序変換部4-2のデータメモリ9-2に書き込
まれる。チャネル順序変換部4-2が、データメモリ9-2か
ら信号を読み出す際には、多重回線L2-2におけるフレー
ム構成のチャネルの順序に従って読み出す。

【００４８】ここで、データメモリ9-2は、データメモ
リ9-1と同様、最大でも２ａフレーム分の信号の蓄積量
をもてばよい（書込みと読出しを独立にするため、ａフ
レームの２倍必要となる）ので、データメモリ9-2に要
求される容量は、上述のセル組立用バッファメモリ11お
よびセル分解用バッファメモリ12（４８フレーム分以
上）の容量に比べ、はるかに小さくなる。したがって、
データメモリ9-2は、オンチップＲＡＭあるいはＤＰ−
ＲＡＭにより容易に実現でき、１バイト単位のアクセス
も容易に実現できる。よって、バイト単位に多重されて
いるＳＴＭ信号を複数バイト単位の多重フォーマットに
一旦変換することによって、複数バイト単位アクセスの
セル分解用バッファメモリを利用するための便宜を図
れ、ＳＰ−ＲＡＭを用いたセル分解用バッファメモリ12
を実現することできる。

【００４９】次にセル分解部3の動作について説明す
る。セル分解部3は図１に示すように、シリアル／パラ
レル変換部5-2と、セル分解バッファ部8と、パラレル／
シリアル変換部7-2と、チャネル順序変換部4-2とからな
る。セル分解部3は、ハイウェイL12-2からＡＴＭセルを
受信する。このＡＴＭセルは、54バイト長であり、バイ
ト単位に伝送される。すなわち、受信ＡＴＭセルは、８
ビット並列で転送されている。シリアル／パラレル変換
部5-2が、上記ＡＴＭ信号（８ビット並列信号）を１６
ビット並列信号に変換し、セル分解バッファ部8に出力
する。セル分解バッファ部8は、ＡＴＭセルの情報部を
セル分解用バッファメモリ12に書き込む。次に、バッフ
ァ制御回路14内に保持されているスケジュールテーブル
28-2に書かれているチャネル番号の順序に従って、バッ
ファ制御回路14がセル分解用バッファメモリ12から信号
（１６ビット並列）を読み出し、パラレル／シリアル変
換部7-2に出力する。パラレル／シリアル変換部7-2は、
受信した１６ビット並列の信号を８ビット並列信号に変
換し、チャネル順序変換部4-2に出力する。次に、チャ
ネル順序変換部4-2は、受信信号をデータメモリ9-2に蓄
積する。そして、データメモリ制御回路10-2内部のコン
トロールメモリ17-2に保持されているアドレス情報にし
たがって、データメモリ制御回路10-2がデータメモリ9-
2から信号を読み出し、多重回線L2-2に出力する。

【００５０】以下にセル分解部3の動作について詳細に
説明する。まず、セル分解バッファ部8の動作をセル分
解バッファ部8の構成を示す図１０を用いて説明する。
セル分解バッファ部8は、セル分解用バッファメモリ12
と、バッファ制御回路14とから構成される。バッファ制
御回路14は、読出制御回路31と、書込制御回路32と、セ
レクタ21-3と、タイミング生成回路22-3から構成され
る。シリアル／パラレル変換部5-2の出力ハイウェイL11
-2から到着するＡＴＭセルに同期したセルトップ信号
（ＦＰｉｖ）が、タイミング生成回路22-3に入力され
る。タイミング生成回路22-3は、ＡＴＭセルのヘッダ期
間を表す信号と情報部の期間を表す信号を書込制御回路
32に出力する。

【００５１】書込制御回路32の構成を図１１に示す。書
込制御回路32は、書込アドレスワードカウンタ20-3と、
ヘッダ/チャネル変換テーブル34と、ヘッダラッチ33と
から構成される。書込アドレスワードカウンタ20-3は、
ＲＡＭ27-3と、インクリメンタ26-3とから構成される。
ヘッダラッチ33は、タイミング生成回路22-3からヘッダ
の期間を示す信号を受け取ると、ハイウェイL30からヘ
ッダ情報を取り込み、これをヘッダ／チャネル番号変換
テーブル34のアドレスポートに与える。このヘッダ／チ
ャネル番号変換テーブル34には、ヘッダ情報とチャネル
番号を対応づける情報が格納されている。したがって、
ヘッダラッチ33が格納するヘッダ情報をアドレスとして
ヘッダ／チャネル変換テーブル34を検索することによっ
て、チャネル番号が出力される。本実施例では、説明の
簡単のため、ヘッダの値とチャネル番号を同じにしてい
る。すなわち、到着ＡＴＭセルのヘッダの値が'1'であ
る場合、該ＡＴＭセルは、チャネル1（ｃｈ１）の情報
を運んできたことを意味する。

【００５２】セル分解用バッファメモリ12の内部は、図
６に示したようにセル組立用バッファメモリ11と同様、
各チャネルごとにバンク分けされる。すなわち、チャネ
ル１、チャネル２、・・・、チャネルｎの各々にバンク
が設けられる。引き出されたチャネル番号は、セル分解
用バッファメモリ12の書込アドレスの一部として用いら
れる。書込アドレスワードカウンタ20-3は、ＲＡＭ27-3
とインクリメンタ26-3により構成されているカウンタで
ある。該ＲＡＭ27-3は、到着したセルの情報部をセル分
解用バッファメモリ12に格納するアドレスを各チャネル
毎に記憶するための領域をもつ。上記チャネル番号によ
り、該チャネル番号に対応する領域が指定され、該領域
に格納されているアドレス情報を書込アドレスとして、
セル分解用バッファメモリ12に与えられる。この結果、
信号（セルの情報部）がセル分解用バッファメモリ12に
書き込まれる。情報部の１ワード分（２バイト）がセル
分解用バッファメモリに書き込まれるごとに、該チャネ
ルに対応するワードカウンタ20-3の値はインクリメント
され、ＲＡＭ27-3に格納される。ただし、この加算はモ
ジュロ（ｋ）演算で実行される。つまり、カウンタの値
が前述の値（ｋ-1）になった場合、その値が次にインク
リメントされると、０に戻る。ここで、２ｋ＞４８であ
るのでｋは２４より大きい値となる。

【００５３】次に、セル分解用バッファメモリ12の読出
動作をセル分解用バッファメモリ12の読出制御回路31の
構成を示す図１２を用いて説明する。読出制御回路31
は、読出アドレスワードカウンタ20-4と、スケジュール
テーブル28-2と、カウンタ23-4とから構成される。読出
アドレスワードカウンタ20-4は、ＲＡＭ363と、インク
リメンタ26-4とから構成される。チャネル信号の読出順
序は、読出制御回路31内のスケジュールテーブル28-2に
より指定される。スケジュールテーブル28-2はＲＡＭで
あり、内部の各領域には、チャネル番号が、ハイウェイ
L10-2に読み出される順に記入されている。カウンタ23-
4は、タイミング生成回路22-3から出力されるクロック
にしたがって１ずつカウントアップされる。この値が、
読出アドレスとして、スケジュールテーブル28-2に与え
られる。この結果、スケジュールテーブル28-2がチャネ
ル番号を出力する。この出力チャネル番号が、読出アド
レスワードカウンタ20-2内のＲＡＭ27-4のアドレスポー
トにあたえられ、指定されたチャネルの領域からセル分
解用バッファメモリ12へ与えるための読出アドレスがハ
イウェイL22に出力される。読出アドレスワードカウン
タ20-2は、ＲＡＭ27-4とインクリメンタ26-4により構成
されているカウンタである。該ＲＡＭ27-4は、セル分解
用バッファメモリ12に格納されている信号のうち、次に
信号を読み出すべきアドレスを各チャネル毎に記憶する
ための領域をもつ。

【００５４】上記操作により、各チャネルの信号が１ワ
ード分（２バイト）ずつセル分解用バッファメモリ12か
ら読み出される。また、読出しに用いられたアドレス値
は、インクリメンタ26-4により、値”１”だけインクリ
メントされる。ただし、この加算はモジュロ（ｋ）演算
で実行される。つまり、カウンタの値が前述の値（ｋ−
１）になった場合、その値が次にインクリメントされる
と、０に戻る。

【００５５】セル分解用バッファメモリ12に対する書込
動作と読出動作は、セル組立用バッファメモリ11での動
作と同様、図９に示すように、交互に実行される。

【００５６】上記操作によって、セル分解用バッファメ
モリ12からハイウェイL10-2に信号が読み出される。読
み出される信号は、図５および図１０に示すように、セ
ル組立用バッファメモリ11に書き込まれる信号と同じフ
レームフォーマットとなる。セル分解用バッファメモリ
12から読み出される信号は、パラレル／シリアル変換部
7-2において、１６ビット並列信号から８ビット並列信
号に変換される。変換された信号は、チャネル順序変換
部4-2に出力される。このとき２つの連続するタイムス
ロットには、同一のチャネルに属する信号が配置されて
いる。

【００５７】チャネル順序変換部4-2の構成を図１３を
用いて説明する。チャネル順序変換部4-2は、データメ
モリ9-2と、データメモリ制御回路4-2とから構成され
る。データメモリ制御回路4-2は、コントロールメモリ1
7-2と、書込制御回路15-2と読出制御回路16-2と、タイ
ミング生成回路22-4と、カウンタ23-5とから構成され
る。チャネル順序変換部4-2は、入力信号の２つの連続
したタイムスロットに配置された同一のチャネルに属す
る信号を１フレーム周期分引き離すことにより、入力信
号を図２に示したハイウェイL2-1上に示すフレーム構成
からなる信号に変換してハイウエイL2-2上に出力する。
すなわち、チャネル順序変換部4-2の動作は、チャネル
順序変換部4-1の動作と逆になる。

【００５８】チャネル順序変換部4-2のデータメモリ9-2
は、ＤＰ−ＲＡＭであり、データメモリ9-1と同じ容量
をもつ。そして、その内部は、２面（Ａ面とＢ面：各面
は２フレーム分の容量をもつ）に分離されている。デー
タメモリ9-2への書込アクセスと読出アクセスは、互い
に異なる面に対して実行される。つまり、データメモリ
のＡ面に信号が書き込まれているときは、Ｂ面から信号
が読み出される。Ａ面とＢ面への書込制御と読出制御の
交替は、チャネル順序変換部4-1と同様に、２フレーム
ごとに行われる。

【００５９】書込制御回路15-2は、入力フレームに含ま
れるチャネル信号をデータメモリ9-2に書き込むため、
書込アドレスを発生する。データメモリ9-2内におい
て、各チャネルの信号は、ハイウェイL9-2上に示す入力
フレームにおけるチャネル番号順に配置される。この様
子が図１３に示されている。

【００６０】次にデータメモリ9-2の読出制御について
説明する。ハイウェイL2-2の各タイムスロットに読み出
すチャネル番号は、コントロールメモリ17-2に格納され
ている。読出制御回路16-2は、コントロールメモリ17-2
の若番のアドレスから上記チャネル番号を順次読み出し
ていく。よって、コントロールメモリ17-2のアドレスと
ハイウェイL2-2のタイムスロットは、対応づけられてい
る。コントロールメモリ17-2の１つのアドレスには、該
アドレスに対応するハイウェイL2-2のタイムスロットに
出力されるチャネルの信号が格納されているデータメモ
リ9-2のアドレスが格納されている。読出制御回路16-2
はコントロールメモリ17-2から、読出すべきチャネル信
号が格納されているアドレス番号を読み出し、データメ
モリ9-2の読出アドレスポートに与える。この動作によ
り、データメモリ9-2から信号が読み出される。

【００６１】前述のように、データメモリ9-2に入力さ
れる信号においては、２つの連続するタイムスロットに
同一のチャネルに属する信号が配置される。よって、デ
ータメモリ9-2内の連続するアドレスには、図１４に示
すように同一のチャネルに属する信号が格納される。こ
れらの信号を互いに１フレーム離して読み出すには、ま
ず、出力側のフレーム構成にしたがって、データメモリ
9-2の偶数アドレス（０、２、４、・・・）に格納され
ている信号を読み出し、次に奇数アドレス（１、３、
５、・・・）に格納されている信号を読み出せばよい。
これは、コントロールメモリ17-2の前半の領域に奇数の
アドレス情報のみを格納し、次に偶数のアドレス情報の
みを格納することにより容易に実現できる。このように
して、出力される信号は、図１３のハイウエイL2-2上に
示すフレーム構成となる。

【００６２】本実施例において、チャネル順序変換部4
は、入力される信号順序（タイムスロットシーケンス）
を変換している。したがって、時分割スイッチを用いる
ことによっても容易に実現可能である。

【００６３】本発明に係るＣＬＡＤ装置の第２の実施例
について説明する。図１５にセル組立用バッファ部22の
第２の構成を示す。セル組立用バッファ部22以外の構成
は第１の実施例と同様であるのでその説明は省略する。
本実施例のバッファ制御回路13は、スケジュールテーブ
ル28-1と、読出制御回路19と、書込制御回路18と、セレ
クタ21-4と、タイミング生成回路22-5と、次バンクアド
レス格納メモリ40と、書込アドレスメモリ41と、読出ア
ドレスメモリ42と、空きバンクアドレスＦＩＦＯメモリ
43と、カウンタ23-6と、インクリメンタ26-5と、all'0'
付加回路25-1と、セレクタ21-5と、インクリメンタ26-6
と、all'0'付加回路25-2と、セレクタ21-6と、出力タイ
ミングカウンタ23-7とから構成されている。

【００６４】本実施例のバッファ制御回路13は、セル組
立用バッファメモリ11のバンクを、論理的に構成された
First In First Out （ＦＩＦＯ）動作するキューに接
続する。これらの複数のキューをリスト構造により実現
するのが、次バンクアドレス格納用メモリ40、書込アド
レスメモリ41、読出アドレスメモリ42、空きバンクアド
レスＦＩＦＯメモリ43である。上記キューをＣＬＡＤが
収容するチャネルごとに設ける。したがって、キューの
数は、ＣＬＡＤ装置が収容するチャネル数（ＡＴＭセル
に変換するチャネルの数）に等しい。本実施例では、論
理キューを各チャネルに設けることにより、セル組立用
バッファメモリ11内部の複数のバンクを各チャネルが共
有する。本実施例のセル組立バッファ部は、１つのチャ
ネルに対し、まず１つのバンクを与え、該バンクに到着
した信号を書き込む。該バンクが満杯になると、次のバ
ンクを該チャネルに与える。本実施例のセル組立バッフ
ァ部は、上記処理を複数のチャネルに対して同時に実行
する。

【００６５】なお、ヘッダ情報用メモリ30へのアクセス
は、前述の構成と同じであるので、説明は省略する。

【００６６】次バンクアドレス格納用メモリ40は、同一
チャネルに属する信号で、次に読み出すべき信号が格納
されているセル組立用バッファメモリ11のバンクのアド
レスを格納する。したがって、次バンクアドレス格納用
メモリ40は、セル組立用バッファメモリ11のバンク数と
同じ領域をもつ。書込アドレスメモリ41は、あるキュー
内の最後に書き込まれた信号のアドレスの次のアドレス
を示していて、信号到着時に該信号に対応しているキュ
ーにおける書込アドレスを格納する。読出アドレスメモ
リ42は、次に読み出すべき信号の読出アドレスを格納す
る。

【００６７】空きバンクアドレスＦＩＦＯメモリ43は、
セル組立用バッファメモリのバンクアドレスのうち、信
号が格納されていないバンクアドレス、すなわち未使用
のバンクアドレスを格納する。

【００６８】以下、図１５に示すセル組立用バッファメ
モリ11の書込動作について説明する。信号到着時に、該
信号の属するチャネル番号をキュー番号とする。本実施
例の場合、入力フレーム内のチャネルは番号順に配置さ
れているので、カウンタ23-6を用いることにより、キュ
ー番号を発生させることは容易である。上記キュー番号
を、書込制御回路18が、書込アドレスメモリ41のアドレ
スポートに与えることによって、書込アドレスメモリ41
内部の上記キュー番号に対応する領域から、アドレス情
報が読み出され、セル組立用バッファメモリ11のアドレ
スポートにあたえられる。到着信号は、セル組立用バッ
ファメモリ11内のこのアドレスに書き込まれる。

【００６９】このとき、上記信号を書き込んだアドレス
が、上記バンクの最後尾でない場合は、上記アドレス
は、インクリメンタ26-5によってインクリメントされ、
再び書込アドレスメモリ41内の上記キュー番号に対応す
る領域に格納される。上記信号を書き込んだアドレス
が、上記バンクの最後尾である場合（バンクが満杯にな
った時）は、空きバンクアドレスＦＩＦＯメモリ43から
空きバンクの番号が取り出され、上記バンクに対応する
次バンクアドレス格納用メモリ40内の領域に上記空きバ
ンクの番号が格納される。さらに上記空きバンク内の先
頭アドレスの値を次に到着する信号の書込アドレスとし
て、書込アドレスメモリ41に格納する。上記先頭アドレ
スは、上記バンク番号の２進値の最後尾に、all'0'付加
回路25-1が、all'0'（２進値 '00…0'）を付加すれば
容易に得られる。ここで付加する'０'の個数は、バンク
の大きさ（’ｋ’）により、一意に決まる。

【００７０】上記書込アドレスメモリ41に対する書込情
報は、書込制御回路18がセレクタ21-5を制御することに
よって選択される。上記動作によって、次バンクアドレ
ス格納用メモリ40上では、書込アドレスメモリ41の次に
出力するアドレスと現在出力したアドレスに格納してい
るアドレスとが一致し、キュー長が１つ長くなるように
キューが更新される。

【００７１】図１５におけるセル組立用バッファメモリ
11の読み出し動作について説明する。出力タイミングカ
ウンタ23-7の値は出力ハイウェイにおけるタイムスロッ
トの番号を示す。この番号はスケジュールテーブル28-3
の読出アドレスポートに与えられる。この動作により、
スケジュールテーブル28-3から、該タイムスロットに対
応するキュー番号が出力される。読出アドレスメモリ42
は、該キュー番号に対応する領域から、セル組立用バッ
ファメモリ11に読出アドレスを出力する。セル組立用バ
ッファメモリ11は、上記キュー番号に対応する信号を出
力させる。このとき、上記信号を読み出したアドレス
が、上記バンクの最後尾でない場合は、上記アドレス
は、インクリメンタ26-6によりインクリメントされ、再
び読出アドレスメモリ42内の上記キュー番号に対応する
領域に格納する。

【００７２】また、このとき、上記セル組立用バッファ
メモリ11の上記バンクが空になった場合、すなわち該バ
ンクに蓄積されたすべての信号が読み出された場合、読
出アドレスは未使用バンクアドレスとして空きバンクア
ドレスＦＩＦＯメモリ43に転送される。また、次バンク
アドレス格納用メモリ40は、該次バンクアドレス格納用
メモリ40内の上記読出アドレスに書き込まれているバン
クアドレスを出力する。このバンクアドレスに、all'0'
付加回路25-2が、all'0'付加回路25-1と同様の要領で、
all'0'（'00…0'）を付加し、バンクの先頭アドレスを
形成する。この先頭アドレスは、読出アドレスメモリ42
に出力される。そして、読出アドレスメモリ42内の当該
チャネルに対応する領域を更新し、キュー長が１つ短く
なるようにキューを更新する。

【００７３】上記方法によれば、各チャネルの論理速度
が異なる場合でも、セル組立用バッファメモリ内のバン
クを各チャネルに順次割り当てることが可能である。ま
た、同様の方法によるセル分解用バッファメモリ制御回
路14も同様にして容易に実現できる。

【００７４】また、上記のセル組立用バッファメモリ制
御回路13は、スケジュールテーブルに記載されたチャネ
ル番号の順にセルを組立てているが、次のようにしても
容易に実現できる。すなわち、各チャネルごとにセル組
立用バッファメモリ11内に蓄積されている信号のバイト
数を計数する回路を設け、該回路が計数した値が一定量
以上になった場合、すなわち、セル組立が可能な量以上
信号が蓄積された場合、当該チャネルの番号をスケジュ
ールテーブル28-3に出力する。これによって、セル組立
可能なチャネルの番号が順次スケジュールテーブル28-3
に記憶される。そして、スケジュールテーブル28-3か
ら、セル組立可能になったチャネルの番号を順次読み出
し、当該チャネル番号に対応するセルを組立てる。

【００７５】

【発明の効果】以上説明したように、本発明によれば、
メモリに対するメモリアクセス速度の制限をゆるやかに
できるので、従来ＤＰ−ＲＡＭを用いて構成したセル組
立用バッファメモリおよびセル分解用バッファメモリ
を、ＳＰ−ＲＡＭを用いて構成することを可能にする。
このため、本発明によって、低価格でＣＬＡＤ装置を提
供することが可能になる。また、チャネル順序変換回路
として、時分割スイッチを用いれば、任意のチャネルの
組み合わせをセル組立部に入力できるので、任意のチャ
ネルの組をＡＴＭセルのペイロードに配置して伝送する
ことができる。

【図面の簡単な説明】

【図１】本発明の装置構成を示す図。

【図２】チャネル順序変換部4-1の構成を示す図。

【図３】データメモリ9-1の内部構造を示す図。

【図４】シリアル／パラレル変換規則を説明する図。

【図５】セル組立部6の構成を示す図。

【図６】セル組立用バッファメモリ11の内部構造を示す
図。

【図７】セル組立用バッファメモリ11の書き込み制御回
路18の構成を示す図。

【図８】セル組立用バッファメモリ11の読み出し制御回
路19の構成を示す図。

【図９】セル組立用バッファメモリ11とセル分解用バッ
ファメモリ12の書き込み制御と読み出し制御のタイミン
グ関係を示す図。

【図１０】セル分解バッファ部8の構成を示す図。

【図１１】セル分解用バッファメモリ12の書き込み制御
回路32の構成を示す図。

【図１２】セル分解用バッファメモリ12の読み出し制御
回路31の構成を示す図。

【図１３】チャネル順序変換部4-2の構成を示す図。

【図１４】データメモリ9-2の内部構造を示す図。

【図１５】第２のセル組立部の構成を示す図。

【図１６】本発明の適用範囲を示す図。

【図１７】フレームの構成とシリアル／パラレル変換処
理を示す図。

【図１８】ＡＴＭセルの構成を示す図。

【図１９】従来例におけるセル組立用バッファメモリの
構造を示す図。

【符号の説明】

１ＣＬＡＤ装置２セル組立部３セル分解部４チャネル順序変換部５シリアル／パラレル変換部６セル組立バッファ部７パラレル／シリアル変換部８セル分解バッファ部９データメモリ１０データメモリ制御回路１１セル組立バッファ用メモリ１２セル分解バッファ用メモリ１３バッファ制御回路１４バッファ制御回路１５，１８，３２，４５書込制御回路１６，１９，３１，４４読出制御回路１７コントロールメモリ２０ワードカウンタ２１セレクタ２２タイミング生成回路２３カウンタ２４チャネル情報メモリ２５ all'0'付加回路２６インクリメンタ２７ＲＡＭ２８スケジュールテーブル３０ヘッダ情報用メモリ３３ヘッダラッチ３４ヘッダ／チャネル変換テーブル４０次バンクアドレス格納用メモリ４１書込アドレスメモリ４２読出アドレスメモリ４３空きバンクアドレスＦＩＦＯメモリ５０多重分離装置５１ＡＴＭスイッチ５２ＡＴＭ網

Claims

【特許請求の範囲】

【請求項１】複数のチャネルに属するＳＴＭ（Synchr
onous Transfer Mode）信号が時分割多重されているフ
レーム信号（以下、フレーム信号Ａという）を受信し、
前記チャネル毎に、あるいは複数のチャネルの組（以
下、上記チャネルおよび上記複数のチャネルの組を総称
してセル変換単位チャネルという）毎にＡＴＭ（Asynch
ronous Transfer Mode）セルに変換するＡＴＭセル組立
方法であって、前記フレーム信号Ａ内部に時分割多重されているセル変
換単位チャネルの時間位置を変換することにより、前記
フレーム信号Ａを、Ｎ個（Ｎ：２以上の自然数）の連続
するタイムスロット（１タイムスロット：１バイト分の
データを伝送）に同一のセル変換単位チャネルのＳＴＭ
信号を配置した形式のフレーム信号（フレーム信号Ｂと
いう）に変換し、上記フレーム信号Ｂをシリアル／パラレル変換すること
により、前記Ｎ個の連続したタイムスロットに配置され
たセル変換単位チャネルの信号を同一のタイムスロット
に配置し、上記シリアル／パラレル変換されたフレーム信号Ｂ内の
セル変換単位チャネルのＳＴＭ信号を情報記憶手段にＮ
バイトずつ記憶させ、セル変換単位チャネル毎にＡＴＭ
セルのペイロード（情報格納部分：ＡＴＭセル内のヘッ
ダ部をのぞく部分）長分のＳＴＭ信号を前記情報記憶手
段からＡＴＭセルヘッダの後に読み出すことにより、Ｓ
ＴＭ信号をＡＴＭ信号に変換することを特徴とするＡＴ
Ｍセル組立方法。
【請求項２】前記フレーム信号Ａ内部に時分割多重さ
れているセル変換単位チャネルの時間位置を変換する方
法は、前記フレーム信号Ａの複数フレーム分の信号を第２の情
報記憶手段に書き込み、該信号を上記第２の情報記憶手
段から読み出すときに前記複数フレーム内に時分割多重
化されて配置されていた各セル変換単位チャネル信号の
時間位置を変更して読み出すことである請求項１に記載
のＡＴＭセル組立方法。
【請求項３】前記Ｎの値は２である請求項１または請
求項２に記載のＡＴＭセル組立方法。
【請求項４】ＡＴＭセル組立における前記ＡＴＭセル
の長さは、ＩＴＵ−Ｔの勧告で定められた５３バイト長
のＡＴＭセルに奇数バイト長の付加ヘッダを加えること
により、偶数バイトの長さである請求項１ないし請求項
３のいずれかに記載のＡＴＭセル組立方法。
【請求項５】ＳＴＭ信号を伝達するＡＴＭセルを受信
し、該ＡＴＭセルの伝達しているＳＴＭ信号の属するセ
ル変換単位チャネルを識別し、該ＡＴＭセルの伝達して
いるＳＴＭ信号を複数のセル変換単位チャネルに属する
信号が時分割多重されているフレーム信号内の所定のタ
イムスロットに出力することにより、ＡＴＭ信号をＳＴ
Ｍ信号に変換するＡＴＭセル分解方法であって、受信ＡＴＭセルのセルヘッダを解析することにより該Ａ
ＴＭセルのペイロードに搭載されている信号が属してい
るセル変換単位チャネルの番号を識別し、該セル変換単
位チャネルの番号に基づき、前記ＡＴＭセルが伝達する
信号の属するセル変換単位チャネル番号を認識し、前記
ＡＴＭセルのペイロードの信号を情報記憶手段にＮバイ
ト（Ｎ：２以上の自然数）単位で記憶させ、次に各セル
変換単位チャネル毎に周期的に割り当てられているタイ
ムスロットに該情報記憶手段から前記信号をＮバイト単
位で読み出し、前記Ｎバイトの信号をパラレル／シリアル変換すること
により、Ｎ個の連続するタイムスロットに同一のセル変
換単位チャネルの信号が配置されるフレーム形式（以
下、フレーム信号Ｂという）に変換し、次に前記フレー
ム信号Ｂ内に時分割多重されている複数のセル変換単位
チャネルの信号を所望のフレーム信号のフレームフォー
マットと同様のチャネル配置に変更することを特徴とす
るＡＴＭセル分解方法。
【請求項６】前記フレーム信号Ｂ内部に多重されてい
るセル変換単位チャネルの時間位置を変換する方法は、
前記フレーム信号Ｂの信号を第２の情報記憶手段に書き
込み、該信号を前記の第２の情報記憶手段から読み出す
ときにセル変換単位チャネル信号の時間位置を変更して
読み出すことである請求項５に記載のＡＴＭセル分解方
法。
【請求項７】前記Ｎの値は２である請求項５または請
求項６に記載のＡＴＭセル組立方法。
【請求項８】ＡＴＭセル分解における前記ＡＴＭセル
の長さは、ＩＴＵ−Ｔの勧告で定められた５３バイト長
のＡＴＭセルに奇数バイト長の付加ヘッダを加えること
により、偶数バイトの長さである請求項５ないし請求項
７のいずれかに記載のＡＴＭセル組立方法。
【請求項９】複数のチャネルに属する信号が時分割多
重されているフレーム信号を受信し、前記チャネル毎
に、あるいは複数のチャネルの組（以下、上記チャネル
と複数のチャネルの組を総称してセル変換単位チャネル
という）毎にＡＴＭセルに変換するセル組立装置を有す
るＣＬＡＤ装置であって、前記受信フレーム信号のＮ周期分以上を第１のメモリ
（以下、データメモリと称する。）に蓄積し、データメ
モリの出力においてＮ個の連続するタイムスロットに前
記受信フレーム内の１つのセル変換単位チャネルに属す
る信号が配置されるように上記データメモリから読み出
すチャネル順序変換部と、前記チャネル順序変換部の出力信号を、上記Ｎ個の連続
したタイムスロットに配置された同一のセル変換単位チ
ャネルの信号が１つのタイムスロットに配置されるよう
シリアル／パラレル変換出力するシリアル／パラレル変
換部と、シリアル／パラレル変換部の出力における各セル変換単
位チャネルの情報を第２のメモリ（以下、セル組立用バ
ッファメモリという）内の各セル変換単位チャネルに割
り当てられた位置に順次書き込み、各セル変換単位チャ
ネルの信号を前記セル組立用バッファメモリ内の対応す
るアドレスからＡＴＭセルのペイロードに格納する情報
長量分をＡＴＭセルヘッダ情報の後に読み出してＡＴＭ
セルを生成するセル組立部を備えることを特徴とするセ
ル組立装置を有するＣＬＡＤ装置。
【請求項１０】複数のチャネルに属する信号が時分割
多重されているフレーム信号を受信し、前記チャネル毎
に、あるいは複数のチャネルの組（以下、上記チャネル
と複数のチャネルの組を総称してセル変換単位チャネル
という）毎にＡＴＭセルに変換するセル組立装置を有す
るＣＬＡＤ装置であって、前記受信フレーム信号のＮ周期分以上を第１のメモリ
（以下、データメモリと称する）に蓄積し、前記データ
メモリの出力においてＮ個の連続するタイムスロットに
同一のセル変換単位チャネルの信号が配置されるように
前記データメモリから読み出すチャネル順序変換部と、前記チャネル順序変換部の出力を前記連続したタイムス
ロットに配置された同一のセル変換単位チャネルの信号
が１つのタイムスロットに配置されるようシリアル／パ
ラレル変換し出力するシリアル／パラレル変換部と、あらかじめ複数の領域に論理的に分割されている第２の
メモリ（以下、セル組立用バッファメモリという）と、
該セル組立用バッファメモリの空き領域を管理し、前記
シリアル／パラレル変換部から到着した信号に対し、セ
ル変換単位チャネル毎に１つの上記領域を選択し、該領
域に到着した信号を順次書き込み、該領域が満杯になる
と、次の領域を該セル変換単位チャネルに対し設定し、
書き込みをつづけ、１つのセル変換単位チャネルが使用している領域を論理
的に連結し、各セル変換単位チャネルの信号を前記セル組立用バッフ
ァメモリ内の対応する前記領域からＡＴＭセルのペイロ
ードに格納する情報長分の量だけＡＴＭセルヘッダ情報
の後に読み出し、該領域が空になると該領域に続く領域
（次領域）を上記論理的な連結を利用することにより認
識し、該次領域から信号をセルのペイロードに格納する
情報量分だけ読み出すことにより、ＡＴＭセルを生成す
る制御回路とからなるセル組立部を備えることを特徴と
するセル組立装置を有するＣＬＡＤ装置。
【請求項１１】前記制御回路は、同一セル変換単位チャ
ネルに属する信号で、次に読み出すべき信号が格納され
ているセル組立用バッファメモリの領域のアドレスを格
納するメモリ（以下、次領域アドレス格納用メモリとい
う）と、前記セル組立用バッファメモリの領域のうち、未使用で
ある領域の番号のすべてを格納するメモリ（以下、空き
領域アドレスＦＩＦＯメモリという）と、前記セル組立用バッファメモリに次に信号を書き込むア
ドレスをセル変換単位チャネル毎に保持するメモリ（以
下、書き込みアドレスメモリという）と、信号が到着したときに、該信号の属するセル変換単位チ
ャネルを認識し、該セル変換単位チャネルの信号を上記
セル組立用バッファメモリに書き込むためのアドレスを
前記書き込みアドレスメモリから読み出し、前記セル組
立用バッファメモリのアドレスポートに与え、前記信号
をセル組立用バッファメモリ内の該アドレスに書き込
み、前記アドレスに示される領域が満杯でない場合は前記ア
ドレスに１を加算した後、該アドレスを前記書き込みア
ドレスメモリに戻し、前記書き込みアドレスに示される
領域が満杯になった場合は、前記空き領域アドレスＦＩ
ＦＯメモリから空き領域のアドレスを読み出し、該空き
領域の先頭のアドレスを前記書き込みアドレスメモリに
書き込み、かつ、該空き領域の先頭のアドレスを前記次
領域格納用メモリに書き込む書き込み制御回路と、読み出すべき信号の読み出しアドレスを前記セル変換単
位チャネル毎に格納するメモリ（読み出しアドレスメモ
リという）と、セル変換単位チャネル番号をＡＴＭセルとして読み出す
順に保持するメモリ（以下、スケジュールテーブルとい
う）と、前記スケジュールテーブルから次に生成するＡＴＭセル
で伝送するセル変換単位チャネル番号を読み出し、該セ
ル変換単位チャネルに属する信号が格納されている領域
のアドレスを前記読み出しアドレスメモリから読み出
し、前記セル組立用バッファメモリのアドレスポートに
該アドレスを与え、前記セル組立用バッファメモリから
該当するアドレスに示される領域に格納されている信号
をＡＴＭセルのペイロードに格納される情報量分読み出
し、途中で前記読み出しアドレスに示される領域が空に
なった場合は該領域のアドレスを前記空き領域アドレス
ＦＩＦＯメモリに戻し、前記次領域アドレス格納用メモ
リから、次に読み出すべき信号が格納されている領域の
アドレスを読み出し前記読み出しアドレスメモリに書き
込む読み出し制御回路とからなることを特徴とするセル
組立装置を有する請求項１０に記載のＣＬＡＤ装置。
【請求項１２】前記制御回路は、同一セル変換単位チ
ャネルに属する信号で、次に読み出すべき信号が格納さ
れているセル組立用バッファメモリの領域のアドレスを
格納するメモリ（以下、次領域アドレス格納用メモリと
いう）と、前記セル組立用バッファメモリの領域のうち、未使用で
ある領域の番号のすべてを格納するメモリ（以下、空き
領域アドレスＦＩＦＯメモリという）と、前記セル組立用バッファメモリに次に信号を書き込むア
ドレスをセル変換単位チャネル毎に保持するメモリ（以
下、書き込みアドレスメモリという）と、ＳＴＭ信号が到着したときに、該信号の属するセル変換
単位チャネルを認識し、該セル変換単位チャネルに属す
るの書き込みアドレスを前記書き込みアドレスメモリか
ら読み出し、前記セル組立用バッファメモリのアドレス
ポートに該アドレスを与え、前記信号をセル組立用バッ
ファメモリ内の該アドレスに書き込み、次に前記書き込
みアドレスに示される領域が満杯でない場合は前記書き
込みアドレスに１を加算した後、前記書き込みアドレス
メモリに戻し、前記書き込みアドレスに示される領域が
満杯になった場合は、前記空き領域アドレスＦＩＦＯメ
モリから空き領域のアドレスを読み出し、該空き領域の
先頭のアドレスを前記書き込みアドレスメモリに書き込
み、かつ、該空き領域の先頭のアドレスを前記次領域格
納用メモリに書き込む書き込み制御回路と、次に読み出すべき信号の読み出しアドレスを格納するメ
モリ（読み出しアドレスメモリという）と、セル変換単位チャネル番号をセル組立用バッファメモリ
からＡＴＭセルとして読み出す順に格納するメモリ（チ
ャネル番号メモリ）と、前記セル組立用バッファメモリに蓄積される信号の量を
セル変換単位チャネル毎に計測し、計測した値が所定の
値を越えた順にセル変換単位チャネルの識別番号を前記
チャネル番号メモリに書き込み、前記チャネル番号メモリからセル変換単位チャネルの番
号を順次読み出し、該チャネル番号メモリから読み出さ
れたセル変換単位チャネルに属する信号が格納されてい
る領域のアドレスを前記読み出しアドレスメモリから読
み出し、前記セル組立用バッファメモリのアドレスポー
トに該アドレスを与え、前記セル組立用バッファメモリ
から該当するアドレスに示される領域に格納されている
信号をＡＴＭセルのペイロードに格納される情報量分読
み出し、途中で前記読み出しアドレスに示される領域が
空になった場合は該領域のアドレスを前記空き領域アド
レスＦＩＦＯメモリに戻し、前記次領域アドレス格納用
メモリから、次に読み出すべき信号が格納されている領
域のアドレスを読み出し前記読み出しアドレスメモリに
書き込む読み出し制御回路とからなることを特徴とする
セル組立装置を有する請求項１０に記載のＣＬＡＤ装
置。
【請求項１３】前記チャネル順序変換部は、時分割ス
イッチであるセル組立装置を有する請求項１０ないし請
求項１２のいずれかに記載のＣＬＡＤ装置。
【請求項１４】前記Ｎの値は２であるセル組立方法お
よびセル組立装置を有する請求項１０ないし請求項１３
のいずれかに記載のＣＬＡＤ装置。
【請求項１５】ＡＴＭセル組立装置内部における前記
ＡＴＭセルの長さは、ＩＴＵ−Ｔの勧告で定められた５
３バイト長のＡＴＭセルに奇数バイト長の付加ヘッダを
加えることにより、偶数バイトの長さである請求項１０
ないし請求項１４のいずれかに記載のＣＬＡＤ装置。
【請求項１６】ＳＴＭ信号を伝達するＡＴＭセルを受
信し、該ＡＴＭセルの伝達しているＳＴＭ信号の属する
セル変換単位チャネルを識別し、該ＡＴＭセルの伝達し
ているＳＴＭ信号を複数のセル変換単位チャネルに属す
る信号が時分割多重されているフレーム信号内の所定の
タイムスロットに出力することにより、ＡＴＭ信号をＳ
ＴＭ信号に変換するセル分解装置を有するＣＬＡＤ装置
であって、前記受信ＡＴＭセルが伝達する信号をメモリ（以下、セ
ル分解用バッファメモリという）内の該セル変換単位チ
ャネルに対応した位置にＮバイトずつ書き込み、各セル変換単位チャネルのデータをＮバイト分が１つの
タイムスロットに配置されるように前記セル分解用バッ
ファメモリから読み出すセル分解部と、前記１つのタイムスロットに配置された１つのセル変換
単位チャネルの信号がＮ個の連続するタイムスロットに
配置されるよう変換するパラレル／シリアル変換部と、前記パラレル／シリアル変換部の出力信号をメモリ（以
下、データメモリという）に蓄積し、前記セル変換単位
チャネルの信号の時間位置を変更し、前記フレーム信号
として前記データメモリから読み出すチャネル順序変換
部とからなるセル分解装置を有するＣＬＡＤ装置。
【請求項１７】ＳＴＭ信号を伝達するＡＴＭセルを受
信し、該ＡＴＭセルの伝達しているＳＴＭ信号の属する
セル変換単位チャネルを識別し、該ＡＴＭセルの伝達し
ているＳＴＭ信号を複数のセル変換単位チャネルに属す
る信号が時分割多重されているフレーム信号内の所定の
タイムスロットに出力することにより、ＡＴＭ信号をＳ
ＴＭ信号に変換するセル分解装置を有するＣＬＡＤ装置
であって、あらかじめ複数の領域に論理的に分割されているメモリ
（以下、セル分解用バッファメモリという）と、該セル
分解用バッファメモリの空き領域を管理し、セル変換単
位チャネル毎に１つの前記領域を選択し、該領域に到着
した信号をＮバイト単位で書き込み、該領域が満杯にな
ると、次の領域を該チャネルに対して設定することによ
り該ＡＴＭセルの再後尾の信号までを書き込み、１つのセル変換単位チャネルが使用している前記領域を
論理的に連結し、ヘッダ情報の後に前記セル分解用バッ
ファメモリから各セル変換単位チャネルのデータを前記
領域からＮバイト単位で読み出し、該領域が空になると
該領域に続く領域（次領域）を前記論理的な連結を利用
することにより認識し、該次領域から信号を読み出すこ
とにより、フレーム信号を生成する制御回路とからなる
セル分解部と、前記セル分解部の出力を前記１つのタイムスロットに配
置された同一のセル変換単位チャネルの信号がＮ個の連
続するタイムスロットに配置されるようパラレル／シリ
アル変換し出力するパラレル／シリアル変換部と、前記パラレル／シリアル変換部の出力信号を第２のメモ
リ（以下、データメモリという）に蓄積し、セル変換単
位チャネルの信号の時間位置を変更し、前記フレーム信
号として前記データメモリから読み出すチャネル順序変
換部とからなるセル分解装置を有するＣＬＡＤ装置。
【請求項１８】前記制御回路は、前記セル分解用バッ
ファメモリの領域数と同じ数の領域をもち、同一チャネ
ルに属する信号で、次に読み出すべき信号が格納されて
いるセル分解用バッファメモリの領域のアドレスを格納
するメモリ（以下、次領域アドレス格納用メモリとい
う）と、前記セル組立用バッファメモリの領域のうち、未使用で
ある領域の番号のすべてを格納するメモリ（以下、空き
領域アドレスＦＩＦＯメモリという）と、セル変換単位チャネル毎に前記セル分解用バッファメモ
リにあたえる書き込みアドレスを保持するメモリ（以
下、書き込みアドレスメモリという）と、ＡＴＭ信号が到着したときに、該信号の属するセル変換
単位チャネルを認識し、該セル変換単位チャネルの信号
を前記セル分解用バッファメモリに書き込むためのアド
レスを前記書き込みアドレスメモリから読み出し、前記
セル分解用バッファメモリのアドレスポートに該アドレ
スを与え、前記ＡＴＭ信号が伝達するＳＴＭ信号をセル
分解用バッファメモリにＮバイト単位で前記アドレスに
示される領域に書き込み、該書き込み処理の途中で前記
書き込みアドレスに示される領域が満杯になった場合
は、前記空き領域アドレスＦＩＦＯメモリから空き領域
のアドレスを読み出し、該空き領域の先頭のアドレスを
前記書き込みアドレスメモリに書き込み、かつ、該空き
領域の先頭のアドレスを前記次領域格納用メモリに書き
込み、該空き領域に該ＳＴＭ信号を書き込む書き込み制
御回路と、次に読み出すべき信号の読み出しアドレスを格納するメ
モリ（以下、読み出しアドレスメモリという）と、フレーム信号として読み出すセル変換単位チャネルの順
番を保持するメモリ（以下、スケジュールテーブルとい
う）と、前記スケジュールテーブルから次に生成するタイムスロ
ットで伝達するセル変換単位チャネルの番号を読み出
し、該セル変換単位チャネルの読み出しアドレスを前記
読み出しアドレスメモリから読み出し、前記セル分解用
バッファメモリのアドレスポートに該アドレスを与え、
セル分解用バッファメモリから該当するアドレスに格納
されている信号をＮバイト単位で読み出し、次に前記読
み出しアドレスに示される領域が空でない場合は前記読
み出しアドレスに１を加算した後、前記読み出しアドレ
スメモリに戻し、前記読み出しアドレスに示される領域
が空になった場合、該領域のアドレスを前記空き領域ア
ドレスＦＩＦＯメモリに戻し、前記次領域アドレス格納
用メモリから、次に読み出すべき信号が格納されている
領域のアドレスを読み出し前記読み出しアドレスメモリ
に書き込む読み出し制御回路とからなるセル分解装置を
有する請求項１７に記載のＣＬＡＤ装置。
【請求項１９】前記チャネル順序変換部は、時分割ス
イッチであるセル分解装置を有する請求項１７または請
求項１８に記載のＣＬＡＤ装置。
【請求項２０】前記Ｎの値は２であるセル分解装置を
有する請求項１７ないし請求項１９のいずれかに記載の
ＣＬＡＤ装置。
【請求項２１】ＡＴＭセル分解装置内部における前記
ＡＴＭセルの長さは、ＩＴＵ−Ｔの勧告で定められた５
３バイト長のＡＴＭセルに奇数バイト長の付加ヘッダを
加えることにより、偶数バイトの長さである請求項１７
ないし請求項２０のいずれかに記載のＣＬＡＤ装置。