JPH09161484A - 差動増幅回路及びそれを用いた半導体記憶装置 - Google Patents
差動増幅回路及びそれを用いた半導体記憶装置Info
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- JPH09161484A JPH09161484A JP7321736A JP32173695A JPH09161484A JP H09161484 A JPH09161484 A JP H09161484A JP 7321736 A JP7321736 A JP 7321736A JP 32173695 A JP32173695 A JP 32173695A JP H09161484 A JPH09161484 A JP H09161484A
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Abstract
(57)【要約】
【課題】 本発明は、差動増幅回路に関し、入力信号の
立ち上がり時及び立ち下がり時のいずれの場合にも高速
動作を実現し、ひいてはタイミング精度の向上に寄与す
ることを目的とする。 【解決手段】 入力信号ＩＮが“Ｌ”レベルから“Ｈ”
レベルに変化した時に差動増幅を行う第１の入力回路１
と、入力信号が“Ｈ”レベルから“Ｌ”レベルに変化し
た時に差動増幅を行う第２の入力回路２とを備え、出力
切り換え制御回路３により、各入力回路１，２からの差
動増幅出力を切り換えて外部に出力するように構成す
る。
立ち上がり時及び立ち下がり時のいずれの場合にも高速
動作を実現し、ひいてはタイミング精度の向上に寄与す
ることを目的とする。 【解決手段】 入力信号ＩＮが“Ｌ”レベルから“Ｈ”
レベルに変化した時に差動増幅を行う第１の入力回路１
と、入力信号が“Ｈ”レベルから“Ｌ”レベルに変化し
た時に差動増幅を行う第２の入力回路２とを備え、出力
切り換え制御回路３により、各入力回路１，２からの差
動増幅出力を切り換えて外部に出力するように構成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、差動増幅回路に係
り、特に、ダイナミック型ランダム・アクセス・メモリ
（ＤＲＡＭ）等の半導体記憶装置において高速化を図る
ために必要な回路部分に好適に使用されるカレントミラ
ー型の差動増幅回路に関する。
り、特に、ダイナミック型ランダム・アクセス・メモリ
（ＤＲＡＭ）等の半導体記憶装置において高速化を図る
ために必要な回路部分に好適に使用されるカレントミラ
ー型の差動増幅回路に関する。
【０００２】
【従来の技術】最近の半導体記憶装置はＤＲＡＭが主流
であり、多くのＤＲＡＭがパーソナルコンピュータ等に
用いられている。従来のＤＲＡＭでは、そのデータの転
送スピードは２５ＭＨｚ程度が一般的であったが、ＣＰ
Ｕの高速化と共に、ＤＲＡＭについても最近では１００
ＭＨｚ以上の高速性が要求されるようになっている。
であり、多くのＤＲＡＭがパーソナルコンピュータ等に
用いられている。従来のＤＲＡＭでは、そのデータの転
送スピードは２５ＭＨｚ程度が一般的であったが、ＣＰ
Ｕの高速化と共に、ＤＲＡＭについても最近では１００
ＭＨｚ以上の高速性が要求されるようになっている。
【０００３】この要求に応えるため、最近では、クロッ
クに同期して動作するシンクロナスＤＲＡＭ（以下「Ｓ
ＤＲＡＭ」と称する）が開発されている。ＳＤＲＡＭ
は、データの転送スピードが１００ＭＨｚ、すなわちサ
イクル時間が１０ｎｓ以下で動作するため、高いタイミ
ング精度を必要とする。そこで、ＳＤＲＡＭでは高速化
を図るために、その入力部分にカレントミラー型の差動
増幅回路が一般的に用いられる。
クに同期して動作するシンクロナスＤＲＡＭ（以下「Ｓ
ＤＲＡＭ」と称する）が開発されている。ＳＤＲＡＭ
は、データの転送スピードが１００ＭＨｚ、すなわちサ
イクル時間が１０ｎｓ以下で動作するため、高いタイミ
ング精度を必要とする。そこで、ＳＤＲＡＭでは高速化
を図るために、その入力部分にカレントミラー型の差動
増幅回路が一般的に用いられる。
【０００４】図３にその一構成例が示される。図示の差
動増幅回路は、互いに差動的に接続され且つ入力信号Ｉ
Ｎ及び基準電圧信号ＲＥＦにそれぞれ応答するｎＭＯＳ
トランジスタＱ１及びＱ２と、該トランジスタＱ１，Ｑ
２の各ドレイン（ノードＮ１，Ｎ２）と高電位の電源ラ
インＶｃｃ（電圧３．３Ｖ）の間にそれぞれ接続され且
つノードＮ２の電位にそれぞれ応答するｐＭＯＳトラン
ジスタＱ３及びＱ４と、トランジスタＱ１，Ｑ２の各ソ
ース（ノードＮ３）と低電位の電源ラインＶｓｓ（電圧
０Ｖ）の間に接続され且つ一定の電圧Ｖｃｃに応答する
ｎＭＯＳトランジスタＱ５と、電源ラインＶｃｃ及び電
源ラインＶｓｓの間に接続され且つノードＮ１の電位に
応答するＣＭＯＳインバータ（ｐＭＯＳトランジスタＱ
６及びｎＭＯＳトランジスタＱ７）と、同じく電源ライ
ンＶｃｃ及び電源ラインＶｓｓの間に接続され且つＣＭ
ＯＳインバータ（Ｑ６，Ｑ７）の出力端（ノードＮ４）
の電位に応答するＣＭＯＳインバータ（ｐＭＯＳトラン
ジスタＱ８及びｎＭＯＳトランジスタＱ９）と、同じく
電源ラインＶｃｃ及び電源ラインＶｓｓの間に接続され
且つＣＭＯＳインバータ（Ｑ８，Ｑ９）の出力端（ノー
ドＮ５）の電位に応答するＣＭＯＳインバータ（ｐＭＯ
ＳトランジスタＱ１０及びｎＭＯＳトランジスタＱ１
１）とを有している。そして、この差動増幅回路の出力
信号ＯＵＴは、最終段のＣＭＯＳインバータ（Ｑ１０，
Ｑ１１）の出力端（ノードＮ６）より得られる。
動増幅回路は、互いに差動的に接続され且つ入力信号Ｉ
Ｎ及び基準電圧信号ＲＥＦにそれぞれ応答するｎＭＯＳ
トランジスタＱ１及びＱ２と、該トランジスタＱ１，Ｑ
２の各ドレイン（ノードＮ１，Ｎ２）と高電位の電源ラ
インＶｃｃ（電圧３．３Ｖ）の間にそれぞれ接続され且
つノードＮ２の電位にそれぞれ応答するｐＭＯＳトラン
ジスタＱ３及びＱ４と、トランジスタＱ１，Ｑ２の各ソ
ース（ノードＮ３）と低電位の電源ラインＶｓｓ（電圧
０Ｖ）の間に接続され且つ一定の電圧Ｖｃｃに応答する
ｎＭＯＳトランジスタＱ５と、電源ラインＶｃｃ及び電
源ラインＶｓｓの間に接続され且つノードＮ１の電位に
応答するＣＭＯＳインバータ（ｐＭＯＳトランジスタＱ
６及びｎＭＯＳトランジスタＱ７）と、同じく電源ライ
ンＶｃｃ及び電源ラインＶｓｓの間に接続され且つＣＭ
ＯＳインバータ（Ｑ６，Ｑ７）の出力端（ノードＮ４）
の電位に応答するＣＭＯＳインバータ（ｐＭＯＳトラン
ジスタＱ８及びｎＭＯＳトランジスタＱ９）と、同じく
電源ラインＶｃｃ及び電源ラインＶｓｓの間に接続され
且つＣＭＯＳインバータ（Ｑ８，Ｑ９）の出力端（ノー
ドＮ５）の電位に応答するＣＭＯＳインバータ（ｐＭＯ
ＳトランジスタＱ１０及びｎＭＯＳトランジスタＱ１
１）とを有している。そして、この差動増幅回路の出力
信号ＯＵＴは、最終段のＣＭＯＳインバータ（Ｑ１０，
Ｑ１１）の出力端（ノードＮ６）より得られる。
【０００５】この構成において、トランジスタＱ１〜Ｑ
５はカレントミラー回路を構成し、このうちトランジス
タＱ３及びＱ４はカレントミラー回路の負荷を構成す
る。また、一定の電圧Ｖｃｃに応答して常にオン状態と
されるトランジスタＱ５はカレントミラー回路における
定電流源（その定電流をＩ0 とする）を構成する。この
カレントミラー回路Ｑ１〜Ｑ５では、基準電圧信号ＲＥ
Ｆの電位に対して入力信号ＩＮの電位が高いか又は低い
かに応じて、それぞれ、電源ラインＶｃｃ→トランジス
タＱ３→ノードＮ１→トランジスタＱ１→ノードＮ３→
トランジスタＱ５→電源ラインＶｓｓの経路、又は、電
源ラインＶｃｃ→トランジスタＱ４→ノードＮ２→トラ
ンジスタＱ２→ノードＮ３→トランジスタＱ５→電源ラ
インＶｓｓの経路を通して、常に定電流Ｉ0 が流れてい
る。
５はカレントミラー回路を構成し、このうちトランジス
タＱ３及びＱ４はカレントミラー回路の負荷を構成す
る。また、一定の電圧Ｖｃｃに応答して常にオン状態と
されるトランジスタＱ５はカレントミラー回路における
定電流源（その定電流をＩ0 とする）を構成する。この
カレントミラー回路Ｑ１〜Ｑ５では、基準電圧信号ＲＥ
Ｆの電位に対して入力信号ＩＮの電位が高いか又は低い
かに応じて、それぞれ、電源ラインＶｃｃ→トランジス
タＱ３→ノードＮ１→トランジスタＱ１→ノードＮ３→
トランジスタＱ５→電源ラインＶｓｓの経路、又は、電
源ラインＶｃｃ→トランジスタＱ４→ノードＮ２→トラ
ンジスタＱ２→ノードＮ３→トランジスタＱ５→電源ラ
インＶｓｓの経路を通して、常に定電流Ｉ0 が流れてい
る。
【０００６】つまり、差動増幅回路が動作している間、
カレントミラー回路の負荷素子（トランジスタＱ３，Ｑ
４）には常に直流電流Ｉ0 が流れるため、回路全体の消
費電力が増大する。そのため、従来の差動増幅回路で
は、消費電力を低減するために、カレントミラー回路の
負荷トランジスタＱ３，Ｑ４の大きさを極力小さくして
直流電流を抑制するといった方策が採られている。
カレントミラー回路の負荷素子（トランジスタＱ３，Ｑ
４）には常に直流電流Ｉ0 が流れるため、回路全体の消
費電力が増大する。そのため、従来の差動増幅回路で
は、消費電力を低減するために、カレントミラー回路の
負荷トランジスタＱ３，Ｑ４の大きさを極力小さくして
直流電流を抑制するといった方策が採られている。
【０００７】
【発明が解決しようとする課題】上述したように、消費
電力を低減するためにカレントミラー回路に流れる直流
電流を抑制すると、以下の問題が生じる。これについ
て、図４に示す図３の回路の動作タイミング波形を参照
しながら説明する。先ず、トランジスタＱ５（定電流
源）については常にオン状態にあるので、ノードＮ３の
電位は一定値を保持している。そして、基準電圧信号Ｒ
ＥＦの電位に対して入力信号ＩＮの電位が高い（“Ｈ”
レベル）か又は低い（“Ｌ”レベル）かに応じて、トラ
ンジスタＱ１はそれぞれオン又はオフとなる。これによ
って、ノードＮ１の電位は、ＶｃｃのレベルとノードＮ
３のレベルの間で変化する。
電力を低減するためにカレントミラー回路に流れる直流
電流を抑制すると、以下の問題が生じる。これについ
て、図４に示す図３の回路の動作タイミング波形を参照
しながら説明する。先ず、トランジスタＱ５（定電流
源）については常にオン状態にあるので、ノードＮ３の
電位は一定値を保持している。そして、基準電圧信号Ｒ
ＥＦの電位に対して入力信号ＩＮの電位が高い（“Ｈ”
レベル）か又は低い（“Ｌ”レベル）かに応じて、トラ
ンジスタＱ１はそれぞれオン又はオフとなる。これによ
って、ノードＮ１の電位は、ＶｃｃのレベルとノードＮ
３のレベルの間で変化する。
【０００８】入力信号ＩＮが“Ｌ”レベルから“Ｈ”レ
ベルに変化した場合、トランジスタＱ１のオンにより、
ノードＮ１の電位はＶｃｃのレベルからノードＮ３のレ
ベルまで立ち下がる（“Ｈ”レベル→“Ｌ”レベル）。
この変化は３段のＣＭＯＳインバータを介してノードＮ
６に伝達され、その結果、ノードＮ６の電位すなわち出
力信号ＯＵＴは、ＶｓｓのレベルからＶｃｃのレベルま
で立ち上がる（“Ｌ”レベル→“Ｈ”レベル）。
ベルに変化した場合、トランジスタＱ１のオンにより、
ノードＮ１の電位はＶｃｃのレベルからノードＮ３のレ
ベルまで立ち下がる（“Ｈ”レベル→“Ｌ”レベル）。
この変化は３段のＣＭＯＳインバータを介してノードＮ
６に伝達され、その結果、ノードＮ６の電位すなわち出
力信号ＯＵＴは、ＶｓｓのレベルからＶｃｃのレベルま
で立ち上がる（“Ｌ”レベル→“Ｈ”レベル）。
【０００９】この場合、ノードＮ１は当初Ｖｃｃのレベ
ルに充電されており、トランジスタＱ１のオンによって
この充電電荷が放電されるため、ノードＮ１の電位の立
ち下がりは比較的早い。従って、入力信号ＩＮが“Ｌ”
レベルから“Ｈ”レベルに変化した時点から出力信号Ｏ
ＵＴが“Ｈ”レベルに確定するまでに要する時間ｔ
Rは、比較的短い。
ルに充電されており、トランジスタＱ１のオンによって
この充電電荷が放電されるため、ノードＮ１の電位の立
ち下がりは比較的早い。従って、入力信号ＩＮが“Ｌ”
レベルから“Ｈ”レベルに変化した時点から出力信号Ｏ
ＵＴが“Ｈ”レベルに確定するまでに要する時間ｔ
Rは、比較的短い。
【００１０】逆に、入力信号ＩＮが“Ｈ”レベルから
“Ｌ”レベルに変化した場合、トランジスタＱ１のオフ
により、ノードＮ１の電位はノードＮ３のレベルからＶ
ｃｃのレベルまで立ち上がる（“Ｌ”レベル→“Ｈ”レ
ベル）。同様にして、この変化は３段のＣＭＯＳインバ
ータを介してノードＮ６に伝達され、その結果、ノード
Ｎ６の電位すなわち出力信号ＯＵＴは、Ｖｃｃのレベル
からＶｓｓのレベルまで立ち下がる（“Ｈ”レベル→
“Ｌ”レベル）。
“Ｌ”レベルに変化した場合、トランジスタＱ１のオフ
により、ノードＮ１の電位はノードＮ３のレベルからＶ
ｃｃのレベルまで立ち上がる（“Ｌ”レベル→“Ｈ”レ
ベル）。同様にして、この変化は３段のＣＭＯＳインバ
ータを介してノードＮ６に伝達され、その結果、ノード
Ｎ６の電位すなわち出力信号ＯＵＴは、Ｖｃｃのレベル
からＶｓｓのレベルまで立ち下がる（“Ｈ”レベル→
“Ｌ”レベル）。
【００１１】この場合、ノードＮ１の電位は当初Ｖｓｓ
のレベル近傍にあり、トランジスタＱ１のオフにより、
電源ラインＶｃｃからトランジスタＱ３を通してノード
Ｎ１が充電される。しかしこの場合、ノードＮ１の充電
スピードは、トランジスタＱ３を流れる（小さく抑制さ
れた）直流電流により制限されるため、遅くなる。この
結果、ノードＮ１の電位の立ち上がりは図示のように緩
やかとなる。従って、入力信号ＩＮが“Ｈ”レベルから
“Ｌ”レベルに変化した時点から出力信号ＯＵＴが
“Ｌ”レベルに確定するまでに要する時間ｔF は、比較
的長くなる（ｔF ＞ｔR ）。
のレベル近傍にあり、トランジスタＱ１のオフにより、
電源ラインＶｃｃからトランジスタＱ３を通してノード
Ｎ１が充電される。しかしこの場合、ノードＮ１の充電
スピードは、トランジスタＱ３を流れる（小さく抑制さ
れた）直流電流により制限されるため、遅くなる。この
結果、ノードＮ１の電位の立ち上がりは図示のように緩
やかとなる。従って、入力信号ＩＮが“Ｈ”レベルから
“Ｌ”レベルに変化した時点から出力信号ＯＵＴが
“Ｌ”レベルに確定するまでに要する時間ｔF は、比較
的長くなる（ｔF ＞ｔR ）。
【００１２】このように、入力信号の立ち上がり時と立
ち下がり時とで動作スピードが異なることは、この動作
スピードのばらつきを補償するために短いサイクル時間
の或る時間を割り当てなければならない（つまり無駄に
しなければならない）ため、高速動作の障害となり、好
ましくない。また、入力信号の立ち上がり時と立ち下が
り時とで動作スピードが異なると、前述したように高い
タイミング精度を必要とするＳＤＲＡＭ等の高速デバイ
スに適用することができないといった不利もある。
ち下がり時とで動作スピードが異なることは、この動作
スピードのばらつきを補償するために短いサイクル時間
の或る時間を割り当てなければならない（つまり無駄に
しなければならない）ため、高速動作の障害となり、好
ましくない。また、入力信号の立ち上がり時と立ち下が
り時とで動作スピードが異なると、前述したように高い
タイミング精度を必要とするＳＤＲＡＭ等の高速デバイ
スに適用することができないといった不利もある。
【００１３】本発明は、上述した従来技術における課題
に鑑み創作されたもので、入力信号の立ち上がり時及び
立ち下がり時のいずれの場合にも高速動作を実現し、ひ
いてはタイミング精度の向上に寄与することができる差
動増幅回路を提供することを目的とする。
に鑑み創作されたもので、入力信号の立ち上がり時及び
立ち下がり時のいずれの場合にも高速動作を実現し、ひ
いてはタイミング精度の向上に寄与することができる差
動増幅回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】上述した従来技術の課題
を解決するため、本発明によれば、入力信号が“Ｌ”レ
ベルから“Ｈ”レベルに変化した時に差動増幅を行う第
１の入力回路と、前記入力信号が“Ｈ”レベルから
“Ｌ”レベルに変化した時に差動増幅を行う第２の入力
回路と、前記第１の入力回路からの差動増幅出力及び前
記第２の入力回路からの差動増幅出力を切り換えて外部
に出力する出力切り換え制御回路とを具備することを特
徴とする差動増幅回路が提供される。
を解決するため、本発明によれば、入力信号が“Ｌ”レ
ベルから“Ｈ”レベルに変化した時に差動増幅を行う第
１の入力回路と、前記入力信号が“Ｈ”レベルから
“Ｌ”レベルに変化した時に差動増幅を行う第２の入力
回路と、前記第１の入力回路からの差動増幅出力及び前
記第２の入力回路からの差動増幅出力を切り換えて外部
に出力する出力切り換え制御回路とを具備することを特
徴とする差動増幅回路が提供される。
【００１５】本発明に係る差動増幅回路の構成によれ
ば、入力信号の立ち上がり時には専用の第１の入力回路
が差動増幅を行い、逆に、入力信号の立ち下がり時には
専用の第２の入力回路が差動増幅を行うようになってい
る。そして、いずれか一方の差動増幅出力が、出力切り
換え制御回路により選択されて、外部に出力される。こ
のように、入力信号の立ち上がり用と立ち下がり用にそ
れぞれ専用に差動増幅を行う２つの入力回路を設けてい
るので、入力信号の立ち上がり時及び立ち下がり時のい
ずれの場合にも高速動作を実現することができる。これ
は、タイミング精度の向上に大いに寄与するものであ
る。
ば、入力信号の立ち上がり時には専用の第１の入力回路
が差動増幅を行い、逆に、入力信号の立ち下がり時には
専用の第２の入力回路が差動増幅を行うようになってい
る。そして、いずれか一方の差動増幅出力が、出力切り
換え制御回路により選択されて、外部に出力される。こ
のように、入力信号の立ち上がり用と立ち下がり用にそ
れぞれ専用に差動増幅を行う２つの入力回路を設けてい
るので、入力信号の立ち上がり時及び立ち下がり時のい
ずれの場合にも高速動作を実現することができる。これ
は、タイミング精度の向上に大いに寄与するものであ
る。
【００１６】また、従来形に見られたような、入力信号
の立ち上がり時と立ち下がり時とで動作スピードが異な
るといった不都合も生じないので、高いタイミング精度
を必要とするＳＤＲＡＭ等の高速デバイスにも適用する
ことができる。
の立ち上がり時と立ち下がり時とで動作スピードが異な
るといった不都合も生じないので、高いタイミング精度
を必要とするＳＤＲＡＭ等の高速デバイスにも適用する
ことができる。
【００１７】
【発明の実施の形態】図１には本発明の一実施形態に係
る差動増幅回路の構成が示される。本実施形態の差動増
幅回路は、例えば、前述したＳＤＲＡＭの入力部分に用
いられるものであり、図示のように、それぞれ入力信号
ＩＮに応答して差動増幅を行う２つの入力回路１及び２
を設けたことを特徴としている。
る差動増幅回路の構成が示される。本実施形態の差動増
幅回路は、例えば、前述したＳＤＲＡＭの入力部分に用
いられるものであり、図示のように、それぞれ入力信号
ＩＮに応答して差動増幅を行う２つの入力回路１及び２
を設けたことを特徴としている。
【００１８】一方の入力回路１は、入力信号ＩＮが
“Ｌ”レベルから“Ｈ”レベルに変化した時に機能する
立ち上がり専用の回路であり、他方の入力回路２は、入
力信号ＩＮが“Ｈ”レベルから“Ｌ”レベルに変化した
時に機能する立ち下がり専用の回路である。先ず、入力
回路１は、互いに差動的に接続され且つ入力信号ＩＮ及
び基準電圧信号ＲＥＦにそれぞれ応答するｎＭＯＳトラ
ンジスタＱ１及びＱ２と、該トランジスタＱ１，Ｑ２の
各ドレイン（ノードＮ１，Ｎ２）と高電位の電源ライン
Ｖｃｃ（電圧３．３Ｖ）の間にそれぞれ接続され且つノ
ードＮ２の電位にそれぞれ応答するｐＭＯＳトランジス
タＱ３及びＱ４と、トランジスタＱ１，Ｑ２の各ソース
（ノードＮ３）と低電位の電源ラインＶｓｓ（電圧０
Ｖ）の間に接続され且つ一定の電圧Ｖｃｃに応答するｎ
ＭＯＳトランジスタＱ５と、電源ラインＶｃｃ及び電源
ラインＶｓｓの間に接続され且つノードＮ１の電位に応
答するＣＭＯＳインバータ（ｐＭＯＳトランジスタＱ６
及びｎＭＯＳトランジスタＱ７）と、電源ラインＶｃｃ
及び電源ラインＶｓｓの間に接続され且つＣＭＯＳイン
バータ（Ｑ６，Ｑ７）の出力端（ノードＮ４）の電位に
応答するＣＭＯＳインバータ（ｐＭＯＳトランジスタＱ
８及びｎＭＯＳトランジスタＱ９）とを有している。入
力回路１の出力は、最終段のＣＭＯＳインバータ（Ｑ
８，Ｑ９）の出力端（ノードＮ５）より得られる。
“Ｌ”レベルから“Ｈ”レベルに変化した時に機能する
立ち上がり専用の回路であり、他方の入力回路２は、入
力信号ＩＮが“Ｈ”レベルから“Ｌ”レベルに変化した
時に機能する立ち下がり専用の回路である。先ず、入力
回路１は、互いに差動的に接続され且つ入力信号ＩＮ及
び基準電圧信号ＲＥＦにそれぞれ応答するｎＭＯＳトラ
ンジスタＱ１及びＱ２と、該トランジスタＱ１，Ｑ２の
各ドレイン（ノードＮ１，Ｎ２）と高電位の電源ライン
Ｖｃｃ（電圧３．３Ｖ）の間にそれぞれ接続され且つノ
ードＮ２の電位にそれぞれ応答するｐＭＯＳトランジス
タＱ３及びＱ４と、トランジスタＱ１，Ｑ２の各ソース
（ノードＮ３）と低電位の電源ラインＶｓｓ（電圧０
Ｖ）の間に接続され且つ一定の電圧Ｖｃｃに応答するｎ
ＭＯＳトランジスタＱ５と、電源ラインＶｃｃ及び電源
ラインＶｓｓの間に接続され且つノードＮ１の電位に応
答するＣＭＯＳインバータ（ｐＭＯＳトランジスタＱ６
及びｎＭＯＳトランジスタＱ７）と、電源ラインＶｃｃ
及び電源ラインＶｓｓの間に接続され且つＣＭＯＳイン
バータ（Ｑ６，Ｑ７）の出力端（ノードＮ４）の電位に
応答するＣＭＯＳインバータ（ｐＭＯＳトランジスタＱ
８及びｎＭＯＳトランジスタＱ９）とを有している。入
力回路１の出力は、最終段のＣＭＯＳインバータ（Ｑ
８，Ｑ９）の出力端（ノードＮ５）より得られる。
【００１９】同様に、入力回路２は、互いに差動的に接
続され且つ入力信号ＩＮ及び基準電圧信号ＲＥＦにそれ
ぞれ応答するｐＭＯＳトランジスタＱ１３及びＱ１４
と、該トランジスタＱ１３，Ｑ１４の各ドレイン（ノー
ドＮ１１，Ｎ１２）と電源ラインＶｓｓの間にそれぞれ
接続され且つノードＮ１２の電位にそれぞれ応答するｎ
ＭＯＳトランジスタＱ１５及びＱ１６と、トランジスタ
Ｑ１３，Ｑ１４の各ソース（ノードＮ１０）と電源ライ
ンＶｃｃの間に接続され且つ一定の電圧Ｖｓｓに応答す
るｐＭＯＳトランジスタＱ１７と、電源ラインＶｃｃ及
び電源ラインＶｓｓの間に接続され且つノードＮ１１の
電位に応答するＣＭＯＳインバータ（ｐＭＯＳトランジ
スタＱ１８及びｎＭＯＳトランジスタＱ１９）と、電源
ラインＶｃｃ及び電源ラインＶｓｓの間に接続され且つ
ＣＭＯＳインバータ（Ｑ１８，Ｑ１９）の出力端（ノー
ドＮ１３）の電位に応答するＣＭＯＳインバータ（ｐＭ
ＯＳトランジスタＱ２０及びｎＭＯＳトランジスタＱ２
１）とを有している。入力回路２の出力は、最終段のＣ
ＭＯＳインバータ（Ｑ２０，Ｑ２１）の出力端（ノード
Ｎ１４）より得られる。
続され且つ入力信号ＩＮ及び基準電圧信号ＲＥＦにそれ
ぞれ応答するｐＭＯＳトランジスタＱ１３及びＱ１４
と、該トランジスタＱ１３，Ｑ１４の各ドレイン（ノー
ドＮ１１，Ｎ１２）と電源ラインＶｓｓの間にそれぞれ
接続され且つノードＮ１２の電位にそれぞれ応答するｎ
ＭＯＳトランジスタＱ１５及びＱ１６と、トランジスタ
Ｑ１３，Ｑ１４の各ソース（ノードＮ１０）と電源ライ
ンＶｃｃの間に接続され且つ一定の電圧Ｖｓｓに応答す
るｐＭＯＳトランジスタＱ１７と、電源ラインＶｃｃ及
び電源ラインＶｓｓの間に接続され且つノードＮ１１の
電位に応答するＣＭＯＳインバータ（ｐＭＯＳトランジ
スタＱ１８及びｎＭＯＳトランジスタＱ１９）と、電源
ラインＶｃｃ及び電源ラインＶｓｓの間に接続され且つ
ＣＭＯＳインバータ（Ｑ１８，Ｑ１９）の出力端（ノー
ドＮ１３）の電位に応答するＣＭＯＳインバータ（ｐＭ
ＯＳトランジスタＱ２０及びｎＭＯＳトランジスタＱ２
１）とを有している。入力回路２の出力は、最終段のＣ
ＭＯＳインバータ（Ｑ２０，Ｑ２１）の出力端（ノード
Ｎ１４）より得られる。
【００２０】また、２つの入力回路１及び２の各差動増
幅出力を切り換えて外部に出力信号ＯＵＴとして出力す
るために出力切り換え制御回路３が設けられている。こ
の出力切り換え制御回路３は、電源ラインＶｃｃ及び電
源ラインＶｓｓの間に接続されたＣＭＯＳインバータ
（ｐＭＯＳトランジスタＱ１０及びｎＭＯＳトランジス
タＱ１１）と、該ＣＭＯＳインバータの出力端（ノード
Ｎ６）の信号を所定時間だけ遅延させる遅延回路ＤＬ
と、該遅延回路の出力端（ノードＮ８）の信号に応答す
るインバータＩＮＶと、入力回路１の出力端（ノードＮ
５）とＣＭＯＳインバータ（Ｑ１０，Ｑ１１）の入力端
（ノードＮ７）の間に接続され且つインバータＩＮＶの
出力端（ノードＮ９）の信号に応答するトランスミッシ
ョンゲートとしてのｎＭＯＳトランジスタＱ１２と、入
力回路２の出力端（ノードＮ１４）とノードＮ７の間に
接続され且つ遅延回路ＤＬの出力に応答するトランスミ
ッションゲートとしてのｎＭＯＳトランジスタＱ２２と
を有している。この出力切り換え制御回路３により選択
された差動増幅出力信号ＯＵＴは、ＣＭＯＳインバータ
（Ｑ１０，Ｑ１１）の出力端（ノードＮ６）より得られ
る。
幅出力を切り換えて外部に出力信号ＯＵＴとして出力す
るために出力切り換え制御回路３が設けられている。こ
の出力切り換え制御回路３は、電源ラインＶｃｃ及び電
源ラインＶｓｓの間に接続されたＣＭＯＳインバータ
（ｐＭＯＳトランジスタＱ１０及びｎＭＯＳトランジス
タＱ１１）と、該ＣＭＯＳインバータの出力端（ノード
Ｎ６）の信号を所定時間だけ遅延させる遅延回路ＤＬ
と、該遅延回路の出力端（ノードＮ８）の信号に応答す
るインバータＩＮＶと、入力回路１の出力端（ノードＮ
５）とＣＭＯＳインバータ（Ｑ１０，Ｑ１１）の入力端
（ノードＮ７）の間に接続され且つインバータＩＮＶの
出力端（ノードＮ９）の信号に応答するトランスミッシ
ョンゲートとしてのｎＭＯＳトランジスタＱ１２と、入
力回路２の出力端（ノードＮ１４）とノードＮ７の間に
接続され且つ遅延回路ＤＬの出力に応答するトランスミ
ッションゲートとしてのｎＭＯＳトランジスタＱ２２と
を有している。この出力切り換え制御回路３により選択
された差動増幅出力信号ＯＵＴは、ＣＭＯＳインバータ
（Ｑ１０，Ｑ１１）の出力端（ノードＮ６）より得られ
る。
【００２１】上述した構成において、トランジスタＱ１
〜Ｑ５、及びトランジスタＱ１３〜Ｑ１７は、それぞれ
カレントミラー回路を構成する。また、カレントミラー
回路Ｑ１〜Ｑ５においてトランジスタＱ３及びＱ４は負
荷を構成し、一定の電圧Ｖｃｃに応答して常にオン状態
とされるトランジスタＱ５は定電流源を構成する。同様
に、カレントミラー回路Ｑ１３〜Ｑ１７においてトラン
ジスタＱ１５及びＱ１６は負荷を構成し、一定の電圧Ｖ
ｓｓに応答して常にオン状態とされるトランジスタＱ１
７は定電流源を構成する。
〜Ｑ５、及びトランジスタＱ１３〜Ｑ１７は、それぞれ
カレントミラー回路を構成する。また、カレントミラー
回路Ｑ１〜Ｑ５においてトランジスタＱ３及びＱ４は負
荷を構成し、一定の電圧Ｖｃｃに応答して常にオン状態
とされるトランジスタＱ５は定電流源を構成する。同様
に、カレントミラー回路Ｑ１３〜Ｑ１７においてトラン
ジスタＱ１５及びＱ１６は負荷を構成し、一定の電圧Ｖ
ｓｓに応答して常にオン状態とされるトランジスタＱ１
７は定電流源を構成する。
【００２２】図２には図１の回路の動作タイミング波形
が示される。先ず、トランジスタＱ５（定電流源）及び
Ｑ１７（定電流源）についてはそれぞれ常にオン状態に
あるので、ノードＮ３及びＮ１０の電位はそれぞれ一定
値を保持している。そして、基準電圧信号ＲＥＦの電位
に対して入力信号ＩＮの電位が高い（“Ｈ”レベル）か
又は低い（“Ｌ”レベル）かに応じて、トランジスタＱ
１はオン又はオフとなり、トランジスタＱ１３はオフ又
はオンとなる。これによって、ノードＮ１の電位は、Ｖ
ｃｃのレベルとノードＮ３のレベルの間で変化し、ノー
ドＮ１１の電位は、ノードＮ１０のレベルとＶｓｓのレ
ベルの間で変化する。
が示される。先ず、トランジスタＱ５（定電流源）及び
Ｑ１７（定電流源）についてはそれぞれ常にオン状態に
あるので、ノードＮ３及びＮ１０の電位はそれぞれ一定
値を保持している。そして、基準電圧信号ＲＥＦの電位
に対して入力信号ＩＮの電位が高い（“Ｈ”レベル）か
又は低い（“Ｌ”レベル）かに応じて、トランジスタＱ
１はオン又はオフとなり、トランジスタＱ１３はオフ又
はオンとなる。これによって、ノードＮ１の電位は、Ｖ
ｃｃのレベルとノードＮ３のレベルの間で変化し、ノー
ドＮ１１の電位は、ノードＮ１０のレベルとＶｓｓのレ
ベルの間で変化する。
【００２３】入力信号ＩＮが“Ｌ”レベルから“Ｈ”レ
ベルに変化した場合、立ち上がり専用の入力回路１が機
能する。すなわち、トランジスタＱ１のオンにより、ノ
ードＮ１の電位はＶｃｃのレベルからノードＮ３のレベ
ルまで立ち下がる（“Ｈ”レベル→“Ｌ”レベル）。こ
の変化は、２段のＣＭＯＳインバータを介してノードＮ
５に伝達される。この時、ノードＮ８の電位は遅延回路
ＤＬの介在により未だ“Ｌ”レベル状態にあり、更にイ
ンバータＩＮＶの出力端（ノードＮ９）の電位は“Ｈ”
レベル状態にあるため、トランジスタＱ１２はオンとな
っている。従って、ノードＮ５の電位はトランジスタＱ
１２を介してノードＮ７に伝達され、更にＣＭＯＳイン
バータ（Ｑ１０，Ｑ１１）によりレベル反転されてノー
ドＮ６に伝達され、その結果、ノードＮ６の電位すなわ
ち出力信号ＯＵＴは、ＶｓｓのレベルからＶｃｃのレベ
ルまで立ち上がる（“Ｌ”レベル→“Ｈ”レベル）。
ベルに変化した場合、立ち上がり専用の入力回路１が機
能する。すなわち、トランジスタＱ１のオンにより、ノ
ードＮ１の電位はＶｃｃのレベルからノードＮ３のレベ
ルまで立ち下がる（“Ｈ”レベル→“Ｌ”レベル）。こ
の変化は、２段のＣＭＯＳインバータを介してノードＮ
５に伝達される。この時、ノードＮ８の電位は遅延回路
ＤＬの介在により未だ“Ｌ”レベル状態にあり、更にイ
ンバータＩＮＶの出力端（ノードＮ９）の電位は“Ｈ”
レベル状態にあるため、トランジスタＱ１２はオンとな
っている。従って、ノードＮ５の電位はトランジスタＱ
１２を介してノードＮ７に伝達され、更にＣＭＯＳイン
バータ（Ｑ１０，Ｑ１１）によりレベル反転されてノー
ドＮ６に伝達され、その結果、ノードＮ６の電位すなわ
ち出力信号ＯＵＴは、ＶｓｓのレベルからＶｃｃのレベ
ルまで立ち上がる（“Ｌ”レベル→“Ｈ”レベル）。
【００２４】この場合、ノードＮ１は当初Ｖｃｃのレベ
ルに充電されており、トランジスタＱ１のオンによって
この充電電荷が放電されるため、ノードＮ１の電位は急
速に立ち下がる。従って、入力信号ＩＮが“Ｌ”レベル
から“Ｈ”レベルに変化した時点から出力信号ＯＵＴが
“Ｈ”レベルに確定するまでに要する時間ｔ1 は、比較
的短い。
ルに充電されており、トランジスタＱ１のオンによって
この充電電荷が放電されるため、ノードＮ１の電位は急
速に立ち下がる。従って、入力信号ＩＮが“Ｌ”レベル
から“Ｈ”レベルに変化した時点から出力信号ＯＵＴが
“Ｈ”レベルに確定するまでに要する時間ｔ1 は、比較
的短い。
【００２５】なお、この時間ｔ1 は、図１の回路と図３
の回路の対比から明らかなように、図４における時間ｔ
R と等しい（ｔ1 ＝ｔR ）。逆に、入力信号ＩＮが
“Ｈ”レベルから“Ｌ”レベルに変化した場合には、立
ち下がり専用の入力回路２が機能する。すなわち、トラ
ンジスタＱ１３のオンにより、ノードＮ１１の電位はＶ
ｓｓのレベルからノードＮ１０のレベルまで立ち上がる
（“Ｌ”レベル→“Ｈ”レベル）。この変化は、２段の
ＣＭＯＳインバータを介してノードＮ１４に伝達され
る。この時、ノードＮ８の電位は遅延回路ＤＬの介在に
より未だ“Ｈ”レベル状態にあるため、トランジスタＱ
２２がオンとなっている。従って、ノードＮ１４の電位
はトランジスタＱ２２を介してノードＮ７に伝達され、
さらにＣＭＯＳインバータ（Ｑ１０，Ｑ１１）によりレ
ベル反転されてノードＮ６に伝達され、その結果、ノー
ドＮ６の電位すなわち出力信号ＯＵＴは、Ｖｃｃのレベ
ルからＶｓｓのレベルまで立ち下がる（“Ｈ”レベル→
“Ｌ”レベル）。
の回路の対比から明らかなように、図４における時間ｔ
R と等しい（ｔ1 ＝ｔR ）。逆に、入力信号ＩＮが
“Ｈ”レベルから“Ｌ”レベルに変化した場合には、立
ち下がり専用の入力回路２が機能する。すなわち、トラ
ンジスタＱ１３のオンにより、ノードＮ１１の電位はＶ
ｓｓのレベルからノードＮ１０のレベルまで立ち上がる
（“Ｌ”レベル→“Ｈ”レベル）。この変化は、２段の
ＣＭＯＳインバータを介してノードＮ１４に伝達され
る。この時、ノードＮ８の電位は遅延回路ＤＬの介在に
より未だ“Ｈ”レベル状態にあるため、トランジスタＱ
２２がオンとなっている。従って、ノードＮ１４の電位
はトランジスタＱ２２を介してノードＮ７に伝達され、
さらにＣＭＯＳインバータ（Ｑ１０，Ｑ１１）によりレ
ベル反転されてノードＮ６に伝達され、その結果、ノー
ドＮ６の電位すなわち出力信号ＯＵＴは、Ｖｃｃのレベ
ルからＶｓｓのレベルまで立ち下がる（“Ｈ”レベル→
“Ｌ”レベル）。
【００２６】この場合、ノードＮ１１の電位は当初Ｖｓ
ｓのレベルにあるが、トランジスタＱ１３のオンによっ
て、一気にノードＮ１０のレベルまで充電される。つま
り、ノードＮ１１の電位は急速に立ち上がる。従って、
入力信号ＩＮが“Ｈ”レベルから“Ｌ”レベルに変化し
た時点から出力信号ＯＵＴが“Ｌ”レベルに確定するま
でに要する時間ｔ2 は、上記の時間ｔ1 と同じ程度に短
い（ｔ2 ≒ｔ1 ）。
ｓのレベルにあるが、トランジスタＱ１３のオンによっ
て、一気にノードＮ１０のレベルまで充電される。つま
り、ノードＮ１１の電位は急速に立ち上がる。従って、
入力信号ＩＮが“Ｈ”レベルから“Ｌ”レベルに変化し
た時点から出力信号ＯＵＴが“Ｌ”レベルに確定するま
でに要する時間ｔ2 は、上記の時間ｔ1 と同じ程度に短
い（ｔ2 ≒ｔ1 ）。
【００２７】つまり、図２の動作タイミング波形図と図
４に示す動作タイミング波形図との対比から、ｔ2 ≒ｔ
1 ＝ｔR ＜ｔF の関係が得られるので、図１の回路は、
図３の回路に比べて動作スピードが早いことがわかる。
このように、本実施形態に係る差動増幅回路の構成によ
れば、入力信号ＩＮの立ち上がり用と立ち下がり用にそ
れぞれ専用に２つの入力回路１，２を設けているので、
入力信号の立ち上がり時及び立ち下がり時のいずれの場
合にも高速動作を実現することが可能となる。
４に示す動作タイミング波形図との対比から、ｔ2 ≒ｔ
1 ＝ｔR ＜ｔF の関係が得られるので、図１の回路は、
図３の回路に比べて動作スピードが早いことがわかる。
このように、本実施形態に係る差動増幅回路の構成によ
れば、入力信号ＩＮの立ち上がり用と立ち下がり用にそ
れぞれ専用に２つの入力回路１，２を設けているので、
入力信号の立ち上がり時及び立ち下がり時のいずれの場
合にも高速動作を実現することが可能となる。
【００２８】また、従来形に見られたような、入力信号
の立ち上がり時と立ち下がり時とで動作スピードが異な
るといった不都合も生じないので、高いタイミング精度
を必要とするＳＤＲＡＭ等の高速デバイスにも適用する
ことができる。
の立ち上がり時と立ち下がり時とで動作スピードが異な
るといった不都合も生じないので、高いタイミング精度
を必要とするＳＤＲＡＭ等の高速デバイスにも適用する
ことができる。
【００２９】
【発明の効果】以上説明したように本発明によれば、入
力信号の立ち上がり用と立ち下がり用にそれぞれ専用に
差動増幅を行う２つの入力回路を設けることにより、入
力信号の立ち上がり時及び立ち下がり時のいずれの場合
にも高速動作を実現することができる。これは、タイミ
ング精度の向上に大いに寄与するものである。
力信号の立ち上がり用と立ち下がり用にそれぞれ専用に
差動増幅を行う２つの入力回路を設けることにより、入
力信号の立ち上がり時及び立ち下がり時のいずれの場合
にも高速動作を実現することができる。これは、タイミ
ング精度の向上に大いに寄与するものである。
【図１】本発明の一実施形態に係る差動増幅回路の構成
を示す回路図である。
を示す回路図である。
【図２】図１の回路の動作を説明するための各部の信号
波形図である。
波形図である。
【図３】典型的な差動増幅回路の一例を示す回路図であ
る。
る。
【図４】図３の回路の動作を説明するための各部の信号
波形図である。
波形図である。
１…第１の入力回路（入力信号の立ち上がり時に機能す
る回路） ２…第２の入力回路（入力信号の立ち下がり時に機能す
る回路） ３…出力切り換え制御回路 ＩＮ…入力信号 ＯＵＴ…（差動増幅）出力信号
る回路） ２…第２の入力回路（入力信号の立ち下がり時に機能す
る回路） ３…出力切り換え制御回路 ＩＮ…入力信号 ＯＵＴ…（差動増幅）出力信号
Claims (4)
- 【請求項１】 入力信号（ＩＮ）が“Ｌ”レベルから
“Ｈ”レベルに変化した時に差動増幅を行う第１の入力
回路（１）と、 前記入力信号が“Ｈ”レベルから“Ｌ”レベルに変化し
た時に差動増幅を行う第２の入力回路（２）と、 前記第１の入力回路からの差動増幅出力及び前記第２の
入力回路からの差動増幅出力を切り換えて外部に出力す
る出力切り換え制御回路（３）とを具備することを特徴
とする差動増幅回路。 - 【請求項２】 請求項１に記載の差動増幅回路におい
て、前記第１の入力回路は、前記入力信号に応答するｎ
チャネルトランジスタ（Ｑ１）を用いたカレントミラー
回路（Ｑ１〜Ｑ５）を有し、前記第２の入力回路は、前
記入力信号に応答するｐチャネルトランジスタ（Ｑ１
３）を用いたカレントミラー回路（Ｑ１３〜Ｑ１７）を
有することを特徴とする差動増幅回路。 - 【請求項３】 請求項２に記載の差動増幅回路におい
て、前記出力切り換え制御回路は、外部に出力されるべ
き差動増幅出力信号（ＯＵＴ）を所定時間だけ遅延させ
る遅延回路（ＤＬ）と、該遅延回路の出力に応答するイ
ンバータ（ＩＮＶ）と、該インバータの出力及び前記遅
延回路の出力を用いて前記第１及び第２の入力回路から
の各差動増幅出力の切り換えを行うスイッチ回路（Ｑ１
２，Ｑ２２）とを有することを特徴とする差動増幅回
路。 - 【請求項４】 請求項１から３のいずれか一項に記載の
差動増幅回路を用いたことを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7321736A JPH09161484A (ja) | 1995-12-11 | 1995-12-11 | 差動増幅回路及びそれを用いた半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7321736A JPH09161484A (ja) | 1995-12-11 | 1995-12-11 | 差動増幅回路及びそれを用いた半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09161484A true JPH09161484A (ja) | 1997-06-20 |
Family
ID=18135878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7321736A Pending JPH09161484A (ja) | 1995-12-11 | 1995-12-11 | 差動増幅回路及びそれを用いた半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09161484A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6046611A (en) * | 1998-01-26 | 2000-04-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor circuit device with receiver circuit |
| FR2805682A1 (fr) * | 2000-02-28 | 2001-08-31 | St Microelectronics Sa | Dispositif de comparaison a tres base consommation |
| JP2012004620A (ja) * | 2010-06-14 | 2012-01-05 | Toshiba Corp | 半導体集積回路 |
-
1995
- 1995-12-11 JP JP7321736A patent/JPH09161484A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6046611A (en) * | 1998-01-26 | 2000-04-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor circuit device with receiver circuit |
| FR2805682A1 (fr) * | 2000-02-28 | 2001-08-31 | St Microelectronics Sa | Dispositif de comparaison a tres base consommation |
| US6366137B2 (en) | 2000-02-28 | 2002-04-02 | Stmicroelectrioncs S.A. | Very low-power comparison device |
| JP2012004620A (ja) * | 2010-06-14 | 2012-01-05 | Toshiba Corp | 半導体集積回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040323 |